JP3416045B2 - 液晶表示装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、液晶表示装置に係
り、特に、データドライバに表示データを転送するため
の技術に関する。

【０００２】

【従来の技術】従来の液晶表示装置は、入力される映像
信号および同期信号を装置内の各ドライバに対応した信
号に変換するための液晶コントローラと、表示データに
対応した駆動電圧を生成して、液晶パネルに出力するデ
ータドライバとを有する。高解像度の表示を行う液晶表
示装置には、データドライバが複数設けられる。液晶コ
ントローラで生成された表示データは、データバスを介
してデータドライバに転送され、表示される。例えば、
２６万色表示（Ｒ，Ｇ，Ｂ毎に６４階調）の液晶表示装
置では、１９９４年ＳＩＤ（SOCIETY FOR INFORMATION
DISPLAY）INTERNATIONAL SYMPOSIUM DIGEST OF TECHNIC
AL PAPERS VOLUME XXVの論文２３．２に記載されている
ように、液晶コントローラと複数のデータドライバと
を、１８ビット（Ｒ，Ｇ，Ｂ毎に６ビット）幅の共通の
データバスで接続し、そのデータバスを介して表示デー
タの転送を行っていた。

【０００３】このような液晶表示装置の具体例につい
て、図２から図５を用いて説明する。

【０００４】図２に示すように、この液晶表示装置は、
液晶パネル２０４、液晶コントローラ２０１、走査ドラ
イバ２０３、複数のデータドライバ２０２、データバス
２０７、および、同期信号群２０８〜２１２を有する。
ここで、液晶パネル２０４は、解像度が１０２４×７６
８画素（１画素はＲ，Ｇ，Ｂの３ドットからなる）で、
２６２１４４色（Ｒ，Ｇ，Ｂのそれぞれが６４階調）の
表示が可能となっている。データドライバ２０２は、８
個設けられ、データバス２０７に共通に接続されてい
る。

【０００５】液晶コントローラ２０１は、パソコン等の
システム装置から、表示データ２０５および同期信号群
２０６を入力され、ドライバに対応した各種同期信号お
よび表示データ２０７を出力する。なお、表示データ２
０５は１８バス幅のバスを介して、６５〜７５ＭＨｚの
速度で入力される。出力する同期信号には、データ転送
クロック２０８（ＣＬ２）、データ水平同期信号２０９
（ＣＬ１）、フレーム同期信号２１１（ＦＬＭ）、走査
水平同期信号２１２（ＣＬ３）、表示データの転送期間
を与えるデータ有効信号２１０が含まれる。

【０００６】８個のデータドライバ１０２が接続される
データバス２０７は、高負荷な伝走路であり、図５に示
す等価回路で表される。このようなデータバス２０７に
おいて、システム装置からの表示データ２０５の転送速
度（６５〜７５ＭＨｚ）と同じ速度で表示データの転送
を行うと、波形なまりや反射などが生じ、データドライ
バが正常なデータを取込むことができなくなる。このた
め、データバス２０７は、例えば、バス幅を２倍の３６
ビットとし、転送速度を１／２の３２．５〜３７．５Ｍ
Ｈｚとしている。また、液晶コントローラ２０１は、入
力された表示データ２０５を２画素１組に並列化して転
送する。

【０００７】各データドライバ２０２は、図３に示すよ
うに、バッファ回路３０１、イネーブル制御回路３０
２、ラッチアドレス生成回路３０３、ラッチ回路３０４
および３０５、液晶駆動回路３０６を有する。液晶コン
トローラ２０１の出力するデータ有効信号２１０が有効
となると、最前段のデータドライバ２０２−１では、ラ
ッチアドレス生成回路３０３がラッチ信号の生成を開始
し、データバス２０７の表示データが順次にラッチ回路
３０４にラッチされる。自ドライバの分担する表示デー
タが全てラッチ回路３０４にラッチされると、イネーブ
ル制御回路３０２は、次段のデータドライバ２０２−２
に供給するデータ有効信号２１０−２を有効とし、デー
タの取り込を開始させる。これにより、各データドライ
バ２０２が、順次に、対応する表示データを取り込み、
８個のデータドライバ２０２に１ライン分の表示データ
がラッチされる。そして、データ水平同期信号２０９
（ＣＬ１）に従い、各データドライバ２０２では、一斉
に、ラッチ回路３０５がラッチ回路３０４のラッチ出力
をラッチし、この表示データに対応する液晶駆動電圧を
液晶駆動回路３０６が生成し、液晶パネル２０４に出力
する。そして、走査ドライバ２０３により選択されてい
るラインに、液晶駆動電圧に対応する表示がなされる。
以上の動作が、液晶パネル２０４のライン毎に順次繰り
返される。

【０００８】

【発明が解決しようとする課題】特にラップトップ型の
コンピュータでは、液晶表示装置の液晶パネルを囲む枠
分部（額縁）を小さくすることが求められている。例え
ば、液晶パネルの上部の枠幅は、少なくとも、データド
ライバの幅と、データバスの幅とを合せた広さだけ確保
する必要がある。

【０００９】しかしながら、上記従来の技術では、デー
タドライバに正常な表示データを伝送するために、デー
タバスのバス幅を広くして、転送速度を低下させる必要
がある。このため、液晶パネルの額縁の幅を小さくする
ことが困難であった。表示の解像度が高くなるほど、デ
ータバスのバス幅を広くする必要があるため、上記の問
題は深刻となる。

【００１０】そこで、本発明は、複数のデータドライバ
への信号の供給を、より少数の伝送線路で行うことを可
能とした液晶表示装置を提供することを目的とする。

【００１１】

【課題を解決するための手段】上記目的を達成するた
め、本発明は、液晶パネルと、入力される表示データに
対応した階調電圧を前記液晶パネルに印加する複数のデ
ータドライバと、前記液晶パネルの走査ラインを順次選
択状態とする走査ドライバと、同期信号および表示デー
タを前記データドライバおよび走査ドライバに供給する
液晶コントロール回路と、前記液晶コントロール回路お
よび各データドライバを直列に接続して、表示データお
よびデータ転送用クロックを伝送する複数の伝送線路と
を備え、前記データドライバは、入力側および出力側の
前記伝送線路の間に挿入され、入力側の前記伝送線路の
インピーダンスが出力側の前記伝送線路のインピーダン
スに影響しないようにするインピーダンス遮断回路を有
することを特徴とする液晶表示装置を提供する。

【００１２】このような液晶表示装置によれば、伝送線
路における伝送速度の高速化およびこれに伴う伝送線路
数の削減が可能となる。

【００１３】

【発明の実施の形態】以下、本発明の第1の実施形態に
ついて、図１、図６〜図１３を用いて説明する。

【００１４】図１は、本実施形態に係る液晶表示装置の
構成を示す図である。図示のように、液晶表示装置は、
液晶コントローラ１０１、複数のデータドライバ１０
２、走査ドライバ１０３、液晶パネル１０４、および、
データバス１０７を有する。

【００１５】本実施形態では、液晶パネル１０４を、解
像度が１２８０×１０２４画素（１画素はＲ，Ｇ，Ｂの
３ドットからなる）、１６７７７２１６色表示（Ｒ，
Ｇ，Ｂのそれぞれが２５６階調）としている。データド
ライバ１０２は、１０個設けられ、それぞれが１２８画
素の表示を分担する。データバス１０７は、バス幅が２
４ビット（Ｒ，Ｇ，Ｂのそれぞれが８ビット）となって
おり、１画素分の表示データを同時に伝送する。なお、
このバス幅は、液晶コントローラ１０１に入力される表
示データのバス１０５と同じとなっている。

【００１６】データバス１０７は、液晶コントローラ１
０１および全てのデータドライバ１０２を直列に接続す
る。すなわち、液晶コントローラ１０１およびデータド
ライバ１０２−１間がデータバス１０７−１、データド
ライバ１０２−１および１０２−２間がデータバス１０
７−２、…、データドライバ１０２−９および１０２−
１０間がデータバス１０７−１０で、それぞれ接続され
る。同様に、データ転送クロックの伝送線路（１０８−
１〜１０８−１０）も、液晶コントローラ１０１および
全てのデータドライバ１０２を直列に接続する。

【００１７】図６に、データドライバ１０２の構成を示
す。図中、６０１は表示データの取込期間を管理するた
めのイネーブル制御回路、６０２はデータバス１０７用
の入出力バッファ回路、６０３はデータ転送クロック１
０８用の入出力バッファ回路、６０４は表示データ用の
ラッチ信号を生成するラッチアドレス生成回路、６０５
はデータバス１０７からの表示データを順次ラッチする
ラッチ回路、６０６はラッチ回路６０５のラッチ出力を
１ライン周期で一斉にラッチするラッチ回路、６０７は
ラッチ回路６０６のラッチ出力に基づき液晶駆動電圧を
生成する液晶駆動回路である。

【００１８】入出力バッファ回路６０２は、データバス
１０７の各伝送線路毎に設けられる。また、入出力バッ
ファ回路６０２および６０３は、入力側の伝送線路のイ
ンピーダンスが出力側の伝送線路のインピーダンスに影
響しないようにするインピーダンス遮断機能を持ち、伝
送信号を正常な波形に整形して出力する。

【００１９】図７に、液晶コントローラ１０１の構成を
示す。図中、７０１は入力された同期信号群１０６を基
に液晶駆動用の同期信号を生成する液晶表示制御信号生
成回路、７０２は入力された表示データ１０５のタイミ
ングを調整して液晶駆動用の表示データを生成する液晶
表示データタイミング制御回路、７０３は生成した各種
信号を外部に出力するための出力バッファ回路である。
なお、出力バッファ回路７０３は、データバス１０７の
各伝送線路毎に設けられた複数のバッファ回路からな
る。

【００２０】ここで、入力される同期信号群１０６に
は、垂直同期信号ＶＳＹＮＣ、水平同期信号ＨＳＹＮ
Ｃ、データクロックＤＣＬＫ、および、ＤＴＭＧが含ま
れる。出力する液晶駆動用の同期信号群には、データ転
送クロック１０８（ＣＬ２）、データ水平同期信号１０
９（ＣＬ１）、フレーム同期信号１１１（ＦＬＭ）、走
査水平同期信号１１２（ＣＬ３）、および、表示データ
の転送期間を表すデータ有効信号１１０が含まれる。

【００２１】次に、本実施形態の液晶表示装置の動作に
ついて、図８を用いて説明する。

【００２２】液晶コントローラ１０１は、パソコン等の
システム装置から表示データ１０５および同期信号群１
０６を取り込み、液晶駆動用の同期信号群１０８〜１１
２および表示データ１０７を出力する。出力する表示デ
ータは、データバス１０７で１画素単位（２４ビット）
に転送される。液晶コントローラ１０１より出力される
信号の内、高速な表示データ（１０７−１）およびデー
タ転送クロック１０８−１は、最前段のデータドライバ
１０２−１から最後段のデータドライバ１０２−１０に
かけて順次、転送される。

【００２３】各データドライバ１０２は、図８に示すよ
うに、表示データ１０７およびデータ転送クロック１０
８の供給を受け、自ドライバ１０２の分担する表示デー
タを取込み終ると、入出力バッファ回路６０２および６
０３を介して、表示データ１０７およびデータ転送クロ
ック１０８を次段のデータドライバ１０２へ出力し始め
る。自ドライバ１０２へのデータ転送が開始されたこと
は、前段の液晶コントローラ１０１またはデータドライ
バ１０２より出力されるデータ有効信号１１０により判
る。以上の動作が繰り返されることで、データ水平同期
信号１０９の１周期において、１０個のデータドライバ
１０２に１ライン分の表示データがラッチされる。

【００２４】データドライバ１０２の動作について、さ
らに詳しく説明する。図６において、入力されるデータ
有効信号１１０−ＩＮが有効（ローレベル）になると、
ラッチアドレス生成回路６０４は、入力されるデータ転
送クロック１０８−ＩＮに同期してラッチ信号６１１の
生成を開始し、１２８画素分の表示データ１０７−ＩＮ
を１画素単位にラッチ回路６０５にラッチさせる。

【００２５】イネーブル制御回路６０１は、１２８画素
分の表示データがラッチされると、次段のデータドライ
バ１０２に出力するデータ有効信号１１０−ＯＵＴを有
効にする。これと同時に、イネーブル制御回路６０１
は、入出力バッファ回路６０２および６０３の出力回路
を有効にして、入力されるデータ転送クロック１０８−
ＩＮおよび表示データ１０７−ＩＮを、データ転送クロ
ック１０８−ＯＵＴおよびデータバス１０７−ＯＵＴと
して出力し始める。

【００２６】１０個のデータドライバ１０２で１ライン
分の表示データがラッチされると、データ水平同期信号
１０９に同期して、ラッチ回路６０５のラッチ出力がラ
ッチ回路６０６に一斉にラッチされる。液晶駆動回路６
０７は、ラッチ回路６０６のラッチ出力（表示データ）
に対応する液晶駆動電圧１１３を、階調基準電圧６１５
を用いて生成し、液晶パネル１０４に出力する。

【００２７】走査ドライバ１０３は、走査水平同期信号
１１２に同期して、液晶パネル１０４に順次に１ライン
ずつ選択電圧を印加し、フレーム同期信号１１１の１周
期で全てのラインに選択電圧を印加する。そして、選択
電圧を印加されるライン上では、データドライバ１０２
から出力される液晶駆動電圧１１３に応じたカラー表示
がなされる。

【００２８】次に、表示データ１０７およびデータ転送
クロック１０８の転送に用いる信号インタフェースの具
体例について、図９〜図１１を用いて説明する。

【００２９】信号インタフェースとは、伝送線路（例え
ばデータバス１０７）とその両端に接続されるバッファ
回路（例えばバッファ回路７０３および６０２）を含む
入出力系を示す。データドライバ１０２のバッファ回路
６０２および６０３は同じ構成を有し、共に、入力バッ
ファ回路および出力バッファ回路からなる。この出力バ
ッファ回路は、液晶コントローラ１０１のバッファ回路
７０３と構成が共通する。このため、以下の説明ではバ
ッファ回路の所在については明示しない。

【００３０】図９は、信号インタフェースの回路構成を
示す図である。図の回路構成では、ＣＭＯＳの出力バッ
ファが入力信号（例えば表示データ）に従い、出力をＶ
GND（グランド電位），Ｖccに切り替える。この出力バ
ッファに伝送線路（例えばデータバス１０７）を介して
接続された入力バッファ回路は、ＣＭＯＳトランジスタ
により伝送電圧の論理判定を行う。

【００３１】図１０に、信号インタフェースの他の例を
示す。図の信号インタフェースは、例えばＧＴＬ(Gunni
ng tranceiver logic)等のオープンドレイン型の構成を
有する。出力バッファ回路のトランジスタのＯＮ／ＯＦ
Ｆにより、入力バッファ回路に入力される伝送線路電圧
のレベルは、電圧Ｖterと略等しい電圧Ｖ1、または、Ｖ
1より所定量小さい電圧Ｖ2に変化する（ここで、ＶGND
＜ Ｖ2 ＜ Ｖref ＜Ｖ1 ＜ Ｖcc）。入力バッファ回路
は、基準電圧Ｖrefをしきい値として、伝送電圧の論理
判定を行う。この構成によれば、伝送線路電圧の変化幅
を小さくできるため、高速なデータ伝送が可能となる。

【００３２】図１１に、信号インタフェースの他の実現
例を示す。図の信号インタフェースは、プシュプル型の
構成を有する。出力バッファ回路のトランジスタのＯＮ
／ＯＦＦにより、入力バッファ回路に入力される伝送線
路電圧のレベルは、電圧Ｖterより所定量大きい電圧Ｖ
1、または、電圧Ｖterより所定量小さい電圧Ｖ2に変化
する（ここで、ＶGND ＜ Ｖ2 ＜ Ｖter，Ｖref ＜ Ｖ1
＜ Ｖcc）。入力バッファ回路は、基準電圧Ｖrefをしき
い値として、伝送電圧の論理判定を行う。この構成によ
れば、図１０の信号インタフェースと同様に、伝送線路
電圧の変化幅を小さくできるため、高速なデータ転送が
可能となる。

【００３３】以上のように、本実施形態では、データバ
ス１０７により全てのデータドライバ１０２を直列に接
続し、転送信号をバッファ回路を介して次段に転送する
構成としたため、データバス１０７が図１２に示す等価
回路で表される。図示のように、バッファ回路間の伝送
線路の負荷が、従来例に比べ大幅に低減される。このた
め、データバス１０７では、波形なまりや反射が緩和さ
れ、従来例よりも信号伝送を確実かつ高速に行えるよう
になる。つまり、本実施形態によれば、データバス１０
７等での伝送速度を高めることができ、より少数の伝送
線路によりデータドライバに信号を供給することができ
る。そして、伝送線路数の削減により、液晶パネルの外
枠の狭小化が可能となる。

【００３４】また、本実施形態では、伝送線路数が削減
されると共に、表示データ１０７の取り込みの終了して
いないデータドライバ１０２が次段への伝送を行わない
ため、信号伝送で消費する電力も低減される。

【００３５】次に、本発明の第２の実施形態について、
図１３から図１５を用いて説明する。

【００３６】本実施形態に係る液晶表示装置では、デー
タドライバにおけるバッファ回路およびその制御の方法
が、第１の実施形態と異なる。以下では、第1の実施形
態と異なる構成および動作を中心に説明を行う。

【００３７】図１３に、本実施形態のデータドライバ１
０２の構成を示す。図示のように、このデータドライバ
１０２は、転送信号の論理レベルを反転させる出力バッ
ファ回路を持つ入出力バッファ回路１３０２および１３
０３と、その入力バッファ回路の出力側に挿入される排
他的論理和回路（Ｅｘ−ＯＲ）とを有する。なお、他の
構成要素は、第１の実施形態と同じ機能を持つ。

【００３８】Ｅｘ−ＯＲは、自ドライバ１０２に取り込
む信号の論理レベルを本来の論理レベルに戻すためのも
のである。Ｅｘ−ＯＲは、ＤＲＥＶ信号に従い、入力バ
ッファ回路の出力をそのまま出力するか、または、論理
レベルを反転してから出力する。本実施形態では、奇数
段目のデータドライバ（１０２−１，１０２−３、…）
ではＥｘ−ＯＲが入力信号をそのまま出力し、偶数段目
のデータドライバ（１０２−２，１０２−４、…）では
Ｅｘ−ＯＲが入力信号を論理レベルを反転してから出力
する。なお、ＤＲＥＶ信号の論理レベルは各データドラ
イバ１０２におて固定であるため、例えば、基板上の配
線により、ＤＲＥＶ信号の入力端子に、対応する電圧
（ＶccまたはＶGND）を供給するようにする。

【００３９】本実施形態のデータドライバ１０２の動作
について説明する。データドライバ１０２に入力された
表示データ１０７およびデータ転送クロック１０８は、
液晶コントローラ１０１の出力時と同じ論理レベルとな
ってＥｘ−ＯＲから出力され、ラッチ回路１３０５でラ
ッチされる。分担する全ての表示データ１０７がラッチ
されると、イネーブル制御回路１３０１の制御信号１３
０１により、入出力バッファ回路１３０２および１３０
３の出力バッファ回路が有効となり、入力された表示デ
ータ１０７およびデータ転送クロック１０８は、論理レ
ベルを反転された状態で、次段のデータドライバ１０２
に転送される。同じ動作が各データドライバ１０２で繰
返され、１ライン分の表示データ１０７が全てのデータ
ドライバ１０２のラッチ回路１３０５でラッチされる。
以降の動作は第１の実施形態と同様である。

【００４０】論理レベルの反転を行わない同じ構成のバ
ッファ回路を多段に接続してパルス伝送を行った場合に
は、伝送パルスのデューティ比が変化する。例えば、そ
のバッファ回路が、伝送パルスの立下りに比べ立上りの
応答特性が鈍いものである場合には、図１４に示すよう
に、バッファ回路を通過する毎に、伝送信号の立上りが
遅延し、パルス幅の減少による伝送品質の低下が起る。

【００４１】本実施形態では、図１５に示すように、デ
ータドライバ１０２の出力バッファ回路を通過する毎
に、伝送信号（表示データ１０７およびデータ転送クロ
ック１０８）の論理レベルが反転するため、伝送信号の
立上りおよび立下りの一方が極端に遅延することを防止
できる。このため、本実施形態によれば、第１の実施形
態よりも伝送品質が向上し、伝送信号の高速化およびデ
ータバス１０７のバス幅の低減が容易となる。

【００４２】次に、本発明の第３の実施形態について、
図１６および図１７を用いて説明する。

【００４３】本実施形態は、表示データ１０７およびデ
ータ転送クロック１０８の各信号（１ビット）を、信号
極性が互いに反転したものとなる２つの信号（以下、差
動信号と呼ぶ）により伝送する点が、第１の実施形態と
異なる。以下では、第１の実施形態と異なる機能および
動作を中心に説明する。

【００４４】図１６に、本実施形態のデータドライバ１
０２の構成を示す。このデータドライバ１０２は、差動
信号の送受信を行うための差動入出力バッファ回路１６
０２および１６０３と、データ転送クロック１０８を基
により高速なクロックを生成するＰＬＬ回路１６１６
と、差動入出力バッファ回路１６０２の出力信号をパラ
レル化するシリアル／パラレル変換回路１６１７とを有
する。なお、他の構成要素は、第１の実施形態と同じ機
能を持つ。

【００４５】図１７に、本実施形態の液晶コントローラ
１０１の構成を示す。この液晶コントローラ１０１は、
入力された表示データ１０５のタイミング制御およびシ
リアル化により液晶駆動用の表示データを生成する液晶
表示データパラレル／シリアル制御回路１７０２と、デ
ータ転送クロックＤＣＬＫを基により高速なクロックを
生成するＰＬＬ回路１７０４と、データ転送クロック１
０８および表示データ１０７を差動信号として出力する
差動バッファ回路１７０５とを有する。

【００４６】図１８に、液晶コントローラ１０１および
データドライバ１０２の差動信号インタフェースの回路
構成を示す。図の構成は、伝送する表示データの各ビッ
トおよびデータ転送クロック１０８のそれぞれに対応し
て設けられ、１つの信号を、信号極性（＋，−）が互い
に反転したものとなる差動信号として、２つの伝送線路
を介して送受信する。この信号インタフェースは、伝送
速度を大幅に向上させることを可能とする。

【００４７】本実施形態では、第１の実施形態に対し、
表示データ１０７が４倍の転送速度で伝送される。ま
た、表示データ１０７は、１／４のビット数である６ビ
ットが、１２本の伝送線路からなるデータバス１０７を
介して同時に転送される。すなわち、本実施形態では、
データバス１０７の伝送線路数が第１の実施形態の半分
となる。

【００４８】次に、本実施形態におけるデータ転送動作
について説明する。

【００４９】液晶コントローラ１０１では、ＰＬＬ回路
１７０４が、データ転送クロックＤＣＬＫの４倍の速度
となる４倍速クロック１７０６を生成する。液晶表示デ
ータパラレル／シリアル制御回路１７０２では、２４ビ
ット（パラレル）の入力表示データ１０５を４倍速クロ
ック１７０６に同期して、６ビット（パラレル）毎に出
力する制御を行う。これにより、６ビット（パラレル）
の表示データ１７１３が、データ転送クロックＤＣＬＫ
の４倍の速度で差動バッファ回路１７０５に出力され
る。差動バッファ回路１７０５は、入力されたデータ転
送クロックＣＬ２および表示データをそれぞれ差動信号
に変換し、２本の伝送線路でデータ転送クロック１０
８、１２本の伝送線路で液晶表示データ１０７をそれぞ
れ伝送する。

【００５０】表示データ１０７の入力が開始されると、
データドライバ１０２では、ＰＬＬ回路１６１６が、デ
ータ転送クロック１０８の４倍の速度となる４倍速クロ
ック１６１８を生成する。シリアル／パラレル変換回路
１６１７は、４倍速クロック１６１８に同期して、６ビ
ット（パラレル）で入力される表示データ１６１９を取
り込み、２４ビット（パラレル）の表示データ１６１２
に変換する。そして、この表示データ１６１２は、１画
素単位に、ラッチ回路１６０５でラッチされる。以降の
動作は第１の実施形態と同様である。

【００５１】以上のように、本実施形態によれば、表示
データの転送を差動信号により行い、パラレル／シリア
ル変換および速度変換を行うことで、第１の実施形態よ
りも伝送速度を高め、かつ、伝送線路数を削減すること
ができる。

【００５２】

【発明の効果】以上で説明したように、本発明によれ
ば、複数のデータドライバへの信号の供給を、より少数
の伝送線路で行うことを可能とした液晶表示装置を提供
することができる。

【図面の簡単な説明】

【図１】 本発明を適用した液晶表示装置の実施形態の
ブロック図。

【図２】 従来例の液晶表示装置のブロック図。

【図３】 従来例のデータドライバのブロック図。

【図４】 従来例における表示データの転送タイミング
を示す図。

【図５】 従来例のデータバスの等価回路を示す図。

【図６】 第１の実施形態のデータドライバのブロック
図。

【図７】 第１の実施形態の液晶コントローラのブロッ
ク図。

【図８】 第１の実施形態における表示データの転送タ
イミングを示す図。

【図９】 第１の実施形態における信号インタフェース
回路の構成図（１）。

【図１０】 信号インタフェース回路の構成図（２）。

【図１１】 信号インタフェース回路の構成図（３）。

【図１２】 第１の実施形態におけるデータバスの等価
回路を示す図。

【図１３】 本発明の第２の実施形態におけるデータド
ライバのブロック図。

【図１４】 データバスにおける信号波形の変化を示す
図。

【図１５】 第２の実施形態のデータバスにおける信号
波形の変化を示す図。

【図１６】 本発明の第３の実施形態のデータドライバ
のブロック図。

【図１７】 第３の実施形態の液晶コントローラのブロ
ック図。

【図１８】 第３の実施形態の信号インタフェース回路
の構成図。

【符号の説明】

１０１…液晶コントローラ、１０２…データドライバ、
１０３…走査ドライバ、１０４…液晶パネル、１０５…
入力表示データ、１０６…表示同期信号群、１０７…デ
ータバス、１０８…データ転送クロック、１０９…デー
タ水平同期信号、１１０…データ有効信号、１１１…フ
レーム同期信号、１１２…走査水平同期信号、６０１…
イネーブル制御回路、６０２…データ入出力バッファ回
路、６０３…データ転送クロック入出力バッファ回路、
６０４…ラッチアドレス生成回路、６０５…ラッチ回
路、６０６…ラッチ回路、６０７…液晶駆動回路。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 大坂 英樹 神奈川県川崎市麻生区王禅寺1099番地 株式会社日立製作所 システム開発研究 所内 (72)発明者 恒川 悟 東京都小平市上水本町五丁目20番１号 株式会社日立製作所 半導体事業部内 (72)発明者 栗原 博司 千葉県茂原市早野3300番地 株式会社日 立製作所 電子デバイス事業部内 (72)発明者 比嘉 淳裕 神奈川県横浜市戸塚区吉田町292番地 株式会社日立画像情報システム内 (72)発明者 中村 雅志 千葉県茂原市早野3681番地 日立デバイ スエンジニアリング株式会社内 (56)参考文献 特開 平８−22268（ＪＰ，Ａ) 特開 平７−212692（ＪＰ，Ａ) 特開 平８−101666（ＪＰ，Ａ) 特開 平９−16128（ＪＰ，Ａ) 特開 平９−90896（ＪＰ，Ａ) 特開 平９−152849（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) G09G 3/00 - 3/38 G02F 1/133 505 - 580

Claims (3)

(57)【特許請求の範囲】
1. 【請求項１】液晶パネルと、入力される表示データに対
   応した階調電圧を前記液晶パネルに印加する複数のデー
   タドライバと、前記液晶パネルの走査ラインを順次選択
   状態とする走査ドライバと、同期信号および表示データ
   を前記データドライバおよび走査ドライバに供給する液
   晶コントロール回路と、前記液晶コントロール回路およ
   び各データドライバを直列に接続して、表示データおよ
   びデータ転送クロックを伝送する複数の伝送線路とを備
   え、 前記データドライバは、入力側の前記伝送線路と出力側
   の前記伝送線路との間に挿入されるバッファ回路と、自
   データドライバの分担する表示データを取り込み、保持
   するためのラッチ回路とを有し、 前記バッファ回路は、前記伝送線路に出力するデータ転
   送用クロックおよび表示データの論理レベルを反転させ
   るものであり、 前記データドライバは、取り込んだ表示データおよびデ
   ータ転送用クロックの論理レベルを、前記液晶コントロ
   ール回路の出力時における論理レベルに戻すための回路
   を、さらに有することを特徴とする液晶表示装置。
2. 【請求項２】請求項１記載の液晶表示装置において、 前記データドライバは、前記バッファ回路の伝送線路へ
   の出力を、自データドライバの分担する表示データの取
   り込みが終了した時点で有効とする制御を行う制御回路
   を、さらに有することを特徴とする液晶表示装置。
3. 【請求項３】請求項１又は２に記載の液晶表示装置にお
   いて、 前記伝送線路における伝送信号を、前記液晶コントロー
   ラおよびデータドライバの内部の信号レベルの変化幅よ
   りも小さい変化幅で伝送するための手段を、さらに有す
   ることを特徴とする液晶表示装置。