JP4809173B2

JP4809173B2 - 積層セラミックコンデンサ

Info

Publication number: JP4809173B2
Application number: JP2006262520A
Authority: JP
Inventors: 政浩西垣
Original assignee: Kyocera Corp
Current assignee: Kyocera Corp
Priority date: 2006-09-27
Filing date: 2006-09-27
Publication date: 2011-11-09
Anticipated expiration: 2026-09-27
Also published as: JP2008085041A

Description

本発明は、積層セラミックコンデンサに関し、特に、薄層化したセラミック誘電体層と内部電極層とが交互に積層され構成されたコンデンサ本体を具備する高容量の積層セラミックコンデンサに関する。

近年、電子部品の小型化、高機能化に伴い、積層セラミックコンデンサは小型、高容量化が求められ、そのため誘電体層および内部電極層の薄層化と多積層化が行われている。例えば、下記の特許文献１によれば、厚みが１．５μｍ以下の誘電体層を形成するために、粒径が０．０１〜０．３μｍの誘電体粉末を用いることが記載されている。
特開平１１−４５６１７号公報

しかしながら、誘電体層および内部電極層を薄層、高積層化した積層セラミックコンデンサでは、積層時の変形に伴い内部電極層の誘電体層に対する被覆率が低下し、静電容量の低下やそのばらつきが増加するという問題があり、また、積層時の変形により内部電極層の表面粗さが大きくなるためにショートが発生するという問題があった。

従って本発明は、誘電体層および内部電極層を薄層、高積層化しても、静電容量の低下やばらつきの増加ならびにショートの発生を低減できる積層セラミックコンデンサを提供することを目的とする。

本発明の積層セラミックコンデンサは、誘電体層および内部電極層が交互に積層されたコンデンサ本体の端面に外部電極を具備する積層セラミックコンデンサであって、前記内部電極層における周縁部の単位面積当たりの空孔数が前記周縁部を除く中央部の単位面積当たりの空孔数よりも少なく、かつ前記周縁部の単位面積当たりの平均空孔面積をｃ、前記周縁部を除く前記中央部の単位面積当たりの平均空孔面積をｄとしたとき、空孔の面積比が１．２≦ｄ／ｃ≦２．０であることを特徴とする。

本発明の積層セラミックコンデンサでは、内部電極層の外部電極との接続端を除く周縁部における単位面積当たりの空孔数が、内部電極層の周縁部を除く中央部の単位面積当たりの空孔数よりも少なく、かつ周縁部の単位面積当たりの平均空孔面積をｃ、周縁部を除く中央部の単位面積当たりの平均空孔面積をｄとしたとき、空孔の面積比が１．２≦ｄ／ｃ≦２．０であることにより、積層セラミックコンデンサにおいて欠陥が発生しやすく電界の影響が大きい内部電極層の周辺における欠陥を低減したことにより誘電体層および内部電極層を薄層、高積層化しても、静電容量の低下やばらつきの増加ならびにショートの発生を低減できる。

以下、本発明の積層セラミックコンデンサについて説明する。図１は本発明の積層セラミックコンデンサを示す概略断面図である。

本発明の積層セラミックコンデンサを構成するコンデンサ本体１は、複数の誘電体層５が積層された積層体７により構成されており、また、この積層体７の内部には内部電極層９が誘電体層５の積層方向に交互に形成され、積層体７の対向する第１端面７ａおよび第２端面７ｂに誘電体層５の積層方向に交互に引き出されている。また、積層体７の第１端面７ａおよび第２端面７ｂのそれぞれの接続端９ａ、９ｂにはそれぞれ第１外部電極３ａおよび第２外部電極３ｂが接続されている。

図２は本発明の積層セラミックコンデンサの内部における内部電極層の平面図である。

内部電極層９は、図２に示すように、積層体７の第１端面７ａで第１外部電極３ａに接続された接続端９ａの辺と、この接続端７ａとは反対側に非接続端９ｂの辺を有している。

本発明の積層セラミックコンデンサは内部電極層９の第１外部電極３ａまたは第２外部電極３ｂとの接続端９ａを除く周縁部９ｃにおける単位面積当たりの空孔１３の数が、内部電極層９の周縁部９ｃを除く中央部９ｄの単位面積当たりの空孔１３の数よりも少なく、かつ周縁部９ｃの単位面積当たりの平均空孔面積をｃ、周縁部９ｃを除く中央部９ｄの単位面積当たりの平均空孔面積をｄとしたとき、空孔の面積比が１．２≦ｄ／ｃ≦２．０であることを特徴とする。

本発明では、このように内部電極層９の外部電極３ａ、３ｂとの接続端９ａを除く周縁部９ｃにおける単位面積当たりの空孔１３の数が、内部電極層９の周縁部９ｃを除く中央部９ｄの単位面積当たりの空孔１３の数よりも少なく、かつ周縁部９ｃの単位面積当たりの平均空孔面積をｃ、周縁部９ｃを除く中央部９ｄの単位面積当たりの平均空孔面積をｄとしたとき、空孔の面積比が１．２≦ｄ／ｃ≦２．０であることにより、誘電体層５および内部電極層９を薄層、高積層化しても、静電容量の低下やばらつきの増加ならびにショートの発生を低減できる。

本発明において、内部電極層９の外部電極３ａ、３ｂとの接続端９ａを除く周縁部９ｃにおける単位面積当たりの空孔１３の数が、内部電極層９の周縁部９ｃを除く中央部９ｄの単位面積当たりの空孔１３の数よりも少ない範囲とは、内部電極層９の周縁部９ｃの部分の単位面積当たりの空孔１３の数ａと中央部９ｄの部分の単位面積当たりの空孔１３の数ｂが１．２≦ｂ／ａ≦５の関係を満たすものである。

これに対して、ｂ／ａ比が１．２より小さい場合には、内部電極層９の周縁部９ｃと中央部９ｄにおける単位面積当たりの空孔１３の数が同程度となり静電容量の低下やばらつきの増加ならびにショートの発生が起こりやすい。

また、ｂ／ａ比が５より大きい場合には、そもそも中央部９ｄにおける空孔１３の数が多すぎるために低い静電容量しか得られない。

また、本発明では、前記周縁部７ｃの幅Ｗが、該周縁部７ｃの幅Ｗと同一方向の前記内部電極層９の幅の５〜１５％であることが望ましい。周縁部７ｃの幅Ｗと同一方向の内部電極層９の幅とは、図２において、例えば、図２において矢印で示した方向であり、この場合、周縁部７ｃの幅Ｗは内部電極層９の長さＬおよび内部電極層９の幅Ｗ_０の両方向に対応する。

つまり、この周縁部７ｃの幅Ｗが、内部電極層９の接続端７ａから非接続端７ｂとの間の間隔Ｌ、および接続端７ａおよび非接続端７ｂの方向とは垂直な方向の内部電極層９の端部間の間隔Ｗ_０の８〜１５％の領域であることが望ましい。

周縁部７ｃの幅Ｗが、内部電極層９の接続端７ａから非接続端７ｂとの間の間隔Ｌ、または接続端７ａと非接続端７ｂの方向とは垂直な方向の内部電極層９の端部間の間隔Ｗ_０の８％以上であると、空孔１３の発生しやすい領域である内部電極層９の周縁部７ｃにおいて膜密度の高い領域を増やすことができ、静電容量の低下やばらつきを小さくできるという利点がある。

一方、周縁部７ｃの幅Ｗが、内部電極層９の接続端７ａから非接続端７ｂとの間の間隔Ｌ、または接続端７ａと非接続端７ｂの方向とは垂直な方向の内部電極層９の端部間の間隔Ｗ_０の１５％以下であると、内部電極層９において、空孔１３の多い中央部９ｄの面積が増えて積層方向の誘電体層５間のセラミック粉末の割合が多くなり、このことから誘電体層５間の接着性（接続強度）を高めることができ、デラミネーションやクラックを抑制できるという利点がある。

ここで、内部電極層９の厚みは１〜２μｍの範囲であり誘電体層５の厚みよりも薄いことが好ましい。内部電極層９の厚みが１μｍ以上であると空孔１３を抑制できるという利点がある。内部電極層９の厚みが２μｍ以下であるとクラックやデラミネーションを抑制できるという利点がある。

本発明の積層セラミックコンデンサを構成する誘電体層５はその厚みが０．５〜２．５μｍの範囲が好ましい。誘電体層５の厚みが０．５μｍ以上であると高い絶縁性が得られるという利点がある。

一方、誘電体層５の厚みが２μｍ以下であると薄層化による静電容量の増加が期待できるという利点がある。

誘電体層５を構成する結晶粒子５ａは少なくともＢａＴｉＯ_３を主成分とするものが好ましい。

次に、本発明の積層セラミックコンデンサの製法について説明する。図３は、本発明の積層セラミックコンデンサを製造するための工程図である。

先ず、チタン酸バリウム系の誘電体粉末と、ガラス粉末などの添加剤とを、バインダを含む分散媒に分散させてセラミックスラリを得る。

次に、得られたスラリを公知のコーター、例えばドクターブレード等を用いてシート成形を行い、焼成後に誘電体層５となる誘電体グリーンシート３１を得る。

誘電体グリーンシートの厚みは０．８〜４μｍの範囲が好ましい。誘電体グリーンシート３１を構成する誘電体粉末の平均粒径は高誘電率という点で０．１μｍ以上、高絶縁性という点で０．２５μｍ以下であることがより望ましい。

次に、上記誘電体グリーンシート３１上に内部電極パターン３３を形成する。この印刷に用いる導体ペーストは誘電体グリーンシート３１に用いるチタン酸バリウムを主成分とする誘電体粉末との同時焼成を可能とする点でＮｉ、Ｃｕもしくはこれらの合金粉末である卑金属粉末を用いることが好ましい。

誘電体グリーンシート３１上における内部電極パターン３３は以下のように形成する（図３（ｂ））。

図４（ａ）（ｂ）は、内部電極パターンの形成方法を示す模式図である。

図４（ａ）に平面図で示すように、誘電体グリーンシート３１の表面に、セラミック粉末を多く含む導体ペーストを用いて長方形状パターン３３ａを形成し、次いで、該長方形状パターン３３ａの周囲に前記長方形状パターン３３ａよりもセラミック粉末を少量含むフレームパターン３３ｂを形成する。この場合、長方形状パターン３３ａとフレームパターン３３ｂとは実質的に同一厚みであることが望ましい。

内部電極パターン３３の厚みは１〜２μｍが好ましい。内部電極パターン３３の厚みが１μｍ以上であると印刷時や積層時あるいは焼成後において発生する空孔１３を低減できるという利点がある。

内部電極パターン３３の厚みが３μｍ以下であると誘電体グリーンシート３１上における内部電極パターン３３との段差を低減できるという利点がある。

ここで、フレームパターン３３ｂの幅Ｗ_ｇ１が長方形状パターン３３ａの長寸方向の間隔Ｌ_ｇの２．５〜８％、短寸方向の間隔Ｗ_ｇ２の５〜１５％であることが望ましい。この場合、フレームパターン３３ｂの幅Ｗ_ｇ１は長方形状パターン３３ａの長寸方向の間隔Ｌ_ｇの方向および短寸方向の間隔Ｗ_ｇ２方向に対応する方向である。

また、長方形状パターン３３ａに含まれるセラミック粉末量は金属粉末量を１００質量％としたときに２５〜４０質量％であることが望ましく、一方、フレームパターン３３ｂに含まれるセラミック粉末量は金属粉末量を１００質量％としたときに５〜２０質量％であることが望ましい。

また、本発明ではフレームパターン３３ｂに含まれるセラミック粉末の平均粒径が長方形状パターン３３ａに含まれるセラミック粉末の平均粒径よりも小さいことが望ましい。

ここで、内部電極パターン３３を形成するための卑金属粉末の平均粒径は０．２〜０．４μｍ、長方形状パターン３３ａに含まれるセラミック粉末の平均粒径は０．３〜０．３５μｍ、さらに、フレームパターン３３ｂに含まれるセラミック粉末の平均粒径は０．２〜０．２５μｍであることが望ましい。

次に、内部電極パターン３３を形成した誘電体グリーンシート３１を複数積層して積層体３５を形成する（図３（ｃ−１）（ｃ−２））。図３（ｃ−１）はサイドマージン側に平行な面、図３（ｃ−２）はエンドマージン側に平行な面を示す。

次に、この積層体３５を格子状に切断して、内部電極パターン３３の端部が露出したコンデンサ成形体３７を形成し（図３（ｄ））、次いで、還元雰囲気にて焼成を行いコンデンサ本体１を形成する。

次に、図１に示すように、コンデンサ本体１の内部電極層９が導出された端面に外部電極ペーストを付着、焼付けし、外部電極３ａ、３ｂの附設された積層セラミックコンデンサを得る。

積層セラミックコンデンサを以下のようにして作製した。原料として粒径０．３μｍのチタン酸バリウム粉末を用意し、これに誘電特性を制御する添加剤と焼結助剤とを添加し、混合溶媒を用いてジルコニアボールにより湿式混合した。

次に、混合粉末にポリビニルブチラール樹脂およびトルエンとアルコールの混合溶媒を添加し、同じくジルコニアボールを用いて湿式混合しセラミックスラリを調製し、ドクターブレード法により厚み３μｍの誘電体グリーンシートを作製した。

次に、この誘電体グリーンシートの上面にＮｉを主成分とする矩形状の内部電極パターンを複数形成した。内部電極パターン形成は図３（ｂ）（ｃ）に示すように、長方形状パターン３３ａ、フレームパターン３３ｂに分けて行った。この場合、周縁部の幅Ｗは、内部電極層の接続端から非接続端との間の間隔Ｌに対する割合、接続端と前記非接続端の方向とは垂直な方向の内部電極層の端部間の間隔Ｗ_０に対する割合が同じになるように形成した。なお、周縁部の幅Ｗは内部電極パターンの印刷時のパターンの割合とした。

内部電極パターンに用いた導体ペーストは、Ｎｉ粉末として平均粒径０．３μｍのものを用いた。

内部電極パターンを構成する長方形状パターンおよびフレームパターンに含まれるセラミック粉末の平均粒径および添加量、ならびにフレームパターンの幅の割合を表１に示す値になるように調整した。

次に、内部電極パターンを印刷した誘電体グリーンシートを３６０枚積層し、その上下面に内部電極パターンを印刷していない厚み１０μｍの誘電体グリーンシートをそれぞれ２０枚積層し、プレス機を用いて温度６０℃、圧力１０^７Ｐａ、時間１０分の条件で一括積層し、所定の寸法に切断してコンデンサ本体成形体を形成した。

次に、得られたコンデンサ本体成形体を１０℃／ｈの昇温速度で大気中で３００℃／ｈにて脱バインダ処理を行い、５００℃からの昇温速度が３００℃／ｈの昇温速度で、１１７０℃（酸素分圧１０^−６Ｐａ）で２時間焼成し、続いて、窒素雰囲気中１０００℃で４時間の再酸化処理を施してコンデンサ本体を作製した。このコンデンサ本体の大きさは２×１×１ｍｍ^３、誘電体層の厚みは２μｍであった。

次に、焼成したコンデンサ本体をバレル研磨した後、コンデンサ本体の両端部にＣｕ粉末とガラスを含んだ外部電極ペーストを塗布し、８５０℃で焼き付けを行い外部電極を形成した。その後、電解バレル機を用いて、この外部電極の表面に、順にＮｉメッキ及びＳｎメッキを行い、積層セラミックコンデンサを作製した。

次に、これらの積層セラミックコンデンサについて以下の評価を行った。

積層セラミックコンデンサを内部電極層と平行に切断した後走査型電子顕微鏡により内部組織を観察し、画像処理により内部電極層の空孔数比、空孔の面積比を算出した。内部電極層の空孔数、空孔の面積は１００μｍ^２の範囲における全面積に対する累積の空孔の面積を算出して求めた。試料数は５個、評価した内部電極層は各試料で２点とし、平均化して求めた。なお、内部電極層に見られる空孔は最大径が０．５μｍ以上のものについてカウントした。

静電容量の測定は、周波数１．０ｋＨｚ、測定電圧０．５Ｖｒｍｓ、２５℃の測定条件でｎ＝２０として行った。容量ばらつき（ＣＶ）値は（標準偏差）／（平均値）×１００として算出した。

耐熱衝撃試験ははんだ槽を用いて室温との間の温度差を３４０℃とした。評価した試料数は各試料につき１００個とした。

表１から明らかなように、試料Ｎｏ．１、２のように内部電極層の周縁部と中央部のセラミック粉末量が同等の場合、静電容量が小さく、ばらつきが大きく、ショート率が大きかった。

これに対して、誘電体グリーンシートの表面に、内部電極パターンとして、セラミック粉末を多く含む長方形状パターンを形成し、次いで、該長方形状パターンの周囲に長方形状パターンよりもセラミック粉末を少量の含むフレームパターンを形成して作製し、焼結後において、内部電極層における周縁部の単位面積当たりの空孔数が周縁部を除く中央部の単位面積当たりの空孔数よりも少なく、かつ周縁部の単位面積当たりの平均空孔面積を
ｃ、周縁部を除く中央部の単位面積当たりの平均空孔面積をｄとしたとき、空孔の面積比が１．２≦ｄ／ｃ≦２．０の関係を満たす試料ではショート率が５％以下であり、静電容量も８．５μＦと設定目標値の８５％以上にでき、ＣＶ値も５．０％以下と小さかった。

本発明の積層セラミックコンデンサを示す概略断面図である。本発明の積層セラミックコンデンサの内部における内部電極層の平面図である。本発明の積層セラミックコンデンサを製造するための工程図である。（ａ）は誘電体グリーンシートの表面に長方形状パターンを形成する工程であり、（ｂ）は長方形状パターンの周囲にフレームパターン３３ｂを形成する工程である。

符号の説明

１・・コンデンサ本体
３ａ・第１外部電極
３ｂ・第２外部電極
５・・誘電体層
７・・積層体
７ａ・第１端面
７ｂ・第２端面
９・・内部電極層
９ａ・接続端
９ｂ・非接続端
９ｃ・周縁部
９ｄ・中央部
１３・空孔
３１・誘電体グリーンシート
３３・内部電極パターン
３３ａ・長方形状パターン
３３ｂ・フレームパターン
３５・積層体
３７・コンデンサ成形体

Claims

誘電体層および内部電極層が交互に積層されたコンデンサ本体の端面に外部電極を具備する積層セラミックコンデンサであって、前記内部電極層における周縁部の単位面積当たりの空孔数が前記周縁部を除く中央部の単位面積当たりの空孔数よりも少なく、かつ前記周縁部の単位面積当たりの平均空孔面積をｃ、前記周縁部を除く前記中央部の単位面積当たりの平均空孔面積をｄとしたとき、空孔の面積比が１．２≦ｄ／ｃ≦２．０であることを特徴とする積層セラミックコンデンサ。