JP4807365B2

JP4807365B2 - Semiconductor device, display device and electronic apparatus

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Publication number: JP4807365B2
Application number: JP2008059445A
Authority: JP
Inventors: 裕小橋
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 2008-03-10
Filing date: 2008-03-10
Publication date: 2011-11-02
Anticipated expiration: 2024-07-05
Also published as: JP2008211223A

Description

本発明は半導体装置、表示装置及び電子機器に関するものであり、特に駆動回路をアクティブマトリクス基板上に内蔵した表示装置に関するものである。 The present invention relates to a semiconductor device, a display device, and an electronic apparatus, and more particularly to a display device in which a drive circuit is built on an active matrix substrate.

半導体装置において、静電気あるいは各種ノイズ現象による意図しない高電圧が装置内に印加され、絶縁膜を破壊することによって復帰不能なダメージを受ける静電破壊（ＥＳＤ）対策は重要な課題であり、これを防止するための様々な保護回路が考案されている。例えば特許文献１、特許文献２などではダイオードを適宜組み合わせる事で配線に印加された異常電圧をＧＮＤなどに放電する回路が提案されている。しかし、通常の半導体装置は導電体であるシリコンウェハー上に形成するため、半導体装置内で帯電することは少なく、入力端子を通じて静電気が侵入したときの対策が主であり、入力端子と回路を構成する半導体素子の間、すなわち入力端子直後に保護回路を形成することで、入力端子から侵入した高電圧が素子へ伝播する事を防ぐような構成をとるのが一般的である。 In semiconductor devices, countermeasures against electrostatic breakdown (ESD), in which an unintended high voltage due to static electricity or various noise phenomena is applied inside the device and damage to the insulating film due to destruction, is an important issue. Various protection circuits have been devised to prevent this. For example, Patent Document 1 and Patent Document 2 propose a circuit that discharges abnormal voltage applied to wiring to GND or the like by appropriately combining diodes. However, since ordinary semiconductor devices are formed on a silicon wafer, which is a conductor, they are rarely charged in the semiconductor device and are mainly used when static electricity enters through the input terminals. In general, a protection circuit is formed between the semiconductor elements to be operated, that is, immediately after the input terminal, so that a high voltage entering from the input terminal is prevented from propagating to the element.

一方、近年急速に普及している薄膜トランジスター（ＴＦＴ）などのアクティブ素子を用いた表示装置などでは絶縁基板上に装置が形成されているため、静電気により自身が帯電しやすく、製造工程中で静電破壊が起こりやすいという課題を有している。このため、例えばアクティブマトリクス回路の外周にガードリングまたはショートリングと称する帯電防止用の配線を形成するなどして静電気対策を施している。 On the other hand, in a display device using an active element such as a thin film transistor (TFT), which has been rapidly spread in recent years, the device is formed on an insulating substrate. There is a problem that electric breakdown easily occurs. For this reason, countermeasures against static electricity are taken by, for example, forming an antistatic wiring called a guard ring or a short ring on the outer periphery of the active matrix circuit.

最近になって、ポリシリコンを能動層としたポリシリコンＴＦＴを用い、表示装置の駆動回路を内蔵することで精細度向上・コスト低減・信頼性確保を実現した駆動回路内蔵型の表示装置が実用化され、普及している。このような装置においては、駆動回路の静電気対策はシリコンウェハー上の半導体で従来もちいられている手法をそのまま適用しているため、入力端子からの静電気を保護するための保護回路のみを内蔵し、アクティブマトリクス回路の静電保護には従来の駆動回路非内蔵型の表示装置の手法を用いている。以下、駆動回路の保護に関する従来技術の詳細について図１１を用いて説明する。 Recently, a display device with a built-in drive circuit that uses a polysilicon TFT with polysilicon as an active layer and incorporates a drive circuit for the display device to improve definition, reduce costs, and ensure reliability is practical. Is becoming popular. In such a device, since the countermeasures against static electricity in the drive circuit apply the technique that has been used in the past on semiconductors on silicon wafers, only a protection circuit for protecting static electricity from the input terminal is built in, For the electrostatic protection of the active matrix circuit, a conventional method of a display device without a built-in driving circuit is used. The details of the prior art relating to protection of the drive circuit will be described below with reference to FIG.

図１１は従来の技術によるポリシリコンＴＦＴを用いたＶＧＡ−ＬＣＤ用アクティブマトリクス基板のブロック図である。２０１−１〜４８０がアクティブマトリクス回路の走査線であり、８００で示した走査線駆動回路により駆動される。２０２−１〜１９２０がデータ線であり、各走査線とデータ線の交差部にはｎ型ＴＦＴよりなる画素トランジスター（４０１）、画素電極（４０２）が形成されて液晶素子を駆動するようになっている。 FIG. 11 is a block diagram of an active matrix substrate for VGA-LCD using polysilicon TFTs according to the prior art. Reference numerals 201-1 to 480 denote scanning lines of the active matrix circuit, which are driven by a scanning line driving circuit indicated by 800. Reference numerals 202-1 to 1920 denote data lines, and pixel transistors (401) and pixel electrodes (402) made of n-type TFTs are formed at intersections between the scanning lines and the data lines to drive the liquid crystal elements. ing.

８０１−１〜４８０は走査線駆動回路（８００）を構成する４８０段の走査線駆動ユニット回路で、ＣＭＯＳ回路により構成されている。具体的な走査線駆動ユニット回路（８０１−１〜ｎ）の回路構成例としては例えば図５を参照のこと。 Reference numerals 801-1 to 480 denote 480-stage scanning line driving unit circuits constituting the scanning line driving circuit (800), which are constituted by CMOS circuits. For a specific circuit configuration example of the scanning line driving unit circuits (801-1 to n), see, for example, FIG.

各走査線駆動ユニット回路（８０１−１〜４８０）は低電位電源配線（７５０）及び高電位電源配線（７５１）に接続されており、これらを通じて電力を供給される。低電位電源配線（７５０）は低電位電源端子（６５０）に、高電位電源配線（７５１）は高電位電源端子（６５１）にそれぞれ接続されており、低電位電源端子（６５０）及び高電位電源端子（６５１）にはＦＰＣ等を介して電源ＩＣが接続され、それぞれ電位ＶＳ及び電位ＶＤの基準電位が供給される。ここでＶＳ＜ＶＤである。 Each scanning line drive unit circuit (801-1 to 480) is connected to the low potential power supply wiring (750) and the high potential power supply wiring (751), and power is supplied through these. The low-potential power supply wiring (750) is connected to the low-potential power supply terminal (650), and the high-potential power supply wiring (751) is connected to the high-potential power supply terminal (651), respectively. A power supply IC is connected to the terminal (651) through an FPC or the like, and reference potentials VS and VD are supplied to the terminals (651). Here, VS <VD.

さらに各走査線駆動ユニット回路（８０１−１〜４８０）の動作に必要な信号（例えばクロック信号）が信号配線（７０１，７０２）および信号端子（６０１，６０２）を通じて外部ＩＣより供給される。 Further, a signal (for example, a clock signal) necessary for the operation of each scanning line driving unit circuit (801-1 to 480) is supplied from an external IC through signal wiring (701, 702) and signal terminals (601, 602).

ここで低電位電源端子（６５０）、高電位電源端子（６５１）および信号端子（６０１，６０２）を通じて静電気やノイズ電流が侵入し、各走査線駆動ユニット回路（８０１−１〜４８０）を構成するＴＦＴが破壊されることを防ぐため、静電気保護回路（ＥＳＤ１〜４）を各入力端子（６０１，６５０，６５１）から各走査線駆動ユニット回路（８０１−１〜４８０）までの間に設ける。静電気保護回路（ＥＳＤ１〜４）の具体的構成としては例えば特許文献１および特許文献２などがあげられる。 Here, static electricity and noise current invade through the low potential power supply terminal (650), the high potential power supply terminal (651), and the signal terminals (601, 602) to configure each scanning line driving unit circuit (801-1 to 480). In order to prevent the TFT from being destroyed, an electrostatic protection circuit (ESD1 to 4) is provided between each input terminal (601, 650, 651) and each scanning line drive unit circuit (801-1 to 480). Specific examples of the electrostatic protection circuits (ESD1 to ESD4) include Patent Document 1 and Patent Document 2.

特許第２８８４９４６号公報Japanese Patent No. 2884946 特許第３１４１５１１号公報Japanese Patent No. 3141511

しかしながら、絶縁基板上の駆動回路はシリコンウェハー上の回路に比べ電荷が逃げにくく、帯電しやすい。加えて、表示装置の駆動回路をガラス基板上に内蔵する場合は一般的なシリコンウェハー上に製造するのＩＣに比べ回路面積が大きいためにこのような構成では入力端子より遠い配線上での静電気に対する保護が特に製造中の工程において十分でないという課題を有している。というのも、製造工程内では静電気が基板上の任意の位置に帯電する可能性があり、帯電した位置から静電気保護回路までの距離が長く、配線抵抗が高い場合には静電気保護回路が動作する前により手近な回路内のトランジスターを静電破壊してしまう場合があるためである。このような問題はＳＯＩ基板を用いた半導体装置の場合でも共通の課題となる。 However, the drive circuit on the insulating substrate is less likely to escape the charge than the circuit on the silicon wafer and is easily charged. In addition, when the drive circuit of the display device is built on a glass substrate, the circuit area is larger than an IC manufactured on a general silicon wafer. There is a problem that the protection against is not sufficient particularly in the process during production. This is because there is a possibility that static electricity will be charged at any position on the board in the manufacturing process, and the electrostatic protection circuit will operate when the distance from the charged position to the electrostatic protection circuit is long and the wiring resistance is high. This is because there is a case where a transistor in a circuit closer to the front may be electrostatically destroyed. Such a problem is a common problem even in the case of a semiconductor device using an SOI substrate.

また、絶縁基板の場合、製造工程完了後の完成品状態でも基板外部で強い静電気放電が起こった時に静電誘導により配線上に大きな電流が流れる事があり、このような場合にも端子より遠い場所の回路を破壊する可能性がある。 In addition, in the case of an insulating substrate, a large current may flow on the wiring due to electrostatic induction when a strong electrostatic discharge occurs outside the substrate even in the finished product state after completion of the manufacturing process. There is a possibility of destroying the circuit of the place.

またさらに、本発明では回路を通じて多大な電流が配線上を流れた時に、配線上の電位が瞬間的に変動してしまうという課題についても対策を示すものである。 Furthermore, the present invention shows a countermeasure against the problem that the potential on the wiring instantaneously fluctuates when a large amount of current flows through the circuit.

本発明に係る半導体装置は、電気信号が外部から供給される第１端部と電気信号が外部から供給されない第２端部とにわたる配線と、配線に接続された半導体回路と、配線のうち半導体回路と第１端部との間に配置されて半導体回路を保護する第１保護回路と、配線のうち半導体回路と第２端部との間に配置されて半導体回路を保護する第２保護回路と、配線のうち第１端部と半導体回路との間に配置されたバッファ回路とを具備する。A semiconductor device according to the present invention includes a wiring extending from a first end to which an electrical signal is supplied from the outside and a second end from which the electrical signal is not supplied from the outside, a semiconductor circuit connected to the wiring, and a semiconductor among the wirings A first protection circuit disposed between the circuit and the first end portion to protect the semiconductor circuit; and a second protection circuit disposed between the semiconductor circuit and the second end portion of the wiring to protect the semiconductor circuit. And a buffer circuit disposed between the first end of the wiring and the semiconductor circuit.

電気信号が外部から供給される第１端部の近辺に設置した第１保護回路だけではなく、配線の電気信号が外部から供給されない第２端部に第２保護回路を設置することにより、静電気に対する保護が、電気信号が外部から供給される第１端部から離れた個所でも十分に得られるという効果を有する。 In addition to the first protection circuit installed in the vicinity of the first end where the electrical signal is supplied from the outside, the second protection circuit is installed at the second end where the electrical signal of the wiring is not supplied from the outside. This has the effect that sufficient protection can be obtained even at a location away from the first end where the electrical signal is supplied from the outside .

さらに、配線に複数の半導体回路が接続され、配線のうち相隣接する各半導体回路の間に配置されて複数の半導体回路を保護する第３保護回路を具備する構成を提案する。これにより、入力端子からの静電気やノイズを防止すると共に、入力端子から遠い半導体回路も保護できる。また、複数の保護回路を概略一定の間隔で配置することにより、配線上に接続された半導体回路がまんべんなく保護できてより望ましい。 Furthermore, a configuration is proposed in which a plurality of semiconductor circuits are connected to the wiring, and a third protection circuit is provided that is disposed between adjacent semiconductor circuits in the wiring and protects the plurality of semiconductor circuits . Thus, static electricity and noise from the input terminal can be prevented, and a semiconductor circuit far from the input terminal can be protected. In addition, it is more preferable that a plurality of protection circuits be arranged at a substantially constant interval so that the semiconductor circuits connected on the wiring can be protected evenly.

本発明の好適な態様に係る半導体装置は、高電位電源配線から分岐した第１電源配線と、低電位電源配線から分岐した第２電源配線とを具備し、バッファ回路は、第１電源配線と第２電源配線との間に介在し、第１電源配線のうちバッファ回路を挟んで高電位電源配線からの分岐点とは反対側に配置されて当該バッファ回路を保護する第４保護回路と、第２電源配線のうちバッファ回路を挟んで低電位電源配線からの分岐点とは反対側に配置されて当該バッファ回路を保護する第５保護回路とを具備する。A semiconductor device according to a preferred aspect of the present invention includes a first power supply line branched from a high potential power supply line and a second power supply line branched from a low potential power supply line, and the buffer circuit includes a first power supply line and A fourth protection circuit interposed between the second power supply wiring and disposed on the opposite side of the branch point from the high potential power supply wiring across the buffer circuit of the first power supply wiring to protect the buffer circuit; And a fifth protection circuit disposed on the opposite side of the branch point from the low-potential power supply wiring across the buffer circuit in the second power supply wiring to protect the buffer circuit.

さらに好適な態様において、バッファ回路は、電気信号が入力される第１ＮＯＴ回路と、第１ＮＯＴ回路に直列に接続された第２ＮＯＴ回路とを含み、第１電源配線のうち第１ＮＯＴ回路との接続点と第２ＮＯＴ回路との接続点との間に配置されてバッファ回路を保護する第６保護回路と、第２電源配線のうち第１ＮＯＴ回路との接続点と第２ＮＯＴ回路との接続点との間に配置されてバッファ回路を保護する第７保護回路とを具備する。In a further preferred aspect, the buffer circuit includes a first NOT circuit to which an electric signal is input and a second NOT circuit connected in series to the first NOT circuit, and a connection point between the first power supply wiring and the first NOT circuit. Between the connection point between the first protection circuit and the connection point between the second NOT circuit and the sixth protection circuit disposed between the connection point between the first NOT circuit and the second NOT circuit. And a seventh protection circuit for protecting the buffer circuit.

本発明の他の態様において、バッファ回路は、電気信号が入力される第１ＮＯＴ回路と、第１ＮＯＴ回路に直列に接続された第２ＮＯＴ回路とを含み、第１ＮＯＴ回路および第２ＮＯＴ回路の各々は相補型のトランジスタで構成され、第２ＮＯＴ回路のトランジスタのチャネル幅は、第１ＮＯＴ回路のトランジスタのチャネル幅よりも大きい。 In another aspect of the present invention, the buffer circuit includes a first NOT circuit to which an electrical signal is input and a second NOT circuit connected in series to the first NOT circuit, and each of the first NOT circuit and the second NOT circuit is complementary. The channel width of the transistor of the second NOT circuit is larger than the channel width of the transistor of the first NOT circuit.

本発明の好適な態様において、配線は、半導体回路に電源電位を供給する低電位電源配線または高電位電源配線、あるいは、半導体回路に信号を伝達する信号入力配線である。In a preferred aspect of the present invention, the wiring is a low-potential power wiring or a high-potential power wiring that supplies a power supply potential to the semiconductor circuit, or a signal input wiring that transmits a signal to the semiconductor circuit.

本発明の好適な態様に係る半導体装置は、半導体回路が配置された基板を具備し、配線は、基板の周縁に沿うように当該基板の第１隅部から第２隅部にわたって形成され、第１保護回路は、基板の第１隅部に配置され、第２保護回路は、基板の第２隅部に配置される。このような位置に保護回路を配置する事で、基板の周辺部のサイズ（額縁）を大きくすることなく大きな保護回路を配置できるので都合がよい。
A semiconductor device according to a preferred aspect of the present invention includes a substrate on which a semiconductor circuit is disposed, and the wiring is formed from the first corner to the second corner of the substrate along the periphery of the substrate. The one protection circuit is disposed at the first corner of the substrate, and the second protection circuit is disposed at the second corner of the substrate. Arranging the protection circuit at such a position is advantageous because a large protection circuit can be arranged without increasing the size (frame) of the peripheral portion of the substrate .

また、本発明の半導体装置を用いた表示装置及びその表示装置を搭載した電子機器は工程中の静電破壊が起こりにくいためにコスト的に有利であり、電源の電圧降下が起こりにくいために表示品位も高いという効果を有する。 In addition, a display device using the semiconductor device of the present invention and an electronic device equipped with the display device are advantageous in terms of cost because electrostatic breakdown is less likely to occur during the process, and the display is less likely to cause a voltage drop of the power source. It has the effect of high quality.

以下、本発明の実施形態を図面に基づいて説明する。 Hereinafter, embodiments of the present invention will be described with reference to the drawings.

図１は本発明の走査線駆動回路を用いた液晶表示装置を実現する第一の実施例での走査線駆動回路内蔵型のアクティブマトリクス基板の構成図である。アクティブマトリクス基板（１０１）上には４８０本の走査線（２０１−１〜４８０）と１９２０本のデータ線（２０２−１〜１９２０）が直交して形成されており、４８０本の容量線（２０３―１〜４８０）は走査線（２０１−１〜４８０）と並行かつ交互に配置されている。データ線（２０２−１〜１９２０）はデータ線入力端子（３０２−１〜１９２０）に接続されている。容量線（２０３―１〜４８０）は相互に短絡されてコモン電位入力端子（３０３）に接続される。対向導通部（３０４）もまた、コモン電位入力端子（３０３）に接続される。 FIG. 1 is a configuration diagram of an active matrix substrate with a built-in scanning line driving circuit in a first embodiment for realizing a liquid crystal display device using the scanning line driving circuit of the present invention. On the active matrix substrate (101), 480 scanning lines (201-1 to 480) and 1920 data lines (202-1 to 1920) are formed orthogonally, and 480 capacitance lines (203) -1 to 480) are arranged in parallel and alternately with the scanning lines (201-1 to 480). The data lines (202-1 to 1920) are connected to data line input terminals (302-1 to 1920). The capacitor lines (203-1 to 480) are short-circuited to each other and connected to the common potential input terminal (303). The opposing conduction portion (304) is also connected to the common potential input terminal (303).

走査線（２０１−ｎ）とデータ線（２０２−ｍ）の各交点にはＮチャネル型電界効果薄膜トランジスターよりなる画素スイッチング素子（４０１−ｎ−ｍ）が形成されており、そのゲート電極は走査線（２０１−ｎ）に、ソース・ドレイン電極はそれぞれデータ線（２０２−ｍ）と画素電極（４０２−ｎ−ｍ）に接続されている。画素電極（４０２−ｎ−ｍ）は容量線（２０３−ｎ）と補助容量コンデンサーを形成し、また液晶表示装置として組み立てられた際には液晶素子をはさんで対抗基板電極（ＣＯＭ）とやはりコンデンサーを形成する。 A pixel switching element (401-nm) made of an N-channel field effect thin film transistor is formed at each intersection of the scanning line (201-n) and the data line (202-m), and its gate electrode scans. The source and drain electrodes are connected to the data line (202-m) and the pixel electrode (402-nm), respectively, to the line (201-n). The pixel electrode (402-n-m) forms a capacitance line (203-n) and an auxiliary capacitor, and when assembled as a liquid crystal display device, it is also a counter substrate electrode (COM) across the liquid crystal element. Form a capacitor.

走査線（２０１−１〜４８０）はアクティブマトリクス基板上にポリシリコン薄膜トランジスターを集積することで形成された走査線駆動回路（８００）に接続されて駆動信号を与えられる。ここで走査線駆動回路は走査線毎に接続された４８０個の走査線駆動ユニット回路（８０１−１〜４８０）によって構成されている。本発明において、特許請求の範囲における半導体回路は走査線駆動回路（８００）である。また、特許請求の範囲における配線は、ＣＬＫ信号配線（７０１）、ＳＰ信号配線（７０２）、高電位電源配線（７５１）、低電位電源配線（７５０）などを示している。 The scanning lines (201-1 to 480) are connected to a scanning line driving circuit (800) formed by integrating polysilicon thin film transistors on an active matrix substrate and supplied with a driving signal. Here, the scanning line driving circuit is composed of 480 scanning line driving unit circuits (801-1 to 480) connected to each scanning line. In the present invention, the semiconductor circuit in the claims is a scanning line driving circuit (800). In addition, the wiring in the claims indicates a CLK signal wiring (701), an SP signal wiring (702), a high potential power wiring (751), a low potential power wiring (750), and the like.

走査線駆動回路（８００）にはＣＬＫ信号配線（７０１）、ＳＰ信号配線（７０２）、高電位電源配線（７５１）、低電位電源配線（７５０）が接続され、クロック・スタートパルス信号及び各電源電位が供給される。ここでＣＬＫ信号配線（７０１）、ＳＰ信号配線（７０２）、高電位電源配線（７５１）、低電位電源配線（７５０）はＣＬＫ信号端子（６０１）、高電位電源端子（６５１）、低電位電源端子（６５０）に接続され、これらの端子は外部ＩＣにＦＰＣ等を通じて接続されることで所望の信号・電源電位を供給される。 A CLK signal wiring (701), an SP signal wiring (702), a high potential power wiring (751), and a low potential power wiring (750) are connected to the scanning line driving circuit (800), and a clock start pulse signal and each power source are connected. A potential is supplied. Here, the CLK signal wiring (701), the SP signal wiring (702), the high potential power wiring (751), and the low potential power wiring (750) are the CLK signal terminal (601), the high potential power terminal (651), and the low potential power supply. These terminals are connected to a terminal (650), and these terminals are connected to an external IC through an FPC or the like to supply a desired signal / power supply potential.

ＣＬＫ信号端子（６０１）、ＳＰ信号端子（６０２）、高電位電源端子（６５１）、低電位電源信号端子（６５０）とＣＬＫ信号配線（７０１）、ＳＰ信号配線（７０２）、高電位電源配線（７５１）、低電位電源配線（７５０）の間の接続配線には第一から第四の保護回路（ＥＳＤ１〜４）が接続され、各端子（６０１，６０２，６５１，６５０）から静電気やノイズ電流が流れた時に走査線駆動回路（８００）内のＴＦＴが破壊される事を防止する。 CLK signal terminal (601), SP signal terminal (602), high potential power supply terminal (651), low potential power supply signal terminal (650) and CLK signal wiring (701), SP signal wiring (702), high potential power supply wiring ( 751), the first to fourth protection circuits (ESD1 to ESD4) are connected to the connection wiring between the low-potential power supply wiring (750), and static electricity and noise current from each terminal (601, 602, 651, 650). Prevents the TFT in the scan line driver circuit 800 from being destroyed.

さらにＣＬＫ信号配線（７０１）、高電位電源配線（７５１）、低電位電源配線（７５０）上のＣＬＫ信号端子（６０１）、高電位電源端子（６５１）、低電位電源信号端子（６５０）からみて走査線駆動回路（８００）を隔てた逆側の末端にも第五から第七の保護回路（ＥＳＤ１１〜１３）が配置される。これにより、走査線駆動ユニット回路（８０１−ｎ）のうち、端子から遠い位置にあるユニット（例えばｎ＝１など）がアクティブマトリクス基板製造中に静電気で破壊されるような事態を防止できる。また、第五から第七の保護回路（ＥＳＤ１１〜１３）はアクティブマトリクス基板のコーナー部、特に入力端子とは逆の隅に配置すれば基板面積を大きくする事無く配置可能である。 Further, as seen from the CLK signal terminal (601), the high potential power supply terminal (651), and the low potential power supply signal terminal (650) on the CLK signal wiring (701), the high potential power supply wiring (751), and the low potential power supply wiring (750). Fifth to seventh protection circuits (ESDs 11 to 13) are also arranged at the opposite ends across the scanning line driving circuit (800). Accordingly, it is possible to prevent a situation in which a unit (for example, n = 1) far from the terminal in the scanning line driving unit circuit (801-n) is destroyed by static electricity during the production of the active matrix substrate. Further, the fifth to seventh protection circuits (ESDs 11 to 13) can be arranged without increasing the substrate area if arranged at the corners of the active matrix substrate, particularly at the corners opposite to the input terminals.

図４は保護回路（ＥＳＤ１〜１３）の具体的な回路構成例である。ｐ型トランジスター（５０４）のソース電極及びゲート電極が高電位電源ＶＨに、ドレイン電極が保護される配線に接続され、ｎ型トランジスター（５０２）のソース電極及びゲート電極が低電位電源ＶＬに、ドレイン電極が保護される配線に接続されている。ここで保護される配線に与えられる信号レベルはＶＨ以下ＶＬ以上でなくてはならない。静電気等により、保護される電源の電位がＶＨ〜ＶＬの範囲外に触れるとｎ型トランジスター（５０２）又はｐ型トランジスター（５０４）がＯＮし、異常電流を基準電位ＶＨ配線または基準電位ＶＬ配線へ逃す。また、保護抵抗（５０３）により、配線の電位が急速に上昇してｎ型トランジスター（５０２）又はｐ型トランジスター（５０４）が破壊されることを防止できる。ここでＶＨ及びＶＬは回路内で最も高い電源と低い電源を使うのが一般的であるが、ＶＨ＝ＶＤ、ＶＬ＝ＶＳでも良い。 FIG. 4 is a specific circuit configuration example of the protection circuits (ESD1 to ESD13). The source electrode and gate electrode of the p-type transistor (504) are connected to the high-potential power supply VH, and the drain electrode is connected to the wiring to be protected. The source electrode and gate electrode of the n-type transistor (502) are connected to the low-potential power supply VL. The electrode is connected to the protected wiring. Here, the signal level applied to the wiring to be protected must be VH or less and VL or more. When the potential of the protected power supply is outside the range of VH to VL due to static electricity or the like, the n-type transistor (502) or p-type transistor (504) is turned on, and the abnormal current is transferred to the reference potential VH wiring or the reference potential VL wiring. Miss. Further, the protective resistance (503) can prevent the potential of the wiring from rapidly rising and the n-type transistor (502) or the p-type transistor (504) from being destroyed. Here, VH and VL generally use the highest power supply and the lowest power supply in the circuit, but VH = VD and VL = VS may be used.

なお、ここでは保護回路（ＥＳＤ１〜１３）は同一の構成としたが、無論おのおのの保護回路はその必要性に応じて別の回路構成であっても構わない。特に内部の保護回路（ＥＳＤ１１〜１３）に対し、入力部の保護回路（ＥＳＤ１〜４）は比較的高い保護性能が要求される。このため、例えば第一の保護回路（ＥＳＤ１）は第五の保護回路（ＥＳＤ１１）より高い保護性能を有した回路構成とするとよく、具体的にはｎ型トランジスター（５０２）およびｐ型トランジスター（５０４）のチャネル幅を第一の保護回路（ＥＳＤ１）の方が大きいようにすれば良い。 Although the protection circuits (ESD1 to ESD13) have the same configuration here, it goes without saying that each protection circuit may have a different circuit configuration depending on the necessity. In particular, with respect to the internal protection circuits (ESDs 11 to 13), the protection circuits (ESDs 1 to 4) of the input unit are required to have relatively high protection performance. For this reason, for example, the first protection circuit (ESD1) may have a circuit configuration having higher protection performance than the fifth protection circuit (ESD11). Specifically, the n-type transistor (502) and the p-type transistor (504) are used. The channel width of the first protection circuit (ESD1) may be made larger.

図５は走査線駆動ユニット回路（８０１−１〜４８０）の構成例であり、クロックインバーター２つを用いたスタティック型シフトレジスタとＮＡＮＤ回路、ＮＯＴ回路を組み合わせた構成になっている。なお、ｎ段目（ｎ＜４８０）の走査線駆動ユニット回路（８０１−ｎ）のＯＵＴ端子はｎ−１段目の走査線駆動ユニット回路（８０１−ｎ−１）のＩＮ端子に接続され、４８０段目の走査線駆動ユニット回路（８０１−４８０）のＩＮ端子はＳＰ信号配線（７０２）へ接続される。 FIG. 5 shows a configuration example of the scanning line driving unit circuits (801-1 to 480), which is a combination of a static shift register using two clock inverters, a NAND circuit, and a NOT circuit. Note that the OUT terminal of the n-th stage (n <480) scanning line driving unit circuit (801-n) is connected to the IN terminal of the (n-1) th stage scanning line driving unit circuit (801-n-1), The IN terminal of the 480th scanning line driving unit circuit (801-480) is connected to the SP signal wiring (702).

図６は第一の実施例を示した透過型液晶表示装置の斜視構成図（一部断面図）である。図１に示したアクティブマトリクス基板（１０１）と、カラーフィルター上にＩＴＯを成膜することでコモン電極を形成した対抗基板（９０１）をシール材（９２０）により貼り合わせ、その中にネマティック液晶材料（９１０）を封入している。また、アクティブマトリクス基板（１０１）上の対向導通部（３０４）には導通材が配置され、対抗基板（９０１）のコモン電極と短絡されている。 FIG. 6 is a perspective configuration diagram (partially sectional view) of the transmissive liquid crystal display device showing the first embodiment. The active matrix substrate (101) shown in FIG. 1 and a counter substrate (901) on which a common electrode is formed by depositing ITO on a color filter are bonded together by a sealing material (920), and a nematic liquid crystal material is formed therein. (910) is enclosed. In addition, a conductive material is disposed on the opposing conductive portion (304) on the active matrix substrate (101) and is short-circuited with the common electrode of the counter substrate (901).

データ線入力端子（３０２−１〜１９２０）、コモン電位入力端子（３０３）、ＣＬＫ信号端子（６０１）、ＳＰ信号端子（６０２）、高電位電源端子（６５１）、低電位電源端子（６５０）は端子に実装されたＦＰＣ（９３０）を通じて１ないし複数の外部ＩＣ（９４０）に接続され、必要な電気信号・電位を供給される。 The data line input terminals (302-1 to 1920), the common potential input terminal (303), the CLK signal terminal (601), the SP signal terminal (602), the high potential power supply terminal (651), and the low potential power supply terminal (650) It is connected to one or a plurality of external ICs (940) through an FPC (930) mounted on a terminal and supplied with necessary electric signals and potentials.

さらにアクティブマトリクス基板の外側には上偏向板（９５１）を、対抗基板の外側には下偏向板（９５２）を配置し、互いの偏光方向が直行するよう（クロスニコル）に配置する。さらに偏向板下にバックライト（９６０）を取り付けて完成する。バックライト（９６０）は冷陰極管に導光板や散乱板をとりつけたものでも良いし、ＥＬ素子によって全面発光するユニットでもよい。図示しないが、さらに必要に応じ、周囲を外殻で覆うあるいは上偏向板のさらに上に保護用のガラスやアクリル版を取り付けても良い。 Further, an upper deflecting plate (951) is disposed outside the active matrix substrate, and a lower deflecting plate (952) is disposed outside the opposing substrate, and they are disposed so that their polarization directions are orthogonal (crossed Nicols). Further, a backlight (960) is attached under the deflection plate to complete. The backlight (960) may be a cold cathode tube with a light guide plate or a scattering plate attached thereto, or may be a unit that emits light entirely from an EL element. Although not shown, if necessary, the periphery may be covered with an outer shell, or a protective glass or acrylic plate may be attached on the upper deflection plate.

この液晶表示装置は従来のものに比べ、製造工程中あるいは完成後の静電気等による静電破壊が発生しにくいため、歩留りが良くかつ信頼性が高い。 Since this liquid crystal display device is less likely to cause electrostatic breakdown due to static electricity during the manufacturing process or after completion, compared with the conventional liquid crystal display device, the yield is high and the reliability is high.

図２は本発明の走査線駆動回路を用いた液晶表示装置を実現する第二の実施例での駆動回路を示す構成図である。本図は図１の鎖線Ａ枠内に相当する図である。 FIG. 2 is a block diagram showing a driving circuit in a second embodiment for realizing a liquid crystal display device using the scanning line driving circuit of the present invention. This figure corresponds to the inside of the chain line A frame in FIG.

本実施例では端子（６０１，６５０，６５１）から走査線駆動回路（８００）までの間の入力部保護回路（ＥＳＤ１〜３）や入力端子（６０１，６５０，６５１）からみて駆動回路（８００）を隔てた末端の内部保護回路（ＥＳＤ１１〜１３）のみならず、駆動回路（８００）の中間段である２４０段目のユニット駆動回路（８０１−２４０）と２４１段目のユニット駆動回路（８０１−２４１）の間にも第八から第十の保護回路（ＥＳＤ２１〜２３）を設けている。これにより、端子近辺及び末端いずれからも遠い中間段（ｎ＝２４０）近辺での静電気破壊を防止できる。本実施例では中間段のみに保護回路を追加しているが、回路の規模・大きさ等に応じ、途中にいれる保護回路の数を増やしていってもよい。例えば本実施例の場所に加え、１２０段目（８０１−１２０）と１２１段目（８０１−１２１）の間及び３６０段目（８０１−３６０）と３６１段目（８０１−３６１）の間にも保護回路をいれればさらに好ましく、回路面積さえ問題なければ、全ての段の間に全て保護回路をいれれば最も望ましい。ただし、いずれのケースでも保護回路をいれる間隔はほぼ一定であるべきであり、さもないと間隔が広くなっている個所でのみ静電破壊が起こりやすくなる。 In this embodiment, the drive circuit (800) as viewed from the input protection circuits (ESD1 to 3) and the input terminals (601, 650, 651) from the terminals (601, 650, 651) to the scanning line drive circuit (800). As well as the internal protection circuits (ESDs 11 to 13) at the end of the drive circuit (800), the 240th unit drive circuit (801-240) and the 241st unit drive circuit (801-) 241) are also provided with eighth to tenth protection circuits (ESDs 21 to 23). Thereby, electrostatic breakdown can be prevented near the intermediate stage (n = 240) far from both the vicinity of the terminal and the terminal. In this embodiment, the protection circuit is added only to the intermediate stage, but the number of protection circuits in the middle may be increased according to the scale and size of the circuit. For example, in addition to the location of this embodiment, between the 120th stage (801-120) and the 121st stage (801-121) and between the 360th stage (801-360) and the 361st stage (801-361). If a protection circuit is included, it is more preferable. If there is no problem in circuit area, it is most desirable if all the protection circuits are inserted between all stages. However, in any case, the interval between the protection circuits should be almost constant, otherwise electrostatic breakdown is likely to occur only where the interval is wide.

上記に記載の個所以外でのアクティブマトリクス基板の構成、保護回路や駆動回路の詳細などは第二の実施例は第一の実施例と全く同様であり、図２のような回路を含むアクティブマトリクス基板を用いた液晶表示装置も第一の実施例と同じ構成で差支えないので説明を省略する。 The configuration of the active matrix substrate and the details of the protection circuit and the drive circuit other than those described above are the same as those of the first embodiment, and the active matrix including the circuit shown in FIG. Since the liquid crystal display device using the substrate may have the same configuration as that of the first embodiment, the description thereof will be omitted.

図３は本発明の走査線駆動回路を用いた液晶表示装置を実現する第一の実施例での走査線駆動回路内蔵型のアクティブマトリクス基板の構成図である。 FIG. 3 is a configuration diagram of an active matrix substrate with a built-in scanning line driving circuit in the first embodiment for realizing a liquid crystal display device using the scanning line driving circuit of the present invention.

本実施例では第一および第二の実施例と異なり、走査線駆動回路（８００）に与えられるＣＬＫ信号、ＳＰ信号がＣＬＫ信号端子（６０１）、ＳＰ信号端子（６０２）から直接入力されるのではなく、バッファー回路（８１０−１、８１０−２）で一旦、駆動能力が増幅されてから走査線駆動回路８００に入力される構成となっている。このような構成により、外部ＩＣの信号駆動能力がさほど高くなくても大面積のパネルでも信号を大きな遅延無く駆動できる。 In this embodiment, unlike the first and second embodiments, the CLK signal and the SP signal supplied to the scanning line driving circuit (800) are directly input from the CLK signal terminal (601) and the SP signal terminal (602). Instead, the driving capability is temporarily amplified by the buffer circuits (810-1, 810-2) and then input to the scanning line driving circuit 800. With such a configuration, even if the signal driving capability of the external IC is not so high, signals can be driven without a large delay even in a large-area panel.

図７は第三の実施例におけるバッファー回路（８１０−１、８１０−２）の具体的な回路構成である。第一のＮＯＴ回路（８２１）及び第二のＮＯＴ回路（８２２）を二段直列に接続した構成になっており、第一のＮＯＴ回路（８２１）を構成するトランジスターより第二のＮＯＴ回路（８２２）を構成するトランジスターの方がチャネル幅（Ｗ）が大きく、例えば第一のＮＯＴ回路（８２１）のＷ＝２５０μｍ、第二のＮＯＴ回路（８２２）のＷ＝１０００μｍのように設定する。電源配線８５０は図３の低電位電源配線７５０より分岐している枝配線であり、電源配線８５１は図３の高電位電源配線７５１より分岐している枝配線であって、白丸が分岐点方向を示しているが、バッファー回路（８１０−１、８１０−２）を挟んで逆側（すなわち枝配線８５０、８５１の末端）には第十一及び第十二の保護回路（ＥＳＤ４１、ＥＳＤ４２）が配置されている。 FIG. 7 shows a specific circuit configuration of the buffer circuits (810-1, 810-2) in the third embodiment. The first NOT circuit (821) and the second NOT circuit (822) are connected in series in two stages, and the second NOT circuit (822) is formed by a transistor constituting the first NOT circuit (821). ) Has a larger channel width (W), for example, W = 250 μm for the first NOT circuit (821) and W = 1000 μm for the second NOT circuit (822). The power wiring 850 is a branch wiring branched from the low potential power wiring 750 in FIG. 3, and the power wiring 851 is a branch wiring branched from the high potential power wiring 751 in FIG. However, eleventh and twelfth protection circuits (ESD41, ESD42) are provided on the opposite side (that is, the ends of the branch wirings 850, 851) across the buffer circuit (810-1, 810-2). Has been placed.

このような構成により、低電位電源配線（７５０）上の第一の保護回路（ＥＳＤ１１）と第十一の保護回路（ＥＳＤ４１）に挟まれた部分および高電位電源配線（７５１）上の第二の保護回路（ＥＳＤ１２）と第十二の保護回路（ＥＳＤ４２）に挟まれた部分とバッファー回路（８１０−１、８１０−２）が接続されている事になり、第一の保護回路（ＥＳＤ１１）しか無い場合に比べ、バッファー回路（８１０−１、８１０−２）内に静電気が帯電した場合の保護性能が著しく向上する。 With such a configuration, the portion sandwiched between the first protection circuit (ESD11) and the eleventh protection circuit (ESD41) on the low potential power supply wiring (750) and the second potential on the high potential power supply wiring (751). The portion between the protection circuit (ESD12) and the twelfth protection circuit (ESD42) and the buffer circuit (810-1, 810-2) are connected, and the first protection circuit (ESD11) Compared with the case where there is only one, the protection performance when static electricity is charged in the buffer circuits (810-1, 810-2) is remarkably improved.

図８は第三の実施例におけるバッファー回路（８１０−１、８１０−２）の具体的な回路構成の別の例である。図７の構成と比較すると、低電位電源配線（７５０）及び高電位電源配線（７５１）上の第一のＮＯＴ回路（８２１）の接続点と第二のＮＯＴ回路（８２２）の接続点を結ぶ線上に第十三の保護回路（ＥＳＤ５１）および第十四の保護回路（ＥＳＤ５１）が追加されている。その他の構成については図７と同様である。このように回路と回路の中間点にも内部保護回路があることで、さらに保護性能は向上する。 FIG. 8 shows another example of the specific circuit configuration of the buffer circuits (810-1, 810-2) in the third embodiment. Compared with the configuration of FIG. 7, the connection point of the first NOT circuit (821) and the connection point of the second NOT circuit (822) on the low potential power supply wiring (750) and the high potential power supply wiring (751) are connected. A thirteenth protection circuit (ESD51) and a fourteenth protection circuit (ESD51) are added on the line. Other configurations are the same as those in FIG. Thus, the protection performance is further improved by the presence of the internal protection circuit at the midpoint between the circuits.

また、本実施例では電源の電圧変動を防止するという別の効果も有する。電源配線の抵抗は有限であり、従って瞬間的に大きな電流を相補型回路で消費する場合に電源配線は部分的かつ瞬間的にではあるが電圧が変動する。本実施例でいうと、第二のＮＯＴ回路（８２２）のチャネル幅はＷ＝１０００μｍと非常に大きく、入力信号が反転した際に非常に大きな電流が瞬間的に流れて電源の電位が変動する（その時間は第二のＮＯＴ回路（８２２）の出力端子が接続されている配線の容量値による）。 In addition, the present embodiment has another effect of preventing voltage fluctuation of the power source. The resistance of the power supply wiring is finite. Therefore, when a large current is instantaneously consumed by the complementary circuit, the voltage of the power supply wiring varies partially and instantaneously. In this embodiment, the channel width of the second NOT circuit (822) is as large as W = 1000 μm, and when the input signal is inverted, a very large current flows instantaneously and the potential of the power supply fluctuates. (The time depends on the capacitance value of the wiring to which the output terminal of the second NOT circuit (822) is connected).

図１０は図７、図８の構成のバッファー回路での電位の時間変動をシミュレーションした結果であり、これを用いて具体的に説明を行う。グラフ８８０は第一のＮＯＴ回路（８２１）から出力され、第二のＮＯＴ回路（８２２）に入力される信号波形で、電位がＶＳからＶＤへと変化している。この時、第二のＮＯＴ回路（８２２）を構成するｎ型トランジスターがＯＮし、出力端子の電位をＶＳに書き込む。この際、低電位電源配線（８５０）上に大きな電流が流れ、電圧勾配が生じて瞬間的に電位が少し上がる。これを防止するためには低電位電源配線（８５０）の配線幅を太くすれば良いが、回路面積の関係で制限される場合がある。低電位電源配線（８５０）がある配線幅に固定され、特に対策を講じなかった場合の低電位電源配線（８５０）の第二のＮＯＴ回路（８２２）近傍での電位を示したグラフが８８１であり、瞬間的に電圧が上昇していることがわかる。 FIG. 10 shows the result of simulating potential fluctuations in the buffer circuit configured as shown in FIGS. 7 and 8, and will be described in detail using this. A graph 880 is a signal waveform output from the first NOT circuit (821) and input to the second NOT circuit (822), in which the potential changes from VS to VD. At this time, the n-type transistor constituting the second NOT circuit (822) is turned ON, and the potential of the output terminal is written to VS. At this time, a large current flows on the low-potential power supply wiring (850), a voltage gradient is generated, and the potential is slightly increased instantaneously. In order to prevent this, the wiring width of the low-potential power supply wiring (850) may be increased, but may be limited due to the circuit area. 881 is a graph showing the potential in the vicinity of the second NOT circuit (822) of the low-potential power line (850) when the low-potential power line (850) is fixed to a certain wiring width and no particular measures are taken. It can be seen that the voltage rises instantaneously.

このような現象が生じると、バッファー回路の駆動能力が低下するのみならず、低電位電源配線（８５０）に繋がった別の回路に悪影響を及ぼすことがある。すなわち、低電位電源配線（８５０）を通じてグラフ８８１のような電圧降下が他の回路にも伝わり、最悪の場合誤作動を引き起こし、アナログ回路の場合は出力精度へ影響を及ぼす。このような問題はシリコンウェハー上の回路に比べ回路面積が大きくなる絶縁基板上のＴＦＴ回路、特に表示装置の駆動回路ではより顕著となる。 When such a phenomenon occurs, not only the driving ability of the buffer circuit is lowered, but also another circuit connected to the low potential power wiring (850) may be adversely affected. That is, the voltage drop as shown in the graph 881 is transmitted to other circuits through the low-potential power supply wiring (850), causing the malfunction in the worst case and affecting the output accuracy in the case of the analog circuit. Such a problem becomes more conspicuous in a TFT circuit on an insulating substrate having a larger circuit area than a circuit on a silicon wafer, particularly in a driver circuit of a display device.

次にグラフ８８２は低電位電源配線に適当なる容量素子を加えた場合の結果である。この場合、瞬間的に流れる電流はある程度まで容量素子から供給されるため、電圧降下はより少なくて済む。すなわち、電圧降下を低減するためには容量素子を電源配線に加えればよい。容量素子の容量が大きいほど電圧降下を低減する効果が高いが、筆者の検討した結果では、電源配線に流れる最大電流をＩ（Ａ）、電圧降下が発生する許容時間をｔ（秒）とした時、Ｉ×ｔ×０．１（Ｆ）以上の容量素子をおけば電圧降下に効果があり、これ以下では大きな効果がみられなかった。ここで電圧降下が発生する許容時間ｔは論理回路の動作最大速度や、アナログ回路のサンプリング時間により決定される。一般的にポリシリコンを用いたＴＦＴでは動作速度はさほど高くなく、せいぜい数１０ＭＨｚくらいでの動作が上限である。すなわち、１０ｎ秒以下の電源電圧変動はほとんど問題が無い。また、電源を流れる最大電流とは、回路の最大瞬間消費電流と等しい。 Next, a graph 882 shows a result when an appropriate capacitance element is added to the low potential power supply wiring. In this case, since the instantaneously flowing current is supplied from the capacitive element to some extent, the voltage drop can be reduced. That is, in order to reduce the voltage drop, a capacitor element may be added to the power supply wiring. The larger the capacitance of the capacitive element, the higher the effect of reducing the voltage drop. However, as a result of the study by the author, the maximum current flowing in the power supply wiring is I (A) and the allowable time for the voltage drop is t (seconds). At this time, if a capacitance element of I × t × 0.1 (F) or more is used, the voltage drop is effective, and if it is less than this, no significant effect is observed. Here, the allowable time t during which the voltage drop occurs is determined by the maximum operation speed of the logic circuit and the sampling time of the analog circuit. In general, a TFT using polysilicon does not have a high operation speed, and the upper limit is an operation at about several tens of MHz. That is, power supply voltage fluctuations of 10 ns or less have almost no problem. The maximum current flowing through the power supply is equal to the maximum instantaneous current consumption of the circuit.

従って、回路の消費する最大電流をＩ（Ａ）、電圧降下が発生する許容時間をｔ（秒）とした時、Ｉ×ｔ×０．１（Ｆ）以上の容量を電源に付加すれば電圧降下低減に効果があり、この時、ｔ≦１０^-8（秒）とすれば良い。また、容量を接続する相手としては電位が変動しない、別の電源配線である事が望ましい。しかしながら、このような容量を配置すると回路面積が増大する。そこで、本実施例のように保護回路を電源配線上に複数個配置すると、保護回路上の容量成分により、保護される電源配線と保護回路内の基準電位電源配線（ＶＨ，ＶＬ）との間に容量が出来る。この場合、回路は保護回路としても電源電位変動対策としても機能するから、回路面積の面で著しく有利である。 Therefore, assuming that the maximum current consumed by the circuit is I (A) and the allowable time during which the voltage drop occurs is t (seconds), the voltage can be increased by adding a capacity of I × t × 0.1 (F) or more to the power supply. This is effective in reducing the descent, and at this time, t ≦ 10 ⁻⁸ (seconds) may be satisfied. Further, it is desirable that the other party to which the capacitor is connected is another power supply wiring whose potential does not fluctuate. However, when such a capacitor is arranged, the circuit area increases. Therefore, when a plurality of protection circuits are arranged on the power supply wiring as in the present embodiment, the space between the power supply wiring protected by the capacitance component on the protection circuit and the reference potential power supply wiring (VH, VL) in the protection circuit. Capacity. In this case, the circuit functions both as a protection circuit and as a countermeasure against power supply potential fluctuations, which is extremely advantageous in terms of circuit area.

このような電源電位変動低減降下を期待する場合、消費電流の大きな回路の近傍に保護回路を設ける必要があり、さもないと消費電流の大きな回路から保護回路までの電源配線抵抗によってやはり電圧変動が発生してしまう。具体的には消費電流の大きな回路から保護回路までの電源配線に沿った距離（Ｘ）が消費電流の大きな回路から入力端子までの電源配線に沿った距離（Ｙ）より小さくなるようにすべきである。 When such a drop in power supply potential fluctuation is expected, it is necessary to provide a protection circuit in the vicinity of a circuit with a large current consumption, otherwise the voltage fluctuation is also caused by the power supply wiring resistance from the circuit with a large current consumption to the protection circuit. Will occur. Specifically, the distance (X) along the power supply wiring from the circuit with large current consumption to the protection circuit should be smaller than the distance (Y) along the power supply wiring from the circuit with high current consumption to the input terminal. It is.

第一〜二、第十一〜十四の保護回路（ＥＳＤ１〜２，１１〜１４）の具体的構成は図４又は図９のようにすればよい。図４の回路構成の説明については第一の実施例と同様であるので省略するが、この構成でもトランジスターのゲート―ドレイン容量成分により保護される配線と高電位電源ＶＨ及び低電位電源ＶＬの間で容量が付加される。図９の構成では図４の構成に比べて第一の容量（５０５）及び第二の容量（５０６）を追加することで、強い電圧が瞬間的に印加された時に保護抵抗（５０３）との組み合わせてＣＲ回路として動作してｎ型トランジスター（５０２）及びｐ型トランジスター（５０４）が破壊される事を防止する機能が向上しており、かつ保護される配線と高電位電源ＶＨ及び低電位電源ＶＬの容量を第一の容量（５０５）及び第二の容量（５０６）によって調整可能であるため、電源電圧降下対策としてより効果のある構成となっている。 The specific configurations of the first to second and eleventh to fourteenth protective circuits (ESD 1 to 2, 11 to 14) may be as shown in FIG. The description of the circuit configuration in FIG. 4 is omitted because it is the same as in the first embodiment, but in this configuration as well, between the wiring protected by the gate-drain capacitance component of the transistor and the high potential power source VH and the low potential power source VL To add capacity. In the configuration of FIG. 9, the first capacitor (505) and the second capacitor (506) are added compared to the configuration of FIG. 4, so that when a strong voltage is applied instantaneously, the protection resistor (503) The function of preventing damage to the n-type transistor (502) and the p-type transistor (504) by operating as a CR circuit in combination is improved, and the protected wiring, the high-potential power supply VH, and the low-potential power supply Since the capacity of the VL can be adjusted by the first capacity (505) and the second capacity (506), the configuration is more effective as a countermeasure against a power supply voltage drop.

またこのような構成にする際には、低電位電源配線（７５０）及び高電位電源配線（７５１）に接続される保護回路（ＥＳＤ１，２，１１，１２）の容量は信号配線（７０１，７０２）に接続される保護回路（ＥＳＤ３，４，１３）の容量より小さくするべきである。というのも、信号配線は電位が変動するのであまり信号配線との容量が大きいと保護回路で信号線と接続される基準電源配線との間にクロストークが生じためである。具体的には、保護回路の構成が図９のようであるならば、低電位電源配線（７５０）及び高電位電源配線（７５１）に接続される保護回路（ＥＳＤ１，２，１１，１２）の第一の容量（５０５）・第二の容量（５０６）を信号配線（７０１，７０２）に接続される保護回路（ＥＳＤ３，４，１３）の第一の容量（５０５）・第二の容量（５０６）より大きくなるように設定すれば良い。 In such a configuration, the capacitance of the protection circuit (ESD1, 2, 11, 12) connected to the low potential power supply wiring (750) and the high potential power supply wiring (751) is equal to the signal wiring (701, 702). ) Should be smaller than the capacity of the protection circuit (ESD3, 4, 13) connected to. This is because the potential of the signal wiring fluctuates, so that if the capacitance with the signal wiring is too large, crosstalk occurs between the reference power supply wiring connected to the signal line in the protection circuit. Specifically, if the configuration of the protection circuit is as shown in FIG. 9, the protection circuit (ESD1, 2, 11, 12) connected to the low potential power supply wiring (750) and the high potential power supply wiring (751). The first capacitance (505) and the second capacitance (ESD3, 4, 13) of the protection circuit (ESD3, 4, 13) in which the first capacitance (505) and the second capacitance (506) are connected to the signal wiring (701, 702). 506) may be set to be larger.

本実施例で述べたようなバッファー回路以外の相補型回路、例えばデータ線駆動回路・ＤＡＣ回路・電源回路・レベルシフト回路・メモリー回路などをアクティブマトリクス基板上に内蔵する場合にも同様に枝電源配線の末端及び途中に保護回路を設けることが望ましく、全ての回路が保護回路と保護回路の間の電源配線上に置かれていればなお好ましい。また、消費電流が大きな回路前後段に一定以上の容量を有する保護回路を設置すれば電源ノイズ低減の観点からも好ましく、具体的には回路の消費電流をＩ、電圧降下が発生する許容時間ｔ（典型的にはｔ≦１０^-8（秒））とすると、Ｉ×ｔ×０．１（Ｆ）以上の容量を目安とすればよい。 Similarly, when the complementary circuit other than the buffer circuit as described in this embodiment, for example, the data line driving circuit, the DAC circuit, the power supply circuit, the level shift circuit, the memory circuit, etc. are built in the active matrix substrate, the branch power supply is used. It is desirable to provide a protection circuit at the end and in the middle of the wiring, and it is more preferable that all the circuits are placed on the power supply wiring between the protection circuit and the protection circuit. In addition, it is preferable from the viewpoint of reducing power supply noise to install a protection circuit having a certain capacity in front and rear stages of the circuit that consumes a large amount of current. Assuming that (typically t ≦ 10 ⁻⁸ (seconds)), a capacity of I × t × 0.1 (F) or more may be used as a guide.

上記に記載の個所以外のアクティブマトリクス基板の構成、保護回路や駆動回路の詳細などは第三の実施例は第一の実施例と全く同様であり、図３のようなアクティブマトリクス基板を用いた液晶表示装置も第一の実施例と同じ構成で差支えないので説明を省略する。 The configuration of the active matrix substrate other than those described above, the details of the protection circuit and the drive circuit, etc. are the same as those of the first embodiment, and the active matrix substrate as shown in FIG. 3 was used. Since the liquid crystal display device may have the same configuration as that of the first embodiment, the description thereof is omitted.

また、実施例１では、図４の保護回路のみにより説明したが、図９の保護回路を設けることにより、実施例３と同様の効果を得ることができる。 In the first embodiment, only the protection circuit of FIG. 4 has been described. However, the same effect as that of the third embodiment can be obtained by providing the protection circuit of FIG.

本発明は前述の実施の形態に限定されるものではなく、データ線駆動回路やＤＡＣ、電源回路などを内蔵したアクティブマトリクス基板を使用した液晶表示装置でも構わない。この場合、本発明の内容を各回路にそれぞれ適用しても構わないし、レイアウト等の問題があれば一部の回路のみ適用しても良い。走査線駆動回路に適用する場合でも、実施例のようなシフトレジスタ型だけでなく、各種の順次選択回路でも良い。 The present invention is not limited to the above-described embodiment, and a liquid crystal display device using an active matrix substrate incorporating a data line driving circuit, a DAC, a power supply circuit, and the like may be used. In this case, the contents of the present invention may be applied to each circuit, or only a part of the circuits may be applied if there is a problem such as layout. Even when applied to the scanning line driving circuit, not only the shift register type as in the embodiment but also various sequential selection circuits may be used.

また、保護回路として実施例及び先行例のような構成のみならず、今まで提案された各種保護回路のうち、どのような構成を用いても問題ない。 In addition, the protection circuit is not limited to the configurations of the embodiments and the preceding examples, and any configuration among various protection circuits proposed so far can be used.

また、トランジスターとしてポリシリコンでなくアモルファスシリコン薄膜トランジスターを用いてもよい。また、絶縁基板上に薄膜トランジスターを形成するのではなく、結晶シリコンウェハー上に画素スイッチング素子や駆動回路を作りこんだアクティブマトリクス基板でも良い。 Further, an amorphous silicon thin film transistor may be used instead of polysilicon as the transistor. Further, instead of forming a thin film transistor on an insulating substrate, an active matrix substrate in which pixel switching elements and driving circuits are formed on a crystalline silicon wafer may be used.

また、液晶表示装置として実施例のような透過型で無く反射型や半透過型としてもよいし、直視型で無く投影用のライトバルブとしてもよい。さらに実施例のようにノーマリー・ホワイトモードのみならず、ノーマリー・ブラックモードを使用してもよい。特にこの場合は液晶の配向モードとして垂直配向モードあるいは横電界スイッチングモードにしてもよい。 Further, the liquid crystal display device may be a reflection type or a semi-transmission type instead of the transmission type as in the embodiment, or may be a projection light valve instead of the direct view type. Further, not only the normally white mode but also the normally black mode may be used as in the embodiment. Particularly in this case, the alignment mode of the liquid crystal may be a vertical alignment mode or a horizontal electric field switching mode.

本発明の第一の実施例を説明するためのアクティブマトリクス基板構成図。1 is an active matrix substrate configuration diagram for explaining a first embodiment of the present invention. FIG. 本発明の第二の実施例を説明するための走査線駆動回路図。The scanning line drive circuit diagram for demonstrating the 2nd Example of this invention. 本発明の第三の実施例を説明するためのアクティブマトリクス基板構成図。The active matrix substrate block diagram for demonstrating the 3rd Example of this invention. 本発明の実施例を説明するための保護回路図。The protection circuit diagram for demonstrating the Example of this invention. 本発明の実施例を説明するための走査線駆動ユニット回路図。FIG. 5 is a circuit diagram of a scanning line driving unit for explaining an embodiment of the present invention. 本発明の第一の実施例を説明するための液晶表示装置の斜視図(一部断面図)。1 is a perspective view (partially sectional view) of a liquid crystal display device for explaining a first embodiment of the present invention. 本発明の第三の実施例を説明するためのバッファ回路図。The buffer circuit diagram for demonstrating the 3rd Example of this invention. 本発明の第三の実施例の別の実施形態を説明するためのバッファ回路図。The buffer circuit diagram for demonstrating another embodiment of the 3rd Example of this invention. 本発明の第三の実施例を説明するための保護回路図。The protection circuit diagram for demonstrating the 3rd Example of this invention. 本発明の第三の実施例を説明するための基準電位変動をシミュレーションした結果のグラフ。The graph of the result of having simulated the reference potential fluctuation for explaining the 3rd example of the present invention. 従来例を説明するためのアクティブマトリクス基板構成図。The active matrix substrate block diagram for demonstrating a prior art example.

符号の説明Explanation of symbols

１０１：アクティブマトリクス基板
２０１−１〜４８０：走査線１〜４８０
２０２−１〜１９２０：データ線１〜１９２０
ＥＳＤ１〜４：第一〜第四の保護回路
ＥＳＤ１１〜１３：第五〜第七の保護回路
ＥＳＤ２１〜２３：第八〜第十の保護回路
８００：走査線駆動回路
８０１−１〜４８０：走査線駆動ユニット回路 101: Active matrix substrates 201-1 to 480: Scan lines 1 to 480
202-1 to 1920: Data lines 1 to 1920
ESD1 to 4: First to fourth protection circuits ESD11 to 13: Fifth to seventh protection circuits ESD21 to 23: Eighth to tenth protection circuits 800: Scan line drive circuits 801-1 to 480: Scan lines Drive unit circuit

Claims

電気信号が外部から供給される第１端部と電気信号が外部から供給されない第２端部とにわたる配線と、Wiring extending from a first end to which an electric signal is supplied from the outside and a second end from which the electric signal is not supplied from the outside;
前記配線に接続された半導体回路と、A semiconductor circuit connected to the wiring;
前記配線のうち前記半導体回路と前記第１端部との間に配置されて前記半導体回路を保護する第１保護回路と、A first protection circuit disposed between the semiconductor circuit and the first end of the wiring to protect the semiconductor circuit;
前記配線のうち前記半導体回路と前記第２端部との間に配置されて前記半導体回路を保護する第２保護回路と、A second protection circuit disposed between the semiconductor circuit and the second end portion of the wiring to protect the semiconductor circuit;
前記配線のうち前記第１端部と前記半導体回路との間に配置されたバッファ回路とA buffer circuit disposed between the first end of the wiring and the semiconductor circuit;
を具備する半導体装置。A semiconductor device comprising:

前記配線に複数の半導体回路が接続され、A plurality of semiconductor circuits are connected to the wiring,
前記配線のうち相隣接する前記各半導体回路の間に配置されて前記複数の半導体回路を保護する第３保護回路A third protection circuit disposed between the semiconductor circuits adjacent to each other in the wiring and protecting the plurality of semiconductor circuits
を具備する請求項１の半導体装置。The semiconductor device according to claim 1 comprising:

高電位電源配線から分岐した第１電源配線と、A first power supply line branched from the high potential power supply line;
低電位電源配線から分岐した第２電源配線とを具備し、A second power supply line branched from the low potential power supply line,
前記バッファ回路は、前記第１電源配線と前記第２電源配線との間に介在し、The buffer circuit is interposed between the first power supply wiring and the second power supply wiring,
前記第１電源配線のうち前記バッファ回路を挟んで前記高電位電源配線からの分岐点とは反対側に配置されて当該バッファ回路を保護する第４保護回路と、A fourth protection circuit that is disposed on the opposite side of the branch point from the high-potential power supply wiring across the buffer circuit in the first power supply wiring and protects the buffer circuit;
前記第２電源配線のうち前記バッファ回路を挟んで前記低電位電源配線からの分岐点とは反対側に配置されて当該バッファ回路を保護する第５保護回路とA fifth protection circuit which is disposed on the opposite side of the branch point from the low-potential power line across the buffer circuit in the second power line and protects the buffer circuit;
を具備する請求項１または請求項２の半導体装置。The semiconductor device according to claim 1, further comprising:

前記バッファ回路は、前記電気信号が入力される第１ＮＯＴ回路と、前記第１ＮＯＴ回路に直列に接続された第２ＮＯＴ回路とを含み、The buffer circuit includes a first NOT circuit to which the electrical signal is input, and a second NOT circuit connected in series to the first NOT circuit,
前記第１電源配線のうち前記第１ＮＯＴ回路との接続点と前記第２ＮＯＴ回路との接続点との間に配置されて前記バッファ回路を保護する第６保護回路と、A sixth protection circuit disposed between a connection point of the first power supply wiring and the first NOT circuit and a connection point of the second NOT circuit and protecting the buffer circuit;
前記第２電源配線のうち前記第１ＮＯＴ回路との接続点と前記第２ＮＯＴ回路との接続点との間に配置されて前記バッファ回路を保護する第７保護回路とA seventh protection circuit disposed between a connection point of the second power supply wiring and the first NOT circuit and a connection point of the second NOT circuit and protecting the buffer circuit;
を具備する請求項３の半導体装置。A semiconductor device according to claim 3 comprising:

前記バッファ回路は、前記電気信号が入力される第１ＮＯＴ回路と、前記第１ＮＯＴ回路に直列に接続された第２ＮＯＴ回路とを含み、The buffer circuit includes a first NOT circuit to which the electrical signal is input, and a second NOT circuit connected in series to the first NOT circuit,
前記第１ＮＯＴ回路および前記第２ＮＯＴ回路の各々は相補型のトランジスタで構成され、Each of the first NOT circuit and the second NOT circuit is composed of complementary transistors,
前記第２ＮＯＴ回路のトランジスタのチャネル幅は、前記第１ＮＯＴ回路のトランジスタのチャネル幅よりも大きいThe channel width of the transistor of the second NOT circuit is larger than the channel width of the transistor of the first NOT circuit.
請求項１または請求項２の半導体装置。3. The semiconductor device according to claim 1 or 2.

前記配線は、前記半導体回路に電源電位を供給する低電位電源配線または高電位電源配線であるThe wiring is a low potential power wiring or a high potential power wiring for supplying a power potential to the semiconductor circuit.
請求項１から請求項５の何れかの半導体装置。The semiconductor device according to claim 1.

前記配線は、前記半導体回路に信号を伝達する信号入力配線であるThe wiring is a signal input wiring that transmits a signal to the semiconductor circuit.
請求項１から請求項５の何れかの半導体装置。The semiconductor device according to claim 1.

前記半導体回路が配置された基板を具備し、Comprising a substrate on which the semiconductor circuit is disposed;
前記配線は、前記基板の周縁に沿うように当該基板の第１隅部から第２隅部にわたって形成され、The wiring is formed from the first corner to the second corner of the substrate along the periphery of the substrate,
前記第１保護回路は、前記基板の前記第１隅部に配置され、The first protection circuit is disposed at the first corner of the substrate;
前記第２保護回路は、前記基板の前記第２隅部に配置されるThe second protection circuit is disposed at the second corner of the substrate.
請求項１から請求項７の何れかの半導体装置。The semiconductor device according to claim 1.

請求項１から請求項８の何れかの半導体装置を具備する表示装置。A display device comprising the semiconductor device according to claim 1.

請求項９の表示装置を具備する電子機器。An electronic apparatus comprising the display device according to claim 9.