JP3141511B2 - Signal input circuit and active matrix panel - Google Patents
Signal input circuit and active matrix panelInfo
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Description
【０００１】[0001]
【産業上の利用分野】本発明は、絶縁基板上に形成され
たアクティブマトリクス駆動回路などを静電気などによ
って発生する異常電位から保護する入力保護回路を備え
た信号入力回路およびこの信号入力回路を有するアクテ
ィブマトリクス液晶表示パネルに関し、とくに、信号入
力線側と入力保護回路側との配線接続構造に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a signal input circuit provided with an input protection circuit for protecting an active matrix drive circuit and the like formed on an insulating substrate from an abnormal potential generated by static electricity or the like, and a signal input circuit having the same. The present invention relates to an active matrix liquid crystal display panel, and particularly to a wiring connection structure between a signal input line side and an input protection circuit side.
【０００２】[0002]
【従来の技術】絶縁基板の表面側に半導体集積回路など
を構成すると、半導体基板の表面側に集積回路を形成す
る場合と異なり、同電位となるべき共通の基板がないた
め、集積回路を静電気などから保護するための入力保護
回路を設ける必要がある。たとえば、代表的なフラット
型表示パネルであるアクティブマトリクス液晶表示パネ
ルにおいては、その画面を表示するための画素マトリク
ス回路，そのソース線駆動回路およびゲート線駆動回路
はいずれも絶縁性の透明基板の表面側に形成されている
ため、その信号入力回路には、従来より、図６に示す入
力保護回路が設けられている。この図において、絶縁性
の透明基板の表面側に並列形成された第１および第２の
信号入力線７１，７２に対応する入力保護回路７０は、
第２の信号入力線７２の側方位置のうちの第１の信号入
力線７１の形成位置とは反対側の側方位置に形成されて
おり、この入力保護回路７０と第１の信号入力線７１と
は第１の異常電位引出し線７３で接続されている一方、
第２の信号入力線７２と入力保護回路７０とは第２の異
常電位引出し線７４で接続されている。ここで、第１お
よび第２の異常電位引出し線７３，７４は、いずれも、
図７（ａ）にも示すように、第１および第２の信号入力
線７１，７２の途中位置に導電接続しており、第２の異
常電位引出し線７４と第２の信号入力線７２との導電接
続位置７２ａは、第１の異常電位引出し線７３と第１の
信号入力線７１との導電接続位置７１ａに比して出力端
７５の側（矢印Ｄで示す信号方向の側）にある。このた
め、第１の異常電位引出し線７３は第２の信号入力線７
２と交差する構造になるが、この交差部７６において、
第１の異常電位引出し線７３は、図７（ｂ）に示すよう
に、第２の信号入力線７２の上層側で層間絶縁膜７７の
表面に形成されているため、それらの絶縁性は確保され
ている。2. Description of the Related Art When a semiconductor integrated circuit or the like is formed on the front side of an insulating substrate, unlike a case where an integrated circuit is formed on the front side of the semiconductor substrate, there is no common substrate that should have the same potential. It is necessary to provide an input protection circuit for protection from the like. For example, in an active matrix liquid crystal display panel, which is a typical flat display panel, a pixel matrix circuit for displaying the screen, a source line driving circuit and a gate line driving circuit are all provided on the surface of an insulating transparent substrate. The signal input circuit is provided with an input protection circuit shown in FIG. In this figure, an input protection circuit 70 corresponding to first and second signal input lines 71 and 72 formed in parallel on the front surface side of an insulating transparent substrate includes:
The input protection circuit 70 and the first signal input line are formed at a side position of the side position of the second signal input line 72 opposite to the formation position of the first signal input line 71. 71 is connected to a first abnormal potential extraction line 73,
The second signal input line 72 and the input protection circuit 70 are connected by a second abnormal potential extraction line 74. Here, both the first and second abnormal potential extraction lines 73 and 74
As shown in FIG. 7A, the first and second signal input lines 71 and 72 are conductively connected in the middle of the first and second signal input lines 71 and 72, and the second abnormal potential extraction line 74 and the second signal input line 72 are connected to each other. Is located closer to the output end 75 (the side in the signal direction indicated by arrow D) than the conductive connection position 71a between the first abnormal potential extraction line 73 and the first signal input line 71 is. . For this reason, the first abnormal potential extraction line 73 is connected to the second signal input line 7.
2, but at this intersection 76,
As shown in FIG. 7B, the first abnormal potential lead lines 73 are formed on the surface of the interlayer insulating film 77 on the upper layer side of the second signal input lines 72, so that their insulation is ensured. Have been.
【０００３】[0003]
【発明が解決しようとする課題】しかしながら、従来の
信号入力回路においては、第１および第２の信号入力線
７１，７２に供給された異常電位を入力保護回路７０に
向けて引出し可能になっているが、現実的には、異常電
圧が充分に入力保護回路７０によって吸収、緩和されず
に、出力端７５の側のメイン回路が損傷してしまうとい
う問題点である。However, in the conventional signal input circuit, the abnormal potential supplied to the first and second signal input lines 71 and 72 can be drawn out to the input protection circuit 70. However, in reality, there is a problem that the abnormal voltage is not sufficiently absorbed and mitigated by the input protection circuit 70, and the main circuit on the output terminal 75 side is damaged.
【０００４】このような問題点が発生する原因を本願発
明者が追究してきた結果、その原因は信号入力回路に寄
生する電気的成分の影響であることが判明した。すなわ
ち、第２の信号入力線７２を例に説明すると、第２の信
号入力線７２と第２の異常電位引出し線７４との導電接
続位置７２ａから入力保護回路７０までの第１の電気的
成分をＲ11とし、この導電接続位置７２ａから出力端７
５までの第２の電気的抵抗をＲ12としたときに、Ｒ11＞
Ｒ12であると、静電気などによって第２の信号入力線７
２に異常電位が発生しても、導電接続位置７２ａを分岐
して流れる突入電流が保護回路７０の側に流れずに、電
気的抵抗の小さな方、すなわち、出力端７５の側に流れ
てしまい、出力端７５から出力された突入電流によって
メイン回路側が損傷するためである。As a result of the present inventors pursuing the cause of such a problem, it has been found that the cause is an effect of an electric component parasitic on the signal input circuit. That is, taking the second signal input line 72 as an example, the first electrical component from the conductive connection position 72a between the second signal input line 72 and the second abnormal potential extraction line 74 to the input protection circuit 70 was a R 11, an output terminal 7 from the conductive connection position 72a
When the second electrical resistance up to 5 is R 12 , R 11 >
If it is R 12, a second signal input line, such as by electrostatic 7
Even if an abnormal potential is generated in the circuit 2, the inrush current branched off from the conductive connection position 72a does not flow toward the protection circuit 70 but flows toward the smaller electric resistance, that is, the output terminal 75. This is because the inrush current output from the output terminal 75 damages the main circuit side.
【０００５】このような問題点に加えて、従来の信号入
力回路においては、第１の異常電位引出し線７３と第２
の信号入力線７２との交差部７６の層間絶縁膜７７によ
って容量Ｃ2 が構成され、この容量Ｃ2 は配線に寄生す
る容量に比して大きい。このため、第２の信号入力線７
２に供給された異常電圧は、入力保護回路７０によって
吸収される前にその電荷が容量Ｃ2 に蓄積され、第１の
異常電位引出し線７３と第２の信号入力線７２との間に
高電圧が印加された状態となる。ここで、第１の異常電
位引出し線７３と第２の信号入力線７２との間の電圧が
層間絶縁膜７７の耐電圧を越えると、交差部７６の層間
絶縁膜７７が破壊されて第１の異常電位引出し線７３と
第２の信号入力線７２とがショートしてしまうという問
題点もある。In addition to such a problem, in the conventional signal input circuit, the first abnormal potential extraction line 73 and the second abnormal potential
Consists capacity C 2 of the interlayer insulating film 77 at the intersection 76 between the signal input line 72, the capacitance C 2 is larger than the capacitance parasitic to the wiring. Therefore, the second signal input line 7
2 is stored in the capacitor C 2 before being absorbed by the input protection circuit 70, and a high voltage is applied between the first abnormal potential extraction line 73 and the second signal input line 72. The voltage is applied. Here, if the voltage between the first abnormal potential extraction line 73 and the second signal input line 72 exceeds the withstand voltage of the interlayer insulating film 77, the interlayer insulating film 77 at the intersection 76 is destroyed and the first There is also a problem that the abnormal potential extraction line 73 and the second signal input line 72 are short-circuited.
【０００６】以上の問題点に鑑みて、本発明の課題は、
信号入力線と入力保護回路とを接続する異常電位引出し
線の配置構造を改良することによって、その配線に寄生
する電気的成分の影響を抑制して、信頼性を向上可能な
信号入力回路およびアクティブマトリクス表示パネルを
実現することにある。[0006] In view of the above problems, an object of the present invention is to provide:
A signal input circuit and an active circuit capable of improving the reliability by suppressing the influence of an electric component parasitic on the wiring by improving the arrangement structure of the extraordinary potential extraction line connecting the signal input line and the input protection circuit. It is to realize a matrix display panel.
【０００７】[0007]
【課題を解決するための手段】上記課題を解決するため
に、本発明に係る信号入力回路は、基板表面側に形成さ
れた信号入力線と、信号入力線の側方位置に形成され、
信号入力線に供給された信号の出力端側の回路を保護す
る入力保護回路と、信号入力線と入力保護回路とを導電
接続する引出し線とを有し、引出し線と信号入力線との
導電接続位置から入力保護回路までの第１の電気的抵抗
値が、導電接続位置から信号入力線の出力端までの第２
の電気的抵抗値より小さいことを特徴とする。In order to solve the above problems, a signal input circuit according to the present invention is formed at a signal input line formed on a substrate surface side and at a side position of the signal input line,
An input protection circuit that protects the circuit on the output end side of the signal supplied to the signal input line, and the signal input line and the input protection circuit are conductive.
And a lead line for connecting the first electrical resistance to the input protection circuit of a conductive connection position between the lead line and the signal input line, a second conductive connection position to the output end of the signal input line
Characterized in that not less than the electrical resistance of.
【０００８】また、入力保護回路の前段側で、信号入力
線に寄生する電気的抵抗による電圧降下を利用して異常
電位を低下させておくことを目的に、導電接続位置を信
号入力線の出力端側に設定して、この信号入力線の入力
端から導電接続位置までの第３の電気的抵抗値を、第２
の電気的抵抗値に比して大きく設定しておくことが好ま
しい。Further, in order to reduce an abnormal potential by using a voltage drop due to an electric resistance parasitic on a signal input line at a preceding stage of the input protection circuit, a conductive connection position is set to an output of the signal input line. The third electrical resistance from the input end of this signal input line to the conductive connection position is set to the second end.
Is preferably set to be larger than the electrical resistance value of.
【０００９】さらに、上記信号入力線は、アクティブマ
トリクスパネルの駆動回路における薄膜トランジスタの
ゲートに導電接続している。Further, the signal input line is connected to an active
Of thin film transistor in drive circuit of trix panel
It is conductively connected to the gate .
【００１０】そして、アクティブマトリクスパネルは、
上記構成に係る信号入力回路と、信号入力線に導電接続
される駆動回路と、画素マトリクスとを、基板に形成し
てなる。The active matrix panel is
The signal input circuit according to the above configuration, and conductive connection to the signal input line
Drive circuit and a pixel matrix are formed on a substrate.
It becomes .
【００１１】[0011]
【作用】上記手段を講じた本発明に係る信号入力回路お
よびアクティブマトリクスパネルにおいては、基板表面
側に形成された信号入力線に対して静電気などによって
異常電位が供給されても、異常電位は引出し線を介して
入力保護回路に引き出されるため、異常電位は出力端か
ら出力されない。ここで、導電接続位置から入力保護回
路までの第１の電気的抵抗値は、導電接続位置から出力
端までの第２の電気的抵抗値比して小さく設定されてい
るため、静電気などによって信号入力線に異常電位が発
生したときに、導電接続位置で分岐して流れる突入電流
は、配線抵抗の小さな保護回路の側に流れ、出力端の側
に流れにくい。それ故、入力保護回路は異常電位（突入
電流）を確実に吸収、緩和するため、異常電位（突入電
流）によって出力端側に接続するメイン回路が損傷しな
いので、信号入力回路およびアクティブマトリクスパネ
ルの信頼性が向上する。In the signal input circuit and the active matrix panel according to the present invention provided with the above-described means, even if an abnormal potential is supplied to the signal input line formed on the substrate surface side due to static electricity or the like, the abnormal potential is extracted. Since the voltage is led to the input protection circuit via the line, the abnormal potential is not output from the output terminal. Here, since the first electric resistance value from the conductive connection position to the input protection circuit is set to be smaller than the second electric resistance value from the conductive connection position to the output terminal, a signal due to static electricity or the like is generated. When an abnormal potential is generated in the input line, the rush current branched and flowing at the conductive connection position flows to the side of the protection circuit having a small wiring resistance and does not easily flow to the side of the output terminal. Therefore, the input protection circuit reliably absorbs and alleviates the abnormal potential (rush current), so that the abnormal potential (rush current) does not damage the main circuit connected to the output terminal side. Reliability is improved.
【００１２】また、信号入力線の入力端から導電接続位
置までの第３の電気的抵抗値が、第２の電気的抵抗値よ
り大きく設定されている場合には、この電気的抵抗によ
る電圧降下によって突入電流を緩和できるので、信号入
力線を延長せずに、入力保護回路側を保護できる。Also, the conductive connection from the input end of the signal input line
The third electrical resistance value up to the position is equal to the second electrical resistance value.
If the resistance is set to a value
Voltage drop can reduce the inrush current,
The input protection circuit side can be protected without extending the power lines .
【００１３】[0013]
【実施例】つぎに、添付図面を参照して、本発明の一実
施例について説明する。Next, an embodiment of the present invention will be described with reference to the accompanying drawings.
【００１４】図１（ａ）は本発明の実施例１に係る信号
入力回路の構成を示す構成図、図２（ａ）はその信号入
力線と異常電位引出し線との配置を示す平面図、図２
（ｂ）は図２（ａ）のＶ−Ｖ′線における断面図であ
る。FIG. 1A is a configuration diagram showing a configuration of a signal input circuit according to a first embodiment of the present invention, FIG. 2A is a plan view showing an arrangement of the signal input line and an abnormal potential extraction line, FIG.
FIG. 5B is a sectional view taken along line VV ′ of FIG.
【００１５】ここで、本例の信号入力回路はアクティブ
マトリクス液晶表示パネルに形成されているため、信号
入力回路の構成を説明する前に，図３および図４を参照
して、アクティブマトリクス液晶表示パネルの構成を説
明しておく。Since the signal input circuit of the present embodiment is formed on an active matrix liquid crystal display panel, before describing the configuration of the signal input circuit, an active matrix liquid crystal display will be described with reference to FIGS. The configuration of the panel will be described.
【００１６】図３は本例の信号入力回路を備えるアクテ
ィブマトリクス液晶表示パネルのブロック図、図４はそ
のソース線駆動回路の回路図である。FIG. 3 is a block diagram of an active matrix liquid crystal display panel having the signal input circuit of this embodiment, and FIG. 4 is a circuit diagram of the source line driving circuit.
【００１７】図３および図４に示すアクティブマトリク
ス液晶表示パネル１０において、その画素マトリクス２
２，ソース線駆動回路１２およびゲート線駆動回路２１
は、いずれも絶縁性の透明基板１１（絶縁基板）の上に
形成されており、そのうち、ソース線駆動回路１２はシ
フトレジスタ１３，サンプルホールド回路１７およびビ
デオ信号入力線１４，１５，１６を有する一方、ゲート
線駆動回路２１はシフトレジスタ２０および必要に応じ
てバッファ回路２３を有する。また、画素マトリクス２
２は、ソース線駆動回路１２に接続された複数のソース
線２６，２７，２８・・・と、ゲート線駆動回路２１に
接続された複数のゲート線２４，２５・・・と、これら
のゲート線およびソース線の交点に形成された複数の画
素３２，３３・・・とを有し、各画素３２，３３・・・
には薄膜トランジスタ（ＴＦＴ）２９と液晶セル３０と
を有する。さらに、ソース線駆動回路１２の側には、そ
のシフトレジスタ１３にクロック信号ＣＫＡを入力すべ
き２つのクロック信号入力線３４が配置されている一
方、ゲート線駆動回路２１の側には、そのシフトレジス
タ２０にクロック信号を入力すべきクロック信号入力線
３７が配置されている。なお、３５，３６はソース線駆
動回路１２およびゲート線駆動回路２１にスタート信号
を入力するスタート信号入力線である。ここで、図４に
示すように、シフトレジスタ１３は、１ビット当たり、
１つのインバータ１３ａと２つのクロックドインバータ
１３ｂ，１３ｃで構成され、そのうち、インバータ１３
ａはｐ型ＴＦＴとｎ型ＴＦＴとからなるＣＭＯＳ構造に
なっている一方、クロックドインバータ１３ｂ，１３ｃ
は２つのｐ型ＴＦＴと２つのｎ型ＴＦＴとから構成され
ている。また、サンプルホールド回路１７の各アナログ
スイッチ１７ａもｎ型ＴＦＴで構成され、そのバッファ
回路も相補型のＴＦＴからなるインバータ回路１７ｂ，
１７ｃで構成されている。なお、１８はアクティブマト
リクス液晶表示パネル１０の各回路部を駆動するための
正側電源線であり、その電位はＶddに保持されている一
方、１９はその負側電源線であり、その電位はＶssに保
持されている。ここで、アクティブマトリクス液晶表示
パネル１０は、透明基板１１に対して対向基板（図示せ
ず）が対向する状態にあり、その間に封入された液晶に
よって液晶セル３０が構成されている。In the active matrix liquid crystal display panel 10 shown in FIG. 3 and FIG.
2. Source line drive circuit 12 and gate line drive circuit 21
Are formed on an insulating transparent substrate 11 (insulating substrate). Among them, the source line drive circuit 12 has a shift register 13, a sample and hold circuit 17, and video signal input lines 14, 15, and 16. On the other hand, the gate line drive circuit 21 has a shift register 20 and a buffer circuit 23 as necessary. The pixel matrix 2
, A plurality of source lines 26, 27, 28... Connected to the source line drive circuit 12, a plurality of gate lines 24, 25. Have a plurality of pixels 32, 33,... Formed at the intersections of the lines and the source lines.
Has a thin film transistor (TFT) 29 and a liquid crystal cell 30. Further, on the side of the source line driving circuit 12, two clock signal input lines 34 for inputting the clock signal CKA to the shift register 13 are arranged, while on the side of the gate line driving circuit 21, the shift signal is inputted. A clock signal input line 37 for inputting a clock signal to the register 20 is arranged. Reference numerals 35 and 36 denote start signal input lines for inputting start signals to the source line drive circuit 12 and the gate line drive circuit 21. Here, as shown in FIG. 4, the shift register 13
It is composed of one inverter 13a and two clocked inverters 13b and 13c.
a has a CMOS structure including a p-type TFT and an n-type TFT, while the clocked inverters 13b and 13c
Is composed of two p-type TFTs and two n-type TFTs. Each of the analog switches 17a of the sample-and-hold circuit 17 is also composed of an n-type TFT, and its buffer circuit is also composed of an inverter circuit 17b and a complementary TFT.
17c. Reference numeral 18 denotes a positive power supply line for driving each circuit section of the active matrix liquid crystal display panel 10, and its potential is maintained at Vdd , while 19 is its negative power supply line. Is held at V ss . Here, the active matrix liquid crystal display panel 10 is in a state where a counter substrate (not shown) faces the transparent substrate 11, and a liquid crystal sealed therebetween constitutes a liquid crystal cell 30.
【００１８】このような構成のアクティブマトリクス液
晶表示パネル１０において、各回路部は絶縁性の透明基
板１１の表面側に構成されているため、半導体シリコン
基板の表面側に集積回路が形成された半導体装置と異な
り、同電位となる導電性の共通基板がない。このため、
そのダイシング工程などの製造工程の途中、また完成後
において、静電気などの影響を受けて回路が破損しやす
い性質がある。In the active matrix liquid crystal display panel 10 having such a configuration, since each circuit portion is formed on the surface side of the insulating transparent substrate 11, a semiconductor in which an integrated circuit is formed on the surface side of the semiconductor silicon substrate. Unlike the device, there is no conductive common substrate having the same potential. For this reason,
During a manufacturing process such as a dicing process or after completion, the circuit is liable to be damaged by the influence of static electricity or the like.
【００１９】そこで、本例のアクティブマトリクス液晶
表示パネル１０においては、透明基板１１の表面側に、
その画素マトリクス２２（画素マトリクス回路），ソー
ス線駆動回路１２およびゲート線駆動回路２１などと共
に、図１（ａ）に示すように、その信号入力回路１には
入力保護回路２を有する。ここで、信号入力回路１は、
図４に示すソース線駆動回路１２にＴＦＴで構成された
ゲート入力回路のうちのいずれかの回路に対して設けら
れている。Therefore, in the active matrix liquid crystal display panel 10 of this embodiment, the transparent substrate 11
As shown in FIG. 1A, the signal input circuit 1 has an input protection circuit 2 together with the pixel matrix 22 (pixel matrix circuit), the source line drive circuit 12, the gate line drive circuit 21, and the like. Here, the signal input circuit 1
The source line driving circuit 12 shown in FIG. 4 is provided for any one of the gate input circuits constituted by TFTs.
【００２０】図１（ａ）において、信号入力回路１は、
透明基板１１の表面側に並列形成された第１の信号入力
線３および第２の信号入力線４に供給された異常電位か
ら出力端３ｃ，４ｃの側（矢印Ａで示す信号方向側）の
メイン回路５（ソース線駆動回路１２のゲート入力回
路）を保護する入力保護回路２を有し、この入力保護回
路２は第２の信号入力線４の側方位置のうちの第１の信
号入力線３の形成位置とは反対側の側方位置に形成され
ている。また、入力保護回路２のうちの第１の入力保護
回路２ａと第１の信号入力線３とは第１の異常電位引出
し線６で接続されている一方、第２の入力保護回路２ｂ
と第２の信号入力線４とは第２の異常電位引出し線７で
接続されている。ここで、第１の入力保護回路２ａおよ
び第２の入力保護回路２ｂは、いずれも、アクティブマ
トリクス液晶表示パネル１０の正側電源線１８と第１お
よび第２の異常信号入力線６，７とにソース・ドレイン
が導電接続するｐ型のＴＦＴ２０１と、アクティブマト
リクス液晶表示パネル１０の負側電源線１９と第１およ
び第２の異常信号入力線６，７とにソース・ドレインが
導電接続するｎ型のＴＦＴ２０２とを有する。また、ｐ
型のＴＦＴ２０１のゲートは正側電源線１８に導電接続
し、ｎ型のＴＦＴのゲートは負側電源線１９に導電接続
している。In FIG. 1A, a signal input circuit 1 is
From the abnormal potential supplied to the first signal input line 3 and the second signal input line 4 formed in parallel on the front surface side of the transparent substrate 11, the output terminals 3c and 4c (signal direction side indicated by arrow A) An input protection circuit 2 for protecting a main circuit 5 (a gate input circuit of the source line drive circuit 12) is provided. The input protection circuit 2 is a first signal input terminal of a side position of the second signal input line 4. The wire 3 is formed at a side position opposite to the formation position. The first input protection circuit 2a of the input protection circuit 2 and the first signal input line 3 are connected by a first abnormal potential extraction line 6, while the second input protection circuit 2b
And the second signal input line 4 are connected by a second abnormal potential extraction line 7. Here, the first input protection circuit 2a and the second input protection circuit 2b are connected to the positive power supply line 18 of the active matrix liquid crystal display panel 10, the first and second abnormal signal input lines 6, 7, respectively. A p-type TFT 201 whose source and drain are conductively connected to each other, and n whose source and drain are conductively connected to the negative power supply line 19 and the first and second abnormal signal input lines 6 and 7 of the active matrix liquid crystal display panel 10. And the TFT 202. Also, p
The gate of the TFT 201 is conductively connected to the positive power line 18, and the gate of the n-type TFT is conductively connected to the negative power line 19.
【００２１】ここで、第１の異常電位引出し線６と第１
の信号入力線３との導電接続位置３ａは、図２（ａ）に
も示すように、第２の異常電位引出し線７と第２の信号
入力線４との導電接続位置４ａに比して第２の信号入力
線４ａの出力端４ｃの側にあって、第１の異常電位引出
し線６は、第２の異常電位引出し線７と第２の信号入力
線４との導電接続位置４ａに比して第２の信号入力線４
の出力端４ｃの側で第２の信号入力線４と交差してい
る。このため、第２の信号入力線４の入力端４ｂの側か
らみると、第２の入力保護回路２ｂは第２の信号入力線
４と第１の異常電位引出し線６との交差部８に比して前
段側（入力端４ｂの側）で第２の信号入力線４に導電接
続している。なお、第１の異常電位引出し線６は第２の
信号入力線４と交差する構造になるが、第１および第２
の異常電位引出し線６，７は第１および第２の信号入力
線３，４の上層側の層間絶縁膜表面に形成されているた
め、図２（ｂ）に示すように、第１の異常電位引出し線
６と第２の信号入力線４とは、交差部８において層間絶
縁膜９を介して配置され、それらの絶縁性は確保されて
いる。但し、交差部８の層間絶縁膜９に起因して、図１
（ａ）に示すように、第１の異常電位引出し線６と第２
の信号入力線４との交差部８には、容量Ｃ1 が寄生する
状態にある。Here, the first abnormal potential extraction line 6 and the first abnormal potential
2A, the conductive connection position 3a with the signal input line 3 is smaller than the conductive connection position 4a between the second abnormal potential extraction line 7 and the second signal input line 4, as shown in FIG. On the side of the output end 4c of the second signal input line 4a, the first abnormal potential lead line 6 is connected to the conductive connection position 4a between the second abnormal potential lead line 7 and the second signal input line 4. In comparison, the second signal input line 4
Crosses the second signal input line 4 on the side of the output terminal 4c. Therefore, when viewed from the input terminal 4b side of the second signal input line 4, the second input protection circuit 2b is located at the intersection 8 between the second signal input line 4 and the first abnormal potential extraction line 6. On the other hand, it is conductively connected to the second signal input line 4 on the upstream side (the side of the input terminal 4b). The first abnormal potential extraction line 6 crosses the second signal input line 4, but the first and second abnormal potential extraction lines 6
Are formed on the surface of the interlayer insulating film on the upper layer side of the first and second signal input lines 3 and 4, as shown in FIG. 2 (b). The potential extraction line 6 and the second signal input line 4 are arranged at the intersection 8 with an interlayer insulating film 9 interposed therebetween, and their insulation is ensured. However, due to the interlayer insulating film 9 at the intersection 8, FIG.
As shown in (a), the first abnormal potential lead line 6 and the second
The capacitance C 1 is in a parasitic state at the intersection 8 with the signal input line 4.
【００２２】また、本例の信号入力回路１においては、
図１（ｂ）に等価回路を示すように、各配線に電気的抵
抗値がＲ1a，Ｒ2a，Ｒ3a，Ｒ1b，Ｒ2b，Ｒ3bの抵抗成分
が寄生しているが、そのうち、第１および第２の信号入
力線３，４と第１および第２異常電位引出し線６，７と
の各導電接続位置３ａ，４ａから第１および第２の入力
保護回路２ａ，２ｂまでの第１の電気的抵抗値Ｒ1a，Ｒ
1bは、各導電接続位置３ａ，４ａから各信号入力線３，
４の出力端３ｃ，４ｃまでの第２の電気的抵抗値Ｒ2a，
Ｒ2bに比して小さく設定してある。さらに、各導電接続
位置３ａ，４ａは、第１および第２の出力端３ｃ，４ｃ
の側に配置されて、前述の第１の電気的抵抗値Ｒ1 と第
２の電気的抵抗値Ｒ2 との関係を確保しながら、第１お
よび第２の信号入力線３，４の入力端３ｂ，４ｂから各
導電接続位置３ａ，４ａまでの第３の電気的抵抗値
Ｒ3a，Ｒ3bが、第１の電気的抵抗値Ｒ1a，Ｒ1bおよび第
２の電気的抵抗値Ｒ2a，Ｒ2bのいずれに比しても大きく
設定されている。ここで、第１および第２の信号入力線
３，４はいずれも多結晶シリコンで構成されている一
方、第１および第２の異常電位引出し線６，７はアルミ
ニウム層で構成されている。なお、第１および第２の信
号入力線３，４と第１および第２の異常電位引出し線
６，７との導電接続は層間絶縁膜の接続孔を介して行わ
れており、これらの配線間のコンタクト抵抗が配線自身
の電気的抵抗に比して無視できない場合については、電
気的抵抗値Ｒ1a，Ｒ2a，Ｒ3a，Ｒ1b，Ｒ2b，Ｒ3bには各
接続部におけるコンタクト抵抗をも含むものとして所定
の大小関係が設定されることになる。In the signal input circuit 1 of the present embodiment,
As shown in the equivalent circuit of FIG. 1B, each wiring has a parasitic resistance component having an electrical resistance value of R 1a , R 2a , R 3a , R 1b , R 2b , and R 3b . The first and second signal protection lines 2a and 2b from the conductive connection positions 3a and 4a of the first and second signal input lines 3 and 4 and the first and second abnormal potential extraction lines 6 and 7 to the first and second input protection circuits 2a and 2b. 1 electrical resistance values R 1a , R
1b is a signal input line 3 from each conductive connection position 3a, 4a.
4, the second electric resistance value R 2a to the output terminals 3c and 4c,
It is set smaller than R 2b . Furthermore, each conductive connection position 3a, 4a is connected to the first and second output terminals 3c, 4c.
Of the first and second signal input lines 3 and 4 while securing the relationship between the first electric resistance value R 1 and the second electric resistance value R 2. The third electric resistance values R 3a , R 3b from the ends 3b, 4b to the respective conductive connection positions 3a, 4a are equal to the first electric resistance values R 1a , R 1b and the second electric resistance value R 2a. , R 2b . Here, the first and second signal input lines 3, 4 are both made of polycrystalline silicon, while the first and second abnormal potential lead lines 6, 7 are made of an aluminum layer. The conductive connection between the first and second signal input lines 3 and 4 and the first and second abnormal potential lead lines 6 and 7 is made through connection holes in the interlayer insulating film. In the case where the contact resistance between them cannot be ignored compared to the electric resistance of the wiring itself, the electric resistance values R 1a , R 2a , R 3a , R 1b , R 2b , and R 3b are the contact resistance at each connection part. The predetermined magnitude relationship is set to also include.
【００２３】このような構成の信号入力回路１における
入力保護回路２の動作を、第２の入力保護回路２ｂにお
ける動作を例として、図５（ａ），図５（ｂ）および図
５（ｃ）を参照して説明する。The operation of the input protection circuit 2 in the signal input circuit 1 having such a configuration will be described with reference to the operation of the second input protection circuit 2b as an example in FIGS. 5 (a), 5 (b) and 5 (c). ).
【００２４】図５（ａ）は第２の入力保護回路２ｂの構
成を示す回路図、図５（ｂ）はそのｐ型のＴＦＴ２０１
のゲート・ソース間電圧Ｖgsとソース・ドレイン間電流
Ｉsdとの関係を示すグラフ図、図５（ｃ）はｎ型のＴＦ
Ｔ２０２のゲート・ソース間電圧Ｖgsとドレイン・ソー
ス間電流Ｉdsとの関係を示すグラフ図である。以下の説
明においては、正側電源線１８の正電源電位をＶdd、負
側電源線１９の負電源電位をＶss、第２の信号入力線４
の電位が第２の異常電位引出し線７を介して第２の入力
保護回路２ｂに引き出された入力電位をＶinとする。な
お、図５（ａ）に示すメイン回路５の入力段は、ＣＭＯ
Ｓ構造のＴＦＴによって構成されたインバータ５ａを備
えるソース線駆動回路１２のゲート入力回路になってい
る。FIG. 5A is a circuit diagram showing a configuration of the second input protection circuit 2b, and FIG. 5B is a diagram showing the p-type TFT 201.
FIG. 5C is a graph showing the relationship between the gate-source voltage V gs and the source-drain current Isd .
FIG. 7 is a graph showing a relationship between a gate-source voltage V gs and a drain-source current I ds of T202. In the following description, the positive power supply potential of the positive power supply line 18 is V dd , the negative power supply potential of the negative power supply line 19 is V ss , and the second signal input line 4
The potential second through abnormal voltage lead lines 7 second input potential drawn in the input protection circuit 2b of the V in. The input stage of the main circuit 5 shown in FIG.
This is a gate input circuit of the source line drive circuit 12 including the inverter 5a constituted by the TFT having the S structure.
【００２５】まず、Ｖss≦Ｖin≦Ｖddの場合には、ｐ型
のＴＦＴ２０１におけるゲート・ソース間電位Ｖgsは０
Ｖ、そのドレイン・ソース間電圧Ｖdsは（Ｖin−Ｖdd）
ｖであり、Ｖds≦０である。従って、ｐ型のＴＦＴ２０
１は抵抗として機能し、図３（ｂ）に実線４１に示すラ
インに沿って、入力電位Ｖinに対応したソース・ドレイ
ン間電流Ｉsdが流れる。一方、ｎ型のＴＦＴ２０２にお
けるゲート・ソース間電位Ｖgsは０Ｖ、そのドレイン・
ソース間電圧Ｖdsは（Ｖin−Ｖss）ｖであり、Ｖds≧０
である。従って、ｎ型のＴＦＴ２０２も抵抗として機能
し、図３（ｃ）に実線４２で示すラインに沿って、入力
電位Ｖinに対応したドレイン・ソース間電流Ｉdsが発生
する。First, when V ss ≦ V in ≦ V dd , the gate-source potential V gs of the p-type TFT 201 becomes 0
V, its drain-to-source voltage V ds (V in -V dd)
v, and V ds ≦ 0. Therefore, the p-type TFT 20
1 functions as a resistor, along a line shown by the solid line 41 in FIG. 3 (b), the source-drain current I sd flows corresponding to the input voltage V in. On the other hand, the potential V gs between the gate and the source in the n-type TFT 202 is 0 V,
The source-to-source voltage V ds is (V in −V ss ) v, and V ds ≧ 0
It is. Therefore, TFT 202 of n-type also functions as a resistor, along a line indicated by the solid line 42 in FIG. 3 (c), the input potential V in the drain-source current I ds corresponding to occur.
【００２６】これに対して、Ｖdd＜Ｖinの場合、すなわ
ち、第２の信号入力線４に正側電源線１８の正電源電位
Ｖddに比して高い異常電位が印加された場合には、ｐ型
のＴＦＴ２０１におけるゲート・ソース間電位Ｖgsは
（Ｖdd−Ｖin）ｖであり、Ｖgs＜０Ｖ、ドレイン・ソー
ス間電圧Ｖdsは（Ｖdd−Ｖin）ｖであり、Ｖds≦０であ
る。従って、入力電位Ｖin（異常電位）が高いほど、ゲ
ート・ソース間電位Ｖgsおよびドレイン・ソース間電圧
Ｖdsがマイナス側に大きくふれて、図３（ｂ）に実線４
３で示す特性、すなわち、ｐ型のＴＦＴ２０１がオン状
態となる。この場合、ｎ型のＴＦＴ２０２は図３（ｃ）
に実線４２で示した特性のままである。従って、第２の
信号入力線４に、静電気などによって正側電源線１８の
正電源電位Ｖddに比して高い異常電位が印加された場合
には、ｐ型のＴＦＴ２０１を介して正側電源線１８に電
流が通過する。On the other hand, when V dd <V in , that is, when an abnormal potential higher than the positive power supply potential V dd of the positive power supply line 18 is applied to the second signal input line 4, Is that the gate-source potential V gs of the p-type TFT 201 is (V dd −V in ) v, V gs <0 V, the drain-source voltage V ds is (V dd −V in ) v, V ds ≦ 0. Therefore, as the input potential V in (abnormal potential) increases, the gate-source potential V gs and the drain-source voltage V ds greatly shift to the negative side, and the solid line 4 in FIG.
3, the p-type TFT 201 is turned on. In this case, the n-type TFT 202 is as shown in FIG.
The characteristics shown by the solid line 42 in FIG. Accordingly, when an abnormal potential higher than the positive power supply potential V dd of the positive power supply line 18 is applied to the second signal input line 4 due to static electricity or the like, the positive power supply via the p-type TFT 201 Current passes through line 18.
【００２７】一方、Ｖin＜Ｖssの場合、すなわち、第２
の信号入力線４に負側電源線１９の負電源電位Ｖssに比
して低い異常電位が印加された場合には、ｎ型のＴＦＴ
２０２におけるゲート・ソース間電位Ｖgsは（Ｖss−Ｖ
in）ｖであり、Ｖgs＞０Ｖ、ドレイン・ソース間電圧Ｖ
dsは（Ｖss−Ｖin）ｖであり、Ｖds＞０である。従っ
て、入力電位Ｖin（異常電位）が低いほど、ゲート・ソ
ース間電位Ｖgsおよびドレイン・ソース間電圧Ｖdsがプ
ラス側に大きくふれて、図３（ｃ）に実線４４で示す特
性、すなわち、ｎ型のＴＦＴ２０２がオン状態となる。
この場合、ｐ型のＴＦＴ２０１は図３（ｂ）に実線４１
で示した特性のままである。従って、第２の信号入力線
４に負側電源線１９の負電源電位Ｖssに比して低い異常
電位が供給された場合には、ｎ型のＴＦＴ２０２を介し
て負側電源線１９に電流が通過する。On the other hand, when V in <V ss , that is, the second
When an abnormal potential lower than the negative power supply potential V ss of the negative power supply line 19 is applied to the signal input line 4 of
The gate-source potential V gs at 202 is (V ss −V
in ) v, V gs > 0 V, drain-source voltage V
ds is a (V ss -V in) v, is a V ds> 0. Therefore, as the input potential V in (abnormal voltage) is low, the gate-to-source voltage V gs and the drain-source voltage V ds is touched greatly to the plus side, the characteristics indicated by the solid line 44 in FIG. 3 (c), i.e. , N-type TFT 202 is turned on.
In this case, the p-type TFT 201 is indicated by a solid line 41 in FIG.
The characteristic shown by the symbol. Therefore, when an abnormal potential lower than the negative power supply potential V ss of the negative power supply line 19 is supplied to the second signal input line 4, a current is supplied to the negative power supply line 19 via the n-type TFT 202. Passes.
【００２８】このようにして、メイン回路５は第２の入
力保護回路２ｂによって静電気などに起因する異常電位
から保護される。In this manner, the main circuit 5 is protected from the abnormal potential caused by static electricity or the like by the second input protection circuit 2b.
【００２９】ここで、第２の信号入力線４と第２の異常
電位引出し線７との導電接続位置４ａから第２の入力保
護回路２ｂまでの第１の電気的抵抗値Ｒ1bは、第２の異
常電位引出し線４ａと第２の信号入力線７との導電接続
位置４ａから第２の信号入力線４の出力端４ｃまでの第
２の電気的抵抗値Ｒ2bに比して小さく設定されているた
め、静電気などによって第２の信号入力線７に異常電位
が発生したときに、導電接続位置４ａで分岐して流れる
突入電流は、配線抵抗の小さな入力保護回路２ｂの側に
流れ、出力端４ｃの側に流れにくい。また、導電接続位
置４ａは第２の信号入力線４の出力端４ａの側に配置さ
れて、その入力端４ｂから導電接続位置４ａまでの第３
の電気的抵抗値Ｒ3 が、信号入力線４の長さを延長する
ことなく、第１の電気的抵抗値Ｒ1 および第２の電気的
抵抗値Ｒ2 のいずれにも比して大きく、しかも最大限の
大きさに設定されているため、第２の信号入力線４に発
生した異常電位は、その入力端４ｂから導電接続位置４
ａまでの第３の電気的抵抗Ｒ3bによって緩和された状態
で入力保護回路２ｂに引き出されるため、過大な突入電
流によって入力保護回路２ｂの側などが損傷してしまう
こともない。このようなことは、第１の信号入力線３の
側でも同様である。Here, the first electrical resistance value R 1b from the conductive connection position 4a between the second signal input line 4 and the second abnormal potential lead line 7 to the second input protection circuit 2b is equal to the first The second electric resistance value R 2b is set smaller than the second electric resistance value R 2b from the conductive connection position 4a between the second abnormal potential extraction line 4a and the second signal input line 7 to the output terminal 4c of the second signal input line 4. Therefore, when an abnormal potential is generated in the second signal input line 7 due to static electricity or the like, the rush current branched and flowing at the conductive connection position 4a flows to the side of the input protection circuit 2b having a small wiring resistance, It does not easily flow toward the output end 4c. The conductive connection position 4a is disposed on the side of the output terminal 4a of the second signal input line 4, and the third connection from the input terminal 4b to the conductive connection position 4a.
The electrical resistance value R 3, without extending the length of the signal input line 4, greater than in any of the first electrical resistance value R 1 and the second electrical resistance value R 2, In addition, since the potential is set to the maximum value, the abnormal potential generated in the second signal input line 4 is transmitted from the input terminal 4b to the conductive connection position 4
Since it is drawn out to the input protection circuit 2b in a state relaxed by the third electric resistance R 3b up to a, the input protection circuit 2b and the like are not damaged by an excessive rush current. The same applies to the first signal input line 3 side.
【００３０】さらに、信号入力線および異常電位信号入
力線がそれぞれ２列形成されているため、第１の異常電
位引出し線６は必然的に第２の信号入力線４と交差し、
この交差部８には容量Ｃ1 が寄生しているが、第１の異
常電位引出し線６を、第２の異常電位引出し線７と第２
の信号入力線４との電接続位置４ａに比して第２の信号
入力線４の出力端４ｃの側で第２の信号入力線４と交差
させているため、その出力端４ｂの側からみると、第１
の異常電位引出し線６と第２の信号入力線４との交差部
８に比して前段側に第２の入力保護回路２ｂが第２の異
常電位引出し線７を介して導電接続している。従って、
第２の信号入力線４に発生した異常電位は、まず第２の
入力保護回路２ｂにおいて吸収、緩和された状態で出力
端４ｃの側に送出される。このため、第２の信号入力線
４と第１の異常電位引出し線６との交差部８に容量Ｃ1
が構成されていても、これらの間に高電圧が発生しない
ので、配線間でのショートが発生しない。Further, since the signal input line and the abnormal potential signal input line are formed in two lines, the first abnormal potential lead line 6 necessarily crosses the second signal input line 4,
Although the capacitance C 1 is parasitic at the intersection 8, the first abnormal potential lead line 6 is connected to the second abnormal potential lead line 7 and the second abnormal potential lead line 7.
Because the second signal input line 4 intersects with the second signal input line 4 at the output end 4c side of the second signal input line 4 as compared with the electrical connection position 4a with the signal input line 4, Looking at the first
The second input protection circuit 2b is conductively connected via a second extraordinary potential extraction line 7 to a stage preceding the intersection 8 between the extraordinary potential extraction line 6 and the second signal input line 4. . Therefore,
The abnormal potential generated on the second signal input line 4 is first transmitted to the output terminal 4c in a state where the abnormal potential is absorbed and reduced in the second input protection circuit 2b. For this reason, the capacitance C 1 is provided at the intersection 8 between the second signal input line 4 and the first abnormal potential extraction line 6.
However, since no high voltage is generated between them, no short circuit occurs between the wirings.
【００３１】以上のとおり、本例の信号入力回路１を備
えるアクティブマトリクス液晶表示パネル１０におい
て、メイン回路５は入力保護回路２によって静電気など
に起因する異常電位から保護される。ここで、突入電流
は、配線抵抗の小さな入力保護回路２の側に流れ、入力
保護回路２は異常電位（突入電流）を確実に吸収、緩和
する。従って、異常電位（突入電流）によって出力端３
ｃ，４ｃの側に接続するメイン回路５が損傷しないの
で、信号入力回路１およびアクティブマトリクス表示パ
ネル１０の信頼性が向上する。また、導電接続位置３
ａ，４ａは出力端３ｃ，４ｃの側に配置されて、第１お
よび第２の信号入力線３，４を延長することなく、入力
端３ｂ，４ｂから導電接続位置３ａ，４ａまでの第３の
電気的抵抗値Ｒ3a，Ｒ3bが最大限大きく設定されている
ため、この電気的抵抗によって、突入電流を緩和して、
突入電流によって入力保護回路２の側の損傷を防止する
こともできる。As described above, in the active matrix liquid crystal display panel 10 including the signal input circuit 1 of the present embodiment, the main circuit 5 is protected from abnormal potential caused by static electricity or the like by the input protection circuit 2. Here, the rush current flows to the side of the input protection circuit 2 having a small wiring resistance, and the input protection circuit 2 reliably absorbs and reduces the abnormal potential (rush current). Therefore, the output terminal 3 is caused by an abnormal potential (rush current).
Since the main circuit 5 connected to the sides c and 4c is not damaged, the reliability of the signal input circuit 1 and the active matrix display panel 10 is improved. Also, the conductive connection position 3
a and 4a are arranged on the side of the output terminals 3c and 4c, and extend from the input terminals 3b and 4b to the conductive connection positions 3a and 4a without extending the first and second signal input lines 3 and 4. Since the electric resistance values R 3a and R 3b of the above are set to be as large as possible, the rush current can be reduced by this electric resistance.
It is also possible to prevent the input protection circuit 2 from being damaged by the inrush current.
【００３２】さらに、第１の異常電位引出し線６は、第
２の異常電位引出し線７の第２の信号入力線４への導電
接続位置４ａに比して第２の信号入力線２の出力端側で
第２の信号入力線４と交差し、第２の信号入力線４の入
力端４ｂの側からみると、第２の入力保護回路２ｂは、
第２の信号入力線４と第１の異常電位引出し線６との交
差部８に寄生する容量Ｃ1 の前段側にある。このため、
異常電位は第２の入力保護回路２ｂによって確実に吸
収、緩和された状態で、第２の信号入力線４と第１の異
常信号入力線６との交差部４ａに達する。従って、交差
部８に容量Ｃ1 が構成されていても、第２の信号入力線
４と第１の異常電位引出し線６との間に発生する電圧が
低いので、交差部８の層間絶縁膜９が損傷しない。それ
故、異常電圧に起因して、第２の信号入力線４と第１の
異常電位引出し線６とがショートしないので、信号入力
回路１およびそれを備えるアクティブマトリクス液晶表
示パネル１０の信頼性が向上する。Further, the first abnormal potential lead line 6 is connected to the second signal input line 4 at a position where the second abnormal potential lead line 7 is conductively connected to the second signal input line 4. The second input protection circuit 2b intersects with the second signal input line 4 on the end side and is viewed from the input terminal 4b side of the second signal input line 4,
It is on the upstream side of the capacitance C 1 parasitic at the intersection 8 of the second signal input line 4 and the first abnormal potential extraction line 6. For this reason,
The abnormal potential reaches the intersection 4a between the second signal input line 4 and the first abnormal signal input line 6 in a state where the abnormal potential is reliably absorbed and mitigated by the second input protection circuit 2b. Therefore, even if the capacitance C 1 is formed at the intersection 8, the voltage generated between the second signal input line 4 and the first abnormal potential extracting line 6 is low, so that the interlayer insulating film at the intersection 8 is not formed. 9 is not damaged. Therefore, the second signal input line 4 and the first abnormal potential lead line 6 do not short-circuit due to the abnormal voltage, so that the reliability of the signal input circuit 1 and the active matrix liquid crystal display panel 10 including the same is improved. improves.
【００３３】なお、本例においては、２列の信号入力線
を備える信号入力回路について説明したが、これに限ら
ず、３列以上の信号入力線を備える信号入力回路に対し
ても、寄生容量の影響を抑制した構造を採用することが
できる。すなわち、３列以上の信号入力線のうちの２列
について、入力保護回路側の信号入力線を第２の信号入
力線とし、他方側の信号入力線を第１の信号入力線とし
て、それぞれに前述の構成で第１および第２の異常電位
引出し線を配置する。また、入力保護回路側およびメイ
ン回路側の構成には限定がない。In this embodiment, the signal input circuit having two rows of signal input lines has been described. However, the present invention is not limited to this, and the parasitic capacitance may be applied to a signal input circuit having three or more rows of signal input lines. Can be adopted. That is, for two of three or more signal input lines, the signal input line on the input protection circuit side is used as the second signal input line, and the signal input line on the other side is used as the first signal input line. The first and second abnormal potential extraction lines are arranged in the above-described configuration. Further, the configurations of the input protection circuit side and the main circuit side are not limited.
【００３４】[0034]
【発明の効果】以上のとおり、本発明に係る信号入力回
路およびそれを備えたアクティブマトリクスパネルにお
いては、信号入力線と引出し線との導電接続位置から入
力保護回路までの第１の電気的抵抗値は、この導電接続
位置からこの信号入力線の出力端までの第２の電気的抵
抗値より小さく設定されていることに特徴を有する。従
って、本発明によれば、突入電流は配線抵抗の小さな入
力保護回路の側に流れて確実に吸収、緩和されるため、
異常電位によって出力端側に接続するメイン回路が損傷
しないので、信号入力回路およびアクティブマトリクス
パネルの信頼性が向上する。As described above, in the signal input circuit according to the present invention and the active matrix panel provided with the signal input circuit, the first electric resistance from the conductive connection position between the signal input line and the lead line to the input protection circuit. The value is set to be smaller than the second electric resistance value from the conductive connection position to the output end of the signal input line. Therefore, according to the present invention, the inrush current flows to the side of the input protection circuit having a small wiring resistance and is reliably absorbed and reduced.
Since the main circuit connected to the output terminal side is not damaged by the abnormal potential, the reliability of the signal input circuit and the active matrix panel is improved.
【００３５】また、信号入力線の入力端から導電接続位
置までの第３の電気的抵抗値が、第２の電気的抵抗値よ
り大きく設定されている場合には、この電気的抵抗によ
る電圧降下によって突入電流を緩和できるので、信号入
力線を延長せずに、入力保護回路側を保護できる。The conductive connection from the input end of the signal input line
The third electrical resistance value up to the position is equal to the second electrical resistance value.
Ri when it is set larger, so can be relaxed inrush current due to the voltage drop due to the electrical resistance, without extending the signal input line, it protects the input protection circuit side.
【００３６】[0036]
【図１】（ａ）は本発明の実施例１に係る入力保護回路
の構成を示す構成図、（ｂ）はその等価回路図である。FIG. 1A is a configuration diagram illustrating a configuration of an input protection circuit according to a first embodiment of the present invention, and FIG. 1B is an equivalent circuit diagram thereof.
【図２】（ａ）は図１に示す入力保護回路の信号入力線
と保護回路に対する異常電位引出し線との配置を示す平
面図、（ｂ）は図２（ａ）のＶ−Ｖ′線における断面図
である。2A is a plan view showing an arrangement of a signal input line of the input protection circuit shown in FIG. 1 and an abnormal potential extracting line for the protection circuit, and FIG. 2B is a line V-V 'of FIG. 2A. FIG.
【図３】図１に示す入力保護回路を備えるアクティブマ
トリクス液晶表示パネルの構成を示すブロック図であ
る。FIG. 3 is a block diagram showing a configuration of an active matrix liquid crystal display panel including the input protection circuit shown in FIG.
【図４】図３に示すアクティブマトリクス液晶表示パネ
ルのソース線駆動回路の構成を示す回路図である。FIG. 4 is a circuit diagram showing a configuration of a source line driving circuit of the active matrix liquid crystal display panel shown in FIG.
【図５】（ａ）は図１に示す信号入力回路の構成を示す
回路図、（ｂ）はそのｐ型のＴＦＴのゲート・ソース間
電圧Ｖgsとソース・ドレイン間電流Ｉsdとの関係を示す
グラフ図、（ｃ）はそのｎ型のＴＦＴのゲート・ソース
間電圧Ｖgsとドレイン・ソース間電流Ｉdsとの関係を示
すグラフ図である。5A is a circuit diagram showing a configuration of the signal input circuit shown in FIG. 1, and FIG. 5B is a relationship between a gate-source voltage V gs and a source-drain current Isd of the p-type TFT. And (c) is a graph showing the relationship between the gate-source voltage V gs and the drain-source current I ds of the n-type TFT.
【図６】従来の信号入力回路の構成を示す構成図であ
る。FIG. 6 is a configuration diagram showing a configuration of a conventional signal input circuit.
【図７】（ａ）は図６に示す信号入力回路における信号
入力線と入力保護回路に対する異常電位引出し線との配
置を示す平面図、（ｂ）は図７（ａ）のVI−VI′線にお
ける断面図である。7A is a plan view showing an arrangement of a signal input line in the signal input circuit shown in FIG. 6 and an abnormal potential extraction line for the input protection circuit, and FIG. 7B is a view taken along the line VI-VI 'of FIG. It is sectional drawing in a line.
１・・・信号入力回路 ２，７０・・・入力保護回路 ２ａ・・・第１の入力保護回路 ２ｂ・・・第２の入力保護回路 ３，７１・・・第１の信号入力線 ３ａ，４ａ・・・導電接続部 ３ｂ，４ｂ・・・入力端 ３ｃ，４ｃ・・・出力端 ４，７２・・・第２の信号入力線 ５・・・メイン回路 ６，７４・・・第１の異常電位引出し線 ７，７５・・・第２の異常電位引出し線 ８，７６・・・交差部 ９，７７・・・層間絶縁膜 １０・・・アクティブマトリクス液晶表示パネル １１・・・透明基板 １２・・・ソース線駆動回路 １３，２０・・・シフトレジスタ １７・・・サンプルホールド回路 １８・・・正側電源線 １９・・・負側電源線 ２１・・・ゲート線駆動回路 ２２・・・画素マトリクス ３０・・・液晶セル ３４・・・クロック信号入力線 ２０１・・・ｐ型のＴＦＴ（ｐ型の薄膜トランジスタ） ２０２・・・ｎ型のＴＦＴ（ｎ型の薄膜トランジスタ） DESCRIPTION OF SYMBOLS 1 ... Signal input circuit 2,70 ... Input protection circuit 2a ... First input protection circuit 2b ... Second input protection circuit 3,71 ... First signal input line 3a, 4a: Conductive connection part 3b, 4b: Input terminal 3c, 4c: Output terminal 4, 72: Second signal input line 5: Main circuit 6, 74: First Extraordinary potential lead line 7, 75 ... Second extraordinary potential lead line 8, 76 ... Intersection 9, 77 ... Interlayer insulating film 10 ... Active matrix liquid crystal display panel 11 ... Transparent substrate 12 ... Source line drive circuits 13, 20 ... Shift register 17 ... Sample hold circuit 18 ... Positive power supply line 19 ... Negative power supply line 21 ... Gate line drive circuit 22 ... Pixel matrix 30 Liquid crystal cell 34 Clock signal input line 201: p-type TFT (p-type thin film transistor) 202: n-type TFT (n-type thin film transistor)
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) G02F 1/136 G02F 1/1343 G02F 1/1345 G02F 1/133 G09G 3/36 H01L 27/00 ──────────────────────────────────────────────────続 き Continued on the front page (58) Field surveyed (Int.Cl. 7 , DB name) G02F 1/136 G02F 1/1343 G02F 1/1345 G02F 1/133 G09G 3/36 H01L 27/00
Claims (4)
前記信号入力線の側方位置に形成され、前記信号入力線
に供給された信号の出力端側の回路を保護する入力保護
回路と、前記信号入力線と前記入力保護回路とを導電接
続する引出し線とを有し、 前記引出し線と前記信号入力線との導電接続位置から前
記入力保護回路までの第１の電気的抵抗値が、前記導電
接続位置から前記信号入力線の出力端までの第２の電気
的抵抗値より小さいことを特徴とする信号入力回路。A signal input line formed on a substrate surface side;
Wherein formed on the lateral position of the signal input line, the conductive contact with the input protection circuit for protecting the circuit of the output end of the signal supplied to the signal input line, and the input protection circuit and the signal input line
And a lead line for connection, the first electrical resistance from the conductive connection position between the signal input line and the lead wire to the input protection circuit, the output end of said signal input line from the conductive connecting position signal input circuit, characterized in that not less than the second electrical resistance of up to.
続位置までの第３の電気的抵抗値が、前記第２の電気的
抵抗値より大きいことを特徴とする請求項１記載の信号
入力回路。Wherein said signal third electrical resistance value from the input end of the input line to the conductive connection position, according to claim 1 signal, characterized in that not greater than said second electrical resistance Input circuit.
スパネルの駆動回路における薄膜トランジスタのゲート
に導電接続することを特徴とする請求項１または請求項
２に記載の信号入力回路。3. The signal input line is connected to an active matrix.
Gate of thin film transistor in driving circuit of panel
3. The method according to claim 1 , wherein the conductive connection is made.
3. The signal input circuit according to 2.
の信号入力回路と、前記信号入力線に導電接続される駆
動回路と、画素マトリクスとを、基板に形成してなるこ
とを特徴とするアクティブマトリクスパネル。4. The method according to claim 1 , wherein
A signal input circuit, driving is electrically connected to the signal input line
An active matrix panel , wherein a driving circuit and a pixel matrix are formed on a substrate .
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| JPH05307190A JPH05307190A (en) | 1993-11-19 |
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- 1992-04-28 JP JP11043892A patent/JP3141511B2/en not_active Expired - Lifetime
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