JP4804133B2 - 不揮発性半導体記憶装置 - Google Patents

Description

この発明は、不揮発性半導体記憶装置に関し、特に、記憶データがマスク配線によりプログラムされるマスクＲＯＭ（読出専用メモリ；リード・オンリ・メモリ）の構成に関する。

マスクＲＯＭは、製造工程時に配線パターン用マスクを用いて記憶部の配線を選択的に形成することによりデータを固定的に記憶する。このマスクＲＯＭは、メモリセルの接続構成に応じてＮＡＮＤ型マスクＲＯＭおよびＮＯＲ型マスクＲＯＭがある。ＮＡＮＤ型ＲＯＭにおいては、ビット線とソース線との間に直列に複数のメモリセルが接続される。メモリセルのトランジスタのしきい値電圧を不純物注入により調整して、エンハンスメント型またはデプレション型に設定することによりデータの記憶が行なわれることが多い。

ＮＯＲ型ＲＯＭにおいては、ビット線とソース線との間に１つのメモリセルが接続される。１つのメモリセルは、マスク配線によりトランジスタとソース線またはビット線との間の接続を選択的に形成することによりデータを固定的に記憶する構成または、不純物注入によりメモリセルトランジスタのしきい値電圧を調整してエンハンスメント型またはデプレッション型に設定することにより固定的に記憶データがプログラムされる構成とがある。

ＮＡＮＤ型およびＮＯＲ型いずれにおいても、ワード線を選択状態に駆動して、ビット線とソース線の間に流れる電流量に応じてデータの読出を行う。すなわち、選択メモリセルは、ビット線とソース線との間に配置され、対応のワード線の選択時、ビット線とソース線の間に流れる電流量に応じてデータの読出を行なう。通常、ビット線は、所定電圧レベルにプリチャージされており、メモリセル選択時、ビット線電圧のプリチャージ電圧からの変化の大小に応じてデータの読出が行なわれる。マスクＲＯＭにおいて、高速かつ安定にデータを読出すために、種々の構成が提案されている。

ＮＯＲ型マスクＲＯＭにおいては、通常、高密度要求に対しては、１つのメモリセルで１ビットのデータを記憶する１セル／ビット構成が用い、一方、高速要求に対しては、２つのメモリセルで１ビットのデータを記憶する２セル／ビット構成を用いるのが一般的である。

ＮＡＮＤ型ＲＯＭにおいて、メモリセルのソース線と接地線の距離を選択メモリセルのアレイ内位置に係らず一定として、データ読出時のノイズマージンを改善することを図る構成が、特許文献１（特開平９−８２５５号公報）に示されている。この特許文献１においては、ビット線を隣接列のメモリセルのソース線として利用する選択列のビット線に対しては、プリチャージ電流により隣接列のビット線にメモリセル電流を流す。メモリセルアレイ内において対称な位置のビット線をアレイ外に配置されるダミーセルに接続して、リファレンス電流を生成し、センスアンプで、メモリセル電流およびリファレンス電流を差動増幅する。この特許文献１は、選択ビット線に隣接するビット線をソース線として利用することにより、選択列のアレイ内位置にかかわらず、メモリセルのソース線抵抗を一定とすることを図る。

特許文献２（特開２００１−２０３３３１号公報）においては、階層ビット線構成のＲＯＭにおいて、対を成すメインビット線の対向端部にそれぞれダミーセルを配置し、メインビット線対の電流変化を差動的に読出す構成を示す。階層ビット線構成により、サブビット線に接続されるメモリセルの数を低減し、応じてメイン／サブビット線の寄生容量を低減して高速読出を実現することを図る。ダミーセルは、常時非選択状態とされ、寄生容量として機能する。メモリセルトランジスタが記憶データに応じてエンハンスメント型またはデプレション型に設定され、電流源から供給され、選択メモリセルを介して流れる電流によるメイン・サブビット線電位とリファレンスメイン・サブサブビット線の電位とを差動的に増幅してデータの読出を行う。

特許文献３（特開２００１−３５８２３５号公報）は、特許文献２と同様、階層ビット線構成のＲＯＭにおいて、メインビット線に接続されるダミーセルをソースおよびドレインが相互接続されたＭＯＳトランジスタ（絶縁ゲート型電界効果トランジスタ）で構成する。これにより、ダミーセルのビット線に対する寄生容量を、ソース接合容量およびドレイン接合容量で形成し、メモリセルの寄生容量の２倍としてダミーセルの数を低減して、メモリセルアレイを高密度化することを図る。

特許文献４（特開平１１−１９１２９８号公報）は、階層ビット線構成のＲＯＭにおいて、データの読出を高速化するために、サブビット線に放電用のトランジスタを設け、サブビット線とメインビット線との間のブロック選択ゲートトランジスタに対する制御信号の反転信号を用いて放電用トランジスタの導通／非導通を制御する。この特許文献４は、サブビット線の放電を高速で行なうことにより読出サイクル時間を短縮して、データ読出の高速化を図る。データ読出時においては、非選択メイン／サブビット線をリファレンスビット線として、選択メイン／サブビット線の電位を差動的に増幅する。

特許文献５（特開平７−２１１０８６号公報）は、メモリアレイが、２つのアレイに分割されたアレイ分割構造において、アレイ間にワード線駆動部を配置し、選択メモリアレイにおいてメモリセルを選択して、メモリセル電流をセンスアンプにより検出し、非選択メモリアレイにおいては、ビット線を対応のセンスアンプに結合し、その出力信号によりデータ読出タイミングを決定する。非選択メモリアレイにおいては、ワード線は非選択状態であり、メモリセルの記憶データに係らずビット線負荷が一定であり、ビット線充電速度が一定となることを利用する。
特開平９−８２５５号公報 特開２００１−２０３３３１号公報 特開２００１−３５８２３５号公報 特開平１１−１９１２９８号公報 特開平７−２１１０８６号公報

高密度仕様のマスクＲＯＭおよび高速仕様のマスクＲＯＭは、１ビットデータを記憶するメモリ素子の構成が異なるため、それぞれ別々に製造される。高密度仕様のＲＯＭは、１つのメモリセルの駆動電流量に応じてデータの読出を行なうため、データ読出速度がビット線の電位変化速度、すなわち、メモリセルの電流駆動量に律速され、低速用途に対して適用可能であるものの、高速用途に対して適用することができない。この１セル／ビット構成のマスクＲＯＭにおいてデータの読出を高速化するためには、参照電位を利用して、メモリセルの読出電位と比較する差動構成を適用することが考えられる。しかしながら、この場合、参照電位を生成するダミーメモリセルをリファレンスビット線に接続する必要があり、リファレンスビット線を別途配置する必要があり、メモリセルアレイのレイアウト面積が増大する。

一方、高速仕様のマスクＲＯＭにおいては、２セル／ビット構成の単位セルを利用し、メモリセルに相補データを格納し、差動電流／電位を生成して読出を高速に行なう。したがって、この高速仕様のマスクＲＯＭにおいては、ほぼＳＲＡＭ（スタティック・ランダム・アクセス・メモリ）と同程度の高速アクセスを実現することが可能であるものの、１ビットデータの記憶に２つのメモリセルを利用しており、メモリセルアレイの占有面積が増大するという問題が生じる。

特許文献１に示される構成においては、隣接列のメモリセルのソース線としてビット線を利用する。したがって、ビット線の位置をアレイ内において変更する必要が生じ、配線レイアウトが複雑化するという問題が生じる。また、このビット線およびソース線の共用は、ＮＡＮＤ型メモリセル構造において特有のメモリセル配置、すなわちメモリセルブロックがブロック選択ゲートを介してビット線およびソース線に結合される構成を利用しており、この構成をＮＯＲ型メモリセル配置に対しては適用することはできない。また、リファレンスビット線として、メモリセルが接続されるビット線が利用されてはいるものの、リファレンスビット線に接続するダミーセルがメモリアレイ外部に配置されており、アレイレイアウト面積を低減するのが困難となるという問題が生じる。

特許文献２においては階層ビット線構成を前提としており、非階層ビット線構成については何ら考慮していない。また、リファレンスビット線を利用するために選択列のメインビット線と非選択列のメインビット線を区別する必要があり、ダミーセルとリファレンスメインビット線との接続の制御が複雑となるという問題が生じる。また、ダミーセルは、常時非導通状態とされ、リファレンスビット線に対する負荷容量として機能しているだけであり、非階層ビット線構成において、ビット線に複数行のメモリセルが接続される構成に対しては、適用するのが困難である。また、ダミーセルが接続するダミーサブビット線を専用に配置する必要があり、アレイ面積の低減に対する障害となる。

特許文献３に示される構成においては、ダミービット線（リファレンスビット線）に接続される負荷容量をビット線に接続される負荷容量の１／２とすることを図っているものの、特許文献２と同様、階層ビット線構成を前提としており、非階層ビット線構成に対しては、この特許文献３に示される構成は適用するのが困難であり、また特許文献２と同様の問題がある。

特許文献４に示される構成においては、サブビット線の放電を高速化することを意図しており、階層ビット線構成が前提であり、特許文献２および３と同様、非階層ビット線構成に対しては適用することができない。

また、特許文献２から４の構成においては、ソース線は共通に接地ノードに結合されており、ソース線の電位の配線抵抗による分布については何ら考慮していない。

特許文献５に示される構成においては、単に非選択メモリアレイに対しても受けられたセンスアンプを動作させてデータ読出タイミングを設定することを意図しており、分割メモリアレイ構成を前提としており、非分割メモリセルアレイに対してはこの特許文献５に示される構成は適用することができない。

それゆえ、この発明の目的は、高密度かつ高速アクセスが可能な不揮発性半導体記憶装置を提供することである。

この発明の他の目的は、高速で安定にデータを読出すことのできる高密度セル配置を有するＮＯＲ型マスクＲＯＭを提供することである。

この発明に係る不揮発性半導体記憶装置は、行列状に配列され、各々が互いに直列に接続されるセル選択トランジスタとデータ記憶部とを有する複数のメモリセルと、メモリセル各列に対応して配置され、各々に対応の列のメモリセルが接続される複数のビット線を含む。これら複数のビット線は、隣接列に対応する２本のビット線が対応する差動センスアンプに差動入力されるようにビット線対を成して併走して配設される。

この発明に係る不揮発性半導体記憶装置は、さらに、異なるビット線対に属する隣接ビット線に接続されるメモリセル列に共有されるようにメモリセル列に対応して配置される複数のソース線を含む。

この発明に係る不揮発性半導体記憶装置は、さらに、メモリセル各行に対応して配置され、各々に対応の行のメモリセルのセル選択トランジスタの制御電極が接続される複数のワード線を含む。

この発明に係る不揮発性半導体記憶装置は、さらに、ワード線と平行に配置されるダミーワード線と、このダミーワード線に対応してかつ各ビット線に対応して配置される複数のダミーセルを含む。複数のメモリセルの各メモリセルは、セル選択トランジスタとデータ記憶部は、対応のビット線と対応のソース線との間に直列に接続される。各ダミーセルは、対応のビット線と該対応のビット線と対を成すビット線に接続されるメモリセル列に対応するソース線との間に直列に接続される少なくとも第１および第２のスイッチングトランジスタを含む。各ダミーセルの第１のスイッチングトランジスタの制御電極はダミーワード線に接続され、第２のスイッチングトランジスタの制御電極は、対応のビット線に接続されるメモリセル列に対応して配置されるソース線に接続される。
読出し動作時、選択されたワード線とダミーワード線とが活性化され、読出し選択されたメモリセルに対応する選択ビット線と選択ソース線との間に該データ記憶部の記憶データに応じて選択的に電流が流れ、該読出し選択されたメモリセルに対応するビット線と対を成すビット線と選択ソース線との間に、第１のスイッチングトランジスタと第２のスイッチングトランジスタが導通して電流が流れる。差動センスアンプが該選択ビット線の属するビット線対の電位差を検知増幅する。

この発明に係る不揮発性半導体記憶装置においては、ダミーセルはメモリセル列と整列して配置されて、メモリセル列およびダミーセルはビット線に結合される。このダミーセルの選択時、隣接列のソース線と対応のビット線とが結合される。したがって隣接列のソース線が選択状態のとき、このダミーセルに結合されるビット線が第１および第２のスイッチングトランジスタを介して電流が流れ、対応のビット線に電位変化が生じる。一方、選択列のソース線に結合されるメモリセルにおいては、セル選択トランジスタおよびデータ記憶部により、選択的に電流が流れる。したがって、このダミーセルが結合するビット線と選択メモリセルが結合するビット線において電位変化速度が異なり、これらのビット線を対としてその電位差を検出することにより、高速でデータの読出を行なうことができる。

また、この場合、メモリセルは、１つの選択トランジスタと１つのデータ記憶部とで構成され、１セル／ビット構成であり、メモリセルレイアウト面積を増大させることなく高速読出が可能となる。

また、ビット線を対として用いて電位差を検出しており、ダミーセルが接続されるリファレンスビット線を用いてリファレンス電位／電流を生成する必要がなく、アレイ面積の増大を抑制することができ、高密度かつ高速の不揮発性半導体記憶装置を実現することができる。

［実施の形態１］
図１は、この発明の実施の形態１に従う不揮発性半導体記憶装置の全体の構成を概略的に示す図である。図１において、不揮発性半導体記憶装置は、不揮発性メモリセルＭＣが行列状に配列されるメモリセルアレイ１を含む。この不揮発性メモリセルＭＣは、その記憶データがマスク配線により設定される。

メモリセルアレイ１においては、メモリセルＭＣの各行に対応してワード線ＷＬが配設され、また、メモリセルの各列に対応してビット線ＢＬが配設される。このビット線は対を成して配設され、図１においては、ビット線ＢＬａおよびＢＬｂにより形成されるビット線対ＢＬＰを代表的に示す。

メモリセルアレイ１においては、さらに、少なくとも１行に整列して配置されるダミーセルＤＭＣと、行方向に整列して配置されるダミーセルＤＭＣに結合されるダミーワード線ＤＷＬとが、さらに、設けられる。ダミーセルＤＭＣは、メモリセルＭＣの各列に対して設けられ、ビット線対ＢＬＰを構成するビット線それぞれには、メモリセルＭＣとダミーセルＤＭＣとが接続される。メモリセルアレイにおいては、メモリセルがＮＯＲ型に配置され、この発明の実施の形態１の不揮発性半導体記憶装置は、ＮＯＲ型マスクＲＯＭである。

メモリセルアレイ１においては、さらに、ビット線対ＢＬＰに対応してソース線ＳＬ（ＳＬａ，ＳＬｂ）が配置される。メモリセルＭＣおよびダミーセルＤＭＣは、各々、対応のビット線とソース線との間に接続され、メモリセルＭＣは対応のワード線の電位に従って対応のビット線とソース線との間に電流を流す。ダミーセルＤＭＣは、対応のワード線および隣接ソース線の電位に従って選択的に導通状態とされ、導通状態のメモリセルのほぼ２倍の抵抗値または１／２倍の電流駆動速度を有し、データ読出時のリファレンス電流を生成する。

図１において、メモリセルＭＣが、ワード線ＷＬ上の電位に応答して、ビット線ＢＬａおよびソース線ＳＬａを記憶データに応じて選択的に結合する。ダミーセルＤＭＣは、ダミーワード線ＷＤＬの選択時かつソース線ＳＬｂが非選択状態のとき、ソース線ＳＬａおよびビット線ＢＬｂを結合する。ビット線ＢＬａおよびＢＬｂ上の電位差を検出することによりデータの読出を行う。

この発明に従う不揮発性半導体記憶装置は、さらに、スタンバイ状態時、ビット線ＢＬａおよびＢＬｂをそれぞれ所定電圧（たとえば電源電圧レベル）にプリチャージするビット線プリチャージ回路３と、選択列に対応するソース線を選択状態へ駆動するソース線駆動回路４と、データ読出時、この選択列のビット線対の電位を差動的に増幅するセンスアンプ回路５と、列アドレス信号ＹＡＤに従ってメモリセルアレイ１のアドレス指定された列を選択する列選択回路６と、列選択回路６により選択された列のデータを外部へ出力する出力回路７と、行アドレス信号ＸＡＤに従ってメモリセルアレイ１のアドレス指定された行のワード線ＷＬおよび対応して配置されるダミーワード線ＷＤＬを並行して選択状態へ駆動する行選択回路２を含む。

ダミーワード線ＤＷＬおよびワード線ＷＬを並行して選択状態へ駆動し、ダミーセルＤＭＣおよびメモリセルＭＣを並行して選択し、ビット線ＢＬａおよびＢＬｂに電位差を生じさせる。

図２は、図１に示すメモリセルアレイ１におけるメモリセルＭＣおよびダミーセルＤＭＣの構成および接続態様を簡略化して示す図である。図２において、メモリセルＭＣａおよびＭＣｂは、各々、データをマスク配線等により記憶するデータ記憶部１２と、ワード線ＷＬ上の信号電位に応答してこのデータ記憶部１２を選択的に対応のビット線ＢＬａまたはＢＬｂに結合するセル選択トランジスタ１０を含む。このセル選択トランジスタ１０は、一例として、ＮチャネルＭＯＳトランジスタで構成され、その基板領域およびソース領域が相互接続され、セル選択トランジスタ１０のソース領域が固定的に設定される。

データ記憶部１２は、マスク配線により、電気的導通状態（配線形成状態）および電気的遮断状態（配線非形成）のいずれかの状態に設定され、電気的導通状態のときに、セル選択トランジスタ１０のソースノードを対応のソース線ＳＬａまたはＳＬｂに接続する。

ダミーセルＤＭＣは、互いに直列に接続される第１のスイッチングトランジスタ１５および第２のスイッチングトランジスタ１７を含む。第１のスイッチングトランジスタ１５は、ダミーワード線ＤＷＬ上の信号電位に応答して選択的に導通状態となり、第２のスイッチングトランジスタ１７は、対応の列のソース線ＳＬｂ上の電位に応答して選択的に導通し、導通時、隣接列のソース線ＳＬａの電位を伝達する。これらの第１および第２のスイッチングトランジスタ１５および１７は、ビット線ＢＬｂとソース線ＳＬａの間に直列に接続され、両者の導通時、ビット線ＢＬｂとソース線ＳＬａの間に電流が流れる経路が形成される。第１および第２のスイッチングトランジスタ１５および１７は、セル選択トランジスタ１０と同様のトランジスタ特性を有する（同一サイズで同一製造工程で作成される）。

スタンバイ状態時においては、ビット線ＢＬａおよびＢＬｂと、ソース線ＳＬａおよびＳＬｂは、Ｈレベルにプリチャージされる。データ読出時、ワード線ＷＬおよびダミーワード線ＤＷＬが並行して選択状態（Ｈレベル）へ駆動される。メモリセルＭＣにおいて選択トランジスタ１０がオン状態となり、ダミーセルＤＭＣにおいて第１のスイッチングトランジスタ１５がオン状態となる。

また、選択メモリセルＭＣａが接続されるソース線ＳＬａが選択状態のＬレベルへ駆動される。一方、ソース線ＳＬｂは非選択列に対応して設けられており、Ｈレベルに維持される。したがって、ダミーセルＤＭＣにおいて第２のスイッチングトランジスタ１７がオン状態となり、ビット線ＢＬｂのプリチャージ電圧がダミーセルＤＭＣの第１および第２のスイッチングトランジスタ１５および１７を介して放電され、ビット線ＢＬｂの電位が低下する。

一方、メモリセルＭＣａにおいては、データ記憶部１２の導通／遮断状態に応じて、ビット線ＢＬａが選択的に放電される。すなわち、メモリセルＭＣａにおいてデータ記憶部１２が電気的に導通状態に設定されている場合には、このセル選択トランジスタ１０を介してビット線ＢＬａがソース線ＳＬａに放電され、その電位レベルが低下する。この放電動作時において、ビット線ＢＬａは１つのセル選択トランジスタ１０により放電され、一方、ダミーセルＤＭＣにおいては、２つの直列接続されるＭＯＳトランジスタ（第１および第２のスイッチングトランジスタ１５，１７）により放電される。したがって、このメモリセルＭＣａを介してのビット線ＢＬａおよびソース線ＳＬａの間の抵抗（チャネル抵抗）は、ビット線ＢＬｂとソース線ＳＬａの間の抵抗（チャネル抵抗）よりも小さく、ビット線ＢＬａは、データ記憶部１２が電気的に導通状態のとき、ビット線ＢＬｂよりも高速で放電され、ビット線ＢＬａおよびＢＬｂに電位差が生じる。

一方、このメモリセルＭＣａのデータ記憶部１２が電気的に遮断状態の場合には、セル選択トランジスタ１０がオン状態となっても、ビット線ＢＬａとソース線ＳＬａは電気的に分離されており、ビット線ＢＬａはプリチャージ電圧レベルを維持する。したがって、このダミーセルＤＭＣが接続するビット線ＢＬｂの電位は、メモリセルＭＣの記憶データに応じたビット線ＢＬａの中間電位となり、このビット線ＢＬａおよびＢＬｂの電位をセンスアンプ回路５（図１参照）に含まれる差動増幅器により増幅することにより、データの読出を行なうことができる。

このメモリセルＭＣａのデータ読出時、メモリセルＭＣｂにおいても、セル選択トランジスタ１０がオン状態となる。メモリセルＭＣｂにおいてデータ記憶部１２が電気的に導通状態に設定されている場合、メモリセルＭＣｂのセル選択トランジスタ１０がソース線ＳＬｂに結合される。しかしながら、このセル選択トランジスタ１０は基板およびソース領域が結合されており、そのソースがソース線ＳＬｂに結合される。非選択列のソース線ＳＬｂはＨレベルであり、選択ワード線ＷＬの電位と同様の電位レベルであり、このメモリセルＭＣｂのセル選択トランジスタ１０は、ＮチャネルＭＯＳトランジスタで構成されており、ゲートおよびソース電位が同じとなり、非導通状態を維持する（図２においてはメモリセルＭＣｂのバックゲートソース間の接続は示していない）。したがって、正確に、ビット線ＢＬｂに、ダミーセルＤＭＣにより電位変化を生じさせることができる。

メモリセルＭＣｂのデータの読出時には、ビット線ＢＬａに図示しないダミーセルが結合され、ビット線ＢＬａを中間速度で放電する。

なお、メモリセルＭＣ（ＭＣａおよびＭＣｂ）においてセル選択トランジスタ１０のソース領域を固定的に設定する構成としては、ドレインおよびソース領域を非対称に形成するまたは不純物濃度を変えるなどの構成が用いられてもよい。

また、上述の説明においては、ダミーセルにおいて、第２のスイッチングトランジスタが対応の列のソース線に結合されている。しかしながら、この第２のスイッチングトランジスタ１７は、例えばそのゲートが電源線に結合されて常時導通状態とされても良い。例えバ、選択列のソース線ＳＬａがＬレベルに駆動されるときに、対応の列のレファレンスビット線ＢＬｂにレファレンス電流を生じさせ、隣接列のソース線ＳＬａが非選択状態のときには、この非選択ソース線ＳＬａはＨレベルであり、第２のスイッチングトランジスタ１７がソースおよびゲートが同電位となり、非導通状態を維持する。従って、この状態では、ダミーワード線が選択状態へ駆動されても、ビット線ＢＬａには電流は流れず、別の選択列において正確なデータの読出が行われる。

この第２のスイッチングトランジスタ１７のゲート電位を電源線に結合することにより、配線レイアウトがソース線による制約を受けず、配線レイアウトの自由度が大きくなり、配線レイアウトが容易となる。

また、ダミーセルＤＭＣにおいては、第１および第２のスイッチングトランジスタ１５および１７の直列体が用いられている。しかしながら、このダミーセルＤＭＣにおいて、直列に接続されるスイッチングトランジスタの数は、２に限定されず、センス時の参照電位に応じて３個以上のスイッチングトランジスタの直列体が用いられてもよい。また、特に、トランジスタの微細化に伴って、不純物注入の局所的なバラツキが問題となり、スイッチングトランジスタの電流駆動力または抵抗値がばらつくときには、複数のスイッチングトランジスタを直列に接続し、また直列体の並列接続体を利用するなどの接続構成を利用することにより、最適な参照電位を安定に生成することができる。従って、ダミーセルＤＭＣにおいて、モットの簡単な小占有面積の構成の第１および第２のスイッチングトランジスタ１５および１７の直列体の構成に限定されず、他の接続構成を利用することも可能である。

図３は、図１に示すメモリセルアレイの周辺回路、すなわちビット線プリチャージ回路３、ソース線駆動回路４、センスアンプ回路５および列選択回路６の構成の一例を概略的に示す図である。

図３において、ビット線プリチャージ回路３は、ビット線ＢＬ００、ＢＬ０１、ＢＬ１０およびＢＬ１１それぞれに対応して設けられ、プリチャージ指示信号ＰＣに従って選択的に導通するプリチャージトランジスタＢＱ００、ＢＱ０１、ＢＱ１０、およびＢＱ１１を含む。これらのプリチャージトランジスタＢＱ００、ＢＱ０１、ＢＱ１０、およびＢＱ１１は、各々、ＰチャネルＭＯＳトランジスタ（絶縁ゲート型電界効果トランジスタ）で構成され、導通時、対応のビット線に電源電圧ＶＤＤを伝達し、対応のビット線を電源電圧ＶＤＤレベルにプリチャージする。

センスアンプ回路５は、ビット線の対それぞれに対して設けられるラッチ型センスアンプＳＡＰを含む。すなわち、図３においては、ビット線ＢＬ００およびＢＬ０１に対してラッチ型センスアンプＳＡＰ０が設けられ、ビット線ＢＬ１０およびＢＬ１１に対しラッチ型センスアンプＳＡＰ１が設けられる。これらのラッチ型センスアンプＳＡＰ０およびＳＡＰ１は、対応の列に対する列選択信号ＣＳＬとセンスアンプ活性化信号ＳＥの活性化時に活性化され、対応のビット線対のビット線の電位を差動的に増幅しかつラッチする。このラッチ型センスアンプＳＡＰ０およびＳＡＰ１としては、たとえば、交差結合されるＰチャネルＭＯＳトランジスタおよび交差結合されるＮチャネルＭＯＳトランジスタの構成を利用することができる。差動型センスアンプを利用することにより、高速仕様のＲＯＭと同様に高速読出が実現される。なお、センスアンプは、ＳＲＡＭと同様に、各列に配置するのではなく、データ線に配置され、選択列のメモリセルのデータを列選択ゲートを介して検知する構成が利用されてもよい。

ソース線駆動回路４は、列選択信号ＣＳＬに従ってソース線ＳＬ０を選択状態へ駆動するソース線ドライバＳＤＶ０を含む。このソース線ドライバＳＤＶ０は、一例として、インバータバッファで構成され、列選択信号ＣＳＬが選択状態のＨレベルのときに、対応のソース線ＳＬ０を選択状態のＬレベルに駆動する。また列選択信号ＣＳＬが非選択状態のＬレベルのときには、ソース線ＳＬ０は、Ｈレベル（電源電圧ＶＤＤレベル）に維持される。

ソース線ＳＬは、異なるビット線対を構成するビット線に共通に設けられ、列方向に連続的に延在するように配置される。図３においては、ビット線ＢＬ０１およびＢＬ１０に接続されるメモリセルの隣接列に共通に、ソース線ＳＬ０が設けられる。

列選択回路６は、ラッチ型センスアンプＳＡＰ０およびＳＡＰ１それぞれに対応して設けられ、列選択信号ＣＳＬに従って選択的に導通する列選択ゲートＣＳＧ０およびＣＳＧ１を含む。列選択ゲートＣＳＧ０は、導通時、ラッチ型センスアンプＳＡＰ０を内部読出データバスＲＢ０の相補バス線ＲＤ００およびＲＤ０１に結合する。列選択ゲートＣＳＧ１は、導通時、ラッチ型センスアンプＳＡＰ１を、内部読出データバスＲＢ１の相補バス線ＲＤ１０およびＲＤ１１に結合する。

この図３に示す構成においては、１つの列選択信号ＣＳＬにより２つのビット線対が並行して選択され、２ビットのメモリセルのデータが読出される。ビット線ＢＬ００およびＢＬ０１の一方がリファレンスビット線として用いられ、またビット線ＢＬ１０およびＢＬ１１の一方がリファレンスビット線として用いられる。このリファレンスビット線には、前述のダミーセルＤＭＣが結合される（ダミーセルＤＭＣは後に詳細に説明するように各ビット線に対して設けられる）。

図４は、図１に示すメモリセルアレイ１のより詳細な構成を示す図である。図４において、メモリセルアレイ１は、行列状に配列されるメモリセルＭＣと、このメモリセルＭＣの各列に対応して配置されかつ各々が行方向に整列して配置されるダミーセルＤＭＣ（ＤＣＲ，ＤＣＬ）を含む。

メモリセルＭＣは、セル選択トランジスタ１０およびデータ記憶部１２とを有し、ダミーセルＤＭＣは、一例として、直列に接続される第１および第２のスイッチングトランジスタ１５および１７を含む。

メモリセル列に対応して、ビット線ＢＬ００、ＢＬ０１、ＢＬ１０、ＢＬ１１、ＢＬ２０、ＢＬ２１、ＢＬ３０およびＢＬ３１が列方向に延在して配設される。ビット線ＢＬ００およびＢＬ０１がビット線対ＢＬＰ０を構成し、ビット線ＢＬ１０およびＢＬ１１がビット線対ＢＬＰ１を構成する。ビット線ＢＬ２０およびＢＬ２１がビット線対ＢＬＰ２を構成し、ビット線ＢＬ３０およびＢＬ３１がビット線対ＢＬＰ３を構成する。

これらのビット線それぞれには、１列に整列されるメモリセルおよびダミーセルが接続される。この列方向に、隣接列のメモリセルおよびダミーセルに共有されるようにソース線ＳＬ０およびＳＬ１、およびＳＬ２が配設される。ソース線ＳＬ０は、ビット線ＢＬ０１およびＢＬ１０に接続されるメモリセルＭＣにより共有され、ソース線ＳＬ１は、ビット線ＢＬ１１およびＢＬ２０に接続されるメモリセルにより共有される。ソース線ＳＬ２が、ビット線ＢＬ２１およびＢＬ３０に接続されるメモリセルにより共有される。

メモリセルアレイ１は、交差領域ＣＲＲにより、メモリブロックＭＡＲおよびＭＡＬに分割される。交差領域ＣＲＲにおいて、ビット線対ＢＬＰ０−ＢＬＰ３それぞれにおいて、ビット線の位置を交換する交差部２０が設けられる。この交差領域ＣＲＲにおける各ビット線対に対する交差部２０により、列方向に延在して平行に配設されるビット線およびソース線との間の結合容量を低減し、またビット線対において同相ノイズを生成して容量結合ノイズを相殺する。

たとえば、ソース線ＳＬ０は、ビット線ＢＬ０１およびＢＬ００とそれぞれメモリブロックＭＡＲおよびＭＡＬの領域において隣接し、従って、ビット線ＢＬ００およびＢＬ０１とソース線ＳＬ０の間の結合容量は等しくされる。たとえばソース線ＳＬ０が選択状態へ駆動されて電位変動が生じても、同相の容量結合ノイズがビット線ＢＬ００およびＢＬ０１に伝達される。ビット線ＢＬ００およびＢＬ０１の電位は、先の図３において示したようにラッチ型センスアンプＳＡＰにより差動的に増幅されるため、この同相ノイズは相殺され、容量結合ノイズの影響を受けることなく、安定なデータの読出を図る。また、ビット線とソース線との間の結合容量は、ビット線に交差部が設けられていない場合のほぼ１／２倍に低減され、容量結合ノイズを低減することができる。

ビット線ＢＬ００には、通常、メモリセルアレイのパターンレイアウトの規則性を維持するための形状ダミートランジスタ２２が接続されており、この形状ダミートランジスタ２２が接続されるビット線も、リファレンスビット線として利用する。

メモリセルＭＣは、ビット線コンタクトを共有するように２つのメモリセルがビット線コンタクトの間に配設される態様で列方向に繰返し配設される。メモリセルＭＣは、先の図２において示したように、選択トランジスタ１０およびデータ記憶部１２を有し、メモリセル行それぞれに対応して、ＷＬが設けられる。図４においては、メモリブロックＭＡＲにおいて、ワード線ＷＬＲ０、ＷＬＲ１、ＷＬＲ２、およびＷＬＲ３が配設され、メモリブロックＭＡＬにおいては、ワード線ＷＬＬ０、ＷＬＬ１、ＷＬＬ２、およびＷＬＬ３が配設される。

列方向における隣接ビット線コンタクトの間に連続して接続されるメモリセルを分離するために、分離ゲート２３が、列方向に配置される。この分離ゲート２３は、メモリセルのセル選択トランジスタ１０と同様、ＮチャネルＭＯＳトランジスタで構成される。列方向において隣接するビット線コンタクトの間に２つのメモリセルが配置され、このメモリセル配置が列方向に繰返されるため、列方向において２つのセル選択トランジスタ１０置きに分離ゲート２３が配置される。

分離ゲート２３の各行には、接地電位レベルにその電圧レベルが固定されるセル分離ゲート線が配設され、図４においては、メモリブロックＭＡＲにおいてセル分離ゲート線ＩＧＲ０およびＩＧＲ１が、それぞれ、ワード線ＷＬＲ０およびＷＬＲ１の間およびワード線ＷＬＲ２およびＷＬＲ３の間に配設される。また、メモリブロックＭＡＬにおいても、ワード線ＷＬＬ１およびＷＬＬ０の間にセル分離ゲート線ＩＧＬ０が配設され、ワード線ＷＬＬ２およびＷＬＬ３の間に、セル分離ゲート線ＩＧＬ１が配設される。これらのセル分離ゲート線ＩＧＲ、ＩＧＬは、その電圧レベルは接地電圧ＶＳＳレベルに固定されており、分離ゲート２３は常時オフ状態に維持される。このセル分離ゲートを利用することにより、列方向において等しいピッチでワード線およびセル分離ゲート線を配置することができ、１ビットのデータを１つのメモリセルで記憶する１セル／ビット構成を利用して高密度にメモリセルを配置することができる。

交差領域ＣＲＲの両側に、各列においてダミーセルが配置され、メモリブロックＭＡＲにおいては、ダミーセルＤＣＲｉ０，ＤＣＲｉ１（ｉ＝０から３）が行方向に整列して配置され、メモリブロックＭＡＬには、ダミーセルＤＣＬｉ１，ＤＣＬｉ０（ｉ＝０から３）が行方向に整列して配置される。このダミーセルＤＣＲｉ０およびＤＣＬｉ０は、ビット線ＢＬｉ０に接続され、ダミーセルＤＣＲｉ１およびＤＣＬｉ１は、ビット線ＢＬｉ１に接続される。

このダミーセルは、第１のスイッチングトランジスタ１５および第２のスイッチングトランジスタ１７を含み、この行方向に整列するダミーセルの第１のスイッチングトランジスタ１５のコントロールゲートには共通に、ダミーワード線が接続される。メモリブロックＭＡＲにおいてはダミーワード線ＤＷＬＲが設けられ、メモリブロックＭＡＬにおいてはダミーセルＤＣＬｉ１，ＤＣＬｉ０に共通にダミーワード線ＤＷＬＬが設けられる。

ダミーセルの第２のスイッチングトランジスタ１７のソースノードは、隣接列のソース線にソース配線２８を介して結合される。このダミーセルの第２のスイッチングトランジスタ１７のソースノードとソース線との接続は、ダミーセルが接続するビット線と対をなすビット線の接続されるメモリセルが接続されるソース線である。１つのソース線は、行方向において隣接する２つの列のダミーセルの第２のスイッチングトランジスタのソースノードに結合される。すなわち、ソース線ＳＬを共有するメモリセル列が接続するビット線（例えばＢＬ１１、ＢＬ２０）に対してリファレンスビット線として機能するビット線（ＢＬ１０、ＢＬ２１）に接続するメモリセル列に対するソース線（ＳＬ０、ＳＬ２）に、ダミーセルの第２のスイッチングトランジスタ１７のソースノードが接続される。ダミーセルにおいて第２のスイッチングトランジスタ１７を対応の列のソース線の電位でその導通を制御し、導通時、隣接ソース線の電位を対応のビット線に伝達することにより、ビット線対の非選択列のビット線をリファレンスビット線として利用することができる。特に、この第２のスイッチングトランジスタ１７のソースノードの接続するソース線を対応の列のビット線と対をなすビット線に対して設けられるソース線に接続することにより、選択列のソース線を駆動するだけで、リファレンスビット線を選択列のビット線に対して形成することができる。

形状ダミートランジスタ２２を利用するダミーセルＤＣＲ００およびＤＣＲ０１に対しては、ソース線として、電源電圧ＶＤＤを伝達する電源線２４ｕが設けられ、同様、下側の形状ダミートランジスタを利用するダミーセルＤＣＲ３０およびＤＣＲ３１に対してもソース線として電源電圧ＶＤＤを伝達する電源線２４ｌが設けられる。これにより、メモリアレイ内にいて配置されるメモリセルを効率的に利用して、ビット線対を配置することができ、メモリセルアレイの面積増大を抑制して、差動データ読出を実現する。

図５は、この発明の実施の形態１に従う不揮発性半導体記憶装置のデータ読出時の信号線の電位および電流の流れを模式的に示す図である。図５においては、ソース線ＳＬ１が選択され、ビット線対ＢＬＰ１およびＢＬＰ２にデータが読出される場合の信号線微意および電流の流れを位置例として示す。また、メモリセルアレイＭＡＲにおいてメモリセルがアドレス指定され、ダミーワード線ＤＷＬＲおよびワード線ＷＬＲ０が選択される。

この条件においては、ダミーワード線ＤＷＬＲおよびワード線ＷＬＲ０がＨレベル（たとえば電源電圧ＶＤＤレベル）に駆動され、ワード線ＷＬＲ０に接続されるメモリセルＭＣ０−ＭＣ５において、セル選択トランジスタ（１０）がオン状態となる。また、選択列のソース線ＳＬ１がＬレベルに駆動され、ソース線ＳＬ０およびＳＬ２は、Ｈレベルに維持される。ビット線対ＢＬＰ０−ＢＰＬ３の各ビット線は、Ｈレベルにプリチャージされている。したがって、ワード線ＷＬＲ０が選択状態へ駆動されたとき、メモリセルＭＣ０において選択トランジスタ（１０）がオン状態となって、データ記憶部（１２）が電気的に導通状態であっても、ビット線ＢＬ０１およびソース線ＳＬ０はともにＨレベルであり、メモリセルＭＣ０のセル選択トランジスタ１０は非導通状態であり、ビット線ＢＬ０１には電流は流れない。

同様、ダミーセルＤＣＲ０１において、ダミーワード線ＤＷＬＲにより第１のスイッチングトランジスタ（１５）がオン状態となり、また、非選択ソース線ＳＬ０の電位に従って第２のスイッチングトランジスタ（１７）がオン状態となっても、このダミーセルＤＣＲ０１の第２のスイッチングトランジスタ（１７）のソースは電源線２４ｕに接続されており、ダミーセルＤＣＲ０１においても電流は流れない。したがって、ビット線ＢＬ０１にはほぼ電位変化は生じない。

ダミーセルＤＣＲ００においても、同様に、その第２のスイッチングトランジスタ１７はソース線ＳＬ０に接続されており、第１および第２のスイッチングトランジスタ１５，１７がオン状態となっても、ビット線ＢＬ００には電流は流れないため、ビット線ＢＬ００は、プリチャージ状態を維持する。非選択列に対応するビット線対ＢＬＰ３のビット線ＢＬ３０およびＢＬ３１についても同様、電位変化は生じず、プリチャージ状態を維持する。

選択列のビット線対ＢＬＰ１およびＢＬＰ２に対して、ソース線ＳＬ１がＬレベルに駆動されており、ダミーセルＤＣＲ１１およびＤＣＲ２０の第２のスイッチングトランジスタはオフ状態であり、ダミーセルＤＣＲ１１およびＤＣＲ２０を介しての電流経路は遮断される。一方、メモリセルＭＣ２においてセル選択トランジスタがオン状態となると、ビット線ＢＬ１１の電位は、このメモリセルＭＣ２のデータ記憶部（１２）の状態に応じてその電位レベルが決定される。メモリセルＭＣ３においても、同様、ビット線ＢＬ２０の電位レベルが、メモリセルＭＣ３のデータ記憶部（１２）の状態に応じてその電位レベルが設定される。

非選択の隣接列のダミーセルＤＣＬ１０においては、ソース線ＳＬ０がＨレベルであり、第１および第２のスイッチングトランジスタ（１５、１７）がオン状態となり、ビット線ＢＬ１０がダミーセルＤＣＬ１０を介してソース線ＳＬ１（Ｌレベル）へ電流を流し、ビット線ＢＬ１０の電位レベルが低下する。同様、ダミーセルＤＣＲ２１においても、ソース線ＳＬ２がＨレベルであり、ビット線ＢＬ２１からソース線ＳＬ１への電流が流れ、、ビット線ＢＬ２１の電位レベルが低下する。これらのビット線ＢＬ１０およびＢＬ２１をリファレンスビット線として、ビット線ＢＬ１１およびＢＬ２０の電位レベルを判定することにより、このビット線ＢＬ１１およびＢＬ２１に接続されるメモリセルのデータの読出を行なうことができる。したがって、１つのソース線を選択することにより、２ビットのデータを読むことができる。

すなわち、図６に示すように、データ読出時、プリチャージ指示信号ＰＣを非活性化しビット線プリチャージを終了させる。これと並行して行および列選択を図示しないアドレス信号に従って行なって、ワード線ＷＬ（ＷＬＬまたはＷＬＲ）およびダミーワード線ＤＷＬ（ＤＷＬＬまたはＤＷＬＲ）を選択状態に駆動し、また選択列のソース線を接地電圧レベルに駆動する。

選択ビット線（ＢＬ１１，ＢＬ２０）に接続されるメモリセル（ＭＣ２，ＭＣ３）において、データ記憶部が電気的に導通状態の場合、この選択トランジスタを介してビット線からソース線への放電が行なわれる。リファレンスビット線（ＢＬ１０，ＢＬ２１）においては、ダミーセルを介してリファレンスビット線の放電が行なわれる。この場合、選択メモリセルにおいては、１つのセル選択トランジスタを介して放電が行なわれ、一方、ダミーセルにおいては第１および第２のスイッチングトランジスタの直列体を介して放電が行なわれる。したがって、リファレンスビット線の電位低下速度は、このデータ記憶部が電気的導通状態のメモリセルを介しての放電速度よりも遅く、リファレンスビット線と選択ビット線との間で電位差が生じる。

一方、選択メモリセルのデータ記憶部が電気的に遮断状態の場合には、その選択メモリセルを介して放電は行なわれず、選択ビット線はプリチャージ状態を維持し、一方、対応のリファレンスビット線は、ダミーセルを介して放電される。選択ビット線およびリファレンスビット線の電位差が十分に拡大した状態でセンスアンプ活性化信号ＳＥを活性化し、そのビット線対の電位を差動増幅してラッチすることにより、ビット線対のビット線に相補データがラッチされる。

データ読出サイクルが完了すると、センスアンプ活性化信号ＳＥが非活性化され、またプリチャージ信号ＰＣがＬレベルの活性状態となり、各ビット線が元の電源電圧ＶＤＤレベルにプリチャージされ、またソース線ＳＬが、元のＨレベルに駆動される。同様、ワード線ＷＬＬおよび選択ダミーワード線ＤＷＬＲが非選択状態へ駆動される。これにより、、１つのデータ読出サイクルが完了する。

なお、ダミーセルＤＣＬ１０の放電により、ビット線ＢＬ１０の電位レベルが低下したとき、非選択列のメモリセルＭＣ１においてデータ記憶部が電気的に導通状態とされている場合、セル選択トランジスタが導通し、Ｈレベルのソース線ＳＬ０からからビット線ＢＬ１０へ電流が流れることが考えられる。しかしながら、前述のように、メモリセルＭＣ１においては、たとえばその基板領域とソース不純物領域とが相互接続されており、そのソース領域は固定されており、非選択列のメモリセルＭＣ１においてソースノード電位がＨレベルとなり、そのゲート電位と同じ電位レベルであり、メモリセルＭＣ１においてセル選択トランジスタ（１０）は非導通状態を維持する。したがって、リファレンスビット線ＢＬ１０は、確実に、ダミーセルＤＣＬ１０に従ってメモリセルによる放電速度の中間の速度での電位レベルが低下する。

上述の説明においては、データ記憶部１２が、１つの配線で構成され、その電気的な導通／遮断状態に設定されるとして説明している。しかしながら、このデータ記憶部が、たとえばＰＮダイオードで構成され、このＰＮダイオードのソース線への接続が選択的に形成される場合、電流が流れる方向はこのＰＮダイオードにより常時決定され、非選択ソース線がＨレベルに維持される場合には、ＰＮダイオードを介して電流は流れないため、この選択トランジスタのソース／ドレイン領域の極性については考慮する必要はない。

以上のように、１つのメモリセルで１ビットデータを記憶し、１セル／ビット構成を用いることにより、高密度仕様のＲＯＭと同様のアレイ構成を利用することができ、メモリセルの高密度配置を実現することができる。また、ビット線対の電位を差動増幅してデータの読出を行なっており、データの高速読出を行なうことができ、２セル／ビット型ＲＯＭと同様、高速読出を実現することができ、高密度かつ高速アクセス可能なＲＯＭを実現することができる。

また、リファレンスビット線としては、形状ダミーセルが接続されるダミービット線を利用するとともに、さらに、通常のメモリセルが接続されるビット線を利用しており、リファレンス電位を生成するための専用のリファレンスビット線を新たに別途設ける必要がなく、メモリアレイのレイアウト面積増大を抑制することができる。

なお、上述の構成においては、メモリセルアレイ部において交差領域ＣＲＲは１つ設けられている。しかしながら、ＤＲＡＭ（ダイナミック・ランダム・アクセス・メモリ）のツイストビット線構造において用いられているように、複数の交差領域がメモリセルアレイにおいて設けられてもよい。各交差領域で区切られる領域内においてダミーワード線およびワード線を並行して選択する。

また、上述の説明においてはメモリブロックＭＲにおけるデータの読出を説明している。しかしながら、メモリブロックＭＡＬにおいても、ダミーワード線ＤＷＬＬと、ワード線ＷＬ０−ＷＬＬ３のいずれかを選択状態へ駆動することにより、同様のデータの読出を行なうことができる。

なお、上述の説明においては、１つの列選択信号により２列のビット線対を選択して２ビットデータを読出している。しかしながら、１本のソース線を置いた隣接ソース線（例えば、ＳＬ０およびＳＬ２）を並行して選択することにより、４ビットデータを読出すこともできる。

また、交差部は、ビット線対において設けられているものの、セル内部の配置に応じてソース線ＳＬにおいて交差部が設けられていてもよい。電位変化は選択ソース線において生じており、この選択ソース線の電位変化による容量結合ノイズが、ビット線対の各ビット線において低減されれば良い。例えば、隣接ソース線を対として交差部を設けても良い。また、ビット線対およびソース線両者において交差部を設けても良い。

また、分離ゲート線ＩＧＲおよびＩＧＬを利用してセル選択トランジスタの間の分離ゲートトランジスタ２３を常時非導通状態としてセル分離を実現している。しかしながら、分離ゲートトランジスタ２３に代えて、ＳＴＩ（Shallow Trench Isolation)分離などの絶縁膜分離構成を利用してセル選択トランジスタを分離しても良い。２つのセル選択トランジスタがビット線コンタクトを共有するように列方向に２つのセルを単位として繰り返り配置される。また、これに代えて、各メモリセルごとに分離領域を設けてセル分離が絶縁膜により実現されても良い。

この発明に係る不揮発性半導体記憶装置は、配線で記憶データが固定的にプログラムされるマスクＲＯＭに適用することにより、高速かつ高密度のマスクＲＯＭを実現することができ、システム・オン・チップおよびマイクロプロセッサ内蔵のＲＯＭなど、特に高速仕様のＲＯＭが使用される用途に適用することにより、小占有面積の高速ＲＯＭを実現することができ、システム規模および価格を低減することができる。

この発明の実施の形態１に係る不揮発性半導体記憶装置の全体の構成を概略的に示す図である。 この発明の実施の形態１に従う不揮発性半導体記憶装置のデータ読出時の基本的構成を示す図である。 この発明の実施の形態１に従う不揮発性半導体記憶装置の周辺回路の構成の一例を示す図である。 図１に示すメモリセルアレイの構成をより具体的に示す図である。 データ読出時におけるアレイ内の各信号線の電位および電流の流れる経路を概略的に示す図である。 図５に示す印加電圧条件下におけるデータ読出時の信号波形を示す図である。

符号の説明

１ メモリセルアレイ、２ 行選択回路、３ ビット線プリチャージ回路、４ ソース線駆動回路、５ センスアンプ回路、６ 列選択回路、ＭＣ，ＭＣａ，ＭＣｂ，ＭＣ０−ＭＣ５ メモリセル、ＤＭＣ，ＤＣＲ０１，ＤＣＲ１０，ＤＣＲ２０，ＤＣＲ２１，ＤＣＲ３０，ＤＣＲ３１，ＤＣＬ０１，ＤＣＬ００，ＤＣＬ１０，ＤＣＬ１１，ＤＣＬ２０，ＤＣＬ２１，ＤＣＬ３０，ＤＣＬ３１ ダミーセル、ＤＷＬ，ＤＷＬＬ，ＤＷＬＲ ダミーワード線、ＣＲＲ 交差領域、２０ 交差部、１２ データ記憶部、１０ セル選択トランジスタ、１５ 第１のスイッチングトランジスタ、１７ 第２のスイッチングトランジスタ。

Claims (7)

1. 行列状に配列され、各々が互いに直列に接続されるセル選択トランジスタとデータ記憶部とを有する複数のメモリセル、および
   メモリセル各列に対応して配置され、各々に対応の列のメモリセルが接続される複数のビット線を備え、前記複数のビット線は、隣接列に対応する２本のビット線が対応する差動センスアンプに差動入力されるようにビット線対を成して併走して配設され、さらに
   異なるビット線対に属する隣接ビット線に接続されるメモリセル列に共有されるようにメモリセル列に対応して配置される複数のソース線、
   メモリセル各行に対応して配置され、各々に対応の行のメモリセルのセル選択トランジスタの制御電極が接続される複数のワード線、
   前記ワード線と平行に配設されるダミーワード線、
   前記ダミーワード線に対応してかつ各ビット線に対応して配置される複数のダミーセルを備え、
   前記複数のメモリセルの各前記メモリセルのセル選択トランジスタとデータ記憶部は、対応のビット線と対応のソース線との間に直列に接続され、
   前記複数のダミーセルの各ダミーセルは、対応のビット線と前記対応のビット線と対を成すビット線に接続されるメモリセル列に対応するソース線との間に少なくとも互いに直列に接続される第１および第２のスイッチングトランジスタを含み、前記第１のスイッチングトランジスタの制御電極は前記ダミーワード線に接続され、前記第２のスイッチングトランジスタの制御電極は前記対応のビット線に接続されるメモリセル列に対応して配置されるソース線に接続され、
   読出し動作時、選択されたワード線と前記ダミーワード線とが活性化され、読出し選択されたメモリセルに対応する選択ビット線と選択ソース線との間に該データ記憶部の記憶データに応じて選択的に電流が流れ、前記読出し選択されたメモリセルに対応するビット線と対を成すビット線と前記選択ソース線との間に、前記第１のスイッチングトランジスタと第２のスイッチングトランジスタが導通して電流が流れ、前記差動センスアンプが前記選択ビット線の属するビット線対の電位差を検知増幅する、不揮発性半導体記憶装置。
2. 各ビット線対および隣接ソース線の対の少なくとも一方は、少なくとも１つの交差部を有し、
   前記ダミーワード線は、前記交差部の両側にそれぞれ配置され、
   前記交差部に関して同一側に配置されるワード線およびダミーワード線が並行して選択される、請求項１記載の不揮発性半導体記憶装置。
3. 選択列のソース線を選択状態へ駆動するソース線駆動回路と、
   各前記ビット線を前記ソース線の選択状態の電位と異なる電位レベルにプリチャージするビット線プリチャージ回路とをさらに備える、請求項１記載の不揮発性半導体記憶装置。
4. 各々が前記セル選択トランジスタに対応する第３のスイッチングトランジスタを含み、列方向に整列して前記メモリセルと行方向において整列して配置される複数の形状ダミーセルと、
   前記形状ダミーセルが接続される形状ダミービット線とをさらに備え、前記形状ダミービット線は隣接するビット線と対をなして配置され、
   前記形状ダミービット線に対応して配置されるダミーセルの第２のスイッチングトランジスタには、ソース線として常時、前記第２のスイッチングトランジスタを導通状態とする電圧を伝達する電圧線が配置される、請求項１記載の不揮発性半導体記憶装置。
5. 前記複数のメモリセルは、列方向において隣接するメモリセルがビット線コンタクトを共有するように配置され、列方向において隣接ビット線コンタクトの間に配置されるメモリセルの間には、常時非導通状態とされる分離素子が配置される、請求項１記載の不揮発性半導体記憶装置。
6. 前記分離素子は、ゲートに固定電位が供給されるトランジスタを備え、行方向に整列する分離素子トランジスタの制御電極は、共通に前記ワード線と並列に配置される分離ゲート線に結合される、請求項５記載の不揮発性半導体記憶装置。
7. 前記交差部は、前記ビット線対において設けられる、請求項２記載の不揮発性半導体記憶装置。

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