JP4799965B2 - 窒化物半導体を用いたヘテロ構造電界効果トランジスタ - Google Patents
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窒化物半導体を用いたヘテロ構造電界効果トランジスタにおいて、障壁層上にソース電極、ゲート電極およびドレイン電極が形成され、前記ソース電極と前記ゲート電極との間の領域と、前記ゲート電極と前記ソース電極との間の領域とにおける前記障壁層の上にSi3N4膜、Al2O3膜がこの順番に堆積され、前記Si3N4膜の膜厚は0.28nm以上、4nm以下であり、前記Al2O3膜の膜厚は4nm以上、200nm以下であり、前記Si3N4膜と前記Al2O3膜との合計膜厚は8nm以上、200nm以下であることを特徴とする、窒化物半導体を用いたヘテロ構造電界効果トランジスタを構成する。
窒化物半導体を用いたヘテロ構造電界効果トランジスタにおいて、障壁層上にソース電極、ゲート電極およびドレイン電極が形成され、前記ソース電極と前記ゲート電極との間の領域と、前記ゲート電極と前記ソース電極との間の領域とにおける前記障壁層の上にSi3N4膜、AlN膜がこの順番に堆積され、前記Si3N4膜の膜厚は0.28nm以上、4nm以下であり、前記AlN膜の膜厚は4nm以上、200nm以下であり、前記Si3N4膜と前記AlN膜との合計膜厚は8nm以上、200nm以下であることを特徴とする、窒化物半導体を用いたヘテロ構造電界効果トランジスタを構成する。
窒化物半導体を用いたヘテロ構造電界効果トランジスタにおいて、障壁層上にソース電極、ゲート電極およびドレイン電極が形成され、前記ソース電極と前記ゲート電極との間の領域と、前記ゲート電極と前記ソース電極との間の領域とにおける前記障壁層の上にSi3N4膜、SiO2膜がこの順番に堆積され、前記Si3N4膜の膜厚は2nm以上、4nm以下であり、前記SiO2膜の膜厚は4nm以上、200nm以下であり、前記Si3N4膜と前記AlO2膜との合計膜厚は8nm以上、200nm以下であることを特徴とする、窒化物半導体を用いたヘテロ構造電界効果トランジスタを構成する。
(i)薄いSi3N4膜が堆積されていることによって、良好な半導体(AlGaN)/絶縁体(Si3N4)界面の形成が可能となる結果、電流コラプスが低減・抑制され、かつ、前記の薄いSi3N4膜の上に、
(ii)Si3N4膜よりも大きなバンドギャップを有する絶縁膜である、Al2O3膜、AlN膜、あるいはSiO2膜が堆積されていることによって、2次元電子濃度が増大する結果、チャネル抵抗が低減される。このように、図1に模式的に示される本発明に係るGaN系HFETにおける表面パッシベーション膜によって、その堆積によって堆積領域下のチャネル抵抗をより低減することが可能な、表面パッシベーション膜が提供される。以上により、本発明による作用がすべて示された。
図1において、HFETの表面上の、ソース・ゲート間領域7内およびゲート・ドレイン間領域8内の
に、Si3N4膜、Al2O3膜がこの順番に堆積されていることを特徴とする表面パッシベーション膜構造を形成した。ここで、Si3N4膜の膜厚は0.28nm(0.5原子層)以上、4nm以下、Al2O3膜の膜厚は4nm以上、200nm以下、Si3N4膜とAl2O3膜の合計膜厚は8nm以上、200nm以下とした。かかる表面パッシベーション膜は、プラズマ・スパッタ法その他の方法によって堆積が可能である。
図4において、Si3N4膜とAl2O3膜の合計膜厚は、チャネル抵抗が低減の飽和値に80%以上に近づく膜厚(チャネル抵抗飽和最低膜厚)である、8nm以上が必要であるが、大気や水分に対する素子の保護という観点からみても、200nmを超える膜厚は不要である。また、Si3N4/Al2O3膜(Si3N4とAl2O3との積層膜)が、その直下の半導体層との間に、良好な半導体/絶縁体(Si3N4)界面の形成を可能とするためには、Si3N4膜の膜厚が、0.28nm(0.5原子層)以上であることが必要である。一方、Si3N4/Al2O3膜におけるSi3N4膜が、チャネル抵抗飽和最低膜厚である8nmの1/2、すなわち4nmを超えると、Al2O3膜堆積の効果(チャネル抵抗の低減効果)が弱められてしまうため、Si3N4膜の膜厚は、4nm以下であることが必要である。また逆に、Si3N4/Al2O3膜において、Al2O3膜堆積の効果(チャネル抵抗の低減効果)を有効に得るためには、Al2O3膜が、チャネル抵抗飽和最低膜厚である8nmの1/2、すなわち4nm以上であることが必要である。このように、Si3N4/Al2O3表面パッシベーション膜に対する要請として、Si3N4膜の膜厚は、0.28nm(0.5原子層)以上4nm以下、Al2O3膜の膜厚は、4nm以上200nm以下、Si3N4膜とAl2O3膜の合計膜厚は、8nm以上200nm以下であることが、必要とされる。
図1において、HFETの表面上の、ソース・ゲート間領域7内およびゲート・ドレイン間領域8内に、Si3N4膜、AlN膜がこの順番に堆積されていることを特徴とする表面パッシベーション膜構造を形成した。ここで、Si3N4膜の膜厚は、0.28nm(0.5原子層)以上4nm以下、AlN膜の膜厚は、4nm以上200nm以下、Si3N4膜とAlN膜の合計膜厚は、8nm以上200nm以下とした。かかる表面パッシベーション膜は、プラズマ・スパッタ法その他の方法によって堆積が可能である。なお、本実施の形態例における絶縁膜厚に対する要請の根拠は、実施の形態例1と全く同様である。
図1において、HFETの表面上の、ソース・ゲート間領域内およびゲート・ドレイン間領域内に、Si3N4膜、SiO2膜がこの順番に堆積されていることを特徴とする表面パッシベーション膜構造を形成した。ここで、Si3N4膜の膜厚は、2nm以上4nm以下、SiO2膜の膜厚は、4nm以上200nm以下、Si3N4膜とSiO2膜の合計膜厚は、8nm以上200nm以下とした。かかる表面パッシベーション膜は、プラズマ・スパッタ法その他の方法によって堆積が可能である。
Claims (3)
- 窒化物半導体を用いたヘテロ構造電界効果トランジスタにおいて、
障壁層上にソース電極、ゲート電極およびドレイン電極が形成され、
前記ソース電極と前記ゲート電極との間の領域と、前記ゲート電極と前記ソース電極との間の領域とにおける前記障壁層の上にSi3N4膜、Al2O3膜がこの順番に堆積され、
前記Si3N4膜の膜厚は0.28nm以上、4nm以下であり、
前記Al2O3膜の膜厚は4nm以上、200nm以下であり、
前記Si3N4膜と前記Al2O3膜との合計膜厚は8nm以上、200nm以下であることを特徴とする、窒化物半導体を用いたヘテロ構造電界効果トランジスタ。 - 窒化物半導体を用いたヘテロ構造電界効果トランジスタにおいて、
障壁層上にソース電極、ゲート電極およびドレイン電極が形成され、
前記ソース電極と前記ゲート電極との間の領域と、前記ゲート電極と前記ソース電極との間の領域とにおける前記障壁層の上にSi3N4膜、AlN膜がこの順番に堆積され、
前記Si3N4膜の膜厚は0.28nm以上、4nm以下であり、
前記AlN膜の膜厚は4nm以上、200nm以下であり、
前記Si3N4膜と前記AlN膜との合計膜厚は8nm以上、200nm以下であることを特徴とする、窒化物半導体を用いたヘテロ構造電界効果トランジスタ。 - 窒化物半導体を用いたヘテロ構造電界効果トランジスタにおいて、
障壁層上にソース電極、ゲート電極およびドレイン電極が形成され、
前記ソース電極と前記ゲート電極との間の領域と、前記ゲート電極と前記ソース電極との間の領域とにおける前記障壁層の上にSi3N4膜、SiO2膜がこの順番に堆積され、
前記Si3N4膜の膜厚は2nm以上、4nm以下であり、
前記SiO2膜の膜厚は4nm以上、200nm以下であり、
前記Si3N4膜と前記AlO2膜との合計膜厚は8nm以上、200nm以下であることを特徴とする、窒化物半導体を用いたヘテロ構造電界効果トランジスタ。
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