JP4794387B2

JP4794387B2 - ノイズ低減回路

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Publication number: JP4794387B2
Application number: JP2006207903A
Authority: JP
Inventors: 隆彦村田; 琢己山口; 信三香山; 繁孝春日; 隆善山田
Original assignee: Panasonic Corp; Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Corp; Panasonic Holdings Corp
Priority date: 2006-07-31
Filing date: 2006-07-31
Publication date: 2011-10-19
Anticipated expiration: 2026-07-31
Also published as: US20080024206A1; JP2008035340A; US7589585B2

Description

本発明は、信号に含まれるノイズを低減するノイズ低減回路に関する。

従来のノイズ低減回路としては、以下のような構成のものが知られている（非特許文献１参照）。

図５（ａ）〜（ｃ）は、従来の雑音抑圧の基本原理を説明するための図である。図５（ａ）に示す複数の画像データ（例えばＴＶ信号）を、図５（ｂ）に示すフレームメモリーに記憶してｎ枚のフレームについて平均を求めると、信号成分についてはフレーム間でその変化がなければそのままの値が平均値として出力される。それに対して、雑音成分については各フレーム間に互いに相関がないと考えられるから、図５（ｃ）に示すように、雑音の平均振幅は１／ｎ^０．５に減衰する。
吹抜敬彦、「画像のディジタル信号処理」、日刊工業新聞社、p.115 （7.3.3 画像の雑音抑圧）

しかしながら、従来の雑音抑圧においてはノイズ低減回路の外部に高価なフレームメモリーを複数設ける必要がある。

前記に鑑み、本発明は、外部に高価なフレームメモリーを設けることなく雑音抑制を行うことができるノイズ低減回路を提供することを目的とする。

前記の目的を達成するために、本発明に係る第１のノイズ低減回路は、異なる２つの信号の電圧差を入力信号とするノイズ低減回路であって、前記異なる２つの信号を増幅する増幅回路と、前記増幅回路で増幅された異なる２つの信号の電圧差を検出する電圧差検出回路と、前記電圧差検出回路で検出された電圧差に応じた電荷を所定の回数分蓄積し、当該所定の回数分蓄積された電荷を合成して出力する電荷蓄積回路部とを備えている。

第１のノイズ低減回路によると、信号成分についてはそのままの値が平均値として出力される一方、ノイズ成分は１／Ｎ^０．５（Ｎ：異なる２つの信号の電圧差に応じた電荷の蓄積回数）に減衰する。すなわち、外部メモリーを設けることなく、ノイズ成分を低減することができる。

本発明に係る第２のノイズ低減回路は、異なる２つの信号の電圧差を入力信号とするノイズ低減回路であって、前記異なる２つの信号を増幅する増幅回路と、前記増幅回路で増幅された異なる２つの信号の電圧差を検出する電圧差検出回路と、前記電圧差検出回路で検出された電圧差を所定の回数加算する電圧加算回路とを備えている。

第２のノイズ低減回路によると、信号成分は加算されてＮ倍（Ｎ：異なる２つの信号の電圧差の加算回数）になるのに対して、ノイズ成分はＮ^０．５倍にしかならない。すなわち、外部メモリーを設けることなく、ノイズ成分を実質的に低減することができる。

本発明のノイズ低減回路によると、外部メモリーを設けることなく、また、内部に設けられる電荷蓄積手段の数を大幅に削減しながら、信号に含まれるノイズ成分を大きく低減することができる。

（第１の実施形態）
以下、本発明の第１の実施形態に係るノイズ低減回路について図面を参照しながら説明する。図１は、本実施形態のノイズ低減回路の基本回路構成を示している。図１に示すように、異なる２つの信号が交互に出力されている信号線１１０に、前記異なる２つの信号を増幅する増幅回路１１１の入力側が接続されている。増幅回路１１１の出力端子Ａは、容量１１２を介して信号線１２６に接続されている。信号線１２６のＢ点には、例えばＭＯＳ（metal oxide semiconductor ）トランジスタよりなるスイッチ１１４のソース又はドレインの一方が接続されている。スイッチ１１４のソース又はドレインの他方には基準電圧源（Ｖｒｅｆ）１２１が接続されている。１２２はスイッチ１１４のゲート端子である。また、信号線１２６のＢ点には、例えばＭＯＳトランジスタよりなるスイッチ１１５のソース又はドレインの一方が接続されている。スイッチ１１５のソース又はドレインの他方は容量１１８を介して接地されている。１２３はスイッチ１１５のゲート端子である。さらに、信号線１２６におけるＢ点から見て増幅回路１１１の反対側には、例えばＭＯＳトランジスタよりなる複数のスイッチ１１６、・・・、１１７のソース又はドレインの一方が並列に接続されている。複数のスイッチ１１６、・・・、１１７のソース又はドレインの他方はそれぞれ容量１１９、・・・、１２０を介して接地されている。１２４、・・・、１２５はスイッチ１１６、・・・、１１７のゲート端子である。

本実施形態においては、後述するように、容量１１２と容量１１８、１１９、・・・、１２０とによって、増幅回路１１１で増幅された異なる２つの信号の電圧差を検出する電圧差検出回路が構成される。また、容量１１８、１１９、・・・、１２０によって、前記電圧差検出回路で検出された電圧差に応じた電荷を所定の回数分蓄積し、当該所定の回数分蓄積された電荷を合成して出力する電荷蓄積回路部が構成される。

以下、本実施形態のノイズ低減回路の動作について説明する。図２は、本実施形態のノイズ低減回路を動作させるタイミングを示している。図２において、１３０は信号線１１０に出力される信号の波形であり、１３１は増幅回路１１１で増幅された信号の波形（図１のＡ点での波形）であり、１３２はスイッチ１１４のゲート端子１２２に印加する信号の波形であり、１３３は図１のＢ点での信号の波形であり、１３４、１３５、１３６、・・・、１３７はそれぞれスイッチ１１５、１１６、・・・、１１７のゲート端子１２３、１２４、・・・、１２５に印加する信号の波形である。

図２に示すように、まず、期間ＡのＴ２において信号線１１０に出力された信号（第１の信号）の基準電圧Ｖ１が増幅回路１１１によって電圧Ｖ１０に増幅される。このとき、スイッチ１１４のゲート端子１２２がＨＩＧＨであるため、スイッチ１１４は導通状態である。従って、Ａ点の電圧はＶ１０となり、Ｂ点の電圧はＶｒｅｆとなる結果、容量１１２には（Ｖｒｅｆ−Ｖ１０）の電圧が充電される。

次に、期間ＡのＴ４において信号線１１０に出力された信号（第２の信号）の検出電圧Ｖ２が増幅回路１１１によって電圧Ｖ２０に増幅され、Ａ点の電圧はＶ１０からＶ２０へ変化する。このとき、スイッチ１１５のゲート端子１２３がＨＩＧＨであるため、スイッチ１１５は導通状態であり、容量１１２と容量１１８とは電気的に接続されている。従って、容量１１２の容量値をＣ１とし、容量１１８の容量値をＣ２とすると、Ｂ点の電圧は（Ｖｒｅｆ−（Ｖ１０−Ｖ２０））×（Ｃ１／（Ｃ１＋Ｃ２））となる結果、期間ＡのＴ５において容量１１８に当該電圧に応じた電荷が保存される。

以降、同様な動作が期間Ｂ、Ｃ、・・・、Ｎで実行される。これにより、Ｎ個の容量１１８、１１９、・・・、１２０のそれぞれに、基準電圧Ｖ１と検出電圧Ｖ２との電圧差（ノイズ成分を含む）と対応する電荷が蓄積される。

次に、期間ＴＮにおいてスイッチ１１５、１１６、・・・、１１７のゲート端子１２３、１２４、・・・、１２５がすべてＨＩＧＨとなり、Ｎ個の容量１１８、１１９、・・・、１２０の全てが並列接続される。従って、Ｎ個の容量１１８、１１９、・・・、１２０のそれぞれに蓄積されている電荷量が平均化されると共に当該平均化された電荷量と対応する信号が信号線１２６に出力される。このとき、信号線１２６に出力される信号の信号成分は、Ｎ個の容量１１８、１１９、・・・、１２０について平均化された値であって、元の信号成分から変化していない。それに対して、信号線１２６に出力される信号のノイズ成分については、Ｎ個の容量１１８、１１９、・・・、１２０について二乗平均される（例えばＮ個の容量１１８、１１９、・・・、１２０のそれぞれのノイズ成分をＮａ、Ｎｂ、Ｎｃ・・・Ｎｎとすると、信号線１２６に出力される信号のノイズ成分は（１／Ｎ×（（Ｎａ）^２＋（Ｎｂ）^２＋・・・＋（Ｎｎ）^２））^０．５となる）ために元の信号のノイズ成分の１／Ｎ^０．５倍（Ｎ：異なる２つの信号の電圧差に応じた電荷の蓄積回数）に減衰する。すなわち、Ｓ／Ｎ比は実質的にＮ^０．５倍向上する。例えばＮ＝１００であればＳ／Ｎ比は１０倍向上する。

以上のように、第１の実施形態によると、外部メモリーを設けることなく、ノイズ成分を低減することができる。

（第２の実施形態）
以下、本発明の第２の実施形態に係るノイズ低減回路について図面を参照しながら説明する。図３は、本実施形態のノイズ低減回路の基本回路構成を示している。第１の実施形態と同様に、図３に示すように、異なる２つの信号が交互に出力されている信号線１１０に、前記異なる２つの信号を増幅する増幅回路１１１の入力側が接続されている。増幅回路１１１の出力端子Ａは、容量１１２を介して信号線１２６に接続されている。信号線１２６のＢ点には、例えばＭＯＳトランジスタよりなるスイッチ１１４のソース又はドレインの一方が接続されている。スイッチ１１４のソース又はドレインの他方には基準電圧源（Ｖｒｅｆ）１２１が接続されている。１２２はスイッチ１１４のゲート端子である。また、信号線１２６のＢ点には、例えばＭＯＳトランジスタよりなるスイッチ１１５のソース又はドレインの一方が接続されている。スイッチ１１５のソース又はドレインの他方は容量１１８を介して接地されている。１２３はスイッチ１１５のゲート端子である。

本実施形態の回路構成が第１の実施形態と異なっている点は、図３に示すように、異なる２つの信号の電圧差に応じた電荷を蓄積するための容量が容量１１８の１個であること、及び容量１１８の電位（スイッチ１１５に接続されている側の電位）を、例えばゲイン１の演算増幅器１４０及びＭＯＳトランジスタよりなるスイッチ１４１を介して信号線１２６に戻していることである。具体的には、容量１１８の電位が演算増幅器１４０の正相入力端子に入力される。また、演算増幅器１４０の出力端子は、演算増幅器１４０の逆相入力端子、及びスイッチ１４１のソース又はドレインの一方と電気的に接続されている。さらに、スイッチ１４１のソース又はドレインの他方が信号線１２６に接続されている。尚、１４２はスイッチ１４１のゲート端子である。

本実施形態においては、後述するように、容量１１２と容量１１８とによって、増幅回路１１１で増幅された異なる２つの信号の電圧差を検出する電圧差検出回路が構成される。また、容量１１８と演算増幅器１４０とスイッチ１４１とによって、前記電圧差検出回路で検出された電圧差を所定の回数加算する電圧加算回路が構成される。

以下、本実施形態のノイズ低減回路の動作について説明する。図４は、本実施形態のノイズ低減回路を動作させるタイミングを示している。図４において、１３０は信号線１１０に出力される信号の波形であり、１３１は増幅回路１１１で増幅された信号の波形（図３のＡ点での波形）であり、１３２はスイッチ１１４のゲート端子１２２に印加する信号の波形（本実施形態では期間ＡのみＨＩＧＨになる）であり、１４５はスイッチ１４１のゲート端子１４２に印加する信号の波形（本実施形態では期間Ｂから期間ＮまでのそれぞれでＨＩＧＨになる）、１３３は図３のＢ点での信号の波形であり、１３４はスイッチ１１５のゲート端子１２３に印加する信号の波形（本実施形態では期間Ａから期間Ｎまでの毎期間ＨＩＧＨになる）である。

図４に示すように、期間Ａにおいては第１の実施形態と同様の動作をする。すなわち、まず、期間ＡのＴ２において信号線１１０に出力された信号（第１の信号）の基準電圧Ｖ１が増幅回路１１１によって電圧Ｖ１０に増幅される。このとき、スイッチ１１４のゲート端子１２２がＨＩＧＨであるため、スイッチ１１４は導通状態である。従って、Ａ点の電圧はＶ１０となり、Ｂ点の電圧はＶｒｅｆとなる結果、容量１１２には（Ｖｒｅｆ−Ｖ１０）の電圧が充電される。次に、期間ＡのＴ４において信号線１１０に出力された信号（第２の信号）の検出電圧Ｖ２が増幅回路１１１によって電圧Ｖ２０に増幅され、Ａ点の電圧はＶ１０からＶ２０へ変化する。このとき、スイッチ１１５のゲート端子１２３がＨＩＧＨであるため、スイッチ１１５は導通状態であり、容量１１２と容量１１８とは電気的に接続されている。従って、容量１１２の容量値をＣ１とし、容量１１８の容量値をＣ２とすると、Ｂ点の電圧は（Ｖｒｅｆ−（Ｖ１０−Ｖ２０））×（Ｃ１／（Ｃ１＋Ｃ２））となる結果、期間ＡのＴ５において容量１１８に当該電圧に応じた電荷が保存される。

次に、期間ＢのＴ２においてスイッチ１４１のゲート端子１４２（信号１４５）がＨＩＧＨになり、容量１１８の電圧（Ｖｒｅｆ−（Ｖ１０−Ｖ２０））×（Ｃ１／（Ｃ１＋Ｃ２））が演算増幅器１４０及び導通状態のスイッチ１４１を介して信号線１２６に伝わり、当該電圧が新たな基準電圧Ｖｒｅｆ’となる。

以降、期間Ｂから期間Ｎまで同様な動作を繰り返すことによって、基準電圧Ｖ１と検出電圧Ｖ２との電圧差（ノイズ成分を含む）を加算していくことができる。ここで、当該電圧差の加算回数をＮ回とすると、信号線１２６に出力される信号の信号成分は、元の信号成分のＮ倍となる一方、ノイズ成分については元の信号のノイズ成分のＮ^０．５倍になる。すなわち、Ｓ／Ｎ比は実質的にＮ／Ｎ^０．５＝Ｎ^０．５倍向上する。例えばＮ＝１００であればＳ／Ｎ比は１０倍向上する。

以上のように、第２の実施形態によると、外部メモリーを設けることなく、ノイズ成分を実質的に低減することができる。

本発明は、信号に含まれるノイズを低減するノイズ低減回路に関し、本発明を画像処理等に適用した場合には、外部メモリーを設けることなく且つ内部電荷蓄積手段の数を大幅に削減しつつノイズ成分を大幅に低減できるという効果が得られ、非常に有用である。

図１は本発明の第１の実施形態に係るノイズ低減回路の基本回路構成図である。図２は本発明の第１の実施形態に係るノイズ低減回路の動作を示すタイミング図である。図３は本発明の第２の実施形態に係るノイズ低減回路の基本回路構成図である。図４は本発明の第２の実施形態に係るノイズ低減回路の動作を示すタイミング図である。図５（ａ）〜（ｃ）は従来の雑音抑圧の基本原理を説明するための図である。

符号の説明

１１０信号線
１１１増幅回路
１１２、１１８、１１９、１２０容量
１１４、１１５、１１６、１１７スイッチ
１２１基準電圧源
１２２、１２３、１２４、１２５スイッチ１１４〜１１７のゲート端子
１２６信号線
１３０信号線１１０に出力される信号の波形
１３１増幅回路で増幅された信号の波形
１３２スイッチ１１４のゲート端子１２２に印加する信号
１３３Ｂ点での信号の波形
１３４、１３５、１３６、１３７スイッチ１１５、１１６、・・・、１１７のゲート端子１２３、１２４、・・・、１２５に印加する信号
１４０演算増幅器
１４１スイッチ
１４２スイッチ１４１のゲート端子
１４５スイッチ１４１のゲート端子１４２に印加する信号

Claims

第１の信号及び第２の信号が交互に複数回入力されるノイズ低減回路であって、
前記第１の信号及び前記第２の信号を増幅する増幅回路と、
前記増幅回路で増幅された前記第１の信号と前記増幅回路で増幅された前記第２の信号との電圧差を検出する電圧差検出回路と、
前記電圧差検出回路で検出された電圧差を所定の回数加算する電圧加算回路と、
前記電圧加算回路及び前記電圧差検出回路と接続された信号線とを備え、
前記電圧差検出回路は、前記電圧差に応じた電荷を保存し且つ前記信号線に第１のスイッチを介して接続された第１の容量を有し、
前記電圧加算回路は、前記第１の容量における前記第１のスイッチに接続されている側の電位を前記信号線に戻すことを特徴とするノイズ低減回路。
請求項１に記載のノイズ低減回路であって、
前記電圧加算回路は、前記第１の容量における前記第１のスイッチに接続されている側に接続された演算増幅器と、前記演算増幅器の出力端子と前記信号線とに接続された第２のスイッチとを有し、
前記演算増幅器の出力端子は、前記演算増幅器の逆相入力端子と電気的に接続されていることを特徴とするノイズ低減回路。
請求項２に記載のノイズ低減回路は、
前記信号線に第３のスイッチを介して接続された基準電圧源をさらに備え、
期間Ａにおいて、前記第１の信号が入力されているときに前記第３のスイッチを導通状態とし、
前記期間Ａに続く期間Ｂにおいて、前記第１の信号が入力されているときに前記第２のスイッチを導通状態とすることを特徴とするノイズ低減回路。
請求項１〜３のうちのいずれか１項に記載のノイズ低減回路であって、
前記電圧差検出回路は、前記増幅回路の出力端子と前記信号線とに接続された第２の容量を有することを特徴とするノイズ低減回路。