JP4794067B2 - 内部クロック発生回路 - Google Patents

Description

【０００１】
【発明の属する技術分野】
この発明は、内部クロック発生回路に関し、特に、位相同期回路に用いられる、その発振周波数がバイアス電圧により調整される電圧制御発振回路に関する。
【０００２】
【従来の技術】
データ通信などにおいては、正確に、転送されたデータを再生するために、データ伝送時に用いられたクロック信号（基準クロック信号）に同期したクロック信号を再生し、この再生クロック信号に従ってデータを復元する必要がある。このような基準クロック信号に正確に周波数追尾したクロック信号を復元するために、一般に、ＰＬＬ（位相ロックループ）またはＤＬＬ（遅延ロックループ）などの位相同期回路が用いられる。
【０００３】
図３１は、従来のＰＬＬ回路の構成を概略的に示す図である。図３１において、従来の位相同期回路（ＰＬＬ回路）は、制御電圧ＶＣに従って発振周波数が制御されて再生クロック信号ＲＣＬＫを生成する電圧制御発振回路（ＶＣＯ）９００と、電圧制御発振回路９００の出力する再生クロック信号ＲＣＬＫと基準クロック信号ＣＬＫとの位相を比較し、その位相差に応じた信号を生成する位相比較回路９０４と、位相比較回路９０４からの位相差指示信号に従って充放電動作を行なって制御電圧ＶＣを生成して電圧制御発振回路９００へ与えるチャージポンプ９０６を含む。このチャ−ジポンプ９０６は、ループフィルタを含んでおり、その出力信号の高周波成分を除去して、制御電圧ＶＣを生成する。
【０００４】
この図３１に示すＰＬＬ回路において、電圧制御発振回路９００、位相比較回路９０４およびチャージポンプ９０６により負帰還閉ループが構成されており、位相比較回路９０４において、この再生クロック信号ＲＣＬＫと基準クロック信号ＣＬＫの位相差が０となるように、制御電圧ＶＣが調整されて、応じて電圧制御発振回路９００の発振周波数が調整される。この閉ループの負帰還を利用することにより基準クロック信号ＣＬＫに対して正確に周波数追尾を行なって再生クロック信号ＲＣＬＫを生成することができる。
【０００５】
図３２は、図に示す電圧制御発振回路９００の構成の一例を示す図である。この図３２に示す電圧制御発振回路９００は、リングオシレータ型電圧制御発振回路である。
【０００６】
図３２において、電圧制御発振回路９００は、制御電圧ＶＣに従ってバイアス電圧ＶＣ１およびＶＣ２を生成するバイアス電圧生成回路９００ａと、バイアス電圧ＶＣ１およびＶＣ２に従って発振周波数が制御される発振回路９００ｂを含む。発振回路９００ｂは、縦続接続される複数段の遅延回路Ｄ１−Ｄｎを含む。最終段の遅延回路Ｄｎから出力信号ＯＵＴ（再生クロック信号ＲＣＬＫ）が生成される。この最終段の遅延回路Ｄｎの出力信号は、初段の遅延回路Ｄ１へフィードバックされる。これらの遅延回路Ｄ１−Ｄｎが、リング状に接続されてリングオシレータを構成する。
【０００７】
バイアス電圧生成回路９００ａは、電源ノードと内部ノードＡＮの間に接続されかつそのゲートが内部ノードＡＮに接続されるＰチャネルＭＯＳトランジスタＭ２と、ノードＡＮと接地ノードの間に接続されかつそのゲートに制御電圧ＶＣを受けるＮチャネルＭＯＳトランジスタ（絶縁ゲート型電界効果トランジスタ）Ｍ１と、電源ノードと内部ノードＢＮの間に接続されかつそのゲートが内部ノードＡＮに接続されるＰチャネルＭＯＳトランジスタＭ３と、内部ノードＢＮと接地ノードの間に接続されかつそのゲートが内部ノードＢＮに接続されるＮチャネルＭＯＳトランジスタＭ４を含む。ＭＯＳトランジスタＭ２およびＭ３は、カレントミラー回路を構成し、ＭＯＳトランジスタＭ２がマスタ段トランジスタを構成し、ＭＯＳトランジスタＭ３が、スレーブ段トランジスタを構成する。これらのＭＯＳトランジスタＭ２およびＭ３のゲートにバイアス電圧ＶＣ１が生成される。
【０００８】
ＭＯＳトランジスタＭ４は、そのゲートおよびドレインが相互接続されており、そのドレイン電流に応じてゲート電圧が設定される。すなわち、ＭＯＳトランジスタＭ４の放電電流とＭＯＳトランジスタＭ３の供給電流が釣合うように、ＭＯＳトランジスタＭ４のゲートおよびドレイン電圧が決定される。このＭＯＳトランジスタＭ４のゲートおよびドレインに、バイアス電圧ＶＣ２が生成される。
【０００９】
発振回路９００ｂにおいて、遅延回路Ｄ１−Ｄｎの各々は同一構成を有するため、図３２においては、代表的に、最終段の遅延回路Ｄｎの構成要素に対し参照番号を付す。遅延回路Ｄｎは、電源ノードと内部出力ノードの間に直列に接続されるＰチャネルＭＯＳトランジスタＭＣ１およびＭ５と、内部出力ノードと接地ノードの間に直列に接続されるＮチャネルＭＯＳトランジスタＭ６およびＭＣ２を含む。ＭＯＳトランジスタＭＣ１およびＭＣ２のゲートへは、それぞれ、バイアス電圧ＶＣ１およびＶＣ２が与えられる。ＭＯＳトランジスタＭ５およびＭ６のゲートへは、前段の遅延回路（Ｄ（ｎ−１））の出力信号が与えられる。
【００１０】
ＭＯＳトランジスタＭＣ１およびＭＣ２へバイアス電圧ＶＣ１およびＶＣ２をそれぞれ与えることにより、ＭＯＳトランジスタＭＣ１およびＭＣ２の駆動電流量が設定される。これらのＭＯＳトランジスタＭＣ１が、ＭＯＳトランジスタＭ２とカレントミラー回路を構成し、またＭＯＳトランジスタＭＣ２が、ＭＯＳトランジスタＭ４とカレントミラー回路を構成する。トランジスタサイズが同じ場合、これらのＭＯＳトランジスタＭ３、Ｍ４、ＭＣ１、およびＭＣ２に同じ大きさの電流が流れる。
【００１１】
制御電圧ＶＣの電圧レベルが上昇すると、ＭＯＳトランジスタＭ１のコンダクタンスが大きくなり、ＭＯＳトランジスタＭ２からＭＯＳトランジスタＭ１を介して接地ノードへ流れる電流量が増加する。このＭＯＳトランジスタＭ２が供給する電流のミラー電流がＭＯＳトランジスタＭ３により生成されて、ＭＯＳトランジスタＭ４へ供給される。内部ノードＡＮの電圧レベルは、ＭＯＳトランジスタＭ２が供給する電流量と、ＭＯＳトランジスタＭ１が放電する電流量とが釣合う電圧レベルとなる。同様、内部ノードＢＮも、その電圧レベルは、ＭＯＳトランジスタＭ３が供給する電流量と、ＭＯＳトランジスタＭ４が放電する電流量とが釣合う電圧レベルとなる。
【００１２】
したがって、制御電圧ＶＣが上昇した場合、ノードＡＮの電圧レベルが低下し、バイアス電圧ＶＣ１の電圧レベルが低下する。一方、ノードＢＮの電圧レベルが上昇し、バイアス電圧ＶＣ２が上昇する。応じて、発振回路９００ｂの遅延回路Ｄ１−Ｄｎにおいて、ＭＯＳトランジスタＭＣ１の駆動電流量が増加し、またＭＯＳトランジスタＭＣ２の駆動電流量が増加する。したがって、これらの遅延回路Ｄ１−Ｄｎの動作電流が増加し、遅延回路Ｄ１−Ｄｎの動作速度が速くなり、発振回路９００ｂの発振周波数が上昇する。
【００１３】
一方、制御電圧ＶＣが低下した場合、ＭＯＳトランジスタＭ１のコンダクタンスが低下し、その駆動電流量が低下する。応じて、ＭＯＳトランジスタＭ２の供給電流量が低下し、内部ノードＡＮの電圧レベルが上昇する。応じてバイアス電圧ＶＣ１の電圧レベルが上昇し、また、ＭＯＳトランジスタＭＣ２およびＭ４の駆動電流量が低減されるため、バイアス電圧ＶＣ２の電圧レベルが低下する。
【００１４】
したがって、発振回路９００ｂの遅延回路Ｄ１−Ｄｎの動作電流量が低下し、遅延時間が長くなり、応じて発振回路９００ｂの発振周波数が低くなる。
【００１５】
制御電圧ＶＣは、再生クロック信号ＲＣＬＫと基準クロック信号ＣＬＫの位相差に応じた電圧レベルであり、この位相差が０となるように、発振回路９００ｂの動作電流量を調整することにより、発振回路９００ｂの発振周波数が調整され、再生クロック信号ＲＣＬＫの周波数が基準クロック信号ＣＬＫに追尾し、また再生クロック信号ＲＣＬＫの位相が、基準クロック信号ＣＬＫにロックする。
【００１６】
バイアス電圧発生回路９００ａのＭＯＳトランジスタＭ３およびＭ４には、同じ大きさの電流が流れる（平衡状態時）。また、発振回路９００ｂにおいては、電流源トランジスタＭＣ１およびＭＣ２が、それぞれ、ＭＯＳトランジスタＭ２およびＭ４とカレントミラー回路を構成しており、したがって、これらの電流源トランジスタＭＣ１およびＭＣ２の駆動電流量は、常に等しくなり、遅延回路Ｄ１−Ｄｎにおいて、出力信号の立上がり時間および立下がり時間両者が制御電圧ＶＣに応じて制御される。
【００１７】
図３３は、電圧制御発振回路９００の制御電圧ＶＣと発振周波数ＦＢとの関係を示す図である。図３３に示すように、制御電圧ＶＣの電圧レベルが上昇すると、発振周波数ＦＢが増加する。いま、位相同期ループ（負帰還閉ループ）が動作する周波数の範囲を「周波数レンジ」と称し、位相同期ループが安定に動作する電圧範囲を「電圧レンジ」と称する。位相同期ループが常に安定に動作するためには、周波数レンジおよび電圧レンジをできるだけ広くするのが望ましい。周波数レンジおよび電圧レンジが広いほど、広い動作周波数範囲にわたって、基準クロック信号に正確に周波数追尾した再生クロック信号を安定に生成することができる。
【００１８】
【発明が解決しようとする課題】
図３３のグラフに示すように、周波数レンジを広くするためには、制御電圧ＶＣの電圧レンジを広くする必要がある。しかしながら、この制御電圧ＶＣの下限は、バイアス電圧生成回路９００ａにおけるＭＯＳトランジスタＭ１のしきい値電圧Ｖｔｈにより決定される。ＭＯＳトランジスタＭ１のしきい値電圧よりも、制御電圧ＶＣが低くなると、ＭＯＳトランジスタＭ１は非導通状態となり、このバイアス電圧生成回路９００ａは、バイアス電圧を生成することができない。一方において、低消費電力および高速動作性のため、電源電圧の電圧レベルが低くされており、この制御電圧ＶＣの電圧レンジは、ＭＯＳトランジスタＭ１のしきい値電圧から電源電圧レベルまでの範囲となり、低電源電圧下において十分な広さの電圧レンジを確保することができなくなる。
【００１９】
上述の内部クロック発生回路の構成においては、遅延段Ｄ１−Ｄｎそれぞれにおいて、ハイレベル電源側とロウレベル電源側とにそれぞれ電流源トランジスタＭＣ１およびＭＣ２が配置されており、これらの電流源トランジスタＭＣ１およびＭＣ２がそれぞれバイアス電圧ＶＣ１およびＶＣ２に従って駆動電流が制御されている。しかしながら、これらの遅延段において、ハイレベル電源側とロウレベル電源側の一方にのみ電流源トランジスタが配置されていても良い。
【００２０】
このような遅延段の構成の場合においては、バイアス電圧生成回路においては、カレントミラー回路は不要となり、入力トランジスタの駆動電流に応じて、マスタトランジスタＭ２に対応する電流／電圧変換素子が、バイアス電圧を生成するだけである。このような構成の内部クロック発生回路においても、制御電圧ＶＣに従って遅延段の動作電流が制御されるため、図３２に示す内部クロック発生回路と同様の問題が生じる。
【００２１】
それゆえ、この発明の目的は、低電源電圧下でも、十分に広い動作範囲（電圧レンジ）を確保することのできる内部クロック発生回路を提供することである。
【００２２】
この発明の他の目的は、低電源電圧下でも、安定に位相同期ループを動作させることのできる電圧制御発振回路を提供することである。
【００２９】
【課題を解決するための手段】
この発明の第１の観点に係る内部クロック発生回路は、制御電圧に従って、バイアス電圧を生成するバイアス電圧生成回路と、このバイアス電圧により動作電流が規定される複数の縦続接続される遅延回路を含むクロック生成回路とを備える。バイアス電圧発生回路は制御電圧をゲートに請ける入力トランジスタと、該バイアス電圧を生成する出力トランジスタとを含む。各遅延回路は、前段の遅延回路の出力を受けるインバータと、該インバータと第１の電源ノードとの間に結合され、ゲートにバイアス電圧を受ける第１導電型の電流源トランジスタとを含む。出力トランジスタのバックゲートは、第１導電型の電流源トランジスタのバックゲートに接続され、第１の導電型の電流源トランジスタは、バックゲートに所定の電圧レベルの基準電圧を受ける。
【００３１】
好ましくは、インバータは、前段の遅延回路の出力信号をゲートに受ける第１導電型の遅延トランジスタと第２導電型の遅延トランジスタとを含む。この第１導電型の遅延トランジスタは、第１導電型の電流源トランジスタのバックゲートにそのバックゲートが接続される。
【００３２】
この発明の第２の観点に係る内部クロック発生回路は、制御電圧に従ってバイアス電圧を生成するバイアス電圧発生回路と、該バイアス電圧により動作電流が規定される複数の縦続接続される遅延回路を含むクロック制せ回路とを備える。バイアス電圧生成回路は、制御電圧をゲートに受ける入力トランジスタバイアス電圧を生成する出力トランジスタとを含む。各遅延回路は、前段の遅延回路の出力を受けるインバータと、該インバータと第１の電源ノードとの間に接続されゲートにバイアス電圧を受ける第１導電型の電流源トランジスタを含む。出力トランジスタのバックゲートは第１導電型の電流源トランジスタのバックゲートに接続される。第１導電型の電流源トランジスタのバックゲートは、入力トランジスタの第１の導通ノードに接続され、かつ第１の導通ノードの電圧レベルに応じて前記バイアス電圧の電圧レベルが決定される。
【００３３】
好ましくは、バイアス電圧生成回路は、バイアス電圧を出力する絶縁ゲート型電界効果出力トランジスタと、入力トランジスタおよび出力トランジスタに結合され、入力トランジスタの第１の導通ノードの電圧に応じて入力トランジスタおよび出力トランジスタの駆動電流を決定するカレントミラー型電流源をさらに含む。
【００３５】
この発明の第３の観点に係る内部クロック発生回路は、制御電圧に従ってバイアス電圧を生成するバイアス電圧生成回路を備える。このバイアス電圧生成回路は、制御電圧をゲートに受ける入力トランジスタと、この入力トランジスタと電源ノードとの間に結合され、入力トランジスタのコンダクタンスに応じて駆動電流が決定される電流源回路を含む。電流源回路は、その駆動電流を電圧に変換してバイアス電圧を生成する電流／電圧変換素子を含む。この電流／電圧変換素子は、そのバックゲートに電源ノードの電圧と異なる電圧レベルの参照電圧を受ける変換トランジスタを備える。
【００３６】
この発明の第３の観点に係る内部クロック発生回路は、さらに、バイアス電圧により動作電流がそれぞれ規定される複数の縦続接続される遅延回路を含むクロック生成回路を備える。各遅延回路は、前段の遅延回路の出力を受けるインバータと、該インバータと電源ノードとの間に接続され、ゲートにバイアス電圧生成回路からのバイアス電圧を受ける第１導電型の電流源トランジスタを含む。このだい１導電型の電流源トランジスタは、変換トランジスタのバックゲートに接続されるバックゲートを有する絶縁ゲート型電界効果トランジスタを備える。
【００３７】
好ましくは、インバータは、前段の遅延回路の出力信号をゲートに受ける第１導電型の駆動トランジスタと第２導電型の駆動トランジスタとを含む。第１導電型の駆動トランジスタは、変換トランジスタのバックゲートに接続されるバックゲートを有する絶縁ゲート型電界効果トランジスタを備える。
【００３８】
好ましくは、参照電圧は、所定の電圧レベルの基準電圧である。
この発明の第４の観点に係る内部区クロック発生回路は、制御電圧に従ってバイアス電圧を生成するバイアス電圧生成回路と、バイアス電圧に従って駆動電流がそれぞれ規定される複数の縦続接続される遅延回路とを備える。このバイアス電圧生成回路は、制御電圧をゲートに受ける入力トランジスタと、該入力トランジスタと電源ノードとの間に結合され、入力トランジスタのコンダクタンスに応じて駆動電流が決定される電流源回路とを含む。各遅延回路は、前段の遅延回路の出力を受けるインバータと、該インバータと電源ノードとの間に接続され、ゲートにバイアス電圧を受ける第１導電型の電流源トランジスタとを含む。電流源回路は、入力トランジスタと電源ノードとの間に結合され、入力トランジスタのコンダクタンスにより駆動電流が変化しかつ該駆動電流に応じてバイアス電圧を生成する電流／電圧変換素子として機能する電流源マスタトランジスタと、この電流源マスタトランジスタに結合され、電流源マスタトランジスタが駆動する電流のミラー電流を生成する、絶縁ゲート型電界効果トランジスタで構成されるスレーブトランジスタとを備える。この構成において、バイアス電圧生成回路は、さらに、スレーブトランジスタに結合され、このスレーブトランジスタの駆動電流により駆動電流が決定され、該駆動電流に従って第２のバイアス電圧を生成して各遅延回路の第２の電流源トランジスタへ与える出力トランジスタをさらに備える。この出力トランジスタは、マスタおよびスレーブトランジスタのバックゲートに接続されかつ第２のバイアス電圧を出力するゲートを有する。第１導電型の電流源トランジスタは、マスタおよびスレーブトランジスタのバックゲートに接続されるバックゲートを有する。
【００３９】
この発明の第５の観点に係る内部クロック発生回路は、制御電圧に従ってバイアス電圧を生成するバイアス電圧生成回路を備える。このバイアス電圧生成回路は、該制御電圧に従ってコンダクタンスが変化する入力素子と、この入力素子のコンダクタンスに応じて駆動電流が決定されるカレントミラー型電流源回路と、この電流源回路の駆動電流により駆動電流が決定される出力トランジスタとを含む。電流源回路は、入力素子と第１の電源ノードとの間に結合され、その駆動電流が入力素子のコンダクタンスにより決定されて第１のバイアス電圧を生成する絶縁ゲート型電界効果マスタトランジスタと、このマスタトランジスタの駆動電流により駆動電流が決定される絶縁ゲート型電界効果スレーブトランジスタとを備える。マスタおよびスレーブトランジスタは、第１の電源ノードの電圧と電圧レベルの異なる電圧をバックゲートにそれぞれ受け、出力トランジスタは、スレーブトランジスタと第２の電源ノードとの間に結合されかつそのバックゲートにこの第２の電源ノードの電圧と電圧レベルの異なる電圧を受け、かつスレーブトランジスタの駆動電流に従って第２のバイアス電圧を生成する。
【００４０】
この発明の第５の観点に係る内部クロック発生回路は、さらに、これらの第１および第２のバイアス電圧に従って動作電流が決定される複数の縦続接続される遅延回路を含むクロック生成回路を備える。各遅延回路は、前段の遅延回路の出力を受けるインバータと、第１の電源ノードと第１の電源ノードとの間に接続され、第１のバイアス電圧をゲートに受けかつバックゲートがマスタおよびスレーブトランジスタのバックゲートに接続される第１導電型の第１の電流源トランジスタと、第２の電源ノードとインバータとの間に接続され、第２のバイアス電圧をゲートに受けかつバックゲートが出力トランジスタのバックゲートに接続される第２導電型の第２の電流源トランジスタとを含む。
【００４１】
好ましくは、マスタおよびスレーブトランジスタは、所定の電圧レベルの基準電圧をそれぞれのバックゲートに受ける。
【００４２】
好ましくは、出力トランジスタは、所定の電圧レベルの基準電圧をそのバックゲートに受ける。
【００４３】
好ましくは、マスタおよびスレーブトランジスタは、それぞれのバックゲートに第２のバイアス電圧を受け、出力トランジスタは、そのバックゲートに第１のバイアス電圧を受ける。
【００４４】
好ましくは、各遅延回路は、さらに、前段の遅延回路の出力信号をゲートに受ける第１導電型の遅延トランジスタと、第２導電型の遅延トランジスタとを含む。第１導電型の遅延トランジスタは、第１の電流源トランジスタのバックゲートにそのバックゲートが接続される。第２の遅延トランジスタは、そのバックゲートが第２の電流源トランジスタのバックゲートに接続される。
【００４５】
絶縁ゲート型電界効果トランジスタのバックゲート電圧を制御することにより、バックゲートバイアス効果（基板効果）により、絶縁ゲート型電界効果トランジスタのしきい値電圧の絶対値を小さくすることができ、制御電圧の電圧範囲を拡大することができ、応じて、クロック発生回路の電圧レンジを拡大することができ、低電源電圧下でも、広い電圧レンジを確保することができる。
【００４６】
また、絶縁ゲート型電界効果トランジスタのバックゲート電圧を、制御電圧に応じて変更することにより、そのしきい値電圧を制御電圧に応じて変化させることができ、バイアス電圧と制御電圧との応答関係の線形性を改善することができる。
【００４７】
【発明の実施の形態】
［実施の形態１］
図１は、この発明の実施の形態１に従う内部クロック発生回路の構成を示す図である。この図１に示す内部クロック発生回路は、図３２に示す構成と同様、リングオシレータ型電圧制御発振回路の構成を有する。
【００４８】
図１において、電圧制御発振回路は、制御電圧ＶＣに従ってバイアス電圧ＶＣ１およびＶＣ２を生成するバイアス電圧生成回路Ｂ１と、このバイアス電圧ＶＣ１およびＶＣ２に従って発振周波数が制御されるリングオシレータＯＳ１を含む。このリングオシレータＯＳ１は、図２６に示す発振回路９００ｂの構成と同様の構成を有し、リング状に接続される奇数段の遅延回路Ｄ１−Ｄｎを含む。最終段の遅延回路Ｄｎの出力信号が、初段の遅延回路Ｄ１の入力にフィードバックされる。
【００４９】
遅延回路Ｄ１−Ｄｎは、同一構成を有し、それぞれ、バイアス電圧ＶＣ１およびＶＣ２をゲートに受ける電流源ＭＯＳトランジスタＭＣ１およびＭＣ２と、これらの電流源トランジスタＭＣ１およびＭＣ２の間に直列に接続され、それぞれ前段の遅延回路の出力信号をゲートに受けるＭＯＳトランジスタＭ５およびＭ６を含む。これらのＭＯＳトランジスタＭ５およびＭ６が、ＣＭＯＳインバータを構成する。
【００５０】
バイアス電圧生成回路Ｂ１は、従来と同様、ハイレベル電源ノード（以下、単に電源ノードと称す）に結合されるカレントミラーを構成するＰチャネルＭＯＳトランジスタＭ２およびＭ３と、内部ノードＡＮとローレベル電源ノード（以下、単に接地ノードと称す）の間に接続されかつそのゲートに制御電圧ＶＣを受けるＮチャネルＭＯＳトランジスタＭＡ１と、ノードＢＮと接地ノードの間に接続され、そのゲートがノードＢＮに接続されるＮチャネルＭＯＳトランジスタＭ４を含む。ＭＯＳトランジスタＭ２およびＭ３のゲートにバイアス電圧ＶＣ１が発生し、ＭＯＳトランジスタＭ４のゲートにバイアス電圧ＶＣ２が生成される。
【００５１】
制御電圧ＶＣをゲートに受けるＭＯＳトランジスタＭＡ１は、従来と異なり、そのバックゲート（基板領域）に基準電圧Ｖｒｅｆを受ける。この基準電圧Ｖｒｅｆは、カレントミラー型電流源が接続する電源ノードの電圧よりも低い正の電圧である。したがって、ＭＯＳトランジスタＭＡ１のバックゲートバイアス効果（基板効果）により、そのバックゲートがソースに対し、正にバイアスされるため、ＭＯＳトランジスタＭＡ１のしきい値電圧が小さくなる。通常、ＮチャネルＭＯＳトランジスタに対しては、バックゲートは、ソースと同一電圧レベルとされるか、または、基板のＰＮ接合が逆バイアスされないように、ソースに対して負にバイアスされる。従って、従来の構成に較べて、ＮチャネルＭＯＳトランジスタＭＡ１のしきい値電圧を低くできる。
【００５２】
制御電圧ＶＣに従って、このＭＯＳトランジスタＭＡ１のコンダクタンスが変化し、流れる電流が変化する。ＭＯＳトランジスタＭＡ１を流れる電流は、ＭＯＳトランジスタＭ２から供給される。ＭＯＳトランジスタＭ２およびＭＡ１を流れる電流のミラー電流が、ＭＯＳトランジスタＭ３により生成されてＭＯＳトランジスタＭ４へ供給される。したがって、この制御電圧ＶＣに従ってバイアス電圧ＶＣ１およびＶＣ２が変化する。
【００５３】
具体的に、バイアス電圧ＶＣ１は、ＭＯＳトランジスタＭ２が供給する電流とＭＯＳトランジスタＭＡ１が放電する電流が等しくなったときのノードＡＮの電圧レベルに等しい。バイアス電圧ＶＣ２は、ＭＯＳトランジスタＭ３が供給する電流とＭＯＳトランジスタＭ４が放電する電流が等しくなったときのノードＢＮの電圧レベルに等しい。
【００５４】
図２は、ＮチャネルＭＯＳトランジスタのバックゲート電圧としきい値電圧との関係を概略的に示す図である。図２において、バックゲート電圧ＶＢＳは、ソース電圧を基準として測定する。しきい値電圧Ｖｔｈは、このバックゲート電圧ＶＢＳが負の電圧レベルに設定されると、そのしきい値電圧Ｖｔｈが高くなる。ＮチャネルＭＯＳトランジスタは、一般に、Ｐ型基板領域上にソース／ドレインのＮ型不純物領域が形成される。したがって、基準電圧Ｖｒｅｆとしては、ソース／ドレインのＰＮ接合が順バイアス状態となって導通するのを防止するために、いわゆるＰＮ接合の「ビルトイン電圧」以下の電圧レベルに設定する必要がある。ここで、ビルトイン電圧は、ＰＮ接合が導通し始める電圧を示す。この基準電圧Ｖｒｅｆを正の電圧レベルに設定することにより、しきい値電圧を低くし、応じてＭＯＳトランジスタＭＡ１が導通し始める制御電圧の電圧レベルを低下させる。
【００５５】
たとえば、図２において、バックゲート電圧が、電圧Ｖｐｎのときのしきい値電圧がＶｔｈ１であれば、このしきい値電圧Ｖｔｈ１は、ＭＯＳトランジスタＭＡ１のバックゲートを接地ノード（ソースノード）に接続した場合のしきい値電圧Ｖｔｈ０よりも低くなる。したがって、このしきい値電圧Ｖｔｈ１が、制御電圧ＶＣの下限値を規定するため、制御電圧ＶＣの電圧レンジを広くすることができる。
【００５６】
このバイアス電圧ＶＣ１およびＶＣ２に従って、リングオシレータＯＳ１の発振周波数が変化するのは、従来と同様である。これらの遅延回路Ｄ１−Ｄｎにおいて電流源トランジスタＭＣ１およびＭＣ２は、それぞれ、ＭＯＳトランジスタＭ２およびＭ４とカレントミラー回路を構成しており、したがって、これらの遅延回路Ｄ１−Ｄｎの電流源トランジスタＭＣ１およびＭＣ２へは、ＭＯＳトランジスタＭ３およびＭ４を流れる電流と同じ大きさの電流が流れる（ミラー比が１の場合）。したがって、リングオシレータＯＳ１の発振周波数を制御電圧ＶＣに従って変更することのできる電圧範囲が広くなり、位相同期ループの電圧レンジを拡大することができる。
【００５７】
なお、この図１に示す構成において、リングオシレータＯＳ１において、遅延回路Ｄ１−Ｄｎの電流源トランジスタは、電源ノード側および接地ノード側のいずれか一方のみに配置されていても良い。
【００５８】
以上のように、この発明の実施の形態１に従えば、制御電圧をゲートに受ける入力ＭＯＳトランジスタのバックゲートに、一定電圧レベルの基準電圧を印加しており、この入力トランジスタのしきい値電圧を小さくすることができ、応じて制御電圧の下限値を低くすることができ、電圧発振電圧レンジを広くすることができる。
【００５９】
［実施の形態２］
図３は、この発明の実施の形態２に従う電圧制御発振回路の構成を示す図である。この図３に示す電圧制御発振回路においては、バイアス電圧生成回路Ｂ２において、制御電圧ＶＣをゲートに受ける入力ＭＯＳトランジスタＭ１ａと接地ノードとの間に、抵抗素子Ｒ１が接続される。他の構成は、図１に示す構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
【００６０】
この図３に示す構成においては、制御電圧ＶＣの電圧レベルが上昇し、ＭＯＳトランジスタＭ１ａを介して電流が大きく流れた場合、抵抗素子Ｒ１により、このＭＯＳトランジスタＭ１ａのソース電圧が上昇する。したがって、バックゲートに基準電圧Ｖｒｅｆを受けていても、このＭＯＳトランジスタＭ１ａのバックゲートバイアス電圧ＶＢＳが小さくなり、このＭＯＳトランジスタＭ１ａのしきい値電圧が高くなり、そのコンダクタンスが低下する。これにより、制御電圧ＶＣが上昇した場合、ＭＯＳトランジスタＭ１ａを介して急激に大きな電流が流れるのを抑制する。
【００６１】
一方、制御電圧ＶＣが低下し、ＭＯＳトランジスタＭ１ａのコンダクタンスが小さくなった場合、この抵抗素子Ｒ１を介して流れる電流も小さくなり、応じてＭＯＳトランジスタＭ１ａのソース電圧が低下し、ＭＯＳトランジスタのバックゲートバイアス効果が大きくなり、しきい値電圧が小さくなり、電流が急激に低下するのを抑制する。
【００６２】
したがって、図４に示すように、抵抗素子Ｒ１を設けた場合、制御電圧ＶＣが変化するとき、このバイアス電圧ＶＣ１が破線で示すように放物線的に変化するのを抑制し、ほぼ直線的にこの制御電圧ＶＣに従ってバイアス電圧ＶＣ１を変化させることができ、制御電圧ＶＣに対するバイアス電圧ＶＣ１の線形応答性を改善することができる。
【００６３】
なお抵抗素子Ｒ１の抵抗値は、このＭＯＳトランジスタＭ１ａのドレイン電流の自乗特性に従う変化を抑制するような抵抗値であればよく、このバイアス電圧生成回路Ｂ２における動作電流に応じて適当に定められればよい。
【００６４】
また、制御電圧ＶＣが低下し、このＭＯＳトランジスタＭ１ａのコンダクタンスが小さくなった場合、抵抗素子Ｒ１を流れる電流が抑制され、抵抗素子Ｒ１の電圧降下が小さくなる。したがって、抵抗素子Ｒ１を設けても、このＭＯＳトランジスタＭ１ａのバックゲートバイアス効果によるしきい値電圧低下の効果が大きく、十分、制御電圧ＶＣの下限値を低くすることができる。
【００６５】
なお、図３に示す構成において、基準電圧Ｖｒｅｆは、実施の形態１の基準電圧と比べて、抵抗素子Ｒ１によるソース電圧の上昇分だけ、高い基準電圧を印加することができる。
【００６６】
また、この図３に示す構成においても、リングオシレータＯＳ１の遅延回路Ｄ１−Ｄｎにおいて、電流源トランジスタは、電源ノード側および接地ノード側のいずれか一方のみに配置されていても同様の効果を得ることができる。
【００６７】
なお、この図３に示す回路Ｂ２の構成において、ＮチャネルＭＯＳトランジスタＭ１ａのバックゲートに基準電圧Ｖｒｅｆが印加されており、そのバックゲートバイアスがＮチャネルＭＯＳトランジスタＭ４と異なっている。この場合、ＭＯＳトランジスタＭ１ａのバックゲートをＭＯＳトランジスタＭ４のバックゲートと分離するためにこれらのＭＯＳトランジスタＭ４およびＭ１ａは別々のＰ型ウェル領域内に形成される。また、ＮチャネルうＭＯＳトランジスタＭ１ａのバックゲート電圧がＰ型基板領域のバイアス電圧と異なるため、このＭＯＳトランジスタＭ１ａを形成するＰ型ウェルとＰ型基板領域の間には、Ｎ型ウェルが形成され、ＭＯＳトランジスタＭ１ａを形成するウェル領域とＰ型基板領域とは分離される。個のようなトリプルウェル構造を利用する事により、Ｐ型基板領域に回路Ｂ２のトランジスタを形成してかつＭＯＳトランジスタＭ１ａのバックゲートに基準電圧を印加する事が出来る。
【００６８】
以上のように、この発明の実施の形態２に従えば、制御電圧をゲートに受けかつ基準電圧をバックゲートに受ける入力ＭＯＳトランジスタと接地ノードの間に、抵抗素子を接続しており、バイアス電圧と制御電圧との応答性の線形性を改善することができ、正確な周波数制御を行なうことができる。
【００６９】
［実施の形態３］
図５は、この発明の実施の形態３に従う電圧制御発振回路の構成を示す図である。この図５に示す電圧制御発振回路においては、バイアス電圧生成回路Ｂ３において、制御電圧ＶＣをゲートに受けるＭＯＳトランジスタＭ１ｂが、そのバックゲートとソースとが相互接続される。他の構成は、図３に示す構成と同じであり、対応する部分には同一参照番号を付し、それらについての詳細説明は省略する。
【００７０】
このＭＯＳトランジスタＭ１ｂのバックゲート電圧Ｖｒｅｆは、抵抗素子Ｒ１における電圧降下により与えられ、したがって、基準電圧Ｖｒｅｆは、制御電圧ＶＣに従って変化する。ＭＯＳトランジスタＭ１ｂは、そのバックゲートとソースとが相互接続されており、バックゲートバイアス効果が抑制され、しきい値電圧は、一定となる。
【００７１】
制御電圧ＶＣが上昇した場合、ＭＯＳトランジスタＭ１ｂを介して流れる電流が増加し、応じて抵抗素子Ｒ１の電圧降下が大きくなり、このＭＯＳトランジスタＭ１ｂのソース電圧が上昇し、このＭＯＳトランジスタＭ１ｂのゲート−ソース間電圧が低下する。したがって、この制御電圧ＶＣが上昇して、大きな電流がＭＯＳトランジスタＭＡ１を介して流れるとき、その流れる電流量が放物線的に大きく変化するのを抑制する。
【００７２】
一方、制御電圧ＶＣが低下した場合、このＭＯＳトランジスタＭ１ｂを介して流れる電流が低減され、応じて抵抗素子Ｒ１の電圧降下が低下し、ＭＯＳトランジスタＭ１ｂのソース電圧も低下する。応じて、ＭＯＳトランジスタＭ１ｂのゲート−ソース間電圧が大きくなり、ＭＯＳトランジスタＭ１ｂを介して流れる電流を増加させる。したがって、制御電圧ＶＣが低下する場合、このＭＯＳトランジスタＭ１ｂを介して流れる電流が、急激に低下するのを抑制する。
【００７３】
したがって、実施の形態２におけるバックゲートバイアス効果（基板効果）を抑制でき、より正確な電流量調整が可能となり、制御電圧ＶＣに対するバイアス電圧ＶＣ１の線形応答性を実現することができる。
【００７４】
このＭＯＳトランジスタＭ１ｂのバックゲートとソースとを相互接続する場合、バックゲートバイアス効果が抑制されるため、しきい値電圧を調整するために、チャネル領域へのイオン注入などによりチャネル不純物濃度の調整が行われる。
【００７５】
なお、図５に示す構成においても、リングオシレータＯＳ１の遅延回路Ｄ１−Ｄｎにおいて、電流源トランジスタは、電源ノード側および接地ノード側のいずれか一方のみに配置されていても、同様の効果を得ることができる。
【００７６】
また、実施の形態１から３において、バイアス電圧ＶＣ１の線形応答性が実現される場合、応じてバイアス電圧ＶＣ２も、このバイアス電圧ＶＣ１を介して制御電圧ＶＣに対し線形応答性を有する。
【００７７】
［実施の形態４］
図６は、この発明の実施の形態４に従う電圧制御発振回路の構成を示す図である。この図６に示す電圧制御発振回路において、バイアス電圧生成回路Ｂ４において、制御電圧ＶＣをゲートに受けるＭＯＳトランジスタＭ１ｃのバックゲートが内部ノードＡＮに接続される。他の構成は、図１に示す構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
【００７８】
この図６に示す構成において、ＭＯＳトランジスタＭ１ｃのバックゲートバイアスは、ノードＡＮの電圧とＭＯＳトランジスタＭ１ｃのソースノードの電圧すなわち接地電圧との差により与えられる。
【００７９】
制御電圧ＶＣの電圧レベルが上昇し、ＭＯＳトランジスタＭ１ｃを介して流れる電流が増加した場合、ノードＡＮの電圧レベルが低下する。このノードＡＮの電圧が、ＭＯＳトランジスタＭ１ｃのバックゲートバイアス電圧である。したがって、ＭＯＳトランジスタＭ１ｃのバックゲートバイアスが深くなり、バックゲートバイアス効果により、ＭＯＳトランジスタＭ１ｃのしきい値電圧が上昇する。これにより、ＭＯＳトランジスタＭ１ｃを介して流れる電流が抑制される。
【００８０】
一方、制御電圧ＶＣが低下した場合、ＭＯＳトランジスタＭ１ｃを介して流れる電流が低下し、応じてノードＡＮの電圧レベルが上昇する。ＭＯＳトランジスタＭ１ｃのバックゲートバイアス電圧が上昇し、バックゲートバイアス効果により、ＭＯＳトランジスタＭ１ｃのしきい値電圧が低下し（ノードＡＮの電圧は正の電圧レベル）、このＭＯＳトランジスタＭ１ｃを介して流れる電流が低減されるのを抑制する。
【００８１】
内部ノードＡＮの電圧レベルをＭＯＳトランジスタＭ１ｃのバックゲートバイアス電圧として利用することにより、実施の形態２における抵抗素子の効果を実現することができ、バイアス電圧ＶＣ１およびＶＣ２の制御電圧ＶＣに対する線形応答性を実現することができる。また抵抗素子を利用する必要がなく、この回路占有面積を低減することができる。また抵抗素子Ｒ１を用いないため、製造パラメータのばらつきに起因する抵抗素子の抵抗値のばらつきに起因する応答特性の変化などの問題をも抑制することができる。
【００８２】
なお、ノードＡＮを、ＭＯＳトランジスタＭ１ｃのバックゲートに接続する場合、ノードＡＮの電圧は、このＭＯＳトランジスタＭ１ｃのソース／ドレインのＰＮ接合ビルトイン電圧を超えないように調整する必要がある。例えば、ＰＮ接合のビルトイン電圧は、０．６Ｖ程度であり、電源電圧が１．２Ｖ程度であれば、ＭＯＳトランジスタＭ２およびＭ１ｃにおいては、同じ電流が流れ、それらのオン抵抗がほぼ同じとなるため、このノードＡＮの電圧レベルが、ＰＮ接合のビルトイン電圧を超えるのを抑制することができる。従って、低電源電圧下において、確実にＭＯＳトランジスタのしきい値電圧を低くしてかつ応答の線形性を実現することができる。
【００８３】
なお、この図６に示す構成においては、遅延回路Ｄ１−Ｄｎそれぞれにおいて、電流源トランジスタが、電源ノード側および接地ノード側の両方に配置されているが、これらの電流源トランジスタは、電源ノード側および接地ノード側の一方のみに配置されていても良い。
【００８４】
以上のように、この発明の実施の形態４に従えば、制御電圧をゲートに受けるＭＯＳトランジスタのバックゲートを、カレントミラー型電流源回路に結合されるドレインノードに結合しており、回路占有面積を増加させることなくバイアス電圧の制御電圧に対する線形応答性を実現することができる。また、バックゲートバイアス効果により、入力ＭＯＳトランジスタのしきい値電圧を低くすることができ、制御電圧の電圧レンジを広くすることができる。
【００８５】
［実施の形態５］
図７は、この発明の実施の形態５に従う電圧制御発振回路の構成を示す図である。この図７に示す電圧制御発振回路は、図６に示す電圧制御発振回路と以下の点においてその構成が異なっている。すなわち、制御電圧ＶＣをゲートに受ける入力ＭＯＳトランジスタＭ１ｃのソースノードと接地ノードとの間に、抵抗素子Ｒ１が接続される。他の構成は、図６に示す構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
【００８６】
この図７に示す構成において、制御電圧ＶＣが上昇した場合、ＭＯＳトランジスタＭ１ｃの駆動電流が増加し、抵抗素子Ｒ１により、このＭＯＳトランジスタＭ１ｃのソース電圧が上昇する。このとき、またノードＡＮの電圧レベルが、ＭＯＳトランジスタＭ１ｃのコンダクタンスが大きくなるため低下し、応じてＭＯＳトランジスタＭ１ｃのバックゲートバイアス電圧が低下する。したがって、このＭＯＳトランジスタＭ１ｃにおいて、バックゲート電圧が低下し、かつソース電圧が上昇するため、バックゲート−ソース間電圧ＶＢＳがさらに小さくなり、バックゲートバイアス効果が大きくなり、ＭＯＳトランジスタＭ１ｃのしきい値電圧が高くなり、ＭＯＳトランジスタＭ１ｃを介して流れる電流量を抑制する。この場合、ＭＯＳトランジスタＭ１ｃのバックゲート-ソース電圧は正の電圧であり、しきい値電圧を低くする効果は、失われていない。
【００８７】
一方、制御電圧ＶＣが低下した場合、ＭＯＳトランジスタＭ１ｃの駆動電流が減少し、応じてノードＡＮの電圧レベルが上昇し、ＭＯＳトランジスタＭ１ｃのバックゲート電圧が上昇する。このとき、抵抗素子Ｒ１を介して流れる電流が減少するため、ＭＯＳトランジスタＭ１ｃのソース電圧が低下する。したがって、バックゲート−ソース間電圧ＶＢＳがより正となり、バックゲートバイアス効果により、ＭＯＳトランジスタＭ１ｃのしきい値電圧が、より小さくなり、このＭＯＳトランジスタＭ１ｃを介して流れる電流が低減されるのを抑制する。この場合においても、ＭＯＳトランジスタのしきい値電圧が低くなるため、制御電圧ＶＣの低電圧レベルにおいても、この制御電圧に従って、バイアス電圧を発生することができ、電圧レンジを広くすることができる。
【００８８】
したがって、この抵抗素子Ｒ１を利用することにより、図６に示す構成に比べて占有面積が増大するものの、ノードＡＮの電圧によるＭＯＳトランジスタＭ１ｃのバックゲートバイアス効果を補助することができ、より正確に、制御電圧ＶＣに対する線形応答性をバイアス電圧ＶＣ１およびＶＣ２に持たせることができる。なお、制御電圧ＶＣに従って発生されるバイアス電圧ＶＣ１およびＶＣ２に従って、リングオシレータＯＳ１がその発振周波数が制御されるのは、実施の形態１と同様である。
【００８９】
なお、この図７に示す構成においては、ＭＯＳトランジスタＭ１ｃのドレインノードＡＮが、バックゲートに接続されており、常に、このバックゲート電圧は、ソース電圧以上の電圧レベルに保持される。抵抗素子Ｒ１を用いていても、このＭＯＳトランジスタＭ１ｃのしきい値電圧は、バックゲートバイアス効果により、小さくされるため、また、制御電圧ＶＣの下限領域近傍においては、抵抗素子Ｒ１の電圧降下量は小さくなるため、制御電圧の下限値を、十分低くすることができる。抵抗素子Ｒ１の抵抗値は、適当な値に定められる。
【００９０】
なお、この図７に示す構成において、遅延回路Ｄ１−Ｄｎの電流源トランジスタは、電源ノード側および接地ノード側のいずれか一方のみに配置されていても同様の効果を得ることができる。
【００９１】
以上のように、この発明の実施の形態５に従えば、制御電圧をゲートに受ける入力ＭＯＳトランジスタを、そのバックゲートとドレインとを接続しかつそのソースを抵抗素子を介して接地ノードに接続しており、低しきい値電圧化を実現しつつ制御電圧に対するバイアス電圧の応答性の線形性を改善することができる。
【００９２】
［実施の形態６］
図８は、この発明の実施の形態６に従う電圧制御発振回路の構成を示す図である。この図８においては、バイアス電圧ＶＣ１およびＶＣ２を生成するバイアス電圧生成回路Ｂ６の構成が、先の実施の形態１から６の構成と異なる。すなわち、このバイアス電圧生成回路Ｂ６においては、カレントミラー回路が、ＮチャネルＭＯＳトランジスタＭ２ａおよびＭ３ａで構成され、制御電圧ＶＣが、ＰチャネルＭＯＳトランジスタＭ１ｄへ与えられる。このＭＯＳトランジスタＭ１ｄは、抵抗素子Ｒ１を介してそのソースが電源ノードに接続され、そのドレインがノードＡＮに接続される。このＭＯＳトランジスタＭ１ｄのバックゲートに、基準電圧Ｖｒｅｆａが与えられる。この基準電圧Ｖｒｅｆａは、電源ノードの電源電圧（Ｖｄｄ）より低い電圧レベルである。
【００９３】
バイアス電圧ＶＣ１を生成するために、電源ノードとノードＢＮの間にＰチャネルＭＯＳトランジスタＭ４ａが接続される。このＰチャネルＭＯＳトランジスタＭ４ａは、そのゲートがノードＢＮに接続され、バイアス電圧ＶＣ１を生成する。ノードＢＮと接地ノードの間に、ＮチャネルＭＯＳトランジスタＭ３ａが接続され、ノードＡＮと接地ノードの間に、ＮチャネルＭＯＳトランジスタＭ２ａが接続される。ノードＡＮが、これらのＭＯＳトランジスタＭ２ａおよびＭ３ａのゲートに接続されて、バイアス電圧ＶＣ２を生成する。
【００９４】
この図８に示すバイアス電圧生成回路Ｂ６は、図１に示すバイアス電圧生成回路Ｂ１と、ＰチャネルＭＯＳトランジスタとＮチャネルＭＯＳトランジスタを入換えかつ電圧極性を入換えた構成と等価である。
【００９５】
ＰチャネルＭＯＳトランジスタの場合、一般に、バックゲート-ソース間電圧ＶＢＳが、正の方向に変化すると、しきい値電圧の絶対値が大きくなる。
【００９６】
制御電圧ＶＣが上昇した場合、ＭＯＳトランジスタＭ１ｄのコンダクタンスが小さくなり、ＭＯＳトランジスタＭ１ｄを介して流れる電流が低減される。応じて抵抗素子Ｒ１の電圧降下量が低下し、このＭＯＳトランジスタＭ１ｄのソース電圧が上昇する。基準電圧Ｖｒｅｆａは、電源電圧Ｖｄｄよりも低い一定の電圧レベルである。したがって、バックゲート電圧が相対的に低下し、バックゲート-ソース間電圧ＶＢＳが負の方向に変化するため、ＭＯＳトランジスタＭ１ｄにおいて、バックゲートバイアスが浅くなり、このＭＯＳトランジスタＭ１ｄのしきい値電圧の絶対値が小さくなり、電流量低減を抑制する。
【００９７】
一方、制御電圧ＶＣが低下した場合、ＭＯＳトランジスタＭ１ｄのコンダクタンスが大きくなり、抵抗素子Ｒ１における電圧降下量が大きくなる。この場合、ＭＯＳトランジスタＭ１ｄのソース電圧が低下し、バックゲートバイアスが深くなり、ＭＯＳトランジスタＭ１ｄのしきい値電圧の絶対値が大きくなり、このＭＯＳトランジスタＭ１ｄを介して流れる電流が増大するのを抑制する。
【００９８】
このＭＯＳトランジスタＭ１ｄを介して流れる電流が、ＭＯＳトランジスタＭ２ａおよびＭ３ａのカレントミラー回路により反映されて、バイアス電圧ＶＣ１およびＶＣ２が生成される。したがって、この入力トランジスタとしてＰチャネルＭＯＳトランジスタを用いた場合でも、同様、バイアス電圧ＶＣ１およびＶＣ２の制御電圧に対する応答の線形性を改善することができる。
【００９９】
なお、基準電圧Ｖｒｅｆａについては、ＭＯＳトランジスタＭ１ｄのソース電圧との差が、そのソース領域のＰＮ接合のビルトイン電圧以下となる電圧レベルに設定される。
【０１００】
基準電圧Ｖｒｅｆａが、電源電圧Ｖｄｄよりも低い電圧レベルであり、バックゲートに電源電圧Ｖｄｄを印加する場合に比べて、ＭＯＳトランジスタＭ１ｄのしきい値電圧の絶対値を小さくすることができ、制御電圧ＶＣの電圧レンジの上限値を拡大することができる。この図８に示すバイアス電圧生成回路Ｂ６においては、制御電圧ＶＣが上昇した場合には、バイアス電圧ＶＣ１が上昇し、バイアス電圧ＶＣ２が低下する。
【０１０１】
なお、ＰチャネルＭＯＳトランジスタのバックゲートの関係は、図２に示すグラフを、バックゲートバイアス電圧ＶＢＳの正負を反転すれば得られる。
【０１０２】
また、図８に示す構成においても、リングオシレータＯＳ１の遅延回路Ｄ１−Ｄｎにおいて、電流源トランジスタは、電源ノード側および接地ノード側のいずれか一方側のみに配置されていても同様の効果を得ることができる。
【０１０３】
［変更例］
図９は、この発明の実施の形態６の変更例を概略的に示す図である。この図９においては、バイアス電圧生成回路Ｂ６における入力ＭＯＳトランジスタＭ１ｄの部分を示す。ＭＯＳトランジスタＭ１ｄは、しきい値低減機構１０に結合され、そのゲートに制御電圧ＶＣを受ける。このしきい値低減機構１０は、図５から図７に示す構成のいずれかと同様の構成を有し、ＭＯＳトランジスタＭ１ｄのしきい値電圧の絶対値を低減する。したがって、このしきい値低減機構１０の構成としては、入力ＭＯＳトランジスタＭ１ｄのバックゲートとドレインとを相互接続する、ＭＯＳトランジスタＭ１ｄのソースを抵抗素子Ｒ１を介して電源ノードに接続しかつバックゲートをソースに結合する、バックゲートとドレインとを接続しかつソースを抵抗素子を介して電源ノードに接続する構成のいずれかを含む。また、実施の形態１においても、制御電圧ＶＣがＰチャネルＭＯＳトランジスタのゲートへ与えられる構成が用いられても良い。
【０１０４】
したがって、この図９に示す構成においても、先の実施の形態１から５と同様の効果を得ることができる。
【０１０５】
図１０は、この発明の実施の形態６のバイアス電圧生成回路の断面構造を概略的に示す図である。図１０においては、このバイアス電圧生成回路Ｂ６におけるＭＯＳトランジスタＭ１ｄ、Ｍ４ａおよびＭ３ａの断面構造を概略的に示す。
【０１０６】
これらのＭＯＳトランジスタＭ１ｄ、Ｍ４ａおよびＭ３ａは、Ｐ−型基板２０上に形成される。ＭＯＳトランジスタＭ１ｄは、このＰ−型基板２０表面に形成されるＮ型ウェル２１内に形成され、ＭＯＳトランジスタＭ４ａは、このＰ−型基板２０表面上のＮ型ウェル３０に形成され、ＭＯＳトランジスタＭ３ａは、Ｐ−型基板表面に形成されるＰ型ウェル４０内に形成される。これらのＮ型ウェル２１および３０Ｐ型ウェル４０は、互いに物理的に離れて形成される。
【０１０７】
ＭＯＳトランジスタＭ１ｄは、Ｎ型ウェル２１表面に間をおいて形成されるＰ型不純物領域２２および２３と、これらの不純物領域２２および２３の間のチャネル領域上に図示しないゲート絶縁膜を介して形成されるゲート電極２５と、Ｎ型ウェル２１表面に形成されて、基準電圧Ｖｒｅｆａを受ける高濃度Ｎ型不純物領域２４を含む。ゲート電極２５に、制御電圧ＶＣが与えられる。このＮ型ウェル２１は、Ｎ型不純物領域２４を介して基準電圧Ｖｒｅｆａにバイアスされる。Ｐ−型基板２０とＮ型ウェル２１とが逆バイアス状態にあれば、このＮ型ウェル２１のバイアス電圧Ｖｒｅｆａが、Ｎ型ウェル３０およびＰウェル４０に対し影響を及ぼすことはない。
【０１０８】
ＭＯＳトランジスタＭ４ａは、Ｎ型ウェル３０表面に間をおいて形成されるＰ型不純物領域３１および３２と、これらの不純物領域３１および３２の間のチャネル領域表面に図示しないゲート絶縁膜を介して形成されるゲート電極３３を含む。Ｐ型不純物領域３１が、電源電圧Ｖｄｄを供給する電源ノードに結合され、Ｐ型不純物領域３２が、ゲート電極３３に結合されてバイアス電圧ＶＣ１を生成する。Ｎ型ウェル３０は、電源電圧Ｖｄｄレベルにバイアスされてもよい。この場合、例えば、Ｐ-型基板２０が接地電圧レベルにバイアスされる。
【０１０９】
ＭＯＳトランジスタＭ３ａは、Ｐ型ウェル４０表面に間をおいて形成されるＮ型不純物領域４１および４２と、これらの不純物領域４１および４２の間のチャネル領域上に図示しないゲート絶縁膜を介して形成されるゲート電極４３を含む。Ｎ型不純物領域４１が、Ｐ型不純物領域３２に電気的に接続され、Ｎ型不純物領域４２が、接地ノードに電気的に接続される。ゲート電極４３に、バイアス電圧ＶＣ２が生成される。Ｐ型ウェル４０が接地電圧レベルにバイアスされる場合、Ｐ−型基板２０も同様、接地電圧レベルにバイアスされる。Ｐ型ウェル４０をＰ−型基板２０と異なる電圧レベルにバイアスするために、Ｐ型ウェル４０を取り囲むようにＮ型ウェルを形成するトリプルウェル構造を採用すると、Ｎ型ウェルを電源電圧レベルにバイアスすることにより、Ｐ型ウェル４０およびＰ−型基板２０を異なる電圧レベルにバイアスすることができる。ＭＯＳトランジスタＭ３ａのバックゲートを所定の電圧レベルにバイアスすることができる。
【０１１０】
この図１０に示すようにＰ型基板２０表面に２種類の導電型のウェルを形成する構成は、ツインウェル構造と呼ばれる。このツインウェル構造を利用することにより、図８に示す回路Ｂ５の導電型の異なるトランジスタを形成することができ、また、ＮチャネルＭＯＳトランジスタＭ１ｄおよびＭ４ａの基板バイアスを変更する事ができる。
【０１１１】
この図１０に示すように、制御電圧ＶＣを受ける入力ＭＯＳトランジスタとして、ＰチャネルＭＯＳトランジスタを利用することにより、このＰ−型基板２０上に、Ｎ型ウェル２１、および３０とＰ型ウェル４０とを互いに分離して形成するだけで、素子分離を実現することができる。したがって、入力ＭＯＳトランジスタとして、ＮチャネルＭＯＳトランジスタを用いた場合に比べて、トリプルウェル構造を利用する必要がなく、製造工程が簡略化され、またトリプルウェル構造による素子分離のための領域も不要となり、回路の占有面積が低減される。
【０１１２】
以上のように、この発明の実施の形態６に従えば、制御電圧をゲートに受ける入力ＭＯＳトランジスタとしてＰチャネルＭＯＳトランジスタとして用いており、制御電圧の電圧レンジの上限範囲を拡大することができる。また、制御電圧に対するバイアス電圧の応答性の線形性も改善することができる。また、ツインウェル構造で、バックゲート電圧が制御されるＣＭＯＳ回路を実現することができる。
【０１１３】
［実施の形態７］
図１１は、この発明の実施の形態７に従う電圧制御発振回路の構成を示す図である。図１１において、バイアス電圧生成回路Ｂ７は、制御電圧ＶＣを電流に変換する電圧／電流変換部Ｈ１と、カレントミラー回路を構成するＰチャネルＭＯＳトランジスタＭ２およびＭ３と、ＭＯＳトランジスタＭ３から電流を供給されてバイアス電圧ＶＣ２を生成するＮチャネルＭＯＳトランジスタＭ４ｂを含む。
【０１１４】
電圧／電流変換部Ｈ１は、先の実施の形態１から６において説明した構成のいずれかを有し、そのしきい値電圧の絶対値ができるだけ小さくされる。
【０１１５】
一方、バイアス電圧ＶＣ２を生成するＮチャネルＭＯＳトランジスタＭ４ｂのバックゲートには、基準電圧Ｖｒｅｆが与えられる。この基準電圧Ｖｒｅｆは一定の電圧レベルであり、電圧／電流変換部Ｈ１において基準電圧が用いられている場合、その電圧／電流変換部Ｈ１における基準電圧と同じ電圧レベルであってもよく、また別々にこれらの基準電圧が設定されてもよい。例えば、電流／電圧変換部Ｈ１において、抵抗素子と基準電圧とが用いられている場合、この抵抗素子の電圧降下を見込んで、ＭＯＳトランジスタＭ４ｂのバックゲート電圧Ｖｒｅｆが設定されてもよい。
【０１１６】
バイアス電圧生成回路Ｂ７において、ノードＡＮの電圧レベルに従ってバイアス電圧ＶＣ１が生成される。
【０１１７】
リングオシレータＯＳ７は、これらのバイアス電圧ＶＣ１およびＶＣ２に従ってその発振周波数が制御される。このリングオシレータＯＳ７は、それぞれの動作電流がバイアス電圧ＶＣ１およびＶＣ２により決定されるリング状に接続される遅延回路Ｄ１−Ｄｎを含む。これらの遅延回路Ｄ１−Ｄｎ各々において、電流源となるＮチャネルＭＯＳトランジスタＭＣ２ａは、ゲートにバイアス電圧ＶＣ２を受け、そのバックゲートに基準電圧Ｖｒｅｆを受ける。接地ノードに接続される他方の電流源トランジスタＭＣ１に対しては、ゲートに共通にバイアス電圧ＶＣ１が与えられる。また、遅延回路Ｄ１−Ｄｎそれぞれにおいて、電流源トランジスタＭＣ１およびＭＣ２ａの間に接続されるＭＯＳトランジスタＭ５およびＭ６は、それぞれのゲートに前段の遅延回路の出力信号を受ける。
【０１１８】
この図１１に示す構成において、この図１１に示す電圧制御発振回路において、制御電圧ＶＣに従って、バイアス電圧Ｖ１およびＶ２の電圧レベルが変化し、応じて、リングオシレータＯＳ７の発振周波数が制御される。このバイアス電圧ＶＣ２を生成するＭＯＳトランジスタＭ４ｂのバックゲートに正の基準電圧Ｖｒｅｆを与え、このＭＯＳトランジスタＭ４ｂのしきい値電圧を、そのソースノードを接地ノードに接続した場合に比べて低下させる。
【０１１９】
同様、リングオシレータＯＳ７において、接地ノード側の電流源のＭＯＳトランジスタＭＣ２ａのバックゲートに共通に基準電圧Ｖｒｅｆを与え、これら電流源のＭＯＳトランジスタＭＣ２ａのしきい値電圧を低下させる。
【０１２０】
この図１１の構成においては、電圧／電流変換部Ｈ１を利用することにより、制御電圧ＶＣの電圧レンジを広くすることができる。また、ＭＯＳトランジスタＭ４ｂおよびＭＣ２ａのバックゲートに基準電圧Ｖｒｅｆを与えることにより、これらのＭＯＳトランジスタＭ４ｂおよびＭＣ２ａのしきい値電圧を低下させる。低電源電圧下においても、ＭＯＳトランジスタＭ４ｂが、安定に、飽和領域で動作して、バイアス電圧ＶＣ２を生成する。また電流源のＭＯＳトランジスタＭＣ２ａも、低電源電圧下においても確実に、バイアス電圧ＶＣ２に従って動作電流を供給する。したがって、低電源電圧下においても、安定にバイアス電圧ＶＣ２を生成して、リングオシレータＯＳ７を動作させることができ、低電源電圧下における電流特性を改善することができる。
【０１２１】
［変更例］
図１２は、この発明の実施の形態７に従う電圧制御発振回路の変更例を示す図である。この図１２に示す構成において、バイアス電圧生成回路Ｂ７Ａは、制御電圧ＶＣを電流に変換する電圧／電流変換部Ｈ２と、この電圧／電流変換部Ｈ２の供給電流に応じて電流を供給するカレントミラーを構成するＭＯＳトランジスタＭ２ａおよびＭ３ａと、ＭＯＳトランジスタＭ３ａに結合されて、ＭＯＳトランジスタＭ３ａの駆動電流に応じてバイアス電圧ＶＣ１を生成するＰチャネルＭＯＳトランジスタＭ４ｂを含む。
【０１２２】
電圧／電流変換部Ｈ２は、先の図８に示す構成と同様、ＰチャネルＭＯＳトランジスタのゲートに制御電圧ＶＣを受ける。この電圧／電流変換部Ｈ２は、ＰチャネルＭＯＳトランジスタのしきい値電圧の絶対値が小さくされる構成であればよく、図８に示す構成および図９に示す構成のいずれが用いられてもよい。
【０１２３】
ＭＯＳトランジスタＭ４ｂのバックゲートには、基準電圧Ｖｒｅｆｐが与えられる。この基準電圧Ｖｒｅｆｐは、電源電圧（Ｖｄｄ）よりも低い電圧レベルであり、ＭＯＳトランジスタＭ４ｂのしきい値電圧の絶対値が、そのソースが電源ノードに接続される場合に比べて、小さくされる。
【０１２４】
また、リングオシレータＯＳ７Ａにおいて、遅延回路Ｄ１−Ｄｎそれぞれにおける電流源のＰチャネルＭＯＳトランジスタＭＣ１ａのバックゲートに基準電圧Ｖｒｅｆｐが与えられる。これらの電流源トランジスタＭＣ１ａのゲートには、バイアス電圧ＶＣ１が与えられる。他方の接地側の電流源トランジスタＭＣ２のゲートにはバイアス電圧ＶＣ２が与えられる。
【０１２５】
この図１２に示す構成の場合、電源電圧が低い場合でも、ＰチャネルＭＯＳトランジスタＭ４ｂが、確実に、飽和領域で動作して、バイアス電圧ＶＣ１を生成する。また、リングオシレータＯＳ７Ａにおいて、電流源のＰチャネルＭＯＳトランジスタＭＣ１ａのしきい値電圧の絶対値が小さくされるため、これらの遅延回路Ｄ１−Ｄｎそれぞれの動作電源電圧が低い場合においても、安定に、バイアス電圧ＶＣ１に従って電流を動作電流として供給することができる。したがって、低電源電圧下においても、制御電圧ＶＣの上限範囲を拡大することができ、応じて電圧レンジを広くすることができる。
【０１２６】
また、バイアス電圧ＶＣ１の上限領域においても、この電流源トランジスタＭＣ１ａを安定に動作させることができ、リングオシレータＯＳ７Ａの発振周波数を、制御電圧ＶＣに従って正確に制御することができる。これにより、低電源電圧下においても、安定に動作する電圧レンジおよび周波数レンジの広い位相同期回路を実現する電圧制御発振回路を実現することができる。
【０１２７】
なお、図１１および図１２に示す構成において、電圧／電流変換部Ｈ１およびＨ２として、従来と同様の構成が用いられてもよい。この場合においても、バイアス電圧ＶＣまたはＶＣ２の電圧レンジを広くすることができ、同様、電流特性を改善することができる。
【０１２８】
また、図１１および図１２に示す構成において、遅延回路Ｄ１−Ｄｎそれぞれにおいて、電流源トランジスタは、電源ノード側および接地ノード側のいずれか一方のみに配置されていても、同様の効果を得ることができる。
【０１２９】
以上のように、この発明の実施の形態７に従えば、バイアス電圧を生成するＭＯＳトランジスタのバックゲートに一定の基準電圧を与え、またリングオシレータの遅延回路の電流源トランジスタのバックゲートにも同様の基準電圧を与えており、しきい値電圧の絶対値を小さくすることができ、低電源電圧下においても、安定に動作する電流特性の優れた電圧制御発振回路を実現することができる。
【０１３０】
［実施の形態８］
図１３は、この発明の実施の形態８に従う電圧制御発振回路の構成を示す図である。この図１３に示す電圧制御発振回路は、図１１に示す電圧制御発振回路の構成と以下の点において異なっている。すなわち、リングオシレータＯＳ８の遅延回路Ｄ１−Ｄｎそれぞれにおいて、前段の遅延回路の出力信号をゲートに受けるＮチャネルＭＯＳトランジスタＭ６ａのバックゲートに基準電圧Ｖｒｅｆが共通に与えられる。他の構成は、図１１に示す電圧制御発振回路の構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
【０１３１】
この図１３に示す構成において、基準電圧Ｖｒｅｆが、ＭＯＳトランジスタＭ４ｂ、ＭＣ２ａおよびＭ６ａに共通に与えられる。したがって、これらのＮチャネルＭＯＳトランジスタＭ４ｂ、ＭＣ２ａおよびＭ６ａのしきい値電圧が小さくされる。したがって、リングオシレータＯＳ８において、遅延回路Ｄ１−Ｄｎそれぞれにおいて、同一動作電流条件下で、その遅延回路Ｄ１−Ｄｎの出力信号の立下がり時間を低減することができ、応じて遅延時間を短くすることができる。
したがって、可変周波数範囲を広くすることができ、電圧レンジおよび周波数レンジをともに拡大することができる。
【０１３２】
なお、この図１３に示す構成においても、図１２に示すバイアス電圧生成回路Ｂ７Ａを利用し、遅延回路Ｄ１−Ｄｎそれぞれの駆動用のＰチャネルＭＯＳトランジスタＭ５のバックゲートに、基準電圧Ｖｒｅｆｐが与えられてもよい。
【０１３３】
また、この図１３に示す構成においても、遅延回路Ｄ１−Ｄｎにおいて電流源トランジスタは、電源ノード側および接地ノード側のいずれか一方側にのみ配置されていても同様の効果を得ることができる。
【０１３４】
以上のように、この発明の実施の形態８に従えば、リングオシレータの遅延回路それぞれの動作用遅延ＭＯＳトランジスタのバックゲートに一定電圧レベルの基準電圧を与えて、そのしきい値電圧を小さくしており、基準回路の動作速度変換範囲を拡大することができ、低電源電圧下における電流特性の改善に加えて、周波数レンジをも拡大することができる。
【０１３５】
［実施の形態９］
図１４は、この発明の実施の形態９に従う電圧制御発振回路の構成を示す図である。この図１４に示す構成は、以下の点において、図１３に示す電圧制御発振回路の構成と異なっている。すなわち、バイアス電圧生成回路Ｂ９において、バイアス電圧ＶＣ２を生成するＭＯＳトランジスタＭ４ｃのバックゲートがノードＡＮに接続される。また、リングオシレータＯＳ９において遅延回路Ｄ１−Ｄｎの電流源のＮチャネルＭＯＳトランジスタＭＣ２ｂのバックゲートが、ノードＡＮに接続される。他の構成は、図１１に示す電圧制御発振回路の構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
【０１３６】
すなわち、この図１４に示す構成においては、基準電圧に代えて、ノードＡＮの電圧が用いられる。しきい値電圧を制御電圧ＶＣ１に従ってダイナミックに変化させて、急激な電流変化を抑制する。
【０１３７】
図１５は、この図１４に示す電圧制御発振回路における制御電圧とバイアス電圧ＶＣ２の構成を示す信号波形図である。今、図１５に示すように制御電圧ＶＣが上昇した場合、ノードＡＮの電圧レベルは低下する。このノードＡＮの電圧レベルが低下した場合、ＭＯＳトランジスタＭ４ｃおよびＭＣ２ｂのバックゲート電圧が低くなり、応じてバックゲートバイアスが深くなり、ＭＯＳトランジスタＭ４ｃおよびＭＣ２ｂのしきい値電圧Ｖｔｈｎが上昇する。したがって、このしきい値電圧Ｖｔｈｎの上昇に応じて、バイアス電圧ＶＣ２が、急激に変化するのを抑制し、ほぼ直線的にこのバイアス電圧ＶＣ２を変化させる。
【０１３８】
また、電流源のＭＯＳトランジスタＭＣ２ｂは、そのバックゲートバイアスが、バイアス電圧ＶＣ２を生成するＭＯＳトランジスタＭ４ｃと同じ状態であり、これらのトランジスタは、サイズ（ゲート長とチャネル幅の比）が同じであれば同じ大きさの電流を駆動する。
【０１３９】
一方、制御電圧ＶＣが低下する場合、ノードＡＮの電圧レベルが上昇する。このノードＡＮの電圧上昇に従ってＭＯＳトランジスタＭ４ｃのバックゲートバイアスが浅くなり、そのしきい値電圧Ｖｔｈｎが低下する。したがって、制御電圧ＶＣに従って、バイアス電圧ＶＣ１が上昇し、ＭＯＳトランジスタＭ３およびＭ４ｃを流れる電流が小さくなる場合、ＭＯＳトランジスタＭ４ｃのしきい値電圧が小さくなって、供給電流を増加させ、応じてノードＢＮの電圧が大きく変化するのを抑制する。したがって、このノードＢＮからのバイアス電圧ＶＣ２の制御電圧ＶＣに対する応答の線形性を改善することができる。
【０１４０】
このとき、また遅延回路Ｄ１−Ｄｎそれぞれにおいても、動作電流が、ＭＯＳトランジスタＭＣ２ｂを介して、制御電圧ＶＣに従って線形的に変化するため、正確に、リングオシレータＯＳ９の発振周波数を制御電圧ＶＣに従って制御することができる。
【０１４１】
なお、この図１４に示す構成においても、電圧／電流変換部Ｈ１は、ＰチャネルＭＯＳトランジスタ側に配置されていてもよい。この構成の場合、リングオシレータＯＳ９により、電流源のＰチャネルＭＯＳトランジスタＭＣ１のバックゲート電圧が、ノードＡＮの電圧レベルに応じて調整される。
【０１４２】
また、この図１４に示す構成において、遅延回路Ｄ１−Ｄｎの電流源トランジスタは、電源ノード側および接地ノード側のいずれか一方のみに配置されていても良い。
【０１４３】
以上のように、この発明の実施の形態９に従えば、バイアス電圧を生成するＭＯＳトランジスタおよび遅延回路の電流源のＮチャネルＭＯＳトランジスタのバックゲートを、制御電圧に応じて変化する電圧を受けるように構成しており、低しきい値電圧化の効果に加えて、低電源電圧下での電流特性の改善を実現することができ、さらに制御電圧に対するバイアス電圧の線形応答性を実現することができる。
【０１４４】
［実施の形態１０］
図１６は、この発明の実施の形態１０に従う電圧制御発振回路の構成を示す図である。図１６に示す構成においては、バイアス電圧生成回路Ｂ１０において、電流源のカレントミラー回路を構成するＰチャネルＭＯＳトランジスタＭ２ｂおよびＭ３ｂのバックゲートに、電源電圧と異なる電圧レベルの一定の電圧レベルの基準電圧Ｖｒｅｆｐが与えられる。また、リングオシレータＯＳ１０において遅延回路Ｄ１−Ｄｎにおいて、電流源のＰチャネルＭＯＳトランジスタＭＣ１ｂは、そのゲートにバイアス電圧ＶＣ１を受け、かつそのバックゲートに基準電圧Ｖｒｅｆｐを受ける。このバイアス電圧Ｖｒｅｆｐは、電源電圧より低い電圧レベルであり、これらの電流源トランジスタＭＣ２ｂ、ＭＣ３ｂ、およびＭＣ１ｂのしきい値電圧の絶対値が小さくされる。
【０１４５】
バイアス電圧生成回路Ｂ１０においては、さらに、制御電圧ＶＣ２を電流情報に変換する電圧／電流変換部Ｈ１と、ＭＯＳトランジスタＭ３ｂからの電流に従って、バイアス電圧ＶＣ２を生成するＮチャネルＭＯＳトランジスタＭ４が設けられる。
【０１４６】
リングオシレータＯＳ１０においては、遅延回路Ｄ１−Ｄｎそれぞれにおいて、前段の遅延回路の出力信号をゲートに受けるＭＯＳトランジスタＭ５およびＭ６と、バイアス電圧ＶＣ２をゲートに受ける電流源のＮチャネルＭＯＳトランジスタＭＣ２が設けられる。
【０１４７】
この図１６に示す電圧制御発振回路の構成においても、制御電圧ＶＣに従って、バイアス電圧ＶＣ１およびＶＣ２が変化し、リングオシレータＯＳ１０の発振周波数が制御される。電圧／電流変換部Ｈ１により、制御電圧ＶＣの電圧レンジを広くすることができる。なお、この図１６に示す構成においては、電圧／電流変換部Ｈ１において、制御電圧ＶＣをゲートに受けるＮチャネルＭＯＳトランジスタのバックゲートは、そのソースに結合され、バックゲートバイアス効果は、抑制される。
【０１４８】
基準電圧Ｖｒｅｆｐは、上述のように、電源ノードの電源電圧よりも低い電圧レベルであり、カレントミラー回路を構成するＰチャネルＭＯＳトランジスタＭ２ｂおよびＭ３ｂのしきい値電圧の絶対値が小さくされる。したがって、低電源電圧下においても、これらのカレントミラー回路を構成するＭＯＳトランジスタＭ２ｂおよびＭ３ｂを、飽和領域で安定に動作させることができ、これらのＭＯＳトランジスタＭ２ｂおよびＭ３ｂの低電源電圧下における電流特性を改善することができる。
【０１４９】
また、リングオシレータＯＳ１０においても、遅延回路Ｄ１−Ｄｎそれぞれの電流源ＰチャネルＭＯＳトランジスタＭＣ１ｂのしきい値電圧の絶対値が小さくなり、応じて、その低電源電圧下における電流特性が改善され、バイアス電圧ＶＣ１の上限近傍領域におけるＭＯＳトランジスタＭＣ１ｂまたは遅延回路Ｄ１−Ｄｎの電流特性を改善でき、広い電圧範囲にわたって安定にリングオシレータＯＳ１０を動作させることができる。
【０１５０】
また、電圧／電流変換部Ｈ１においては、ＮチャネルＭＯＳトランジスタのバックゲート電圧は、そのソース電圧と同じであり、そのバックゲートには基準電圧は与えられない。ＰチャネルＭＯＳトランジスタＭ２ｂ、Ｍ３ｂおよびＭＣ１ｂのバックゲート電圧のみを基準電圧Ｖｒｅｆｐレベルに設定するだけであり、先の図１０に示す構成と同様、ＰチャネルＭＯＳトランジスタとＮチャネルＭＯＳトランジスタを分離するためのトリプルウェル構造が不要となり、回路占有面積を低減することができ、また製造工程も簡略化される。
【０１５１】
なお、この図１６に示す構成において、電圧／電流変換部Ｈ１を、ＰチャネルＭＯＳトランジスタ側に配置し、カレントミラー回路が、ＮチャネルＭＯＳトランジスタで構成される場合においても、この図１６に示す構成と同様、カレントミラー回路を構成するＭＯＳトランジスタのバックゲートに接地電圧より高い基準電圧を印加し、かつ遅延回路の接地側の電流源ＮチャネルＭＯＳトランジスタのバックゲートに基準電圧を印加しても同様の効果を得ることができる。この構成の場合、制御電圧の高電圧領域の電流特性を改善することができ、かつ遅延回路の低電圧領域の電流特性を改善することができる。
【０１５２】
また、この図１６に示す構成においても、遅延回路Ｄ１−Ｄｎの電流源トランジスタは、電源ノード側および接地ノード側の一方側にのみ配置されていても良い。
【０１５３】
以上のように、この発明の実施の形態１０に従えば、カレントミラー回路を構成するＭＯＳトランジスタおよび遅延回路の電流源を構成するＭＯＳトランジスタのバックゲートに一定の基準電圧を与えてそのしきい値電圧の絶対値を小さくしており、低電源電圧下における電流特性を改善することができ、電圧レンジの広い電圧制御発振回路を実現することができる。
【０１５４】
［実施の形態１１］
図１７は、この発明の実施の形態１１に従う電圧制御発振回路の構成を示す図である。図１７に示す電圧制御発振回路は、図１６に示す電圧制御発振回路と以下の点においてその構成が異なっている。すなわち、リングオシレータＯＳ１１において、前段の遅延回路の出力信号をゲートに受けるＰチャネルＭＯＳトランジスタＭ５ａのバックゲートに、電流源のＰチャネルＭＯＳトランジスタＭＣ１ｂのバックゲートと共通の基準電圧Ｖｒｅｆｐが与えられる。
【０１５５】
バイアス電圧生成回路Ｂ１０の構成は、図１６に示すバイアス電圧生成回路の構成と同じである。また、リングオシレータＯＳ１１の他の部分の構成は、図１６に示す構成と同じであり、これらの対応する部分には同一参照番号を付し、その詳細説明は省略する。
【０１５６】
この図１７に示す電圧制御発振回路の構成においては、前段の遅延回路の出力信号をゲートに受けるＰチャネルＭＯＳトランジスタＭ５ａのバックゲートに、一定の電圧レベルの基準電圧Ｖｒｅｆｐが与えられ、これらのＭＯＳトランジスタＭ５ａのしきい値電圧の絶対値が小さくされる。したがって、先の図１６に示す実施の形態１０の効果に加えて以下の効果が得られる。
【０１５７】
すなわち、ＭＯＳトランジスタＭ５ａのしきい値電圧の絶対値が小さくなるため、同一ゲート電圧条件下でその動作速度が速くなる。したがって、バイアス電圧ＶＣ１およびＶＣ２に従って変化するリングオシレータＯＳ１１の発振周波数の領域を拡大することができ、位相同期ループの周波数レンジを拡大することができる。
【０１５８】
なお、図１７に示す電圧制御発振回路の構成においても、電圧／電流変換部Ｈ１が、ＰチャネルＭＯＳトランジスタ側に設けられていてもよい。この場合、ＮチャネルＭＯＳトランジスタＭ６およびＭＣ２のバックゲートに基準電圧が共通に与えられ、またバイアス電圧生成回路においてもカレントミラー回路を構成するＮチャネルＭＯＳトランジスタのバックゲートに基準電圧が与えられる。
【０１５９】
また、この図１７に示す構成においても、遅延回路Ｄ１−Ｄｎの電流源トランジスタは、電源ノード側および接地ノード側のいずれか一方のみに配置されていても、同様の効果を得ることができる。
【０１６０】
［実施の形態１２］
図１８は、この発明の実施の形態１２に従う電圧制御発振回路の構成を示す図である。この図１８に示す構成においては、バイアス電圧生成回路Ｂ１２において、カレントミラー回路を構成するＰチャネルＭＯＳトランジスタＭ２ｃおよびＭ３ｃのバックゲートが、ノードＢＮに接続される。また、リングオシレータＯＳ１２においては、電流源のＰチャネルＭＯＳトランジスタＭＣ１ｃのバックゲートが、ノードＢＮに接続される。すなわち、この図１８に示す電圧制御発振回路においては、図１６に示す電圧制御発振回路の基準電圧Ｖｒｅｆｐに代えて、ノードＢＮの電圧がバックゲート電圧として利用される。
【０１６１】
他の構成は、図１６に示す構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
【０１６２】
図１９は、図１８に示す電圧制御発振回路の制御電圧ＶＣとノードＡＮおよびＢＮの電圧の対応を概略的に示す図である。図１９に示すように、制御電圧ＶＣが上昇した場合、ノードＡＮの電圧すなわちバイアス電圧ＶＣ１が低下する。このノードＡＮの電圧レベルの低下は、ＰチャネルＭＯＳトランジスタＭ２ｃにより、自乗関数的に変化する。ノードＡＮの電圧変化に応じて、ＭＯＳトランジスタＭ３ｃの供給する電流も応じて変化し、ノードＢＮの電圧レベルが上昇する。ノードＢＮの電圧レベルが上昇すると、ＰチャネルＭＯＳトランジスタＭ２ｃおよびＭ３ｃのバックゲートバイアスが深くなり、そのしきい値電圧の絶対値が大きくなり、ＭＯＳトランジスタＭ２ｃおよびＭ３ｃの供給電流量が低下し、ノードＡＮの電圧の低下速度が緩和され、また応じてノードＢＮの電圧変化速度が緩和される。したがって、バイアス電圧ＶＣ１およびＶＣ２が、この制御電圧ＶＣに対し、線形的に変化する。
【０１６３】
制御電圧ＶＣが低下する場合、ノードＡＮの電圧レベルが上昇し、ＭＯＳトランジスタＭ２ｃおよびＭ３ｃの供給電流が低減される。この場合、ノードＢＮの電位レベルが低下し、応じてＭＯＳトランジスタＭ２ｃおよびＭ３ｃのバックゲートバイアスが浅くなり、そのしきい値電圧の絶対値が小さくなり、供給電流量が増加される。したがって、この場合においても、ノードＡＮおよびＢＮの電圧変化速度が緩和され、同様、バイアス電圧ＶＣ１およびＶＣ２の制御電圧ＶＣに対する線形応答性が実現される。
【０１６４】
したがって、バイアス電圧ＶＣ１およびＶＣ２が、制御電圧ＶＣに対して線形的に変化し、応じて、遅延回路Ｄ１―Ｄｎ発振周波数の制御電圧に対する線形応答性が改善される。
【０１６５】
なお、この図１８に示す構成においても、電圧／電流変換部Ｈ１が、電源電圧側に設けられていてもよい。ここで、電圧／電流変換部Ｈ１においては、制御電圧ＶＣをゲートに受けるＮチャネルＭＯＳトランジスタのバックゲート制御は行なわれていない。ＰチャネルＭＯＳトランジスタおよびＮチャネルＭＯＳトランジスタ両者のバックゲートを制御する場合、トリプルウェル構造が必要となるためである。
【０１６６】
また、この図１８に示す構成においても、遅延回路Ｄ１−Ｄｎの電流源トランジスタは、電源ノード側および接地ノード側にいずれか一方側にのみ配置されても良い。
【０１６７】
以上のように、この発明の実施の形態１２に従えば、バイアス電圧生成回路の電流源のトランジスタおよびリングオシレータＯＳ１２における電流源のトランジスタのバックゲートを、他方の電流源のバイアス電圧を供給するように構成しており、電流源のＭＯＳトランジスタのしきい値電圧に負帰還をかけており、制御電圧に対するバイアス電圧の線形応答性を実現することができる。
【０１６８】
また、ＰチャネルＭＯＳトランジスタの電流源トランジスタの基板バイアスを調整しているだけであり、ＰチャネルＭＯＳトランジスタとＮチャネルＭＯＳトランジスタの領域を分離するためのトリプルウェル構造が不要となる。
【０１６９】
［実施の形態１３］
図２０は、この発明の実施の形態１３に従う電圧制御発振回路の構成を示す図である。図２０において、バイアス電圧生成回路Ｂ１３においては、カレントミラー回路を構成するＰチャネルＭＯＳトランジスタＭ２ｂおよびＭ３ｂのバックゲートに、一定の電圧レベルの基準電圧Ｖｒｅｆｐが与えられる。バイアス電圧ＶＣ２を生成するＮチャネルＭＯＳトランジスタのバックゲートに基準電圧Ｖｒｅｆｎが与えられる。
【０１７０】
リングオシレータＯＳ１３においては、電源側の電流源のＰチャネルＭＯＳトランジスタＭＣ１ｂのバックゲートに、基準電圧Ｖｒｅｆｐが与えられ、また他方の接地側の電流源のＮチャネルＭＯＳトランジスタＭＣ２ａのバックゲートに基準電圧Ｖｒｅｆｎが与えられる。
【０１７１】
この図２０に示す構成は、したがって、図１４に示す電圧制御発振回路と図１６に示す電圧制御発振回路の構成の組合せに対応する。これらの図において対応する部分には同一参照番号を付し、その詳細説明は省略する。
【０１７２】
図２０に示す電圧制御発振回路の構成の場合、バイアス電圧生成回路Ｂ１３において、ＰチャネルＭＯＳトランジスタＭ２ｂおよびＭ３ｂのしきい値電圧の絶対値が小さくされ、またＮチャネルＭＯＳトランジスタＭ４ｂのしきい値電圧は小さくされる。電圧／電流変換部Ｈ１においても、制御電圧ＶＣをゲートに受けるＮチャネルＭＯＳトランジスタのしきい値電圧が小さくされる。したがって、バイアス電圧生成回路Ｂ１３の電圧レンジを広くすることができ、低電源電圧下においても安定に動作して制御電圧に従ってバイアス電圧ＶＣ１およびＶＣ２を生成させることができる。
【０１７３】
リングオシレータＯＳ１３においても、電流源のＰチャネルＭＯＳトランジスタＭＣ１ｂおよびＮチャネルＭＯＳトランジスタＭＣ２ａ両者のしきい値電圧の絶対値が小さくされており、これらのリングオシレータＯＳ１３も、低電源電圧下においても安定に動作する。
【０１７４】
また、バイアス電圧ＶＣ１およびＶＣ２の制御電圧ＶＣに対する線形性が改善され、加えて、リングオシレータＯＳ１３において、電流源トランジスタＭＣ１ｂおよびＭＣ２ａと駆動（遅延）トランジスタＭ５およびＭ６の動作条件を同一とすることができ、正確にバイアス電圧ＶＣ１およびＶＣ２により決定される動作電流に従って遅延回路Ｄ１−Ｄｎを動作させることができ、制御電圧ＶＣに従ってリングオシレータＯＳ１３の発振周波数を制御することができる。
【０１７５】
なお、この図２０に示す構成において、電圧／電流変換部Ｈ１の構成は、従来と同様の構成であってもよい。
【０１７６】
基準電圧ＶｒｅｆｐおよびＶｒｅｆｎの電圧レベルは、それぞれ、対応のＭＯＳトランジスタのバックゲートのＰＮ接合が順方向にバイアスされない電圧レベルであればよく、これらの基準電圧ＶｒｅｆｐおよびＶｒｅｆｎは、ともに電源電圧の１／２倍の電圧レベル、Ｖｄｄ／２、に設定されてもよい。また、基準電圧ＶｒｅｆｐおよびＶｒｅｆｎは、互いに電圧レベルが異なる電圧レベルであってもよい。例えば、基準電圧Ｖｒｅｆが、ＰＮ接合ビルトイン電圧Ｖｐｎに設定され、基準電圧Ｖｒｅｆｐが、電圧Ｖｄｄ−Ｖｐｎに設定されてもよい。
【０１７７】
なお、この図２０に示す構成においても、電圧／電流変換部Ｈ１が、電源側に設けられていてもよい。
【０１７８】
また、遅延回路Ｄ１−Ｄｎの電流源トランジスタは、電源ノード側および接地ノード側のいずれか一方のみに配置されていても、同様の効果を得ることができる。
【０１７９】
以上のように、この発明の実施の形態１３に従えば、バイアス電圧に関連するＭＯＳトランジスタのバックゲートに一定の基準電圧を与えるように構成しており、低電源電圧下においても電圧レンジを広くすることができ、広い電圧範囲にわたって電流特性を改善することができる。
【０１８０】
［実施の形態１４］
図２１は、この発明の実施の形態１４に従う電圧制御発振回路の構成を示す図である。この図２１に示す電圧制御発振回路は、以下の点において、図２０に示す電圧制御発振回路の構成と異なっている。すなわち、リングオシレータＯＳ１４の遅延回路Ｄ１−Ｄｎ各々において、前段の遅延回路の出力信号に従って対応の内部出力ノードを駆動するＰチャネルＭＯＳトランジスタＭ５ａのバックゲートに、基準電圧Ｖｒｅｆｐが与えられ、また駆動ＮチャネルＭＯＳトランジスタＭ６ａのバックゲートに、基準電圧Ｖｒｅｆｎが与えられる。他の構成は、図２０に示す構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
【０１８１】
この図２１に示す電圧制御発振回路の構成においては、低電源電圧下においても、各電流源トランジスタのしきい値電圧の絶対値が小さくされる。また、バイアス電圧生成回路Ｂ１３においても、その構成要素のＭＯＳトランジスタのしきい値電圧の絶対値が小さくされており、低電源電圧下においても安定に動作することができる。
【０１８２】
遅延回路Ｄ１−Ｄｎにおいて、駆動用のＭＯＳトランジスタＭ５ａおよびＭ６ａのバックゲートにも、それぞれ、基準電圧ＶｒｅｆｐおよびＶｒｅｆｎが与えられており、これらのしきい値電圧の絶対値も小さくされている。したがって、動作特性が改善され、このリングオシレータＯＳ１４の発振周波数領域を拡大することができる。したがって、この電圧制御発振回路を用いる位相同期ループの周波数レンジが拡大される。
【０１８３】
なお、この図２１に示す構成においては、基準電圧ＶｒｅｆｐおよびＶｒｅｆｎが用いられている。しかしながら、このＰチャネルＭＯＳトランジスタＭ２ｂ、Ｍ３ｂ、ＭＣ１ｂおよびＭ５ａのバックゲートに対し、バイアス電圧ＶＣ２を与え、ＮチャネルＭＯＳトランジスタＭ４ｂおよびＭＣ２ａおよびＭ６ａのバックゲートに基準電圧Ｖｒｅｆｎを与えてもよい。
【０１８４】
また、これに代えて、ＮチャネルＭＯＳトランジスタＭ４ｂおよびＭＣ２ａおよびＭ６ａのバックゲートにバイアス電圧ＶＣ１を与え、ＰチャネルＭＯＳトランジスタＭ２ｂ、Ｍ３ｂ、ＭＣ１ｂおよびＭ５ａのバックゲートに基準電圧Ｖｒｅｆｐを与えてもよい。
【０１８５】
また、この図２１に示す構成において、電圧／電流変換部Ｈ１が、接地側ではなく、電源側に設けられていてもよい。
【０１８６】
さらに、遅延回路Ｄ１−Ｄｎの電流源トランジスタは、電源ノード側および接地ノード側のいずれか一方のみに配置されていても同様の効果を得ることができる。
【０１８７】
以上のように、この発明の実施の形態１４に従えば、電流源のトランジスタのバックゲートに所定の電圧を与え、さらに、遅延回路の駆動トランジスタに対しても電流源と同様のバックゲートバイアス電圧を与えるように構成しており、電圧レンジのみならず周波数レンジをも、低電源電圧下において拡大することができる。
【０１８８】
［実施の形態１５］
図２２は、この発明の実施の形態１５に従う電圧制御発振回路の構成を示す図である。図２２においては、バイアス電圧生成回路Ｂ１５において、カレントミラー回路を構成するＰチャネルＭＯＳトランジスタＭ２ｃおよびＭ３ｃのバックゲートがノードＢＮに接続される。バイアス電圧ＶＣ２を生成するＮチャネルＭＯＳトランジスタＭ４ｃのバックゲートは、ノードＡＮに接続される。
【０１８９】
リングオシレータＯＳ１５において、電流源のＰチャネルＭＯＳトランジスタＭＣ１ｃのバックゲートが、ノードＢＮに電気的に接続されてバイアス電圧ＶＣ２を受ける。同様、電流源のＮチャネルＭＯＳトランジスタＭＣ２ｃは、そのバックゲートが、ノードＡＮに接続されてバイアス電圧ＶＣ１を受ける。他の部分の構成は図２０に示す電圧制御発振回路の構成と同じであり、図２２に示す構成において図２０に示す構成と対応する部分には同一参照番号を付し、その詳細説明は省略する。
【０１９０】
この図２２に示す構成においても、バイアス電圧ＶＣ１およびＶＣ２の制御電圧ＶＣに対する線形応答性を実現することができる。また、リングオシレータＯＳ１５において、これらの電流源トランジスタＭＣ１ｃおよびＭＣ２ｃは、それぞれのバックゲートが、バイアス電圧ＶＣ２およびＶＣ１をそれぞれ受けており、対応のカレントミラー回路のマスタ段のＭＯＳトランジスタと同じバックゲートバイアス状態に設定されるため、電流特性をカレントミラー回路のマスタ段トランジスタと同一特性とすることができ、リングオシレータＯＳ１５の発振周波数の制御の線形性を改善することができる。
【０１９１】
また、これらのバイアス電圧ＶＣ２およびＶＣ１は、電源／接地ノードにソースおよびバックゲートが接続される構成に比べて、それぞれ対応のＭＯＳトランジスタのバックゲートバイアスを浅くしており、しきい値電圧の絶対値を小さくでき、低電源電圧下における電流特性を改善することができる。
【０１９２】
［変更例１］
図２３は、この発明の実施の形態１５の変更例１の構成を示す図である。この図２３に示す電圧制御発振回路においては、リングオシレータＯＳ１５Ａにおいて、遅延回路の駆動(遅延)ＭＯＳトランジスタＭ５ｃのバックゲートにバイアス電圧ＶＣ２が与えられ、また駆動(遅延)ＭＯＳトランジスタＭ６ｃのバックゲートに、バイアス電圧ＶＣ１が与えられる。他の構成は、図２２に示す電圧制御発振回路の構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
【０１９３】
この図２３に示す電圧制御発振回路の構成においては、リングオシレータＯＳ１５Ａの遅延回路Ｄ１−Ｄｎにおいて、遅延ＭＯＳトランジスタＭ５ｃおよびＭ６ｃは、バックゲートに、それぞれ、バイアス電圧ＶＣ２およびＶＣ１を受けており、しきい値電圧の絶対値が小さくされる。また、これらのＭＯＳトランジスタＭ５ｃおよびＭ６ｃの電流特性が、対応の電流源トランジスタＭＣ１ｃおよびＭＣ２ｃと同じとなり、安定にバイアス電圧により決定される電流特性でもってこれらの遅延回路Ｄ１−Ｄｎが動作する。また、遅延回路Ｄ１−Ｄｎの各トランジスタの基板バイアス制御電圧に従って線形的に変化するため、周波数レンジの拡大のみならず、周波数特性の制御電圧に対する線形応答性を実現することができる。
【０１９４】
［変更例２］
図２４は、この発明の実施の形態１５の変更例２の構成を示す図である。図２４において、バイアス電圧生成回路Ｂ１５Ａにおいては、制御電圧ＶＣが、電源ノードとノードＡＮの間に接続される電圧／電流変換部Ｈ２へ与えられる。ノードＡＮには、ＰチャネルＭＯＳトランジスタＭ４ｄのバックゲートが接続される。このノードＡＮにバイアス電圧ＶＣＮが生成される。また、ノードＡＮには、ＮチャネルＭＯＳトランジスタＭ２ｄおよびＭ３ｄのゲートが接続される。
【０１９５】
ＰチャネルＭＯＳトランジスタＭ４ｄは、ゲートおよびドレインがノードＢＮに接続されてバイアス電圧ＶＣＰを生成する。
【０１９６】
ＭＯＳトランジスタＭ２ｄおよびＭ３ｄは、それぞれのバックゲートがノードＢＮに接続される。このバイアス電圧生成回路Ｂ１５ＡのノードＡＮからのバイアス電圧ＶＣＮが、リングオシレータＯＳ１５の遅延回路Ｄ１−Ｄｎの電源側電流源トランジスタＭＣ１ｄのバックゲートへ与えられ、また、遅延回路Ｄ１−Ｄｎの接地側の電流源トランジスタＭＣ２ｄのゲートに与えられる。ノードＢＮからのバイアス電圧ＶＣＰは、遅延回路Ｄ１−Ｄｎの電源側電流源トランジスタＭＣ１ｄのゲートに与えられ、かつ接地側電流源トランジスタＭＣ２ｄのバックゲートに与えられる。
【０１９７】
この図２４に示す電圧制御発振回路の構成において、制御電圧ＶＣの電圧レベルが上昇した場合、電圧／電流変換部Ｈ２からの電流量が低下し、ノードＡＮからのバイアス電圧ＶＣＮが低下し、リングオシレータＯＳ１５の電流源のＮチャネルＭＯＳトランジスタＭＣ２ｄのコンダクタンスが小さくなる。一方、ＭＯＳトランジスタＭ４ｄを介して流れる電流量が低下するため、ノードＢＮからのバイアス電圧ＶＣＰは、その電圧レベルが上昇し、応じて、リングオシレータＯＳ１５の電流源ＭＯＳトランジスタＭＣ１ｄの供給電流量が低下する。
【０１９８】
このとき、ＭＯＳトランジスタＭ４ｄのバックゲートのバイアス電圧ＶＣＮの電圧レベルが低下するため、そのしきい値電圧の絶対値が小さくなり、このＭＯＳトランジスタＭ４ｄを介して流れる電流が急激に変化するのを抑制し、応じて、バイアス電圧ＶＣＰが急激に上昇するのを防止する。このバイアス電圧ＶＣＰの上昇に従って、ＭＯＳトランジスタＭ２ｄおよびＭ３ｄのバックゲートバイアスが浅くなり、それらのしきい値電圧が小さくなり、ノードＡＮの電流が急激に低下するのを防止し、応じて、バイアス電圧ＶＣＮが急激に低下するのを防止する。
【０１９９】
リングオシレータＯＳ１５においても、このバイアス電圧ＶＣＮの低下に従って、電流源ＭＯＳトランジスタＭＣ１ｄのしきい値電圧の絶対値が小さくなるため、バイアス電圧ＶＣＰに従ってそのコンダクタンスが急激に低下するのを抑制する。
【０２００】
また、遅延回路Ｄ１−Ｄｎの電流源ＮチャネルＭＯＳトランジスタＭＣ２ｄは、そのバックゲートのバイアス電圧ＶＣＰによりバックゲートバイアスが浅くなり、そのしきい値電圧が小さくなり、バイアス電圧ＶＣＰの低下に従ってＭＯＳトランジスタＭＣ２ｄの電流駆動量が急激に変化するのを抑制する。
【０２０１】
したがって、この図２４に示すように、電源側に、電圧／電流変換部を設ける構成においても、同様、低電源電圧下において、安定に動作しかつ制御電圧に対する線形応答性を有する発振回路を実現することができる。
【０２０２】
なお、この図２４に示す構成において、ＭＯＳトランジスタＭ５のバックゲートへバイアス電圧ＶＣＮを与え、また、ＮチャネルＭＯＳトランジスタＭ６のバックゲートへバイアス電圧ＶＣＰが与えられてもよい。
【０２０３】
また、図２３および図２４に示す構成において、遅延回路Ｄ１−Ｄｎの電流源トランジスタは、電源ノード側および接地ノード側のいずれか一方側においてのみ配置されていても、同様の効果を得ることができる。
【０２０４】
以上のように、この発明の実施の形態１５に従えば、バイアス電圧生成回路およびリングオシレータにおいて各電流源トランジスタのバックゲートにバイアス電圧を印加しており、バイアス電圧の制御電圧に対する線形応答性を実現することができるとともに、電圧レンジを拡大することができる。
【０２０５】
［実施の形態１６］
図２５は、この発明の実施の形態１６に従う電圧制御発振回路の構成を示す図である。図２５において、電圧制御発振回路は、制御電圧ＶＣに従ってバイアス電圧ＶＣ１を生成するバイアス電圧生成回路Ｂ１６と、このバイアス電圧ＶＣ１に従って発振周波数が制御されるリングオシレータＯＳ１６を含む。このリングオシレータＯＳ１６は、先の実施の形態１から１５の構成と同様、奇数段の遅延回路ＡＤ１−ＡＤｎを含む。最終段の遅延回路ＡＤｎの出力信号が、初段の遅延回路ＡＤ１の入力にフィードバックされる。
【０２０６】
遅延回路ＡＤ１−ＡＤｎは、同一構成を有しており、図２５においては、代表的に最終段の遅延回路ＡＤｎの構成要素に対し参照符号を付す。遅延回路ＡＤ１−ＡＤｎにおいては、先の実施の形態１から１５の構成と異なり、電流源トランジスタは、電源電圧を供給する電源ノード側においてのみ配置される。すなわち、遅延回路ＡＤ１−ＡＤｎは、それぞれ、バイアス電圧ＶＣ１をゲートに受ける電流源ＭＯＳトランジスタＭＣ１と、電流源トランジスタＭＣ１と対応の内部出力ノードの間に接続され、そのゲートに前段の遅延回路の出力信号を受けるＰチャネルＭＯＳトランジスタＭ５と、対応の内部出力ノードと接地ノードとの間に接続され、そのゲートに前段の遅延回路の出力信号を受けるＮチャネルＭＯＳトランジスタＭ６とを含む。これらのＭＯＳトランジスタＭ５およびＭ６が、ＣＭＯＳインバータを構成する。
【０２０７】
電流源トランジスタＭＣ１は、このバイアス電圧ＶＣ１にしたがってコンダクタンスが調整され、対応の遅延回路ＡＤ１−ＡＤｎの駆動電流を調整して、遅延時間を変更する。この遅延回路ＡＤ１−ＡＤｎの構成においては、遅延回路ＡＤ１−ＡＤｎの充電電流が調整されるだけであるが、遅延回路を構成するインバータの充電電流の調整により、遅延回路ＡＤ１−ＡＤｎの出力信号の立上り時間が、調整されるため、同様に遅延回路の遅延時間が調整される。応じて、リングオシレータＯＳ１６の発振周波数が調整される。
【０２０８】
バイアス電圧生成回路Ｂ１６は、バイアス電圧ＶＣ１を生成することが要求されるだけであり、カレントミラー回路は設けられない。カレントミラー回路のマスタ段トランジスタのみが用いられて、バイアス電圧ＶＣ１を生成する。すなわち、バイアス電圧生成回路Ｂ１６は、電源ノードに結合されるＰチャネルＭＯＳトランジスタＭ２と、内部ノードＡＮと接地ノードとの間に接続されかつそのゲートに制御電圧ＶＣを受けるＮチャネルＭＯＳトランジスタＭＡ１とを含む。
【０２０９】
ＭＯＳトランジスタＭ２は電流／電圧変換素子として機能し、その駆動電流に応じて、そのゲートにバイアス電圧ＶＣ１を発生する。このＭＯＳトランジスタＭ２は、また、遅延回路ＡＤ１−ＡＤｎの電流源トランジスタＭＣ１とカレントミラー回路を構成する。
【０２１０】
制御電圧ＶＣをゲートに受けるＭＯＳトランジスタＭＡ１は、そのバックゲート（基板領域）に基準電圧Ｖｒｅｆを受ける。この基準電圧Ｖｒｅｆは、実施の形態１と同様、ＰチャネルＭＯＳトランジスタＭ２が接続する電源ノードの電圧よりも低い正の電圧である。このＭＯＳトランジスタＭＡの基板バイアス電圧としきい値電圧との関係は、先の実施の形態１の構成のそれと同じである。
【０２１１】
制御電圧ＶＣに従って、このＭＯＳトランジスタＭＡ１のコンダクタンスが変化し、流れる電流が変化する。ＭＯＳトランジスタＭＡ１を流れる電流は、ＭＯＳトランジスタＭ２から供給される。このＭＯＳトランジスタＭＡ１の駆動電流とＭＯＳトランジスタＭ２が供給する電流とが釣合った電圧レベルにノードＡＮの電圧、すなわちバイアス電圧ＶＣ１の電圧レベルが安定化する。
【０２１２】
このバイアス電圧ＶＣ１に従って、リングオシレータＯＳ１６の発振周波数が変化する。遅延回路ＡＤ１−ＡＤｎにおいて、電流源トランジスタＭＣ１は、それぞれ、ＭＯＳトランジスタＭ２とカレントミラー回路を構成しており、これらの遅延回路ＡＤ１−ＡＤｎの電流源トランジスタＭＣ１には、ＭＯＳトランジスタＭ２を流れる電流と同じ大きさの電流が流れる（ミラー比が１の場合）。したがって、遅延回路ＡＤ１−ＡＤｎにおいて、電流源トランジスタが電源ノード側にのみ設けられている構成においても、実施の形態１と同様、リングオシレータＯＳ１６の発振周波数を制御電圧ＶＣに従って変更することのできる電圧範囲が広くなり、位相同期ループの電圧レンジを拡大することができる。
【０２１３】
［変更例１］
図２６は、この発明の実施の形態１６の変更例１の電圧制御発振回路の構成を示す図である。この図２６に示す電圧制御発振回路においては、バイアス電圧生成回路Ｂ１６Ａにおいて、制御電圧ＶＣをゲートに受ける入力ＭＯＳトランジスタＭ１ａと接地ノードとの間に、抵抗素子Ｒ１が接続される。他の構成は、図２６に示す構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
【０２１４】
この図２６に示す構成においては、実施の形態２と同様、制御電圧ＶＣの電圧レベルの変化に応じて、ＭＯＳトランジスタＭ１ａのソース電位が、その駆動電流が変化するのを抑制する方向に、抵抗素子Ｒ１ｂにより変化し、急激にＭＯＳトランジスタＭ１ａを介して流れる電流が変化するのを抑制する。
したがって、実施の形態２と同様、ほぼ直線的にこの制御電圧ＶＣに従ってバイアス電圧ＶＣ１を変化させることができ、制御電圧ＶＣに対するバイアス電圧ＶＣ１の線形応答性を改善することができる。
【０２１５】
なお抵抗素子Ｒ１の抵抗値は、実施の形態２と同様、このＭＯＳトランジスタＭ１ａのドレイン電流の自乗特性に従う変化を抑制するような抵抗値であればよく、このバイアス電圧生成回路Ｂ２における動作電流に応じて適当に定められればよい。
【０２１６】
また、実施の形態２と同様、基準電圧Ｖｒｅｆとしては、抵抗素子Ｒ１によるＭＯＳトランジスタＭ１ａのソース電圧の上昇分だけ、高い電圧を印加する事ができる。
【０２１７】
以上のように、この発明の実施の形態１６の変更例１に従えば、制御電圧をゲートに受けかつ基準電圧をバックゲートに受ける入力ＭＯＳトランジスタと接地ノードの間に、抵抗素子を接続しており、バイアス電圧と制御電圧との応答性の線形性を改善することができ、正確な周波数制御を行なうことができる。
【０２１８】
［変更例２］
図２７は、この発明の実施の形態１６の変更例２に従う電圧制御発振回路の構成を示す図である。この図２７に示す電圧制御発振回路においては、バイアス電圧生成回路Ｂ１６Ｂにおいて、制御電圧ＶＣをゲートに受けるＭＯＳトランジスタＭ１ｂが、そのバックゲートとソースとが相互接続される。他の構成は、図２６に示す構成と同じであり、対応する部分には同一参照番号を付し、それらについての詳細説明は省略する。
【０２１９】
この図２７に示す構成においては、実施の形態３と同様、ＭＯＳトランジスタＭ１ｂのバックゲート電圧Ｖｒｅｆは、抵抗素子Ｒ１における電圧降下により与えられ、したがって、基準電圧Ｖｒｅｆは、制御電圧ＶＣに従って変化する。ＭＯＳトランジスタＭ１ｂは、そのバックゲートとソースとが相互接続されており、バックゲートバイアス効果が抑制され、しきい値電圧は、一定となる。
【０２２０】
したがって、実施の形態３と同様、制御電圧ＶＣの変化に対しＭＯＳトランジスタＭ１ｂを介して流れる電流が急激に変化するのを抑制することができ、バイアス電圧ＶＣ１の制御電圧ＶＣに対する線形応答性を実現する事ができる。またしたがって、ＭＯＳトランジスタＭ１ｂのバックゲートバイアス効果（基板効果）を抑制でき、より正確な電流量調整が可能となり、制御電圧ＶＣに対するバイアス電圧ＶＣ１の線形応答性を実現することができる。
【０２２１】
［変更例３］
図２８は、この発明の実施の形態１６の変更例３に従う電圧制御発振回路の構成を示す図である。この図２８に示す構成においては、リングオシレータＯＳ１１６Ｃの遅延回路ＡＤ１−ＡＤｎにおいて、ＮチャネルＭＯＳトランジスタＭ６のバックゲートに基準電圧Ｖｒｅｆが与えられる。他の構成は図２５に示す構成と同じであり、対応する部分には、同一参照符号を付し、それらの詳細説明は省略する。
【０２２２】
この図２８に示す構成の場合、遅延回路ＡＤ１−ＡＤｎにおいてＮチャネルＭＯＳトランジスタＭ６のバックゲートに基準電圧が与えられており、これらのＭＯＳトランジスタＭ６のしきい値電圧が、小さくされており、低電源電圧下においても、これらのＭＯＳトランジスタＭ６を確実に深いオン状態とする事ができる。
【０２２３】
また、しきい値電圧の制御はＮチャネルＭＯＳトランジスタに対して行なわれているだけであり、ツィンウェル構造またはシングルウェル構造で、この電圧制御発振回路を形成することができる。
【０２２４】
この図２８に示す構成においても、先の図１１に示す構成と同様の効果を得ることができる。
【０２２５】
[変更例４]
図２９は、この発明の実施の形態１６の変更例４の構成を示す図である。この図２９に示す構成においては、バイアス電圧生成回路Ｂ１６Ｃにおいて、制御電圧ＶＣをゲートに受ける入力トランジスタＭ１ｄがＰチャネルＭＯＳトランジスタで構成される。このＰチャネルＭＯＳトランジスタＭ１ｄは、抵抗素子Ｒ１を介してそのソースが電源ノードに結合され、そのドレインがノードＡＮに接続され、そのバックゲートに基準電圧Ｖｒｅｆａを受ける。この基準電圧Ｖｒｅｆａは、正の電圧であり、ＰチャネルＭＯＳトランジスタのしきい値電圧の絶対値を小さくする。
【０２２６】
バイアス電圧ＶＣ２は、ゲートおよびドレインがノードＡＮに接続され、かつそのソースが接地ノードに接続されるＮチャネルＭＯＳトランジスタＭ２ａにより、生成される。このバイアス電圧ＶＣ２は、ノードＡＮに発生され、その電圧レベルは、ＭＯＳトランジスタＭ１ｄおよびＭ２ａを流れる電流が釣合う電圧レベルである。
【０２２７】
リングオシレータＯＳ１６Ｂにおいては、遅延回路ＡＤ１−ＡＤｎにおいて、電流源トランジスタＭＣ２が接地側に配置される。すなわち、遅延回路ＡＤ１−ＡＤｎ各々において、ＰチャネルＭＯＳトランジスタＭ５が、電源ノードに結合され、ＮチャネルＭＯＳトランジスタＭ６が、電流源トランジスタＭＣ２を介して接地ノードに結合される。電流源トランジスタＭＣ２は、ＮチャネルＭＯＳトランジスタで構成され、そのゲートにバイアス電圧ＶＣ２を受ける。
【０２２８】
この図２９に示す構成は、図２６に示す構成と、ＭＯＳトランジスタの導電型と電圧極性とを入替えたものと等価である。制御電圧ＶＣ２を受ける入力トランジスタがＰチャネルＭＯＳトランジスタで構成され、電源ノード側に配置され、バイアス電圧ＶＣ２が、接地側に配置されたＮチャネルＭＯＳトランジスタにより生成される。このバイアス電圧ＶＣ２に従って、遅延回路ＡＤ１−ＡＤｎにおいて接地ノード側に配置された電流源トランジスタのコンダクタンスが制御される。また、これらの電流源トランジスタＭ６は、バイアス電圧生成回路ＯＳ１６Ａに配置されたＮチャネルＭＯＳトランジスタＭ２ａとカレントミラー回路を構成しており、このＭＯＳトランジスタＭ１ａを流れる電流のミラー電流が電流源トランジスタＭＣ２においても流れ、制御電圧ＶＣ２に応じてバイアス電圧を生成して、これらの遅延回路ＡＤ１−ＡＤｎの駆動電流を調整して、リングオシレータの発振周波数を調整することができる。
【０２２９】
なお、この図２９に示す構成においては、遅延回路ＡＤ１−ＡＤｎの放電電流が調整されているが、放電電流の調整により、遅延回路ＡＤ１−ＡＤｎの出力信号の立下り時間を調整して、これらの遅延回路ＡＤ１−ＡＤｎの遅延時間を調整することができる。したがって、この図２９に示す構成においても図２６に示す構成と同様の効果を得ることができる。
【０２３０】
なお、この図２９に示す構成において、図２５に示す構成と同様に、抵抗素子Ｒ１が設けられていなくても良い。また、図２７に示す構成と同様、この図２９に示す構成において、ＭＯＳトランジスタＭ１ｄのバックゲートが抵抗素子Ｒ１に接続されていても良い。
【０２３１】
[変更例５]
図３０は、この発明の実施の形態１６の変更例５の構成を示す図である。この図３０に示す構成においては、基準電圧Ｖｒｅｆａが、バイアス電圧生成回路Ｂ１６の入力トランジスタＭ１ｄへ与えられ、かつ、リングオシレータＯＳ１６Ｃ内の遅延回路ＡＤ１−ＡＤｎのＰチャネルＭＯＳトランジスタＭ５のバックゲートへも与えられる。他の構成は、図２９に示す構成と同じであり、対応する部分には同一参照符号を付し、それらの詳細説明は省略する。
【０２３２】
この図３０に示す構成は、図２８に示す構成とＭＯＳトランジスタの導電型および電源電圧の電圧極性を入替えたものと等価であり、したがって、この図３０に示す構成により、図２８に示す構成と同様の効果を得ることができる。
【０２３３】
なお、この図３０に示す構成において、抵抗素子Ｒ１が設けられていなくてもよく、また、ＭＯＳトランジスタＭ２ａのバックゲートが抵抗素子Ｒ１に接続されていても良い。
【０２３４】
［実施の形態１７］
上述の説明においては、位相同期ループにおいて用いられるリングオシレータを含む電圧制御発振回路を示している。しかしながら、この位相同期ループに代えて、入力クロック信号を遅延して内部クロック信号を生成し、内部クロック信号と入力クロック信号の位相をロックさせるディレイド・ロックド・ループに対しても、本発明は適用可能である。
【０２３５】
また、遅延回路Ｄ１−Ｄｎについても、ＣＭＯＳインバータの構成に代えて、相補信号を入出力する差動増幅型反転回路が用いられてもよい。
【０２３６】
【発明の効果】
以上のように、この発明に従えば、バイアス電圧を生成するＭＯＳトランジスタのバックゲートバイアスを調整して、そのしきい値電圧の絶対値を小さくしており、低電源電圧下においても安定に動作する電圧レンジの広い電圧制御発振回路を含む内部クロック発生回路実現することができる。
【０２３７】
すなわち、発振回路の遅延段の動作電流を決定するバイアス電圧を生成する回路において、バイアス電圧レベルを制御する制御電圧をゲートに受ける入力トランジスタのバックゲートに、電源ノードの電圧と電圧レベルの異なる電圧を与えるように構成しており、この入力トランジスタのしきい値電圧の絶対値を小さくすることができ、低電源電圧下でも、制御電圧に応じてバイアス電圧を正確に生成することができ、電圧レンジの広い発振回路を実現することができる。
【０２３８】
また、この入力トランジスタを電源ノードとの間に抵抗素子を接続することにより、入力トランジスタのソース電圧をこの入力トランジスタの駆動電流に応じて調整することができ、制御電圧に対し急激にこの入力トランジスタの駆動電流が変化するのを抑制でき、バイアス電圧の制御電圧に対する線形応答性を実現することができる。
【０２３９】
入力トランジスタのバックゲートを、入力トランジスタと抵抗素子との接続点に接続することにより、バックゲートバイアス効果を抑制でき、抵抗素子によるゲート−ソース間電圧の調整により、制御電圧に対するバイアス電圧の線形応答性を改善することができる。
【０２４０】
また、この入力トランジスタのバックゲートを、入力トランジスタと電流源のカレントミラー回路との接続点に接続することにより、カレントミラー回路の電流／電圧により、バックゲートに負帰還電圧が印加され、このＭＯＳトランジスタの電流が急激に変化するのを抑制でき、バイアス電圧の制御電圧に対する線形応答性を改善することができる。
【０２４１】
また、入力トランジスタのバックゲートに所定の電圧レベルの基準電圧を与えることにより、容易に、所望の電圧レベルのしきい値電圧を入力トランジスタに与えることができ、制御電圧の電圧レンジを拡大することができる。
【０２４２】
また、縦続接続される遅延回路において、バイアス電圧発生回路からのバイアス電圧をゲートに受ける電流源トランジスタのバックゲートに、電源ノードの電圧と異なる電圧レベルの電圧を印加することにより、この電流源トランジスタのしきい値電圧の絶対値を小さくすることができ、低電源電圧下においても安定に発振回路を動作させることができる、またバイアス電圧の下限側の電圧レンジを広くすることができる。
【０２４３】
また、縦続接続される遅延回路の電流源トランジスタのバックゲートを、バイアス電圧を出力する出力トランジスタのバックゲートと共通に接続することにより、出力トランジスタのしきい値電圧の絶対値を小さくすることができ、低電源電圧下においても、バイアス電圧生成回路を安定に動作させることができる。
【０２４４】
また、遅延回路の電流源トランジスタと直列に接続される駆動用絶縁ゲート型電界効果トランジスタのバックゲートを、電流源トランジスタのバックゲートと共通に接続することにより、しきい値電圧の調整により駆動用トランジスタの動作特性を改善でき、周波数レンジを拡大することができる。
【０２４５】
また、遅延回路の電流源トランジスタのバックゲートを、制御電圧をゲートに受ける入力トランジスタの第１の導通ノードに接続する事により、電流源トランジスタのしきい値電圧の変化に対し制御電圧により負帰還をかけることができ、制御電圧の変化に対する遅延回路の遅延時間の線形応答性を改善することができる。
【０２４６】
また、電流源トランジスタのバックゲートを、カレントミラー回路と入力トランジスタとの接続点に接続することにより、駆動電流に応じて、遅延回路の電流源トランジスタのしきい値電圧の絶対値を調整することができ、制御電圧に対する遅延回路の遅延時間、すなわち発振回路の発振周波数の線形応答性を改善することができる。
【０２４７】
また、この遅延回路の電流源トランジスタのバックゲートに一定の電圧レベルの基準電圧を印加することにより、容易に電流源トランジスタのしきい値電圧の絶対値を所望の電位レベルに設定することができる。
【０２４８】
縦続接続される遅延回路の動作電流を制御電圧に従って調整して内部クロックを生成する回路において、制御電圧をゲートに受ける入力トランジスタにより駆動電流が決定される電流源回路の電流／電圧変換素子のトランジスタのバックゲートに電源ノードの電圧と異なる電圧を与え、かつ遅延回路の伝流源トランジスタのバックゲートをこの電流／電圧変換素子のバックゲートに接続する事により、電流源回路のトランジスタおよび遅延回路の電流源トランジスタのしきい値電圧の絶対値を小さくすることができ、低電源電圧下においても、安定に制御電圧に応じた電流を駆動してバイアス電圧を生成することができ、電圧レンジの広い内部クロック発生回路を実現することができる。
【０２４９】
また、遅延回路において、遅延駆動トランジスタのバックゲートを電流／電圧変換素子のバックゲートに結合することにより、この遅延駆動トランジスタのしきい値電圧を、電流／電圧変換素子と同程度に設定することができ、低電源電圧下においても、安定に遅延回路を動作させることができ、電圧レンジの広い内部クロック発生回路を実現することができる。
【０２５０】
また、遅延回路の電流源トランジスタのバックゲート電圧を一定の電圧レベルに保持することにより、安定に電流源トランジスタのしきい値電圧を所定電圧レベルに保持することができ、遅延回路を安定に動作させることができる。
【０２５１】
また、第１および第２のバイアス電圧をカレントミラー回路および出力トランジスタにより生成し、遅延回路において、電流源トランジスタのバックゲートを、これらのマスタおよびスレーブトランジスタのバックゲートに接続しかつ第２のバイアス電圧を生成する出力トランジスタのゲートに接続することにより、遅延回路の第１の電流源トランジスタをマスタおよびスレーブトランジスタと同じ特性で動作させることができ、また第２の電流源トランジスタを出力トランジスタと同一特性で動作させることができ、低電源電圧下においても、安定に遅延回路を動作させることができる。
【０２５２】
また、バイアス電圧をカレントミラー回路と出力トランジスタとで第１および第２のバイアス電圧を生成し、これらの回路のトランジスタのバックゲート電圧を制御し、遅延回路の第１および第２の電流源トランジスタのバックゲートをカレントミラー回路のトランジスタおよび出力トランジスタのバックゲートにそれぞれ接続することにより、電流源トランジスタをカレントミラー回路のトランジスタおよび出力トランジスタと同一動作特性で動作させることができ、また、これらのトランジスタのしきい値電圧調整により、これらのトランジスタを低電源電圧下においても安定に動作させることができ、また、制御電圧の電圧レンジも広くすることができる。
【０２５３】
また、カレントミラー回路のトランジスタのバックゲートに一定の基準電圧を与えることにより、カレントミラー回路のトランジスタのしきい値電圧を一定とする事ができ、所望の動作特性を有するバイアス電圧生成回路を実現する事ができる。
【０２５４】
また、出力トランジスタのバックゲートに対し一定の基準電圧を与えることにより、出力トランジスタを安定に一定のしきい値電圧条件下で動作させることができ、低電源電圧下においても安定にバイアス電圧を生成することができる。
【０２５５】
また、カレントミラー回路のトランジスタのバックゲートに第２のバイアス電圧を印加する事により、それらのしきい値電圧に対し負帰還をかける事ができ、制御電圧に対するバイアス電圧の線形応答性を改善する事ができる。
【０２５６】
また、遅延回路において、遅延駆動トランジスタのバックゲートに電流源トランジスタと同様のバックゲートバイアスを印加する事により、これらの遅延駆動トランジスタの動作特性を電流源トランジスタと同一とする事ができ、正確に遅延駆動トランジスタをバイアス電圧が設定する駆動電流で動作させる事ができ、制御電圧に対する応答性を改善する事ができる。
【図面の簡単な説明】
【図１】 この発明の実施の形態１に従う電圧制御発振回路の構成を示す図である。
【図２】 ＭＯＳトランジスタのしきい値電圧とバックゲートバイアスとの関係を示す図である。
【図３】 この発明の実施の形態２に従う電圧制御発振回路の構成を示す図である。
【図４】 図３に示す構成の制御電圧とバイアス電圧との対応関係を模式的に示す図である。
【図５】 この発明の実施の形態３に従う電圧制御発振回路の構成を示す図である。
【図６】 この発明の実施の形態４に従う電圧制御発振回路の構成を示す図である。
【図７】 この発明の実施の形態５に従う電圧制御発振回路の構成を示す図である。
【図８】 この発明の実施の形態６に従う電圧制御発振回路の構成を示す図である。
【図９】 この発明の実施の形態６の変更例を概略的に示す図である。
【図１０】 図８に示すバイアス電圧生成回路の断面構造を概略的に示す図である。
【図１１】 この発明の実施の形態７に従う電圧制御発振回路の構成を示す図である。
【図１２】 この発明の実施の形態７の変更例を示す図である。
【図１３】 この発明の実施の形態８に従う電圧制御発振回路の構成を示す図である。
【図１４】 この発明の実施の形態９に従う電圧制御発振回路の構成を示す図である。
【図１５】 図１４に示す構成の制御電圧とバイアス電圧との対応関係を模式的に示す図である。
【図１６】 この発明の実施の形態１０に従う電圧制御発振回路の構成を示す図である。
【図１７】 この発明の実施の形態１１に従う電圧制御発振回路の構成を示す図である。
【図１８】 この発明の実施の形態１２に従う電圧制御発振回路の構成を示す図である。
【図１９】 図１８に示す構成の制御電圧とバイアス電圧との関係を模式的に示す図である。
【図２０】 この発明の実施の形態１３に従う電圧制御発振回路の構成を示す図である。
【図２１】 この発明の実施の形態１４に従う電圧制御発振回路の構成を示す図である。
【図２２】 この発明の実施の形態１５に従う電圧制御発振回路の構成を示す図である。
【図２３】 この発明の実施の形態１５の変更例１を示す図である。
【図２４】 この発明の実施の形態１５の変更例２を示す図である。
【図２５】 この発明の実施の形態１６に従う電圧制御発振回路の構成を示す図である。
【図２６】 この発明の実施の形態１６の変更例１の構成を示す図である。
【図２７】 この発明の実施の形態１６の変更例２の構成を示す図である。
【図２８】 この発明の実施の形態１６の変更例３の構成を示す図である。
【図２９】 この発明の実施の形態１６の変更例４の構成を示す図である。
【図３０】 この発明の実施の形態１６の変更例５の構成を示す図である。
【図３１】 従来の位相同期ループの構成を概略的に示す図である。
【図３２】 従来の電圧制御発振回路の構成の一例を示す図である。
【図３３】 電圧制御発振回路の周波数との対応関係を模式的に示す図である。
【符号の説明】
Ｄ１−Ｄ１ｎ 遅延回路、Ｂ１−Ｂ１５Ａ，Ｂ１６，Ｂ１６Ａ−Ｂ１６Ｂ バイアス電圧生成回路、ＯＳ１−ＯＳ１５Ａ，ＯＳ１６，ＯＳ１６Ａ−ＯＳ１６Ｃリングオシレータ、Ｍ１−Ｍ６，ＭＣ１，ＭＣ２，Ｍ１ａ，ＭＡ１，Ｍ２ａ，Ｍ３ａ，Ｍ４ａ，Ｍ１ａ−Ｍ１ｄ，Ｍ５ａ，Ｍ５ｂ，Ｍ６ａ，Ｍ６ｂ，ＭＣ１ａ−ＭＣ１ｄ，ＭＣ２ａ−ＭＣ２ｄ ＭＯＳトランジスタ、Ｈ１，Ｈ２ 電圧／電流変換部。

Claims (13)

1. 制御電圧に従って、バイアス電圧を生成するバイアス電圧生成回路、および
   前記バイアス電圧により動作電流が規定される複数の縦続接続される遅延回路を含むクロック生成回路を備え、
   前記バイアス電圧生成回路は、前記制御電圧をゲートに受ける入力トランジスタと、前記バイアス電圧を生成する出力トランジスタを含み、
   各前記遅延回路は、
   前段の遅延回路の出力を受けるインバータと、
   前記インバータと第１の電源ノードとの間に接続され、ゲートに前記バイアス電圧を受ける第１導電型の電流源トランジスタとを含み、
   前記出力トランジスタのバックゲートは、前記第１導電型の電流源トランジスタのバックゲートに接続され、
   前記第１導電型の電流源トランジスタは、前記バックゲートに所定の電圧レベルの基準電圧を受ける、内部クロック発生回路。
2. 前記インバータは、前段の遅延回路の出力信号をゲートに受ける第１導電型の遅延トランジスタと第２導電型の遅延トランジスタとを含み、
   前記第１導電型の遅延トランジスタは、前記第１導電型の電流源トランジスタのバックゲートにそのバックゲートが接続される、請求項１記載の内部クロック発生回路。
3. 制御電圧に従ってバイアス電圧を生成するバイアス電圧生成回路、および
   前記バイアスで電圧により動作電流が規定される複数の縦続接続される遅延回路を含むクロック生成回路を備え、
   前記バイアス電圧生成回路は、前記制御電圧をゲートに受ける入力トランジスタと、前記バイアス電圧を生成する出力トランジスタを含み、
   各前記遅延回路は、
   前段の遅延回路の出力を受けるインバータと、
   前記インバータと第１の電源ノードとの間に接続され、ゲートに前記バイアス電圧を受ける第１導電型の電流源トランジスタとを含み、
   前記出力トランジスタのバックゲートは前記第１導電型の電流源トランジスタのバックゲートに結合され、
   前記第１導電型の電流源トランジスタのバックゲートは、前記入力トランジスタの第１の導通ノードに接続され、かつ前記第１の導通ノードの電圧レベルに応じて前記バイアス電圧の電圧レベルが決定される、内部クロック発生回路。
4. 前記バイアス電圧生成回路は、
   前記入力トランジスタおよび前記出力トランジスタに結合され、前記入力トランジスタの前記第１の導通ノードの電圧に応じて前記入力トランジスタおよび前記出力トランジスタの駆動電流を決定するカレントミラー型電流源をさらに含む、請求項３記載の内部クロック発生回路。
5. 制御電圧に従ってバイアス電圧を生成するバイアス電圧生成回路を備え、前記バイアス電圧生成回路は、前記制御電圧をゲートに受ける入力トランジスタと、前記入力トランジスタと電源ノードとの間に結合され、前記入力トランジスタのコンダクタンスに応じて駆動電流が決定される電流源回路を含み、前記電流源回路は、前記駆動電流を電圧に変換して前記バイアス電圧を生成する電流／電圧変換素子を含み、前記電流／電圧変換素子は、そのバックゲートに前記電源ノードの電圧と異なる電圧レベルの参照電圧を受ける変換トランジスタを備え、さらに
   前記バイアス電圧により動作電流がそれぞれ規定される複数の縦続接続される遅延回路を含むクロック生成回路を備え、
   各前記遅延回路は、
   前段の遅延回路の出力を受けるインバータと、
   前記インバータと前記電源ノードとの間に接続され、ゲートに前記バイアス電圧を受ける第１導電型の電流源トランジスタを含み、
   前記第１導電型の電流源トランジスタは、前記変換トランジスタのバックゲートに接続されるバックゲートを有する絶縁ゲート型電界効果トランジスタを備える、内部クロック発生回路。
6. 前記インバータは、前段の遅延回路の出力信号をゲートに受ける第１導電型の駆動トランジスタと第２導電型の駆動トランジスタとを含み、前記第１導電型の駆動トランジスタは、前記電流／電圧変換素子のバックゲートに接続されるバックゲートを有する絶縁ゲート型電界効果トランジスタを備える、請求項５記載の内部クロック発生回路。
7. 前記参照電圧は、所定の電圧レベルの基準電圧である、請求項５記載の内部クロック発生回路。
8. 制御電圧に従ってバイアス電圧を生成するバイアス電圧生成回路を備え、
   前記バイアス電圧生成回路は、
   前記制御電圧をゲートに受ける入力トランジスタと、
   前記入力トランジスタと電源ノードとの間に結合され、前記入力トランジスタのコンダクタンスに応じて駆動電流が決定される電流源回路とを含み、
   さらに、前記バイアス電圧に従って駆動電流がそれぞれ規定される複数の縦続接続される遅延回路を備え、
   各前記遅延回路は、
   前段の遅延回路の出力を受けるインバータと、
   前記インバータと前記電源ノードとの間に接続され、ゲートに前記バイアス電圧を受ける第１導電型の電流源トランジスタとを含み、
   前記電流源回路は、前記入力トランジスタと前記電源ノードとの間に結合され、前記入力トランジスタのコンダクタンスにより駆動電流が変化しかつ該駆動電流に応じて前記バイアス電圧を生成する前記電流／電圧変換素子として機能する電流源マスタトランジスタと、
   前記電流源マスタトランジスタに結合され、前記電流源マスタトランジスタが駆動する電流のミラー電流を生成する、絶縁ゲート型電界効果トランジスタで構成されるスレーブトランジスタとを備え、
   前記バイアス電圧生成回路は、さらに、
   前記スレーブトランジスタに結合され、前記スレーブトランジスタの駆動電流により駆動電流が決定され、該駆動電流に従って第２のバイアス電圧を生成して各前記遅延回路の第２の電流源トランジスタへ与える出力トランジスタをさらに備え、前記出力トランジスタは、前記マスタおよびスレーブトランジスタのバックゲートに接続されかつ前記第２のバイアス電圧を出力するゲートを有し、
   前記第１導電型の電流源トランジスタは、前記マスタおよびスレーブトランジスタのバックゲートに接続されるバックゲートを有する、内部クロック発生回路。
9. 制御電圧に従ってバイアス電圧を生成するバイアス電圧生成回路を備え、前記バイアス電圧生成回路は、前記制御電圧に従ってコンダクタンスが変化する入力素子と、前記入力素子のコンダクタンスに応じて駆動電流が決定されるカレントミラー型電流源回路と、前記電流源回路の駆動電流により駆動電流が決定される出力トランジスタとを含み、前記電流源回路は、前記入力素子と第１の電源ノードとの間に結合され、その駆動電流が前記入力素子のコンダクタンスにより決定されて第１のバイアス電圧を生成するマスタトランジスタと、前記マスタトランジスタの駆動電流により駆動電流が決定されるスレーブトランジスタとを備え、前記マスタおよびスレーブトランジスタは、前記第１の電源ノードの電圧と電圧レベルの異なる電圧をバックゲートにそれぞれ受け、前記出力トランジスタは、前記スレーブトランジスタと第２の電源ノードとの間に結合されかつそのバックゲートに前記第２の電源ノードの電圧と電圧レベルの異なる電圧を受け、かつ前記スレーブトランジスタの駆動電流に従って第２のバイアス電圧を生成し、さらに
   前記第１および第２のバイアス電圧に従って動作電流が決定される複数の縦続接続される遅延回路を含むクロック生成回路を備え、
   各前記遅延回路は、
   前段の遅延回路の出力を受けるインバータと、
   前記第１の電源ノードと前記インバータとの間に接続され、前記第１のバイアス電圧をゲートに受けかつバックゲートが前記マスタおよびスレーブトランジスタのバックゲートに接続される第１導電型の電流源トランジスタと、
   前記第２の電源ノードと前記インバータとの間に接続され、前記第２のバイアス電圧をゲートに受けかつバックゲートが前記出力トランジスタのバックゲートに接続される第２導電型の電流源トランジスタとを含む、内部クロック発生回路。
10. 前記マスタおよびスレーブトランジスタは、所定の電圧レベルの基準電圧をそれぞれのバックゲートに受ける、請求項９記載の内部クロック発生回路。
11. 前記出力トランジスタは、所定の電圧レベルの基準電圧を前記バックゲートに受ける、請求項９記載の内部クロック発生回路。
12. 前記マスタおよびスレーブトランジスタは、それぞれのバックゲートに前記第２のバイアス電圧を受け、前記出力トランジスタは、そのバックゲートに前記第１のバイアス電圧を受ける、請求項９記載の内部クロック発生回路。
13. 各前記遅延回路は、さらに、前段の遅延回路の出力信号をゲートに受ける第１導電型の遅延トランジスタと、第２導電型の遅延トランジスタとを含み、
    前記第１導電型の遅延トランジスタは、前記第１の電流源トランジスタのバックゲートにそのバックゲートが接続され、
    前記第２導電型の遅延トランジスタは、そのバックゲートが前記第２の電流源トランジスタのバックゲートに接続される、請求項９記載の内部クロック発生回路。

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