JP4790350B2 - 露光用マスク及び露光用マスクの製造方法 - Google Patents
露光用マスク及び露光用マスクの製造方法 Download PDFInfo
- Publication number
- JP4790350B2 JP4790350B2 JP2005250778A JP2005250778A JP4790350B2 JP 4790350 B2 JP4790350 B2 JP 4790350B2 JP 2005250778 A JP2005250778 A JP 2005250778A JP 2005250778 A JP2005250778 A JP 2005250778A JP 4790350 B2 JP4790350 B2 JP 4790350B2
- Authority
- JP
- Japan
- Prior art keywords
- pattern
- auxiliary
- patterns
- memory
- design data
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Landscapes
- Preparing Plates And Mask In Photomechanical Process (AREA)
Description
図8参照
まず、半導体基板31上にSiO2 膜32を堆積し、その上にレジスト33を塗布したのち、レチクル41に照明42を照射し、レチクル41に設けた光透過部を透過した光を投影レンズ43で集光して、レジスト33を露光することによって、レジスト33の光照射部34が硬化する。
図9は、装置起因のフォーカスズレの説明図であり、例えば、大気圧の変動に伴う投影レンズ43の焦点距離の変化により、焦点がレジスト33からずれてデフォーカスΔzが発生する。
図10は、基板の反りによるフォーカスズレの説明図であり、半導体装置の製造工程においては、応力の異なる各種の薄膜を積層するため半導体基板31が反る場合がある。
この場合、半導体基板31の中央付近でベストフォーカスするように設定すると、半導体基板31の周辺部ではデフォーカスΔzが発生する。
図11は、基板の凹凸によるフォーカスズレの説明図であり、半導体基板51にMOSFET構造を形成したのち、層間絶縁膜58を設け、この層間絶縁膜58にソース・ドレイン領域57及びゲート電極54に対するコンタクトホールを形成する場合、ゲート電極54等に起因する凹凸があると層間絶縁膜58上に設けるレジスト59の表面にも凹凸が形成される。
この場合、ゲート電極54の位置でベストフォーカスするように設定すると、ソース・ドレイン領域57の位置ではデフォーカスΔzが発生する。
言い換えれば、SRAMレイアウトは高いパターン占有率を示すが、一方のロジックLSIは比較的緩やかなパターン占有率を示す。
図12は密パターンと疎パターンのCD−FOCUS曲線であり、図13はこのCD−FOCUS曲線を得るためにレチクルに設けた開口部からなる密パターンと疎パターンの一例を示す配置図である。
なお、Y軸に関してはベストフォーカスの時のレジスト寸法値を100%に規格化してグラフ化している。
また、ここでは、一般の焦点深度と同様に、ベストフォーカス時に示す寸法値の90%以上の寸法を示すフォーカス振れ量を実効的な焦点深度として比較する手法を用いる。
図14及び図15は、密パターン及び疎パターンのレジスト上での投影像の光強度分布図であり、横軸はレジスト上での位置を示し、縦軸は光強度を示しており、また、図14はベストフォーカス時、図15はデフォーカス時の分布を示している。
一方、図15に示すデフォーカス時には、疎パターンの焦点深度が密パターンの焦点深度より浅くなるため、Wa >Wb となり、製品不良の原因となる。
図16は、疎パターンに補助パターンを設けた場合のレチクルの要部平面図であり、主パターンMb に対して主パターンMb の4つの辺に対向するように補助パターンSBz を設けている。
なお、この場合の補助パターンSBz はα=βの正方形パターンであり、露光装置で解像されないサイズに形成される。
図17は、このような補助パターンを設けた疎パターンのCD−FOCUS曲線であり、図12に示したCD−FOCUS曲線に重ねて示している。
図から明らかなように、放物線の傾きが緩やかになり、補助パターンSBz を設けることにより焦点深度が拡大されていることが分かる。
図18は、焦点深度を定めるレジスト寸法の説明図であり、図17のCD−FOCUS曲線におけるレジスト寸法は、図18に示すようにホールの直径で定義している。
図19参照
図19は、補助パターンとして長辺が主パターンの一辺と同じかそれより短い正方形パターンSBa2或いは正方形に近い矩形パターンSBa1を用いたものであり、2次元的に規則正しく配置された主パターンMb の密度に応じてA〜Eの5つのタイプの配置状態を示している。
図20は、補助パターンとして長辺が主パターンの一辺より長い線状パターンSBb1,SBb2を用いたものであり、この場合も主パターンMb の密度に応じてA〜Eの5つのタイプの配置状態を示している。
一方、短辺方向の長さに関しては、その関係が逆転し図20の補助パターンSBb1,SBb2の方が図19に示した補助パターンSBa1,SBa2より細くなっているのが特徴である。
図21は、補助パターンの形状の差異による効果を比較したグラフであり、横軸にデザインパターンのピッチを示し、縦軸にレジスト寸法をプロットしている。
但し、縦軸の値はベストフォーカスの時の値を100%として規格化した値を記載しており、デフォーカスするとレジスト寸法が小さくなることを示し、これは、図14及び図15に示した通りである。
そのような観点でみると、図20に示した補助パターンSBb で囲まれたマスクの方がピッチを通して高い完成度にあると判断できる。
図22参照
図22は、ロジックLSIパターンに補助パターンSBa を適用した配置例の説明図であり、図が示すように中央部に補助パターンが配置されない領域が存在する。
図23は、ロジックLSIパターンに補助パターンSBb を適用した配置例の説明図であり、図が示すように中央部にも細い補助パターンSBb が組合わさって配置されている。
図24は、SRAMレイアウトに補助パターンSBa を適用した配置例の説明図であり、図が示すようにセルの内部に複数の補助パターンSBa が配置されている。
図25は、SRAMレイアウトに補助パターンSBb を適用した配置例の説明図であり、図が示すように中央部に細い補助パターンSBb が一本配置されるに留まっている。
図26は、図22乃至図25のパターンレイアウトから抽出した主パターンL1 ,L2 ,L3 ,S1 ,S2 のデフォーカス時の寸法の説明図であり、縦軸の値はベストフォーカスの時の値を100%として規格化した値を記載している。
一方、密パターンであるSRAMレイアウトにおける主パターンS1 ,S2 の場合には、補助パターンSBb よりも矩形の補助パターンSBa を配置した方が効果的であることがわかる。
即ち、チップ内に存在し得る種々なパターンに対し、一意で規定される配置ルールを用いるだけではまだまだ不十分であり、安定量産を視野に入れた技術とは言いがたいという問題がある。
決するための手段を説明する。
図1参照
上記課題を解決するために、本発明は、バイナリマスク型の露光用マスクにおいて、メモリパターンに対する補助パターンが、個々のメモリパターンの辺に対向する辺の長さが前記メモリパターンの辺の長さと同じか或いはそれ以下の長さの矩形パターンからなり、それ以外のパターンに対する補助パターンが、長辺が主パターンの辺より長く且つ長辺と短辺の比が5以上の微細線状パターンからなることを特徴とする。
図2及び図3参照
図2は、本発明の実施例1のレチクルの製造手順を表すフローチャートであり、また、図3はレチクルの製造途中の概略的要部断面図であり、図3を参照しながら図2のフローチャートを説明するが、後述する近接効果補正工程の詳細以外の基本的ステップは従来のレチクルの製造工程と全く同様である。
ここで、設計ルールとは、レチクル上の金属薄膜のパターンを形成する上での制限事項をいい、例えば、金属薄膜パターンの最小線幅の確保、最小パターン間隔確保の排除のための制限事項がある。
この設計データ修正工程は、設計ルールを満たさない設計データ部分について、設計ルールに合うように、設計データD1 を修正する工程である。
この露光条件の変更工程において、露光パターン形成工程で形成されたレジストパターン15の線幅を規格値以内に納めるために、電子ビーム露光装置の電子ビームの露光条件を変更する工程である。
図4参照
図4は、図2に示したステップ3の近接効果補正工程の詳細を示したフローチャートである。
まず、ステップS31 の設計データの初期処理工程において、デバイスパターンの設計データD0 の初期処理を行って、設計データD1 としたのち、ステップS32 の対象図形の抽出工程において、補正対象となる図形を順次抽出する。
LSIを製造するための設計データは、1つの素子もしくは1つの層のためのデータだけではなく、LSIとして成立しうる全素子もしくは全層の設計データを含むのが一般的であるので、これらの多種多様なデータの中から、当該レチクルを作成するための、言い換えれば、目的としているレイヤのみが処理されるように選択し設定する工程である。
なお、この時の判定は、設計データ中のSRAM枠等のメモリ枠の有無により行う。
L系統においては、まず、ステップS341の微細線状SB発生工程において、抽出した設計データD1 に対して、設計データD1 による主パターンM1 の四方を囲むように各3本の線状補助パターンSB1 を発生する。
なお、線状補助パターンSBb1は、設計データD1 による主パターンM1 の一辺を0.1μmとすると、例えば、0.1μm×0.06μmのサイズとし、露光の際に解像されない大きさとする。
この時対向するSBb2とSBb3の距離が露光のECRに解像されないような状況であれば、延伸工程時にSBb2とSBb3は交差や結合しても良い。
なお、微細線状補助パターンSBb2とSBb3の投影像が互いに干渉した場合、干渉部における露光量が多くなり、本来解像されないはずの補助パターンが解像されて製品欠陥発生の原因となる。
一方、S系統においては、まず、ステップS351のプレバイアス工程において、設計データD1 を4辺を伸長して設計データD2 を得たのち、ステップS352の直交直角SB発生工程において、設計データD2 による主パターンM2 の各辺に対向するように各2個の矩形補助パターンSBa1を発生させる。
なお、この場合の矩形補助パターンSBa1は、設計データD2 による主パターンM2 の一辺を0.1μmとすると、例えば、0.12μm×0.10μmのサイズとし、露光の際に解像されない大きさとする。
次いで、ステップS355の斜めSB発生工程において、指針枠Fの内部にこの指針枠Fと1頂点を共有する正方形状の矩形補助パターンSBa2を発生させる。
なお、この矩形補助パターンSBa2は、例えば、0.11μm×0.11μmのサイズとする。
なお、ステップS36 のOPC工程について、S系統について説明するが、L系統についても基本的なフロー及び処理原理は同じである。
なお、矩形補助パターンSBa1,SBa2については、拡大処理を行わない。
また、L系統の場合には、SBb2,SBb3については、拡大処理を行わない。
なお、微細線状補助パターンSBb の長辺と短辺の比は5以上であることが望ましい。
再び、図8参照
まず、半導体基板31上にSiO2 膜32を堆積し、その上にレジスト33を塗布したのち、上記の実施例1の手法で作成したL系統かS系統かに応じて異なった補助パターンを設けたレチクル41に照明42を照射し、レチクル41に設けた光透過部を透過した光を投影レンズ43で集光して、レジスト33を露光することによって、レジスト33の光照射部34が硬化させる。
11 石英ガラス基板
12 金属薄膜
13 電子線レジスト膜
14 電子ビーム
15 レジストパターン
16 金属薄膜パターン
31 半導体基板
32 SiO2 膜
33 レジスト
34 光照射部
35 レジストパターン
36 コンタクトホール
41 レチクル
42 照明
43 投影レンズ
51 半導体基板
52 素子分離領域
53 ゲート絶縁膜
54 ゲート電極
55 エクステンション領域
56 サイドウォール
57 ソース・ドレイン領域
58 層間絶縁膜
59 レジスト
Claims (3)
- バイナリマスクであって、メモリパターンに対する補助パターンが、個々のメモリパターンの辺に対向する辺の長さが前記メモリパターンの辺の長さと同じか或いはそれ以下の長さの矩形パターンからなり、それ以外のパターンに対する補助パターンが、長辺が主パターンの辺より長く且つ長辺と短辺の比が5以上の微細線状パターンからなることを特徴とする露光用マスク。
- バイナリマスクにおける近接効果補正工程において、設計データからメモリパターンとそれ以外のパターンとを区別して抽出する工程と、抽出したメモリパターンに対する補助パターンとして、個々のメモリパターンの辺に対向する辺の長さが前記メモリパターンの辺の長さと同じか或いはそれ以下の長さの矩形パターンを発生させるとともに、それ以外のパターンに対する補助パターンとして、長辺が主パターンの辺より長く且つ長辺と短辺の比が5以上の微細線状パターンを発生させる工程とを備えたことを特徴とする露光マスクの製造方法。
- 上記メモリパターンとそれ以外のパターンとの区別を、上記設計データ中のメモリパターンを囲むメモリ枠の有無によって区別することを特徴とする請求項2記載の露光マスクの製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005250778A JP4790350B2 (ja) | 2005-08-31 | 2005-08-31 | 露光用マスク及び露光用マスクの製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005250778A JP4790350B2 (ja) | 2005-08-31 | 2005-08-31 | 露光用マスク及び露光用マスクの製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2007065246A JP2007065246A (ja) | 2007-03-15 |
JP4790350B2 true JP4790350B2 (ja) | 2011-10-12 |
Family
ID=37927537
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2005250778A Expired - Fee Related JP4790350B2 (ja) | 2005-08-31 | 2005-08-31 | 露光用マスク及び露光用マスクの製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4790350B2 (ja) |
Families Citing this family (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7681170B2 (en) * | 2006-02-09 | 2010-03-16 | Qualcomm Incorporated | Method and apparatus for insertion of filling forms within a design layout |
JP5286678B2 (ja) | 2007-03-14 | 2013-09-11 | タカタ株式会社 | エアバッグの製造方法 |
US8652710B2 (en) * | 2007-05-25 | 2014-02-18 | Asml Netherlands B.V. | Device manufacturing method, method of making a mask, and mask |
JP5529391B2 (ja) * | 2008-03-21 | 2014-06-25 | ルネサスエレクトロニクス株式会社 | ハーフトーン型位相シフトマスク、そのハーフトーン型位相シフトマスクを有する半導体装置の製造装置、およびそのハーフトーン型位相シフトマスクを用いた半導体装置の製造方法 |
JP2012145834A (ja) | 2011-01-13 | 2012-08-02 | Toshiba Corp | マスクパターン作成方法、半導体装置の製造方法およびマスクパターン作成プログラム |
CN116203791A (zh) * | 2023-04-28 | 2023-06-02 | 合肥晶合集成电路股份有限公司 | 一种半导体芯片的掩膜版结构及半导体器件 |
Family Cites Families (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2897299B2 (ja) * | 1989-12-20 | 1999-05-31 | ソニー株式会社 | 位相シフトマスク,位相シフトマスクの製造方法,及び位相シフトマスクを用いた半導体装置の製造方法 |
JP3225535B2 (ja) * | 1991-04-26 | 2001-11-05 | ソニー株式会社 | 位相シフトマスク |
JPH117120A (ja) * | 1997-06-18 | 1999-01-12 | Sony Corp | マスクパターン作成方法およびマスクパターン作成装置並びにマスク作成装置 |
JP2000066372A (ja) * | 1998-08-17 | 2000-03-03 | Seiko Epson Corp | 半導体装置製造方法 |
KR100452732B1 (ko) * | 2000-07-21 | 2004-10-12 | 에이에스엠엘 네델란즈 비.브이. | 리소그래피 투영용 보조 피쳐 |
US20040248016A1 (en) * | 2003-06-06 | 2004-12-09 | Lucas Kevin D. | Method of designing a reticle and forming a semiconductor device therewith |
JP4563746B2 (ja) * | 2003-06-30 | 2010-10-13 | エーエスエムエル マスクツールズ ビー.ブイ. | イメージ・フィールド・マップを利用して補助フィーチャを生成するための、方法、プログラム製品及び装置 |
US7231629B2 (en) * | 2003-10-31 | 2007-06-12 | Asml Masktools B.V. | Feature optimization using enhanced interference mapping lithography |
JP4229829B2 (ja) * | 2003-12-26 | 2009-02-25 | Necエレクトロニクス株式会社 | ホールパターン設計方法、およびフォトマスク |
-
2005
- 2005-08-31 JP JP2005250778A patent/JP4790350B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2007065246A (ja) | 2007-03-15 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP4499616B2 (ja) | 露光用マスクとその製造方法、及び半導体装置の製造方法 | |
WO2005103828A2 (en) | System and method for fabricating contact holes | |
JP4790350B2 (ja) | 露光用マスク及び露光用マスクの製造方法 | |
US20110004855A1 (en) | Method for verifying optical proximity correction | |
US20090024978A1 (en) | Semiconductor device mask, method of forming the same and method of manufacturing semiconductor device using the same | |
JP2010210679A (ja) | マスクおよびその製造方法ならびに半導体装置の製造方法 | |
TWI421908B (zh) | 光學鄰近校正模型的建立方法 | |
JPWO2004077155A1 (ja) | フォトマスク及び半導体装置の製造方法 | |
JP4190227B2 (ja) | フォトマスク、その設計方法及びそれを用いた半導体装置の製造方法 | |
US20060073425A1 (en) | Pattern designing method, photomask manufacturing method, resist pattern forming method and semiconductor device manufacturing method | |
JP2008020734A (ja) | 半導体装置の設計パターン作成方法、プログラム、及び半導体装置の製造方法 | |
US8048592B2 (en) | Photomask | |
JP2004040039A (ja) | 露光方法の選択方法 | |
KR20100097509A (ko) | 노광마스크 및 이를 이용한 반도체 소자의 형성 방법 | |
US8042068B2 (en) | Method for processing optical proximity correction | |
KR100950481B1 (ko) | 포토마스크를 이용한 홀 타입 패턴 형성방법 | |
US20030157808A1 (en) | Photoresist reflow for enhanced process window for random, isolated, semi-dense, and other non-dense contacts | |
US20090004577A1 (en) | Mask for semiconductor device and manufacturing method thereof | |
JP2002099073A (ja) | 半導体回路の設計パタンデータ補正方法と、補正された設計パタンデータを用いたフォトマスク、該フォトマスクの検査方法およびフォトマスク検査用パタンデータ作製方法 | |
JP2008058961A (ja) | リソグラフィプロセスにおけるレジストの限界寸法の変動の修正 | |
KR20090110553A (ko) | 반도체 소자의 마스크 제조 방법 및 반도체 소자의 제조방법 | |
US11415876B2 (en) | Method of fabricating a photomask | |
US7838181B2 (en) | Photo mask and method for manufacturing semiconductor device using the same | |
KR20070069994A (ko) | 반도체 소자의 패턴 형성용 마스크 제작 방법 | |
US7608370B2 (en) | Exposure mask and method for manufacturing semiconductor device using the same |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20080704 |
|
A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A712 Effective date: 20080730 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20101021 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20101026 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20101227 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20110419 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20110517 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20110719 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20110720 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140729 Year of fee payment: 3 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 4790350 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
LAPS | Cancellation because of no payment of annual fees |