JP4781162B2 - 半導体集積回路装置 - Google Patents
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Description
半導体素子1を配線基板2に実装したこの種の半導体装置は、半導体素子1の裏面に形成された外部接続用の突起電極3が、配線基板2の上に形成された基板電極4に当設し、半導体素子1と配線基板2の間には硬化した封止樹脂材5が設けられている。封止樹脂材5は半導体素子1が配線基板2の実装位置から移動しないように固定する役目と、突起電極3と基板電極4との接触部を封止して良好な電気接続状態を維持する役目を果たしている。
図9(a)(b)に示すように、配線基板2の基板電極4の上に、シート状の封止樹脂材5を貼り付ける。次に図9(c)に示すように、半導体素子1を、この半導体素子1の突起電極3が形成されている裏面を配線基板2の側に向けて、熱可塑性の封止樹脂材5の上に配置し、熱をかけながら半導体素子1を配線基板2の側に押し付けると、封止樹脂材5が軟化して図8(b)に示すように半導体素子1の外側に流動する。このとき、半導体素子1の突起電極3と配線基板2の基板電極4とが当設して導通する。この状態で、温度を下げて封止樹脂材5を硬化させると、図9(d)に示すように配線基板2における半導体素子1の位置が、硬化した封止樹脂材5によって固定されて実装が完了する。
なお、(特許文献1)には、中央部での接合力の不足を改善することを目的として、接合材料が不均一にはみ出すことを規制するために、半導体回路素子1の突起電極配列の大きな隙間にダミーの突起電極としての接合材料流動規制部材3を設けて接合材料の分布の均一化を図ることが記載されており、(特許文献2)には、中央部での接合力の不足を改善することを目的として、接合材料が不均一にはみ出すことを規制するために、配線基板としての回路形成体6−1の側に接合材料流動規制部材303を設けて接合材料の分布の均一化を図ることが記載されている。しかし、このように構成しても、図8(c)に示したようなコーナー部6に良好なフィレットを形成できない。
(実施の形態1)
図1と図2は本発明の(実施の形態1)を示す。
半導体素子1は、平面形状が矩形で、裏面には、4つの辺1a,1b,1c,1dに沿って多数の突起電極3が配列されている。さらに、半導体素子1の裏面には、コーナー部6に対応して、配線基板2の側に向かって突出した凸部7a,7b,7c,7dが形成されている。さらに詳しくは、凸部7a,7b,7c,7dは、半導体素子1のコーナー部に接した辺と並行に延びた矩形で、突起電極3よりも半導体素子1の内側の位置に形成されている。凸部7a,7b,7c,7dの高さは、突起電極3の高さよりも低い。
図3と図4は本発明の(実施の形態2)を示し、(実施の形態1)とは凸部7a〜7dの形状だけが異なっている。つまり、(実施の形態1)では凸部7a〜7dは平面形状が辺1a〜1dと並行に延びた矩形であったが、この(実施の形態2)では、前記凸部7a〜7dの平面形状が、一辺が半導体素子1の前記コーナー部6に接した辺と並行で、残る二辺11,12が前記半導体素子1の内側から外側にコーナー部6に向かって延びた三角形に形成されている。その他は(実施の形態1)と同様である。
図5は本発明の(実施の形態3)を示し、(実施の形態1)とは凸部7a〜7dを設けた位置が異なっている。つまり、(実施の形態1)では凸部7a〜7dを半導体素子1の裏面に形成したが、この(実施の形態3)では、配線基板2の側に凸部7a〜7dが形成されている。
図6は本発明の(実施の形態4)を示し、(実施の形態1)とは凸部7a〜7dを設けた位置が異なっている。つまり、(実施の形態1)では凸部7a〜7dを半導体素子1の裏面に形成したが、この(実施の形態4)では、配線基板2の側に凸部7a〜7dが形成されている。その他は(実施の形態1)と同様である。
図7は本発明の(実施の形態5)を示し、(実施の形態2)とは凸部7a〜7dを設けた位置が異なっている。つまり、(実施の形態2)では凸部7a〜7dを半導体素子1の裏面に形成したが、この(実施の形態5)では、配線基板2の側に凸部7a〜7dが形成されている。その他は(実施の形態2)と同様である。
1a,1b,1c,1d 半導体素子1の4つの辺
2 配線基板
3 突起電極
4 配線基板2の基板電極
5 封止樹脂材
6 半導体素子1のコーナー部
7a,7b,7c,7d 凸部
8a 凸部7aの一端と凸部7bの一端と配線基板2との隙間
8b 凸部7bの他端と凸部7cの一端と配線基板2との隙間
8c 凸部7cの他端と凸部7dの一端と配線基板2との隙間
8d 凸部7dの他端と凸部7aの他端と配線基板2との隙間
9 各凸部7a,7b,7c,7dの先端と配線基板2との隙間
Claims (6)
- 4つの辺を有する半導体素子を配線基板にフリップチップ実装し、半導体素子と配線基板の間に介在する封止樹脂材によって半導体素子を配線基板に係止した半導体集積回路装置であって、
前記半導体素子の裏面に、前記半導体素子の4つの辺のそれぞれに沿って延び、かつ前記半導体素子の電極よりも内側の位置に、前記配線基板の側に向かって前記配線基板との間に隙間が形成されるように突出するような、前記4つの辺のそれぞれに対応した4つの凸部を有し、前記4つの凸部は前記半導体素子の全コーナー部でそれぞれ開口部を有しており、
前記隙間の高さと前記4つの凸部における半導体素子の辺方向の長さとで表される断面積の合計は、前記全コーナー部における開口部の断面積の合計よりも小さいことを特徴とする半導体集積回路装置。 - 前記4つの凸部の平面形状がそれぞれ、
半導体素子の前記コーナー部に接した辺と並行に延びた矩形である請求項1記載の半導体集積回路装置。 - 前記4つの凸部の平面形状がそれぞれ、
一辺が半導体素子の前記コーナー部に接した辺と並行で、残る二辺が前記半導体素子の内側から外側に延びた三角形である請求項1記載の半導体集積回路装置。 - 4つの辺を有する半導体素子を配線基板にフリップチップ実装し、半導体素子と配線基板の間に介在する封止樹脂材によって半導体素子を配線基板に係止した半導体集積回路装置であって、
配線基板の側において、前記半導体素子の4つの辺のそれぞれに沿って延び、かつ実装された前記半導体素子よりも内側の位置に、前記半導体素子の側に向かって前記半導体素子との間に隙間が形成されるように突出するような、前記4つの辺のそれぞれに対応した4つの凸部を有し、前記4つの凸部は前記半導体素子の全コーナー部でそれぞれ開口部を有しており、
前記隙間の高さと前記4つの凸部における半導体素子の辺方向の長さとで表される断面積の合計は、前記全コーナー部における開口部の断面積の合計よりも小さいことを特徴とする半導体集積回路装置。 - 前記4つの凸部の平面形状がそれぞれ、
半導体素子の前記コーナー部に接した辺と並行に延びた矩形である請求項4記載の半導体集積回路装置。 - 前記4つの凸部の平面形状がそれぞれ、
一辺が半導体素子の前記コーナー部に接した辺と並行で、残る二辺が前記半導体素子の内側から外側に延びた三角形である請求項4記載の半導体集積回路装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006133162A JP4781162B2 (ja) | 2006-05-12 | 2006-05-12 | 半導体集積回路装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
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JP2006133162A JP4781162B2 (ja) | 2006-05-12 | 2006-05-12 | 半導体集積回路装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2007305812A JP2007305812A (ja) | 2007-11-22 |
JP4781162B2 true JP4781162B2 (ja) | 2011-09-28 |
Family
ID=38839482
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2006133162A Expired - Fee Related JP4781162B2 (ja) | 2006-05-12 | 2006-05-12 | 半導体集積回路装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4781162B2 (ja) |
Family Cites Families (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2000012615A (ja) * | 1998-06-19 | 2000-01-14 | Toshiba Corp | プリント基板 |
JP2001223241A (ja) * | 2000-02-07 | 2001-08-17 | Hitachi Ltd | 半導体実装構造 |
JP3818441B2 (ja) * | 2002-02-20 | 2006-09-06 | 日本電信電話株式会社 | 基板実装構造及び半導体装置 |
JP2004207296A (ja) * | 2002-12-24 | 2004-07-22 | Seiko Epson Corp | 半導体装置及びその製造方法 |
JP2004214255A (ja) * | 2002-12-27 | 2004-07-29 | Casio Comput Co Ltd | 電子部品の接続構造 |
JP2007103733A (ja) * | 2005-10-05 | 2007-04-19 | Nec Electronics Corp | 基板およびそれを用いた半導体装置 |
-
2006
- 2006-05-12 JP JP2006133162A patent/JP4781162B2/ja not_active Expired - Fee Related
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Publication number | Publication date |
---|---|
JP2007305812A (ja) | 2007-11-22 |
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RD04 | Notification of resignation of power of attorney |
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A621 | Written request for application examination |
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A977 | Report on retrieval |
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A521 | Written amendment |
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A131 | Notification of reasons for refusal |
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A521 | Written amendment |
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TRDD | Decision of grant or rejection written | ||
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A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
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A61 | First payment of annual fees (during grant procedure) |
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|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140715 Year of fee payment: 3 |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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