JP4760447B2 - Method for manufacturing thin-film electronic components - Google Patents

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本発明は、薄膜電子部品の製造方法に関する。   The present invention relates to a method for manufacturing a thin film electronic component.

従来、基板上に薄膜コンデンサ等の薄膜電子素子が形成された薄膜電子部品を製造する方法として、基板の表面に薄膜コンデンサ等の薄膜電子素子を形成した後、導通スルーホールを形成するための貫通孔をレーザを用いて穿孔する工程を備える方法が知られている（例えば、特許文献１。）。この方法の場合、エネルギー供給過剰による薄膜電子素子の破壊を回避するため、一般に、表面に薄膜電子素子が形成されている基板の裏面からレーザを照射して基板に貫通孔が形成される。
特開２００１−３５８２４８号公報 Conventionally, as a method of manufacturing a thin film electronic component in which a thin film electronic device such as a thin film capacitor is formed on a substrate, a thin film electronic device such as a thin film capacitor is formed on the surface of the substrate, and then a through hole for forming a conductive through hole is formed. A method including a step of drilling holes using a laser is known (for example, Patent Document 1). In the case of this method, in order to avoid destruction of the thin film electronic device due to excessive energy supply, generally, a laser is irradiated from the back surface of the substrate on which the thin film electronic device is formed to form a through hole in the substrate.
JP 2001-358248 A

しかしながら、従来の方法では、裏面からレーザを照射する際の位置精度が必ずしも十分でなく、レーザによって薄膜電子素子の一部が破壊されて、これが薄膜電子部品における短絡発生の原因となるという問題があった。   However, in the conventional method, the positional accuracy when irradiating the laser from the back surface is not always sufficient, and a part of the thin film electronic element is destroyed by the laser, which causes a short circuit in the thin film electronic component. there were.

そこで、本発明は、短絡の発生が十分に防止された薄膜電子部品を得ることが可能な薄膜電子部品の製造方法を提供することを目的とする。   Then, an object of this invention is to provide the manufacturing method of the thin film electronic component which can obtain the thin film electronic component in which generation | occurrence | production of the short circuit was fully prevented.

本発明の薄膜電子部品の製造方法は、電極層を有する薄膜電子素子を第１及び第２の主面を有する基板の当該第１の主面側に形成する薄膜電子素子形成工程と、薄膜電子素子に開口を形成する工程と、第２の主面上に薄膜電子素子と対応するアライメントマークを形成するアライメントマーク形成工程と、開口に対し連通すると共に、基板を貫通する貫通孔を第２の主面側からの穿孔により形成する貫通孔形成工程と、貫通孔の内面に導電性材料を付着させて導通スルーホールを形成する導通スルーホール形成工程と、を備える。更に、本発明の製造方法は、貫通孔形成工程よりも前に、第２の主面を研磨する研磨工程を備える。 Method of manufacturing a thin film electronic component of the present invention, a thin film electronic device forming step of forming on the first main surface side of the substrate having a thin film electronic device having an electrode layer of the first and second main surfaces, thin film electronic forming an opening in the element, and the alignment mark formation step of forming an alignment mark corresponding to the thin film electronic device on the second main surface, communicated with respect to the opening, a through hole penetrating through the base plate second A through-hole forming step formed by drilling from the main surface side, and a conductive through-hole forming step of forming a conductive through-hole by attaching a conductive material to the inner surface of the through-hole. Furthermore, the manufacturing method of this invention is equipped with the grinding | polishing process of grind | polishing a 2nd main surface before a through-hole formation process.

上記薄膜電子素子に開口を形成する工程において、薄膜電子素子を貫通する開口を形成する態様とすることができる。In the step of forming the opening in the thin film electronic element, an embodiment of forming an opening penetrating the thin film electronic element can be employed.

上記本発明の製造方法によれば、貫通孔形成工程の前に基板の裏面（第２の主面）を研磨し、また、基板の裏面に薄膜電子素子と対応するアライメントマークを形成したことにより、貫通孔を形成する際にアライメントマークの位置を光学的に明瞭に認識することできる。これにより、貫通孔を高い位置精度で形成することが可能となり、その結果、短絡の発生が十分に防止された薄膜電子部品を得ることが可能となった。   According to the manufacturing method of the present invention, the back surface (second main surface) of the substrate is polished before the through hole forming step, and the alignment mark corresponding to the thin film electronic element is formed on the back surface of the substrate. When the through hole is formed, the position of the alignment mark can be clearly recognized optically. As a result, the through hole can be formed with high positional accuracy, and as a result, a thin film electronic component in which occurrence of a short circuit is sufficiently prevented can be obtained.

上記基板は、耐熱性、絶縁性及び機械的強度が優れていることから、セラミック基板であることが好ましい。なお、本発明においてセラミック基板とは、非金属の無機材料を用い、成型・焼成等の工程を経て得られる基板をいう。   The substrate is preferably a ceramic substrate because of its excellent heat resistance, insulation and mechanical strength. In the present invention, the ceramic substrate refers to a substrate obtained using a non-metallic inorganic material and undergoing processes such as molding and firing.

研磨工程においては、第２の主面をＲｚが５００ｎｍ以下となるまで研磨することが好ましい。これにより、短絡発生防止の効果がより顕著なものとなる。   In the polishing step, it is preferable to polish the second main surface until Rz is 500 nm or less. Thereby, the effect of preventing the occurrence of a short circuit becomes more remarkable.

本発明の製造方法によれば、短絡の発生が十分に防止された薄膜電子部品を得ることが可能である。   According to the manufacturing method of the present invention, it is possible to obtain a thin film electronic component in which occurrence of a short circuit is sufficiently prevented.

以下、本発明の好適な実施形態について詳細に説明する。ただし、本発明は以下の実施形態に限定されるものではない。なお、図面の説明において同一又は相当する要素には同一の符号を付し、重複する説明を省略する。   Hereinafter, preferred embodiments of the present invention will be described in detail. However, the present invention is not limited to the following embodiments. In the description of the drawings, the same or corresponding elements are denoted by the same reference numerals, and redundant description is omitted.

図１は、本実施形態に係る薄膜電子部品の製造方法を示すフロー図である。本実施形態は、第１及び第２の主面を有する基板の当該第１の主面側に電極層を有する薄膜電子素子を形成する薄膜電子素子形成工程Ｓ１と、第２の主面上に薄膜電子素子と対応するアライメントマークを形成するアライメントマーク形成工程Ｓ２と、基板及び電極層を貫通する貫通孔を第２の主面側からの穿孔により形成する貫通孔形成工程Ｓ３と、貫通孔の内面に導電性材料を付着させて導通スルーホールを形成する導通スルーホール形成工程Ｓ４と、を備える。そして、本実施形態は更に、基板の第２の主面を研磨する研磨工程Ｓ１０を備えており、研磨工程Ｓ１０は薄膜電子素子形成工程Ｓ１の前の段階で行われる。研磨工程Ｓ１０は、貫通孔形成Ｓ３よりも前にあればよい。   FIG. 1 is a flowchart showing a method of manufacturing a thin film electronic component according to this embodiment. In the present embodiment, a thin film electronic element forming step S1 for forming a thin film electronic element having an electrode layer on the first main surface side of the substrate having the first and second main surfaces, and on the second main surface An alignment mark forming step S2 for forming an alignment mark corresponding to the thin film electronic element, a through hole forming step S3 for forming a through hole penetrating the substrate and the electrode layer by drilling from the second main surface side, A conductive through hole forming step S4 for forming a conductive through hole by attaching a conductive material to the inner surface. The embodiment further includes a polishing step S10 for polishing the second main surface of the substrate, and the polishing step S10 is performed at a stage before the thin film electronic element forming step S1. Polishing process S10 should just be before through-hole formation S3.

図２、３、４及び５は、本実施形態に係る薄膜電子部品の製造方法を示す概略断面図である。本実施形態では、基板と当該基板上に形成された薄膜電子素子としての薄膜コンデンサとを備える薄膜電子部品を製造する。まず、基板１０（厚さ０．３５ｍｍ）を用意し（図２の（ａ））、基板１０の第一の主面１０ａ及び第二の主面１０ｂを研磨剤を用いた精密研磨方法により研磨してそれぞれの表面を平滑化する（図２の（ｂ）、研磨工程）。このとき、それぞれの主面における最大高さ（粗さ曲線における平均線から最も高い山頂までの高さと最も低い谷底までの深さとの和）Ｒｚ（ＪＩＳＢ０６０１：２００１）が５００ｎｍ以下となるまで研磨することが好ましく、Ｒｚが５０ｎｍ以下となるまで研磨することがより好ましい。   2, 3, 4 and 5 are schematic cross-sectional views showing a method of manufacturing a thin film electronic component according to the present embodiment. In the present embodiment, a thin film electronic component including a substrate and a thin film capacitor as a thin film electronic element formed on the substrate is manufactured. First, a substrate 10 (thickness 0.35 mm) is prepared ((a) of FIG. 2), and the first main surface 10a and the second main surface 10b of the substrate 10 are polished by a precision polishing method using an abrasive. Then, the respective surfaces are smoothed ((b) in FIG. 2, polishing step). At this time, polishing is performed until the maximum height on each main surface (the sum of the height from the average line to the highest peak on the roughness curve and the depth from the lowest valley) to Rz (JIS B0601: 2001) is 500 nm or less. It is preferable to polish until Rz is 50 nm or less.

研磨の後、薄膜コンデンサが形成される側の面である第一の主面１０ａを絶縁膜１２（膜厚：１０μｍ）で覆う（図２の（ｃ））。絶縁膜１２はＳｉＯ２から構成されており、プラズマＣＶＤや化学溶液堆積（ＣＳＤ）などの方法により形成することができる。絶縁膜１２は、化学機械研磨方法（ＣＭＰ）により、２〜３μｍの厚さ分が研磨される。研磨後の絶縁膜１２の表面の最大高さＲｚは１０ｎｍ程度である。 After polishing, the first main surface 10a, which is the surface on which the thin film capacitor is formed, is covered with an insulating film 12 (film thickness: 10 μm) ((c) in FIG. 2). The insulating film 12 is made of SiO 2 and can be formed by a method such as plasma CVD or chemical solution deposition (CSD). The insulating film 12 is polished to a thickness of 2 to 3 μm by a chemical mechanical polishing method (CMP). The maximum height Rz of the surface of the insulating film 12 after polishing is about 10 nm.

次に、図３の（ｄ）〜（ｇ）に示されるように、基板１０の第一の主面１０ａ側に薄膜コンデンサ４０が形成される（薄膜電子素子形成工程）。この工程ではまず、絶縁膜１２上にＴｉＯ２からなる密着層１４（膜厚：１０ｎｍ）及びＰｔからなる下部電極層１５（膜厚：１００ｎｍ）がこの順でスパッタ法により形成され、これらの層はフォトリソグラフィー法によって所定の位置に開口１４ａが形成されるようにパターニングされる（図３の（ｄ））。密着層１４はＴｉＯ２ターゲットを用いたＲＦスパッタにより形成される。また、下部電極層１５はＤＣスパッタ法によりＰｔを成膜して形成される。密着層１４及び下部電極層１５は、例えば、下部電極層１５上にフォトレジストパターンを形成し、その状態でアルゴンを用いたドライミリングによって開口１４ａを形成し、有機溶剤及び酸素アッシング装置を用いてフォトレジストパターンを除去してパターニングされる。なお、下部電極層１５の形成の前に密着層１４を熱処理することにより、下部電極層１５におけるヒロックの発生が抑制される。 Next, as shown in FIGS. 3D to 3G, the thin film capacitor 40 is formed on the first main surface 10a side of the substrate 10 (thin film electronic element forming step). In this step, first, an adhesion layer 14 (film thickness: 10 nm) made of TiO 2 and a lower electrode layer 15 (film thickness: 100 nm) made of Pt are formed in this order on the insulating film 12 by these sputtering methods. Is patterned by photolithography so that an opening 14a is formed at a predetermined position ((d) of FIG. 3). The adhesion layer 14 is formed by RF sputtering using a TiO 2 target. The lower electrode layer 15 is formed by depositing Pt by DC sputtering. For the adhesion layer 14 and the lower electrode layer 15, for example, a photoresist pattern is formed on the lower electrode layer 15, an opening 14 a is formed by dry milling using argon in this state, and an organic solvent and an oxygen ashing device are used. The photoresist pattern is removed for patterning. Note that heat treatment of the adhesion layer 14 before the formation of the lower electrode layer 15 suppresses generation of hillocks in the lower electrode layer 15.

開口１４ａは円環状の平面形状を有する溝であり、下部電極層１５の上面から下部電極層１５及び密着層１４を貫通して絶縁膜１２の上面まで延びている。開口１４ａの内側には、密着層１４及び下部電極層１５からなる積層構造の主要部分２１から分離されたアイランド部２０が残る。アイランド部２０は、円形の平面形状を有している。   The opening 14 a is a groove having an annular plane shape, and extends from the upper surface of the lower electrode layer 15 to the upper surface of the insulating film 12 through the lower electrode layer 15 and the adhesion layer 14. Inside the opening 14a, the island part 20 separated from the main part 21 of the laminated structure including the adhesion layer 14 and the lower electrode layer 15 remains. The island part 20 has a circular planar shape.

続いて、図３の（ｅ）に示されるように、高い誘電率を有する誘電体層１６が下部電極層１５上に形成される。この誘電体層１６は、ＢＳＴ（チタン酸ストロンチウムバリウム）から構成されている。誘電体層１６は開口１４ａを充填し、絶縁膜１２に接触する。誘電体層１６は、複数の開口１６ａ及び１６ｂが形成されるように、フォトリソグラフィー法を利用してパターニングされる。開口１６ａ及び１６ｂは円形の平面形状を有している。開口１６ａは、アイランド部２０に位置合わせされている。このため、アイランド部２０の表面が開口１６ａから露出する。開口１６ｂは、密着層１４及び下部電極層１５の主要部分２１の上に形成されている。このため、主要部分２１の表面の一部が開口１６ｂから露出する。フォトリソグラフィー法によるパターニングは、例えば、誘電体層１６上にフォトレジストパターンを形成し、その状態でバッファードフッ酸（フッ化水素とフッ化アンモニウムとの混合物の水溶液）を用いたエッチングによって開口１６ａ、１６ｂを形成し、有機溶剤を用いてフォトレジストパターンを除去することにより行われる。   Subsequently, as shown in FIG. 3E, a dielectric layer 16 having a high dielectric constant is formed on the lower electrode layer 15. The dielectric layer 16 is made of BST (strontium barium titanate). The dielectric layer 16 fills the opening 14 a and contacts the insulating film 12. The dielectric layer 16 is patterned using a photolithography method so that a plurality of openings 16a and 16b are formed. The openings 16a and 16b have a circular planar shape. The opening 16 a is aligned with the island part 20. For this reason, the surface of the island part 20 is exposed from the opening 16a. The opening 16 b is formed on the main portion 21 of the adhesion layer 14 and the lower electrode layer 15. For this reason, a part of surface of the main part 21 is exposed from the opening 16b. The patterning by the photolithography method is performed by, for example, forming a photoresist pattern on the dielectric layer 16 and performing etching using buffered hydrofluoric acid (an aqueous solution of a mixture of hydrogen fluoride and ammonium fluoride) in that state. , 16b, and the photoresist pattern is removed using an organic solvent.

この後、図３の（ｆ）に示されるように、ＰｔをＤＣスパッタ法によって成膜して、誘電体層１６を覆う上部電極層１８（厚さ１００ｎｍ）が形成される。上部電極層１８は誘電体層１６の開口１６ａおよび１６ｂを充填し、下部電極層１５と接触する。上部電極層１８において、下部電極層１５及び密着層１４の主要部分２１の上方には、開口１８ａが形成される。開口１８ａは円環状の平面形状を有する溝であり、上部電極層１８の上面から上部電極層１８を貫通して誘電体層１６の上面まで延びている。開口１８ａの内側には、上部電極層１８の主要部分２３から離間したアイランド部２２が残る。アイランド部２２は円形の平面形状を有している。   Thereafter, as shown in FIG. 3F, an upper electrode layer 18 (thickness: 100 nm) covering the dielectric layer 16 is formed by depositing Pt by DC sputtering. The upper electrode layer 18 fills the openings 16 a and 16 b of the dielectric layer 16 and is in contact with the lower electrode layer 15. In the upper electrode layer 18, an opening 18 a is formed above the main portion 21 of the lower electrode layer 15 and the adhesion layer 14. The opening 18 a is a groove having an annular planar shape, and extends from the upper surface of the upper electrode layer 18 to the upper surface of the dielectric layer 16 through the upper electrode layer 18. Inside the opening 18a, an island portion 22 that is separated from the main portion 23 of the upper electrode layer 18 remains. The island part 22 has a circular planar shape.

上部電極層１８の主要部分２３は、誘電体層１６の開口１６ａを充填し、アイランド部２０における下部電極層１５と接触する。この結果、アイランド部２０と主要部分２３とは、一つのコンデンサ電極層３１として機能する。また、上部電極層１８のアイランド部２２は、誘電体層１６の開口１６ｂを充填し、主要部分２１における下部電極層１５と接触する。この結果、アイランド部２２と主要部分２１とは、一つのコンデンサ電極層３２として機能する。コンデンサ電極層３１及び３２は、誘電体層１６を介して互いに電気的に絶縁されている。このようにして、開口５０、５１が形成されている二つのコンデンサ電極層３１及び３２の間に誘電体層１６が挟まれた構造を有する薄膜コンデンサ４０が基板１０の第１の主面１０ａ側に形成される。   The main portion 23 of the upper electrode layer 18 fills the opening 16 a of the dielectric layer 16 and contacts the lower electrode layer 15 in the island portion 20. As a result, the island part 20 and the main part 23 function as one capacitor electrode layer 31. Further, the island portion 22 of the upper electrode layer 18 fills the opening 16 b of the dielectric layer 16 and contacts the lower electrode layer 15 in the main portion 21. As a result, the island part 22 and the main part 21 function as one capacitor electrode layer 32. The capacitor electrode layers 31 and 32 are electrically insulated from each other through the dielectric layer 16. Thus, the thin film capacitor 40 having a structure in which the dielectric layer 16 is sandwiched between the two capacitor electrode layers 31 and 32 in which the openings 50 and 51 are formed is formed on the first main surface 10a side of the substrate 10. Formed.

薄膜コンデンサ４０においては、コンデンサ電極層３１を貫通する開口５０、及びコンデンサ電極層３２を貫通する開口５１が形成される（図３の（ｇ））。開口５０及び５１は、上部電極層１８の上面から絶縁膜１２の上面まで延在する。開口５０及び５１は円形の横断面を有している。開口５０及び５１は、フォトリソグラフィー法を利用して開口１４ａ等と同様にして形成される。   In the thin film capacitor 40, an opening 50 penetrating the capacitor electrode layer 31 and an opening 51 penetrating the capacitor electrode layer 32 are formed ((g) of FIG. 3). The openings 50 and 51 extend from the upper surface of the upper electrode layer 18 to the upper surface of the insulating film 12. Openings 50 and 51 have a circular cross section. The openings 50 and 51 are formed in the same manner as the opening 14a and the like by using a photolithography method.

そして、基板１０の第２の主面１０ｂ上にＣｒからなるアライメントマーク７０（膜厚：２５μｍ）が形成される（図４の（ｈ）、アライメントマーク形成工程）。アライメントマーク７０は、例えば、以下のようにして形成される。まず、第２の主面１０ｂ上にスパッタ法にてＣｒ膜を成膜し、このＣｒ膜を覆うフォトレジスト層を形成する。そして、第１の主面１０ａ側の薄膜コンデンサ４０の位置と対応する位置で第２の主面側を露光できるマスクアライナーを用いてフォトレジスト層を露光する。露光後フォトレジストを現像し、Ｃｒ膜の露出した部分をウェットエッチング等により除去してパターニングする。パターニング後に有機溶剤を用いてフォトレジスト層を除去して、アライメントマーク７０が形成される。当業者には理解されるように、薄膜コンデンサ４０の位置を認識しながらフォトレジスト層を露光する工程を経てパターニングすることにより、極めて高い精度で薄膜コンデンサ４０の位置を反映したアライメントマーク７０が形成される。   Then, an alignment mark 70 (film thickness: 25 μm) made of Cr is formed on the second main surface 10b of the substrate 10 ((h) in FIG. 4, alignment mark forming step). The alignment mark 70 is formed as follows, for example. First, a Cr film is formed on the second main surface 10b by sputtering, and a photoresist layer covering the Cr film is formed. Then, the photoresist layer is exposed using a mask aligner that can expose the second main surface side at a position corresponding to the position of the thin film capacitor 40 on the first main surface 10a side. After the exposure, the photoresist is developed, and the exposed portion of the Cr film is removed by wet etching or the like and patterned. The alignment mark 70 is formed by removing the photoresist layer using an organic solvent after patterning. As will be understood by those skilled in the art, an alignment mark 70 reflecting the position of the thin film capacitor 40 is formed with extremely high accuracy by patterning through a step of exposing the photoresist layer while recognizing the position of the thin film capacitor 40. Is done.

本実施形態においては、アライメントマーク７０は第１の主面１０ａのうち薄膜コンデンサ４０が形成されていない部分の反対側の部分の第２の主面１０ｂ上に形成される。薄膜コンデンサ４０が形成されている部分の反対側にアライメントマークを形成してもよいが、導通スルーホールを避けるように配置しなければならない等の設計上の制約が多いため、また、生産効率や歩留まり向上等の観点からは、本実施形態のような位置にアライメントマーク７０を形成することが好ましい。   In the present embodiment, the alignment mark 70 is formed on the second main surface 10b of the first main surface 10a opposite to the portion where the thin film capacitor 40 is not formed. An alignment mark may be formed on the opposite side of the portion where the thin film capacitor 40 is formed, but there are many design restrictions such as the need to arrange so as to avoid a conductive through hole. From the viewpoint of improving the yield, etc., it is preferable to form the alignment mark 70 at a position as in this embodiment.

次に、図４の（ｉ）に示されるように、薄膜コンデンサ４０の基板１０と反対側の面上及び第２の主面１０ｂ上にポリイミドからなるパッシベーション膜２４及び２５が形成される。パッシベーション膜２４は、上部電極層１８を覆うとともに、開口５０、５１に位置合わせされた開口２４ａが形成されるようにパターニングされる。パッシベーション膜２５は、第２の主面１０ｂを覆うとともに、開口５０、５１の直下に配置された開口２５ａが形成されるようにパターニングされる。具体的には、例えば、ポジ型の感光性ポリイミドをそれぞれの面に塗付し、マスクアライナーを用いてこれを露光し、アルカリ溶液で現像した後、３５０℃で１時間窒素中で熱処理して感光性ポリイミドを硬化して形成される。   Next, as shown in FIG. 4I, passivation films 24 and 25 made of polyimide are formed on the surface of the thin film capacitor 40 opposite to the substrate 10 and on the second main surface 10b. The passivation film 24 is patterned so as to cover the upper electrode layer 18 and to form an opening 24 a aligned with the openings 50 and 51. The passivation film 25 is patterned so as to cover the second main surface 10 b and to form an opening 25 a disposed immediately below the openings 50 and 51. Specifically, for example, positive photosensitive polyimide is applied to each surface, exposed using a mask aligner, developed with an alkaline solution, and then heat treated in nitrogen at 350 ° C. for 1 hour. It is formed by curing photosensitive polyimide.

続いて、図４の（ｊ）に示されるように、基板１０、絶縁膜１２及びコンデンサ電極層３１を貫通する貫通孔５２と、基板１０、絶縁膜１２及びコンデンサ電極層３２を貫通する貫通孔５３とが形成される（貫通孔形成工程）。貫通孔５２は開口５０に連通するように形成され、ほぼ円形の横断面を有している。本実施形態では、貫通孔５２は開口５０の部分までほぼ等しい径を有しているが、開口５０の部分でより小さい径を有していてもよい。同様に、貫通孔５３は開口５１に連通するように形成され、ほぼ円形の横断面を有している。本実施形態では、貫通孔５３は開口５１の部分までほぼ等しい径を有している。   Subsequently, as shown in FIG. 4J, a through hole 52 that penetrates the substrate 10, the insulating film 12, and the capacitor electrode layer 31, and a through hole that penetrates the substrate 10, the insulating film 12, and the capacitor electrode layer 32. 53 is formed (through hole forming step). The through hole 52 is formed to communicate with the opening 50 and has a substantially circular cross section. In the present embodiment, the through hole 52 has a substantially equal diameter up to the opening 50 portion, but may have a smaller diameter at the opening 50 portion. Similarly, the through hole 53 is formed so as to communicate with the opening 51 and has a substantially circular cross section. In the present embodiment, the through hole 53 has substantially the same diameter up to the opening 51.

貫通孔５２、５３は、レーザドリリングやマイクロドリリングなどの方法を用いて、アライメントマーク７０を利用して位置合わせをしながら第２の主面１０ｂから穿孔される。アライメントマーク７０は上述のように薄膜コンデンサ４０の位置を正確に反映して形成されているため、アライメントマーク７０の位置に基づいて穿孔の位置決めを行うことにより、薄膜コンデンサ４０における開口５０、５１に連通するような貫通孔を形成することが可能である。そして、第２の主面１０ｂは上述のように研磨により平滑化されているため、アライメントマーク７０の位置が光学的に明瞭に認識され、これにより高い位置精度での穿孔が可能となる。   The through holes 52 and 53 are drilled from the second major surface 10b while aligning using the alignment mark 70 using a method such as laser drilling or micro drilling. Since the alignment mark 70 is formed by accurately reflecting the position of the thin film capacitor 40 as described above, by positioning the perforation based on the position of the alignment mark 70, the openings 50 and 51 in the thin film capacitor 40 are positioned. It is possible to form a through hole that communicates. And since the 2nd main surface 10b is smooth | blunted by grinding | polishing as mentioned above, the position of the alignment mark 70 is recognized optically clearly, and perforation with a high positional accuracy is attained by this.

例えば、レーザドリリングを使用する場合、パッシベーション膜２５の開口２５ａを通して基板１０の第二の主面１０ｂにレーザ光が照射され、孔が掘り進められる。これらの孔は基板１０の第二の主面１０ｂに対してほぼ垂直に形成され、絶縁膜１２を貫通して、開口５０、５１に連通する。こうして、貫通孔５２、５３が形成される。   For example, when using laser drilling, the laser beam is irradiated to the second main surface 10b of the substrate 10 through the opening 25a of the passivation film 25, and the hole is dug. These holes are formed substantially perpendicular to the second main surface 10 b of the substrate 10, penetrate the insulating film 12, and communicate with the openings 50 and 51. Thus, the through holes 52 and 53 are formed.

以下に、レーザドリリングの代表的な装置と条件を示す。
・レーザ機種：ＥＳＩ社製ＵＶ ＬＡＳＥＲ μ ＶＩＡ ＤＲＩＬＬ ｍｏｄｅｌ５３２０
・光源：ＵＶ−ＹＡＧ
・加工方式：スパイラル法（開口の中心から最外周まで螺旋状にレーザを照射する）
・レーザ出力：２．８Ｗ
・ショット数：１００ショット The following are typical laser drilling equipment and conditions.
・ Laser model: UV LASER μ VIA DRILL model 5320 manufactured by ESI
・ Light source: UV-YAG
・ Processing method: Spiral method (irradiates the laser spirally from the center of the opening to the outermost periphery)
・ Laser output: 2.8W
・ Number of shots: 100 shots

なお、第２の主面１０ｂにレーザ光を照射するのは、第１の主面１０ａ上に形成された薄膜コンデンサ４０に損傷を与えないようにするためである。一般に、レーザドリリングでは、レーザ光のエネルギーが基板で減衰するため、入射光側の方が出射光側に比してレーザ光のエネルギーが高くなる傾向がある。このため、第１の主面１０ａにレーザ光を照射すると、薄膜コンデンサ４０に損傷を与える可能性が高くなる。   The reason why the second main surface 10b is irradiated with laser light is to prevent damage to the thin film capacitor 40 formed on the first main surface 10a. In general, in laser drilling, the energy of laser light is attenuated by the substrate, and therefore the energy of laser light tends to be higher on the incident light side than on the outgoing light side. For this reason, when laser light is irradiated to the 1st main surface 10a, possibility that damage to the thin film capacitor 40 will become high.

次に、レーザー照射の際に貫通孔５２、５３内に堆積した残さを有機溶媒中での超音波処理により除去した後、貫通孔５２、５３に導電性材料を充填して、基板１０の一方の側から他方の側に延びる導通スルーホール５４、５５を形成する（図５の（ｋ）、導通スルーホール形成工程）。導電性材料の例としては、銀や銅が挙げられる。導電性材料は、貫通孔５２、５３を完全に充填してもよいし、貫通孔５２、５３の内面に付着しているだけでもよい。導通スルーホール５４、５５は、それぞれ第１および第２のコンデンサ電極層３１、３２と接触しており、これらの電極層との間に電気的な導通を有している。   Next, after the residue deposited in the through holes 52 and 53 at the time of laser irradiation is removed by ultrasonic treatment in an organic solvent, the through holes 52 and 53 are filled with a conductive material, Conductive through holes 54 and 55 extending from the other side to the other side are formed ((k) in FIG. 5, conductive through hole forming step). Examples of the conductive material include silver and copper. The conductive material may completely fill the through holes 52 and 53, or may only adhere to the inner surfaces of the through holes 52 and 53. The conductive through holes 54 and 55 are in contact with the first and second capacitor electrode layers 31 and 32, respectively, and have electrical continuity between these electrode layers.

続いて、パッシベーション膜２４、２５上にＴｉ層２６（膜厚：５ｎｍ）及びＣｕ層２７（膜厚：２００ｎｍ）がこの順でＲＦスパッタ法によりめっきのシード層として成膜される。そして、めっきを行うべき部分のＣｕ層２７が露出するように、フォトレジストパターン層２８が形成される（図５の（ｌ））。   Subsequently, a Ti layer 26 (film thickness: 5 nm) and a Cu layer 27 (film thickness: 200 nm) are sequentially formed on the passivation films 24 and 25 as plating seed layers by RF sputtering. Then, a photoresist pattern layer 28 is formed so that a portion of the Cu layer 27 to be plated is exposed ((l) in FIG. 5).

フォトレジストパターン層２８をマスクとして電気めっき法によってＣｕめっき層４１及びＳｎＰｂめっき層４２がこの順で形成される。ＳｎＰｂめっき層４２は実装のためのバンプとして機能する層であり、第１の主面１０ａ側のＳｎＰｂめっき層４２の高さは第２の主面１０ｂ側のＳｎＰｂめっき層４２の高さよりも大きくなっている。めっき後、フォトレジストパターン層２８が有機溶剤によって除去され、更にＴｉ層２６及びＣｕ層２７がアルゴンを用いたドライミリングにより除去される（図５の（ｍ））。   A Cu plating layer 41 and a SnPb plating layer 42 are formed in this order by electroplating using the photoresist pattern layer 28 as a mask. The SnPb plating layer 42 is a layer that functions as a bump for mounting, and the height of the SnPb plating layer 42 on the first main surface 10a side is larger than the height of the SnPb plating layer 42 on the second main surface 10b side. It has become. After plating, the photoresist pattern layer 28 is removed with an organic solvent, and the Ti layer 26 and the Cu layer 27 are removed by dry milling using argon ((m) in FIG. 5).

以上のようにして、薄膜コンデンサ４０を有する薄膜電子部品１００が得られる。薄膜電子部品１００は、アライメントマーク７０が形成されている部分の基板１０を除去して使用される。   As described above, the thin film electronic component 100 having the thin film capacitor 40 is obtained. The thin film electronic component 100 is used by removing the substrate 10 where the alignment mark 70 is formed.

以下、実施例を挙げて本発明についてより具体的に説明する。ただし、本発明は以下の実施例に限定されるものではない。   Hereinafter, the present invention will be described more specifically with reference to examples. However, the present invention is not limited to the following examples.

上述の実施形態と同様の方法によって複数の薄膜コンデンサを実際に作製した。このとき、第２の主面１０ｂの研磨後のＲｚが表１に示すような値となるよう条件でそれぞれ研磨したアルミナ基板を用いた。また、誘電体層の組成はＢａ０．７Ｓｒ０．３ＴｉＯ３であった。表１では、レーザの出射孔の位置の予め決められた位置からのズレの値の平均値（位置のズレ）と、短絡の発生した薄膜コンデンサの割合（ショート率）とを示した。 A plurality of thin film capacitors were actually fabricated by the same method as in the above embodiment. At this time, an alumina substrate that was polished under conditions such that Rz after polishing of the second main surface 10b had a value as shown in Table 1 was used. The composition of the dielectric layer was Ba 0.7 Sr 0.3 TiO 3 . Table 1 shows an average value of deviation values (position deviation) from a predetermined position of the laser emission hole position and a ratio (short ratio) of a thin film capacitor in which a short circuit occurs.

Figure 0004760447
Figure 0004760447

表１に示すように、研磨を行わなかった比較例ではアライメントマークの視認性が良好でないために位置のズレが大きく、ショート率は１００％であり作製した全ての薄膜コンデンサにおいて短絡が発生した。これに対して、研磨された基板を用いた実施例では位置のズレが減少し、これに伴ってショート率の低下が認められた。特に、第２の主面をＲｚが５００ｎｍ以下となるまで研磨した基板を用いた実施例１〜６においては短絡防止の効果が顕著に発現した。   As shown in Table 1, in the comparative example in which the polishing was not performed, the alignment marks were not well-viewed, so the positional deviation was large, the short-circuit rate was 100%, and a short circuit occurred in all the manufactured thin film capacitors. On the other hand, in the example using the polished substrate, the positional deviation decreased, and a decrease in the short-circuit rate was recognized accordingly. In particular, in Examples 1 to 6 using the substrate in which the second main surface was polished until Rz was 500 nm or less, the effect of preventing a short circuit was remarkably exhibited.

実施形態に係る薄膜コンデンサの製造方法を示すフロー図である。It is a flowchart which shows the manufacturing method of the thin film capacitor which concerns on embodiment. 実施形態に係る薄膜コンデンサの製造方法を示す概略断面図である。It is a schematic sectional drawing which shows the manufacturing method of the thin film capacitor which concerns on embodiment. 実施形態に係る薄膜コンデンサの製造方法を示す概略断面図である。It is a schematic sectional drawing which shows the manufacturing method of the thin film capacitor which concerns on embodiment. 実施形態に係る薄膜コンデンサの製造方法を示す概略断面図である。It is a schematic sectional drawing which shows the manufacturing method of the thin film capacitor which concerns on embodiment. 実施形態に係る薄膜コンデンサの製造方法を示す概略断面図である。It is a schematic sectional drawing which shows the manufacturing method of the thin film capacitor which concerns on embodiment.

符号の説明Explanation of symbols

１０…基板、１０ａ…第一の主面、１０ｂ…第二の主面、１２…絶縁膜、１４…下部電極層、１６…誘電体層、１８…上部電極層、２０…アイランド部、３１、３２…コンデンサ電極層、４０…薄膜コンデンサ、５０、５１…開口、５２、５３…貫通孔、５４、５５…導通スルーホール、７０…アライメントマーク、１００…薄膜電子部品。


DESCRIPTION OF SYMBOLS 10 ... Board | substrate, 10a ... 1st main surface, 10b ... 2nd main surface, 12 ... Insulating film, 14 ... Lower electrode layer, 16 ... Dielectric layer, 18 ... Upper electrode layer, 20 ... Island part, 31, 32 ... capacitor electrode layer, 40 ... thin film capacitor, 50, 51 ... opening, 52, 53 ... through hole, 54, 55 ... conduction through hole, 70 ... alignment mark, 100 ... thin film electronic component.


Claims (4)

電極層を有する薄膜電子素子を第１及び第２の主面を有する基板の当該第１の主面側に形成する薄膜電子素子形成工程と、
前記薄膜電子素子に開口を形成する工程と、
前記第２の主面側に前記薄膜電子素子と対応するアライメントマークを形成するアライメントマーク形成工程と、
前記開口に対し連通すると共に、前記基板を貫通する貫通孔を前記第２の主面側からの穿孔により形成する貫通孔形成工程と、
前記貫通孔の内面に導電性材料を付着させて導通スルーホールを形成する導通スルーホール形成工程と、を備え、
前記貫通孔形成工程よりも前に、前記第２の主面を研磨する研磨工程を備える、薄膜電子部品の製造方法。 Forming a thin film electronic device having an electrode layer on the first main surface side of the substrate having the first and second main surfaces;
Forming an opening in the thin film electronic device;
An alignment mark forming step of forming an alignment mark corresponding to the thin film electronic element on the second main surface side;
Communicated with respect to the opening, a through hole forming step of forming a through hole penetrating through the base plate by drilling from the second main surface side,
A conductive through hole forming step of forming a conductive through hole by attaching a conductive material to the inner surface of the through hole, and
The manufacturing method of a thin film electronic component provided with the grinding | polishing process of grind | polishing a said 2nd main surface before the said through-hole formation process. 前記薄膜電子素子に開口を形成する工程において、前記薄膜電子素子を貫通する開口を形成する、請求項１記載の薄膜電子部品の製造方法。  The method for manufacturing a thin film electronic component according to claim 1, wherein in the step of forming an opening in the thin film electronic element, an opening penetrating the thin film electronic element is formed. 前記基板がセラミック基板である、請求項１又は２記載の薄膜電子部品の製造方法。   The method of manufacturing a thin film electronic component according to claim 1, wherein the substrate is a ceramic substrate. 前記研磨工程において、前記第２の主面をＲｚが５００ｎｍ以下となるまで研磨する、請求項１〜３のいずれか一項に記載の薄膜電子部品の製造方法。   The method of manufacturing a thin film electronic component according to any one of claims 1 to 3, wherein in the polishing step, the second main surface is polished until Rz is 500 nm or less.
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