JP4745169B2 - 半導体記憶装置 - Google Patents
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Description
図1は、この発明の前提となる半導体記憶装置の概略動作を模式的に表しており、データ保持モードを示す模式図である。この半導体記憶装置は、通常動作時にはリフレッシュ間隔tREF=4msで動作している(ECC無)。データ保持モードに入るためには、エントリーの期間として全セルにアクセスして符号ビット(コードビット)を生成し、それをメモリセルに書き込む。ここでは組織化符号の使用を前提としているので、符号ビットの中には情報ビットがそのまま含まれており、符号ビットから情報ビットを除いた部分をパリティビットと呼ぶことにする。この時、エントリーでメモリセルに書き込むのは、このパリティビットのみで構わない。そして、全セルにアクセスして符号ビットを書き込んだ後は、データ保持モードに入る。
図6は、この発明の第1の実施形態に係る半導体記憶装置の構成例について説明するためのもので、DRAMマクロの全体図を概略的に示すブロック図である。このDRAMマクロは、8つのバンク(4Mビットサブマクロ)11−1〜11−8を備えている。各バンク11−1,11−2間、11−3,11−4間、11−5,11−6間、11−7,11−8間にはそれぞれ、デコーダブロック12−1〜12−4が配置されている。また、各バンク11−1,11−3間、11−2,11−4間、11−3,11−5間、11−4,11−6間、11−5,11−7間、11−6,11−8間及びバンク11−7,11−8に隣接して、セカンダリーセンスアンプ(secondary sense amplifier)13−1〜13−8がそれぞれ配置されている。
tRCP(g)=tRCD+(2×g+α)×tCK+tWR+tRP
である。ここで、tRCDはロウアクティブコマンド(row active command)からカラムリードコマンド(column read command)までに必要な時間、tCKはクロックサイクルタイム(clock cycle time)、tWRはカラムライトコマンド(column write command)からロウプリチャージコマンド(row precharge command)までに必要な時間、tRPはロウプリチャージコマンドから次のロウアクティブコマンドまでに必要な時間である。
tRCP(g)=tRCD+2×g×tCK+tWR+tRP
である。ここで、各々の値を仮定しておく。今、20MHz、すなわちtCK=50nsとして、tRCDmin=15ns、tWRmin=10ns、tRPmin=15nsとする。コマンドのタイミングを内部タイマから作成し、外部クロックを同期しないようにすることもできるが、ここでは全てのコマンドはクロックに同期して発行されるものとする。すると、それぞれ1サイクルは必要であるから、実際にはtRCD=50ns、tWR=50ns、tRP=50nsとなる。
tRCREFmin=tRCDmin+tWRmin+tRPmin=40ns
であるが、こちらも外部クロックに同期するものとしtRCREF=50nsとする。
tRF=1024×tRCREF=51200[ns]≒51.2[μs]
である。
tEC(g)=8×16/g×1024×tRCP
tED(g)=tEC(g)
であり、tEDとtECは等しい。
g=16,tRCP=1750[ns]tEC=14336[μs]tED=14336[μs]
g=32,tRCP=3350[ns]tEC=13722[μs]tED=13722[μs]
g=64,tRCP=6550[ns]tEC=13414[μs]tED=13414[μs]
g=128,tRCP=12950[ns]tEC=13261[μs]tED=13261[μs]
この値から、tCK=50nsの時には、リフレッシュ周期tREF=4msの場合にtREF以内に全てのロウは必ず1回は活性化されなければならないという制約は、ページ長gが、16〜128いずれの値であってもtED>tREFとなって満たさないことがわかる。
g=16,tRCP=525[ns],tEC=4301[μs],tED=4301[μs]
g=32,tRCP=1005[ns]tEC=4116[μs]tED=4116[μs]
g=64,tRCP=1965[ns]tEC=4024[μs]tED=4024[μs]
g=128,tRCP=3885[ns]tEC=3978[μs]tED=3978[μs]
となって、ページ長g=128の場合には、
tED<tREF=4ms
となる。よって、リフレッシュの制約は満たすが、g=16,32,64の場合にはtED<tREF=4msの制約は満たせない。
tEC(g)=8×16/g×1024×tRCP
tED(g)=1024×tRCP
であり、従来例と異なりtEDはtECと等しくはない。
g=16,tRCP=1750[ns],tEC=14336[μs],tED=1792[μs]
g=32,tRCP=3350[ns],tEC=13722[μs],tED=3430[μs]
g=64,tRCP=6550[ns],tEC=13414[μs],tED=6707[μs]
g=128,tRCP=12950[ns],tEC=13261[μs],tED=13261[μs]
であり、ページ長g=16,32の場合はtED<tREF=4msのリフレッシュの制約を満たすことができる。
g=16,tRCP=525[ns],tEC=4301[μs],tED=538[μs]
g=32,tRCP=1005[ns],tEC=4116[μs],tED=1029[μs]
g=64,tRCP=1965[ns],tEC=4024[μs],tED=2012[μs]
g=128,tRCP=3885[ns],tEC=3978[μs],tED=3978[μs]
となり、g=16,32,64,128全ての場合にリフレッシュの制約を満たすことができる。
上述した第1の実施形態では、最後の例においてクロックサイクルタイムtCK=50nsの場合、ページ長g=64ではtED<tREF=4msの制約を満たすことができない。そこで、本第2の実施形態では、この制約をなくすようにしている。
上述した第2の実施形態では、DRAMマクロを2つのバンクに分割したが、2N(Nは正の整数)個のバンクに分割しても良い。図18に示す第3の実施形態は、N=2の場合を示している。すなわち、0≦j<Nとし、バンクjでECCページ動作を行っている間にバンクN+jをリフレッシュする。また、バンクN+jでECCページ動作を行っている間に、バンクjをリフレッシュする。そして、最大リフレッシュタイムtREF以内に全てのバンクj=0〜2N−1をリフレッシュすれば良い。
上述した第3の実施形態ではDRAMマクロを2N個のバンクに分割したが、本第4の実施形態ではN個のバンクに分割する。図19に示す例ではN=4を例にとって示している。
Claims (5)
- データをダイナミックに保持するメモリセルと、
前記メモリセルから読み出された符号に対して誤り訂正を行うECC回路と、
前記メモリセルの動作及び前記ECC回路の動作を制御する制御回路とを具備し、
前記制御回路は、前記メモリセルがデータの保持のみを行う動作モードに入るときに、複数のデータを読み出して誤り検出訂正用の検査ビットを生成して記憶させ、前記検査ビットを用いた前記ECC回路の誤り訂正動作によるエラー発生の許容範囲内の周期によりリフレッシュ動作を行わせ、且つ前記データの保持のみを行う動作モードから通常動作モードに復帰する前に、前記検査ビットを用いて前記データの誤りビットを訂正させるように制御し、
エントリー/エグジット期間中はページモード動作で順次全メモリセルに対するリードライト及びECC動作を行うとともに、ページモード動作でアクセスされていないワード線に対しても順次活性化させてリフレッシュ動作する
ことを特徴とする半導体記憶装置。 - データをダイナミックに保持するメモリセルが配置されたメモリセルアレイを有する複数のバンクと、
前記メモリセルから読み出された符号に対して誤り訂正を行うECC回路と、
前記メモリセルの動作及び前記ECC回路の動作を制御する制御回路とを具備し、
前記制御回路は、前記メモリセルがデータの保持のみを行う動作モードに入るときに、複数のデータを読み出して誤り検出訂正用の検査ビットを生成して記憶させ、前記検査ビットを用いた前記ECC回路の誤り訂正動作によるエラー発生の許容範囲内の周期によりリフレッシュ動作を行わせ、且つ前記データの保持のみを行う動作モードから通常動作モードに復帰する前に、前記検査ビットを用いて前記データの誤りビットを訂正させるように制御し、
エントリー/エグジット期間中はページモード動作で順次全メモリセルに対するリードライト及びECC動作を行い、前記エントリー/エグジット期間中は1つのバンクがECCページモードでアクセスされ、リードライト及びECC動作を行っている間に他のバンクでリフレッシュ動作が行われ、前記ECCページモードは前記リフレッシュ動作によって中断されず、且つ前記リフレッシュ動作は所定の時間内で全てのメモリセルに対して行われることを特徴とする半導体記憶装置。 - 前記ページモード動作でアクセスされていないワード線は、複数本同時に活性化されてリフレッシュ動作が行われることを特徴とする請求項1または2に記載の半導体記憶装置。
- 前記ECC回路は、リードライトバッファとECCブロックとを備え、
前記ECCブロックはEC部、コードジェネレータ/シンドロームジェネレータ、シンドロームデコーダ及びECC用のクロック信号で制御されるバッファを含むことを特徴とする請求項1または2に記載の半導体記憶装置。 - 前記制御回路は、ブロックコントローラとECCコントローラを備え、
前記ブロックコントローラは、マルチプレクサとアドレス及びコマンドバッファを含み、
前記ECCコントローラは、カウンタとタイマを含むことを特徴とする請求項1または2に記載の半導体記憶装置。
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