JP4734799B2

JP4734799B2 - Method for manufacturing nonvolatile semiconductor memory device

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Publication number: JP4734799B2
Application number: JP2001254458A
Authority: JP
Inventors: 和正野本; 浩青笹; 一郎藤原; 伸史田中
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 2001-08-24
Filing date: 2001-08-24
Publication date: 2011-07-27
Anticipated expiration: 2021-08-24
Also published as: JP2003068892A

Description

【０００１】
【発明の属する技術分野】
本発明は、フラッシュＥＥＰＲＯＭ(Flash Electrically Erasable and Programmable ROM)に代表される電荷トラップを電荷蓄積手段とする不揮発性半導体メモリ装置の製造方法に関する。
【０００２】
【従来の技術】
電荷トラップを電荷蓄積手段とする不揮発性半導体メモリ装置は、代表的なものとして、いわゆるＭＯＮＯＳ(Metal-Oxide-Nitride-Oxide-Semiconductor) 型と、ＭＮＯＳ(Metal-Nitride-Oxide-Semiconductor) とが知られている。
【０００３】
何れの不揮発性メモリ装置においても、チャネルが形成される半導体上に複数の誘電体膜を積層させてゲート誘電体膜を形成し、さらにその上にゲート電極を積層させた構造を有する。
ゲート誘電体膜の一構成膜として、電荷トラップが多い窒化シリコン（ＳｉＮ_X ）または酸化窒化シリコン（ＳｉＯ_y Ｎ_X ）からなり、当該メモリ装置に閾値電圧シフトをもたらす電荷が主に注入され蓄積される膜（以下、電荷蓄積膜）を含む。
電荷蓄積膜とチャネルが形成される半導体との間には、エネルギー的に両者の電位障壁となる膜が形成されている。この膜は、ゲート誘電体膜内の最下層に位置するため“ボトム膜”と称せられたり、あるいは、電荷の注入および引き抜きを行うときに電荷がトンネル伝導することから“トンネル膜”とも称せられる。
【０００４】
ＭＯＮＯＳ型では、電荷蓄積膜とゲート電極との間に、もう１つ電位障壁膜（トップ膜）が形成されている。これに対し、ＭＮＯＳ型では、このトップ膜が不要な程度まで電荷蓄積膜を厚くしている。
近年の高速動作化および低電圧化の要請に対して、ＳｉＯ₂ 膜換算値でゲート誘電体膜を薄くできるＭＯＮＯＳ型のほうが、ＭＮＯＳ型よりも適合している。
【０００５】
ＭＯＮＯＳ型不揮発性メモリ装置において、トンネル伝導機構を利用してチャネル側から電荷蓄積膜へ電荷を注入する場合、ゲート電極に十分高い電圧（典型的には、１０数Ｖ）を印加して、ボトム膜内に高い電界を生じさせる。
一般に、この電界の強さおよびボトム膜の材料，膜厚に応じて決まる電気伝導機構、すなわちダイレクトトンネリング現象あるいはＦＮ(Fowler-Nordheim) トンネリング現象によりボトム誘電膜内を電荷が伝導し、電荷蓄積膜に注入される。このトンネル注入は、チャネル全面から行う場合と、ソースまたはドレインの一方または双方から行う場合がある。
【０００６】
また、他の代表的な電荷注入方法としては、いわゆるＣＨＥ（チャネルホットエレクトロン）注入法など、チャネル内でボトム膜の障壁高さを越えるまで電荷をエネルギー的に励起する方法がある。
【０００７】
【発明が解決しようとする課題】
従来の書き込み時の電荷注入の高速化は、主に、電荷注入動作の物理現象を変更したり、ゲートやドレインに印加する電圧値の最適化、ゲート誘電体膜（ＯＮＯ膜）の材料および膜厚の最適化によって行われてきた。
このうち、ＯＮＯ膜の材料および膜厚の最適化は、変化させるパラメータが少なく、また、電荷保持特性やエンディランス特性など信頼性の確保、低電圧動作への配慮などの観点から変化させるパラメータの範囲に制約が多かった。
【０００８】
このため、更なる電荷注入速度の高速化のためには、根本的に、デバイス構造や新たな動作原理の検討が必要となってきている。
しかし、このような根本的な検討には時間がかかり、また新たに解決すべき課題が派生することが多いので容易でない。
そこで、現状のデバイス構造において、電荷注入速度を向上させるために有効で、かつ変更可能な新たなパラメータまたは開発方針が必要とされていた。
【０００９】
本発明の第１の目的は、現状のデバイス構造において電荷注入速度を向上させるために有効な、製造条件の変更指針（パラメータ）を新たに提案し、このパラメータに基づいて決定された条件を用いた製造方法を提供することである。
本発明の第２の目的は、電荷注入速度を向上させる方向に上記パラメータを変化させる処理を提案し、この処理を用いた不揮発性半導体メモリ装置の製造方法を提供することにある。
【００１０】
【課題を解決するための手段】
上記第１の目的を達成するために、本発明に係る不揮発性半導体メモリ装置の製造方法は、チャネルが形成される半導体表面に、電荷蓄積膜を含む複数の誘電体膜からなるゲート誘電体膜を形成する工程を含む不揮発性半導体メモリ装置の製造方法であって、成膜条件を変えて複数の試料を作製し、各試料について、上記ゲート電極に印加するパルス持続時間を複数変化させたときの閾値電圧の変化を示す書き込み特性カーブを予め測定し、所定のバイアス条件下で所望の電荷注入速度が達成されるために必要な、当該電荷蓄積膜内のＳｉ−Ｈボンド面密度が下限値以上となる成膜条件を、上記書き込み特性カーブの、上記パルス持続時間がゼロとなる外挿値から決定し、決定した成膜条件に従って上記電荷蓄積膜を成膜する。
たとえば、このＳｉ−Ｈボンド面密度の下限値を５×１０^１３ｃｍ^−２とする。
【００１１】
この製造方法では、新たに提案した、Ｓｉ−Ｈボンド面密度というパラメータを利用している。
具体的には、電荷蓄積膜の形成時に、まず、所定のバイアス条件下で所望の電荷注入速度が達成されるために必要な、電荷蓄積膜内のＳｉ−Ｈボンド面密度の下限値を決定する。たとえば、Ｓｉ−Ｈボンド面密度の下限値を５×１０¹³ｃｍ^-2とすると、５ｎｍの電荷蓄積膜のＳｉ−Ｈボンド体積密度の下限値は約１×１０²⁰ｃｍ^-3となる。
つぎに、Ｓｉ−Ｈボンド面密度が下限値以上となる成膜条件、たとえばシリコン窒化膜形成時のジクロルシラン（ＤＣＳ）とアンモニアのガス流量比、基板温度、圧力を決定する。このうち、変化させる条件は１つでも複数でもよい。
その後、決定した成膜条件に従って電荷蓄積膜を成膜する。
【００１２】
シリコン（Ｓｉ）のダングリングボンドは、電子または正孔のトラップサイトになると考えられている。また、Ｓｉダングリングボンドは確率的に、その多くが水素により終端されていると考えられる。したがって、Ｓｉ−Ｈボンド密度が高い膜は、トラップサイト密度も高い。トラップサイト密度が高いと、それだけ電子または正孔を捕獲する確率が高くなり、その結果、Ｓｉ−Ｈボンド密度が高い電荷蓄積膜を用いると書き込み時などの電荷注入速度が向上する。
【００１３】
上記第２の目的を達成するために、本発明では好適に、上記電荷蓄積膜の成膜後に、温度を上げていったとき水素離脱が急激に進む４００℃以上、１１００℃以下の温度で、かつ水素を含まないガスの雰囲気中でアニールする工程をさらに含む。
たとえば、上記アニールの雰囲気ガスが一酸化窒素ＮＯ、上記アニールの温度が９００℃である。
【００１４】
この製造方法では、電荷蓄積膜の成膜後に水素離脱、すなわちトラップサイトの増大を目的としてアニールを行うものである。
このアニール温度は、Ｓｉ−Ｈボンドが切れて水素離脱が十分に活発となる温度である。水素が離脱した後に、トラップサイトが形成される。
また、ガス雰囲気は、水素を含まないことが要件となる。水素を含む雰囲気中では電荷蓄積膜からの水素離脱が進まなかったり、条件によっては水素が膜中に取り込まれることから、これらを防止するためである。
【００１５】
【発明の実施の形態】
第１実施形態
第１実施形態は、本発明の第１の観点に係り、Ｓｉ−Ｈボンド面密度をパラメータとして用いた成膜工程を含む不揮発性半導体メモリ装置の製造方法に関する。
【００１６】
図１は、ＭＯＮＯＳ型メモリトランジスタの概略断面図である。
このメモリトランジスタは、たとえばＰ型シリコンウエハ，Ｐ型ＳＯＩ層などの半導体（以下、基板ＳＵＢという）に形成されている。基板ＳＵＢの表面に、必要に応じて、たとえばＬＯＣＯＳ(Local Oxidation of Silicon)またはＳＴＩ(Shallow Trench Isolation)などにより形成された誘電体分離層ＩＳＯが形成されている。この誘電体分離層ＩＳＯが形成されていない基板表面部分が当該トランジスタのチャネル形成領域ＣＨとなる。
【００１７】
チャネル形成領域ＣＨ上に、ボトム膜ＢＴＭ、主に電荷蓄積を担う電荷蓄積膜ＣＳ、トップ膜ＴＯＰ、およびゲート電極ＧＥが積層されている。
【００１８】
ボトム膜ＢＭＴは、基板ＳＵＢと電荷蓄積膜ＣＳとの間の電位障壁として機能し、たとえば１〔ｎｍ〕〜１０〔ｎｍ〕程度の膜厚を有する二酸化シリコンＳｉＯ₂ からなる。
電荷蓄積膜ＣＳは、窒化シリコンまたは酸化窒化シリコンからなる。ここでは、ジルロルシラン（ＤＣＳ）とアンモニアを原料ガスとするＣＶＤにより形成した、たとえば１〔ｎｍ〕〜１０〔ｎｍ〕程度の膜厚を有する窒化シリコンの膜からなる。
トップ膜ＴＰＯは、たとえばＣＶＤにより作製した二酸化シリコンＳｉＯ₂ からなり、その膜厚は１〔ｎｍ〕〜１０〔ｎｍ〕程度である。
ゲート電極ＧＥは、ＣＶＤ法により形成し高濃度に不純物がドーピングされたドープト多結晶シリコン、または、ドープト多結晶シリコンと、その上に形成されたＷＳｉ₂ ，ＴｉＮ，ＴａＳｉ₂ ，ＴｉＳｉ₂ ，Ｔｉ，Ｗ，Ｃｕ，Ａｌ，Ａｕ等との蓄積膜からなる。
【００１９】
このような構成のゲート積層構造の両側の基板表面に、いわゆるＬＤＤ(Lightly Doped Drain) を有した２つのソース領域Ｓ，ドレイン領域Ｄが互いに離れて形成されている。ソース領域Ｓとドレイン領域Ｄの濃度プロファイル，形状は対称に形成されている。
また、ゲート積層構造の両側面には、いわゆるサイドウォールと称せられる絶縁層ＳＷが形成されている。サイドウォールＳＷ直下に位置する基板領域に、Ｎ型不純物が比較的低濃度で浅く導入されることにより、Ｎ^- 不純物領域（ＬＤＤ）が形成されている。また、サイドウォールＳＷを自己整合マスクとして、その両外側にｎ型不純物を比較的高濃度で深くまで導入することにより、ソース領域Ｓおよびドレイン領域Ｄの主体をなすＮ⁺ 不純物領域が形成されている。
なお、サイドウォールＳＷおよびＬＤＤは省略可能である。
特に図示しないが、ソース領域Ｓ，ドレイン領域Ｄの上に、ドープド多結晶シリコンまたは金属などからなるソース電極，ドレイン電極が形成されている。
【００２０】
以下、このメモリトランジスタの製造方法を、図面を参照しながら説明する。ここで、図２〜図８は、このトランジスタの製造における断面図である。
図２に示すように、基板ＳＵＢ上にＬＯＣＯＳ法またはＳＴＩ法により誘電体分離層ＩＳＯを形成する。また、必要に応じて、メモリトランジスタの閾値電圧を調整するための不純物ドーピングを、たとえばイオン注入により行う。
【００２１】
８００〔℃〕から１０００〔℃〕に昇温した基板ＳＵＢの表面を酸素Ｏ₂ または酸化二窒素Ｎ₂ Ｏに曝すことにより、１〔ｎｍ〕程度の二酸化シリコン膜を形成する。
基板温度を８００〔℃〕から１０００〔℃〕に保った状態で、二酸化シリコン膜の表面をアンモニアＮＨ₃ に数１０分間曝し、二酸化シリコン膜表面を窒化する。この高温窒化処理は、つぎのシリコン窒化膜の堆積時のインキュベーション時間を低減するためである。これにより、図３に示すように、約１〔ｎｍ〕のボトム膜ＢＴＭが基板ＳＵＢのチャネル形成領域上に形成される。
【００２２】
次に、ボトム膜ＢＴＭ上に電荷蓄積膜ＣＳをＣＶＤにより堆積するが、本実施形態では、必要な電荷注入速度を達成するためのＳｉ−Ｈボンド密度を求め、そのＳｉ−Ｈボンド密度を満たすＣＶＤ成膜条件を選択する。ＣＶＤ成膜条件としては、ガス流量比，基板温度，圧力のうち１つまたは複数を用いる。ここでは、必要なＳｉ−Ｈボンド密度に応じて変化させる製造パラメータとしてガス流量比を用いた場合を例示する。
【００２３】
図９は、ガス流量比とＳｉ−Ｈボンド（体積）密度との関係を示すグラフである。このグラフを得たときの条件出しでは、基板温度７３０℃、圧力１００Ｐａと一定にして、ジクロルシラン（ＤＣＳ：ＳｉＨ₂ Ｃｌ₂ ）とアンモニアＮＨ₃の流量比〔ＤＣＳ〕／〔ＮＨ₃ 〕を種々変えたサンプルを作り、それをフーリエ変換赤外分光解析してＳｉ−Ｈボンド密度を求めた。
ここで、必要な電荷注入速度を達成するためのＳｉ−Ｈボンド密度は、１×１０²⁰ｃｍ^-3以上が望ましい。その根拠となる電荷注入速度との関係は後述する。
このグラフより、流量比〔ＤＣＳ〕／〔ＮＨ₃ 〕とＳｉ−Ｈボンド密度はほぼ比例関係にあり、流量比〔ＤＣＳ〕／〔ＮＨ₃ 〕が０．０１以上あれば、Ｓｉ−Ｈボンド密度の下限値（１×１０²⁰ｃｍ^-3）を十分に満足することが分かる。
【００２４】
このグラフより、たとえば〔ＤＣＳ〕＝〔ＮＨ₃ 〕＝１００〔ｓｃｃｍ〕（流量比＝１）を選択して、その流量でジクロルシラン（ＤＣＳ）とアンモニアＮＨ₃ をチャンバ内に流し、また、所定のチャンバ内圧力（１００〔Ｐａ〕），基板温度７３０〔℃〕の下で、シリコン窒化膜のＣＶＤを行う。
所定時間経過後にＣＶＤを止めると、図４に示すように、数ｎｍのシリコン窒化膜（電荷蓄積膜ＣＳ）がボトム膜ＢＴＭ上に形成される。
【００２５】
基板温度を６００〔℃〕から８００〔℃〕の範囲内で保ち、ＤＣＳと酸化二窒素Ｎ₂ Ｏをそれぞれ数１００〔ｓｃｃｍ〕の所定流量で、かつチャンバ内の圧力が１００〔Ｐａ〕となる条件で流し、二酸化シリコンＳｉＯ₂ のＣＶＤを行う。
所定時間経過後にＣＶＤを止めると、図５に示すように、数ｎｍのトップ膜ＴＯＰが電荷蓄積膜ＣＳ上に形成される。
なお、このＣＶＤに代えて、電荷蓄積膜ＣＳの表面を例えばパイロジェニック酸化法などで熱酸化することにより、あるいは熱酸化とＣＶＤの組合せによりトップ膜ＴＯＰを形成してもよい。
【００２６】
ゲート電極ＧＥとなる高濃度不純物がドーピングされた多結晶シリコンと、銅（Ｃｕ），アルミニウム（Ａｌ），金（Ａｕ），タングステン（Ｗ），チタン（Ｔｉ），タングステンシリサイド（ＷＳｉ₂ ），タンタルシリサイド（ＴａＳｉ₂ ），チタンナイトライド（ＴｉＮ）などの金属との積層膜を、ＣＶＤ法またはＰＶＤ法により形成する。これにより、図６に示すように、５０〔ｎｍ〕〜２００〔ｎｍ〕程度の厚さのゲート電極ＧＥが、トップ膜ＴＯＰの上に形成される。
【００２７】
とくに図示しないが、必要に応じてドライエッチング耐性の優れた誘電体（たとえばＳｉＯ₂ ）のパターンを形成し、この誘電体あるいはレジストをマスクとして異方性のあるエッチング、たとえばＲＩＥ(Reactive Ion Etching)を行う。これにより、図７に示すように、ゲート電極ＧＥ，トップ膜ＴＯＰ，電荷蓄積膜ＣＳがパターンニングされる。
【００２８】
つぎに、図８に示すように、ゲート電極を自己整合マスクとしボトム膜ＢＴＭをスルー膜として、基板表面にＮ型不純物を低濃度でイオン注入し、Ｎ^- 不純物領域（ＬＤＤ領域）を形成する。このイオン注入では、たとえば砒素イオン（Ａｓ⁺ ）を１〜５×１０¹³〔ｃｍ^-2〕ほどのドーズでドーピングする。
その後、ＣＶＤによりＳｉＯ₂ 膜を１００〔ｎｍ〕〜２００〔ｎｍ〕程度堆積し、これをＲＩＥ等の異方性エッチングによりエッチバックする。これにより、ゲート電極ＧＥの側面にサイドウォールＳＷが形成される。
【００２９】
この状態で、サイドウォールＳＷ外側の基板表面にＮ型不純物を高濃度でイオン注入し、図１に示すソース領域Ｓおよびドレイン領域Ｄを形成する。このイオン注入では、たとえば、ゲート電極ＧＥおよびサイドウォールＳＷをマスクとして自己整合的にＡｓ⁺ を１〜５×１０¹⁵〔ｃｍ^-2〕ほどのドーズでドーピングする。
その後、ソース電極およびドレイン電極の形成などを行って、当該メモリトランジスタを完成させる。
【００３０】
つぎに、メモリトランジスタの第１のバイアス設定例および動作を説明する。
書き込み時に、基板ＳＵＢの電位を基準としてソース領域Ｓ，ドレイン領域Ｄを０Ｖで保持し、ゲート電極ＧＥに正の電圧、たとえば１０Ｖのパルスを印加する。このとき、チャネル形成領域ＣＨに電子が蓄積されて反転層（チャネル）が形成され、そのチャネル全面で電子がボトム膜ＢＴＭをトンネル効果により伝導し、電荷蓄積膜ＣＳ内の電荷トラップに捕獲される。
【００３１】
読み出し時に、基板ＳＵＢの電位を基準としてソース領域Ｓ，ドレイン領域Ｄの一方に０Ｖを印加し、他方にたとえば１．５Ｖを印加し、電荷蓄積膜ＣＳ内の捕獲電子数を閾値電圧に影響がでるまで変化させない範囲の電圧、たとえば２．５Ｖをゲート電極ＧＥに印加する。このバイアス条件下、電荷蓄積膜ＣＳ内の捕獲電子の有無または捕獲電子量に応じてチャネルの導電率が顕著に変化する。このチャネルの伝導度の差は、チャネルの電流量またはドレイン電圧変化に効果的に変換される。このチャネルの電流量またはドレイン電圧変化を、たとえばセンスアンプなどの検出回路で増幅し記憶情報として外部に読み出す。
なお、この第１のバイアス設定例では、書き込みをチャネル全面で行ったため、ソースとドレインの電圧印加方向を上記と逆にしても読み出しが可能である。
【００３２】
消去時に、基板ＳＵＢの電位を基準とし２つのソース領域Ｓ，ドレイン領域Ｄの双方に０Ｖを印加し、ゲート電極ＧＥに負の電圧、たとえば−１０Ｖのパルスを印加する。このとき、電荷蓄積膜ＣＳ内で保持されていた電子がボトム膜ＢＴＭをトンネルしてチャネル形成領域ＣＨに強制的に引き抜かれる。これにより、メモリトランジスタは、その電荷蓄積膜ＣＳ内の捕獲電子量が十分低い書き込み前の状態（消去状態）に戻される。
【００３３】
つぎに、メモリトランジスタの第２のバイアス設定例および動作を説明する。
書き込み時に、基板ＳＵＢの電位を基準としてソース領域Ｓ，ドレイン領域Ｄの一方に０Ｖ、他方に５Ｖを印加し、ゲート電極ＧＥに正の電圧、たとえば５Ｖのパルスを印加する。このとき形成されたチャネル内にソースから供給された電子が、ソースとドレイン間の電界により加速されてドレイン端部側で高い運動エネルギーを得てホットエレクトロンとなる。ホットエレクトロンの一部が、ボトム膜ＢＴＭで規定されるポテンシャル障壁高さより高いエネルギーを持つと、それらの電子は散乱過程によってボトム膜ＢＴＭをトンネルし、電荷蓄積膜ＣＳ内の電荷トラップに捕獲される。
【００３４】
読み出しは、第１のバイアス設定例と同様に行う。ただし、第２のバイアス設定例では、書き込み時に５Ｖを印加したドレイン側に電荷が蓄積されるため、読み出しでは、この電荷蓄積側がソースとなるようにソースとドレイン間に電圧を印加する必要がある。
消去時では、第１のバイアス設定時と同様にＦＮトンネリングを用いるか、または、バンド−バンド間トンネリングを用いる。後者の方法では、基板電位を基準としてソース領域Ｓ，ドレイン領域Ｄの一方または双方に５Ｖを印加し、５Ｖを印加しない側を０Ｖで保持し、ゲート電極ＧＥに−５Ｖを印加する。５Ｖを印加したソース領域またはドレイン領域Ｄの表面が空乏化し、その空乏層内が高電界となるためにバンド−バンド間トンネル電流が発生する。バンド−バンド間トンネル電流に起因した正孔は電界で加速されて高エネルギーを得る。この高いエネルギーの正孔はゲート電圧に引きつけられて電荷蓄積膜ＣＳ内の電荷トラップに注入される。その結果、電荷蓄積膜内の蓄積電子は注入された正孔により電荷が打ち消され、当該メモリトランジスタが消去状態、すなわちしきい値電圧が低い状態に戻される。
【００３５】
つぎに、メモリトランジスタの第３のバイアス設定例および動作を説明する。
バイアス設定の基本は第２のバイアス設定例と同様であるが、この第３のバイアス設定例では２ビットを１メモリトランジスタ内に記憶する動作を説明する。
第１の情報の書き込み時に、基板ＳＵＢの電位を基準としてソース領域，ドレイン領域Ｄの一方に０Ｖ、他方に５Ｖを印加し、ゲート電極ＧＥに正の電圧、たとえば１０Ｖのパルスを印加する。このとき形成されたチャネル内を電子が、電界加速されてドレイン端部側で高い運動エネルギーを得てホットエレクトロンとなる。ホットエレクトロンの一部が、ボトム膜ＢＴＭで規定されるポテンシャル障壁高さより高いエネルギーを持つと、それらの電子は散乱過程によってボトム膜ＢＴＭをトンネルし、電荷蓄積膜ＣＳ内の電荷トラップに捕獲される。
第２の情報の書き込み時に、ソース領域とドレイン領域Ｄの電圧を上記した第１の情報の書き込み時と逆にする。上記した第１の情報の書き込み時には、５Ｖを印加した側からチャネルホットエレクトロンが注入され、電荷蓄積膜ＣＳの他方端部を中心とした一部の領域に電子が捕獲されている。これに対し、この第２の情報の書き込みでは、電荷蓄積膜ＣＳの一方端部側に第１の情報とは独立に２値情報（第２の情報）を書き込むために、２つの領域ＳまたはＤの他方に０Ｖを印加し、一方に５Ｖを印加する。０Ｖを印加した他方の側から供給された電子は、５Ｖを印加した側でホットエレクトロン化し、電荷蓄積膜の一方側の一部に注入される。なお、この第３の動作例で２つの２ビット情報が互いに重ならないように、電子の注入量およびメモリトランジスタのゲート長が決められる。
【００３６】
この２ビット情報の読み出しでは、読み出し対象の情報が書き込まれた側に近いほうの領域ＳまたはＤがソースとなるように、ソースとドレイン間の電圧印加方向が決められる。
第１の情報を読み出す際には、第１の情報に近い他方の領域ＳまたはＤに０Ｖを印加し、一方の領域ＳまたはＤに１．５Ｖを印加し、電荷蓄積膜ＣＳ内の捕獲電子数を閾値電圧に影響がでるまで変化させない範囲の電圧、たとえば２．５Ｖをゲート電極ＧＥに印加する。このバイアス条件下、電荷蓄積膜ＣＳ内のソース側端部に存在する捕獲電子の有無または捕獲電子量に応じてチャネルの導電率が顕著に変化する。このとき、ドレイン側近傍ではドレイン電圧によって電子に対するポテンシャルが、電荷蓄積膜ＣＳのドレイン側端部の電子の有無にかかわらず低くなっている。また、この読み出し時にドレイン端部がピンチオフ状態となるため、電荷蓄積膜ＣＳのドレイン側端部の電子の有無がチャネルの伝導度に対する影響が小さくなる。すなわち、トランジスタのしきい値電圧は、より低い電界のソース側の捕獲電子の量を反映したものとなるため、このバイアス条件下では第１の情報が検出回路によって読み出される。
一方、第２の情報を読み出す際には、第２の情報に近い一方の領域ＳまたはＤに０Ｖを印加し、他方の領域ＳまたはＤに１．５Ｖを印加し、ゲート電極ＧＥに２．５Ｖを印加する。このバイアス条件下では、０Ｖを印加した側が低電界となるため、上記した第１の情報の読み出し時と同様な原理で第２の情報が読み出される。
【００３７】
消去時では、第１のバイアス設定時と同様にＦＮトンネリングを用いるか、または、第２のバイアス設定時と同様にバンド−バンド間トンネリングを用いる。
【００３８】
図１０に、電荷蓄積膜ＣＳのＳｉ−Ｈボンド密度を５×１０²⁰ｃｍ^-3としたメモリトランジスタの書き込み特性を示す。この書き込み特性の測定では、ゲート電圧Ｖｇをパラメータとして、ゲート電圧パルスの発生時間を１μｓから１０ｓの範囲で変化させ、このときの閾値電圧Ｖthを調べた。
このメモリトランジスタの電子注入速度（書き込み速度）から要求されるスペックは、ゲート電圧Ｖｇ＝１０Ｖを１ｍｓ印加した時に閾値電圧変化ΔＶthが２Ｖ以上となることである。
このメモリトランジスタは、このスペックを十分満たしている。また、同じゲート電圧下で閾値電圧変化ΔＶthが２Ｖとなるのは、書き込みパルス時間が数百μｓ程度であり、さらに短時間で書き込み完了させる余地がある。
【００３９】
比較例として、電荷蓄積膜ＣＳのＳｉ−Ｈボンド密度を１×１０²⁰ｃｍ^-3未満としたメモリトランジスタを作製した。その書き込み特性のグラフを、図１１に示す。
この比較例は、本実施形態で規定しているＳｉ−Ｈボンド密度の下限値１×１０²⁰ｃｍ^-3を満足しないので、書き込み速度から要求されるスペック（ΔＶth≧２Ｖ at Ｖｇ：１０Ｖ，１ｍｓ）をクリアできていない。このメモリトランジスタで、スペックをクリアするには、書き込みパルス時間が数十ｍｓ必要となる。
この電荷蓄積膜厚が５ｎｍのデバイスでは、上記スペック下限値を満足するＳｉ−Ｈボンド密度は１×１０²⁰ｃｍ^-3程度であることが確かめられている。
【００４０】
最後に、Ｓｉ−Ｈボンド密度と電子注入速度との関係について、理論的考察を行ったので、その概要について簡単に述べる。
ここでの考察では、Ｓｉ−Ｈボンド密度と正の相関がある電子トラップ面密度Ｎ_trapを用いる。また、電子注入速度は直接測定できないので、電子注入速度に正の相関があるパラメータとして、閾値電圧差の時間変化率ｄΔＶth(t) ／ｄｔを用いる。より正確には、蓄積電荷量がゼロのとき閾値電圧差の時間変化率ｄΔＶth(t) ／ｄｔ｜_t=0 を用いる。なぜなら、蓄積電荷による影響がないときにこそ電子注入速度の真の値が得られ、また、電子トラップ面密度Ｎ_trapとの相関関係がもっとも強いと考えられるからである。
【００４１】
以下、閾値電圧差の時間変化率ｄΔＶth(t) ／ｄｔ｜_t=0 の値、および、ｄΔＶth(t) ／ｄｔ｜_t=0 とＳｉ−Ｈボンド密度との関係を実験的に求め、その関係を示す理論式を導出した。
【００４２】
まず、流量比を５，０．０５，０．０１と変えた３種類の試料を用意し、その書き込み特性を測定した。図１２は、この測定データを基に、縦軸を閾値電圧差の時間変化率ｄΔＶth(t) ／ｄｔをとり、横軸にゲート電圧パルス時間をとったグラフである。
このグラフから流量比を上げてＳｉ−Ｈボンド密度が高いほど（図９参照）、閾値電圧差の時間変化率ｄΔＶth(t) ／ｄｔが高く、電子注入速度が速いことが分かる。また、このグラフ線を外挿した縦軸との交点の値は、Ｓｉ−Ｈボンド密度に比例するｄΔＶth(t) ／ｄｔ｜_t=0 を示す。
【００４３】
Ｓｉ−Ｈボンド密度（トラップサイト密度）が電子注入速度（書き込み速度）に依存していることは、次のモデルと、実験結果を比較することで確かめることができる。
時刻ｔにおける電界をＥ(t)とし、その電界が印加されることによりトンネル酸化膜（ボトム膜ＢＴＭ）内を流れる注入電流をＪ_inj(t)とする。印加電界が十分高く、電流注入がＦＮトンネリングにより行われたとすると、注入電流をＪ_inj(t)は次式（１）により表される。
【００４４】
シリコン窒化膜における電子の捕獲率が、トラップ面密度Ｎ_trapと、その捕獲断面積σ_trapとの積に比例するとする。ボトム膜ＢＴＭ／窒化シリコン膜ＣＳ／トップ膜ＴＯＰのＳｉＯ₂ 換算等価膜厚をｔ_EOT 、窒化シリコン膜中の捕獲電子の電荷中心とゲート電極ＧＥ間の容量をＣｇとすると、トンネル酸化膜（ボトム膜ＢＴＭ）にかかる電界の時間変化は、次式（２）のようになる。
【数２】

【００４５】
以上の式を解くことにより、時刻ｔにおける消去状態からの閾値電圧差ΔＶth(t) は、次式（３）のように導出される。
【数３】

【００４６】
以上の関係から、初期の書き込み速度（ｄΔＶth(t) ／ｄｔ｜_t=0 に比例）とトラップ面密度Ｎ_trapとの関係は、次式（４）のように比例することが分かる。
【数４】

【００４７】
実際に、フーリエ変換赤外分光解析により求めたＳｉ−Ｈボンド密度と、図１２の外挿により求めたｄΔＶth(t) ／ｄｔ｜_t=0 とを比較すると、図１３に示すように、両者は比例関係にあることが分かった。
また、このモデル式の理論曲線を書き込み特性の測定データにフィティングさせると、図１４に示すように良く合致している。したがって、このモデル式を用いると、実デバイスの動作を良く説明できることが確認できた。
【００４８】
以上より、所望の書き込み速度から最低限満たすべきＳｉ−Ｈボンド密度を求め、このＳｉ−Ｈボンド密度を満足する範囲で、あるいはＳｉ−Ｈボンド密度を出来るだけ上げるように電荷蓄積膜ＣＳの成膜条件を制御することの有効性が証明できた。
【００４９】
なお、従来から、Ｓｉ−Ｈボンド面密度は保持電荷量と正の相関があることが知られ、そのため、一定の閾値電圧シフト量を確保するためのパラメータと捉えられていた。また、電荷蓄積膜が１０ｎｍ以上と比較的厚いときは、Ｓｉ−Ｈボンド面密度としては十分大きいため、これを多少変えても電荷注入速度が余り変わらないという認識が一般的であった。
本発明では、電荷蓄積膜が薄くなったときに、Ｓｉ−Ｈボンド面密度を用いて書き込み速度を、ある程度正確に評価できるといった新たな知見に基づいてなされたものである。本発明によって書き込み速度向上のための成膜条件の追い込みが容易となり、これによって不揮発性メモリ装置の高速化を進展させることが可能となる。
【００５０】
第２実施形態
第２実施形態では、本発明の第２の観点に係り、電荷蓄積膜ＣＳの形成にＳｉ−Ｈボンド密度を向上させる目的でアニールを行う工程を含む不揮発性メモリ装置の製造方法に関する。
すなわち、図４の工程において、電荷蓄積膜ＣＳを形成した後、例えば、チャンバ内に一酸化窒素ＮＯを１ｓｌｍ（ｌ／ｍｉｎ）の流量で流し、常圧において基板温度を９００℃に保ち、３０分程度のアニールを行う。
他の工程は、第１実施形態と同じとする。
【００５１】
この製造方法により作製したメモリトランジスタの特性を、第１実施形態の製造方法であるアニールなしのものと比較した結果を、図１５のグラフに示す。
このグラフから判るように、アニールによって書き込み速度の向上が達成されている。
【００５２】
なお、アニールガスはＮＯに限定されず、酸化二窒素Ｎ₂ Ｏであってもよい。また、アニールを真空中で行ってもよい。
アニール温度は、温度をあげていったときにＳｉ−Ｈボンドが切断されることにより水素が離脱が急激に活発化する温度、例えば４００℃以上で、ＳｉＯ₂ が軟化する温度（例えば１１００℃）までの範囲内なら何度であってもよい。
アニール時間も、期待するデバイス特性に応じて１ｓから数時間の範囲で変化可能である。
【００５３】
変形例
本発明の実施形態は、上記第１，第２実施形態に限定されず、種々の変更が可能である。
ボトム膜ＢＴＭの材料は、二酸化シリコンに限らず、例えば酸化窒化シリコンＳｉＯＮ、酸化アルミニウムＡｌ₂ Ｏ₃ 、酸化タンタルＴａ₂ Ｏ₅ 、酸化ジルコニウムＺｒＯ₂ 、酸化ハフニウムＨｆＯ₂ などの材料が選択できる。
【００５４】
酸化窒化シリコンの形成では、例えば、基板温度を６００〔℃〕から８００〔℃〕の範囲内で保ち、ＤＣＳあるいは四塩化珪素ＳｉＣｌ₄ と、酸化二窒素Ｎ₂Ｏと、アンモニアＮＨ₃ とを、それぞれ１０〔ｓｃｃｍ〕から５００〔ｓｃｃｍ〕の範囲内で適切な流量で、かつチャンバ内の圧力が数１００〔Ｐａ〕となる条件で流しＣＶＤを行う。
【００５５】
Ａｌ₂ Ｏ₃ の形成は、例えば、ＡｌＣｌ₃ ，ＣＯ₂ およびＨ₂ を含む原料ガスを用いたＣＶＤ法により行う。あるいは、アルミニウムアルコシド（Ａｌ（Ｃ₂Ｈ₅ Ｏ）_3,Ａｌ（Ｃ₃ Ｈ₇ Ｏ）₃ ，Ａｌ（Ｃ₄ Ｈ₉ Ｏ）₃ など）を熱分解により堆積する方法によって、Ａｌ₂ Ｏ₃ を形成する。
また、Ｔａ₂ Ｏ₅ の形成は、たとえば、ＴａＣｌ₅ ，ＣＯ₂ およびＨ₂ を原料ガスとしたＣＶＤ法により行う。あるいは、ＴａＣｌ₂ （ＯＣ₂ Ｈ₅ ）₂ Ｃ₅ Ｈ₇ Ｏ₂ またはＴａ（ＯＣ₂ Ｈ₅ ）₅ などの熱分解により堆積する方法によって、Ｔａ₂ Ｏ₅ を形成する。
【００５６】
ＺｒＯ₂ やＨｆＯ₂ は、ジルコニウムＺｒまたはハフニウムＨｆのターゲット材を、酸素雰囲気中でスパッタリングすることにより形成する。
【００５７】
これらの材料のうちＳｉＯＮを、電荷蓄積膜ＣＳの材料として用いることもできる。
また、窒化シリコン、酸化窒化シリコンの珪素を含む原料ガスとしては、ＤＣＳの代わりにモノシラン（ＳｉＨ₄ ）を用いることもできる。
【００５８】
【発明の効果】
本発明に係る不揮発性半導体メモリ装置の製造方法によれば、Ｓｉ−Ｈボンド面密度に基づいて成膜条件を決める。このため、各種成膜条件を振った膜のＳｉ−Ｈボンド面密度を予め測定しておけば、必要な電荷注入速度を満たすＳｉ−Ｈボンド面密度から成膜条件を容易に決定できる。
また、電荷注入速度向上の観点から成膜条件を細かに最適化できるので、書き込み速度などの動作速度が、より改善できる。
さらに、従来行っていたように、各種成膜条件を振った膜を用いたキャパシタを作製して、その容量−電圧特性から蓄積電荷量を見積もって電荷トラップ能力を評価したり、実際に不揮発性メモリトランジスタを作って閾値電圧変化から電荷トラップ能力を評価する必要がない。このため、動作速度向上の検討期間が短縮できる。
【００５９】
水素離脱が急激に進む温度以上でのアニールを行うことにより、さらにＳｉ−Ｈボンド面密度を増大させ、その結果、閾値電圧シフト量、および高速動作時の電荷注入効率を上げることができる。
【図面の簡単な説明】
【図１】本発明の実施形態に係るＭＯＮＯＳ型メモリトランジスタの概略断面図である。
【図２】本発明の実施形態に係るＭＯＮＯＳ型メモリトランジスタの製造において、誘電体分離層の形成後の断面図である。
【図３】本発明の実施形態に係るＭＯＮＯＳ型メモリトランジスタの製造において、ボトム膜形成後の断面図である。
【図４】本発明の実施形態に係るＭＯＮＯＳ型メモリトランジスタの製造において、電荷蓄積膜形成後の断面図である。
【図５】本発明の実施形態に係るＭＯＮＯＳ型メモリトランジスタの製造において、トップ膜形成後の断面図である。
【図６】本発明の実施形態に係るＭＯＮＯＳ型メモリトランジスタの製造において、ゲート電極材料の堆積後の断面図である。
【図７】本発明の実施形態に係るＭＯＮＯＳ型メモリトランジスタの製造において、ゲートパターン形成後の断面図である。
【図８】本発明の実施形態に係るＭＯＮＯＳ型メモリトランジスタの製造において、ＬＤＤ領域形成後の断面図である。
【図９】本発明の実施形態に係るＭＯＮＯＳ型メモリトランジスタの電荷蓄積膜形成時に用いた、ガス流量比とＳｉ−Ｈボンド密度との関係を示すグラフである。
【図１０】本発明の実施形態に係り、電荷蓄積膜のＳｉ−Ｈボンド密度を５×１０²⁰ｃｍ^-3としたメモリトランジスタの書き込み特性を示すグラフである。
【図１１】本発明の実施形態の比較例に係り、電荷蓄積膜のＳｉ−Ｈボンド密度を１×１０²⁰ｃｍ^-3未満としたメモリトランジスタの書き込み特性を示すグラフである。
【図１２】本発明の実施形態に係り、閾値電圧差の時間変化率ｄΔＶth(t) ／ｄｔの、ゲート電圧パルス時間と流量比に対する依存性を示すグラフである。
【図１３】本発明の実施形態に係り、フーリエ変換赤外分光解析により求めたＳｉ−Ｈボンド密度と、図１２の外挿により求めたｄΔＶth(t) ／ｄｔ｜_t=0 との関係を示すグラフである。
【図１４】本発明の実施形態で用いたモデル式の理論曲線を、書き込み特性の測定データにフィティングさせたグラフである。
【図１５】本発明の第２実施形態に係り、アニールの有無により閾値電圧差の変化を示すグラフである。
【符号の説明】
ＳＵＢ…基板（チャネルが形成される半導体）、ＢＴＭ…ボトム膜、ＣＳ…電荷蓄積膜、ＴＯＰ…トップ膜、ＧＥ…ゲート電極、ＳＷ…サイドウォール、Ｓ…ソース領域、Ｄ…ドレイン領域、ＩＳＯ…誘電体分離層、ＣＨ…チャネル形成領域。[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a method of manufacturing a nonvolatile semiconductor memory device using a charge trap represented by a flash EEPROM (Flash Electrically Erasable and Programmable ROM) as charge storage means.
[0002]
[Prior art]
Typical nonvolatile semiconductor memory devices that use charge traps as charge storage means are the so-called MONOS (Metal-Oxide-Nitride-Oxide-Semiconductor) type and MNOS (Metal-Nitride-Oxide-Semiconductor). It has been.
[0003]
Any nonvolatile memory device has a structure in which a plurality of dielectric films are stacked on a semiconductor in which a channel is formed to form a gate dielectric film, and a gate electrode is further stacked thereon.
As a component film of the gate dielectric film, silicon nitride (SiN) with many charge traps_X ) Or silicon oxynitride (SiO_y N_X And a film (hereinafter referred to as a charge storage film) in which charges that cause a threshold voltage shift in the memory device are mainly injected and stored.
Between the charge storage film and the semiconductor in which the channel is formed, a film that forms an energy potential barrier between both is formed. This film is called the “bottom film” because it is located in the lowermost layer in the gate dielectric film, or it is also called the “tunnel film” because the charge conducts tunnel conduction when the charge is injected and extracted. .
[0004]
In the MONOS type, another potential barrier film (top film) is formed between the charge storage film and the gate electrode. In contrast, in the MNOS type, the charge storage film is thickened to such an extent that this top film is unnecessary.
In response to the recent demand for higher speed operation and lower voltage, SiO₂ The MONOS type that can make the gate dielectric film thin by the film equivalent value is more suitable than the MNOS type.
[0005]
In a MONOS type nonvolatile memory device, when a tunnel conduction mechanism is used to inject charges from the channel side to the charge storage film, a sufficiently high voltage (typically, a few tens of volts) is applied to the gate electrode, A high electric field is generated in the film.
In general, the electric conduction mechanism determined according to the strength of the electric field, the material of the bottom film, and the film thickness, that is, the charge is conducted in the bottom dielectric film by the direct tunneling phenomenon or the FN (Fowler-Nordheim) tunneling phenomenon. Injected into. This tunnel injection may be performed from the entire channel surface or from one or both of the source and drain.
[0006]
As another typical charge injection method, there is a method such as so-called CHE (channel hot electron) injection method in which charges are energetically excited until the barrier height of the bottom film is exceeded in the channel.
[0007]
[Problems to be solved by the invention]
Conventionally, the charge injection speed at the time of writing is mainly changed by changing the physical phenomenon of the charge injection operation, optimizing the voltage value applied to the gate or drain, and the material and film of the gate dielectric film (ONO film). Has been done by thickness optimization.
Among these, the optimization of the ONO film material and film thickness has few parameters to be changed, and the parameters to be changed from the viewpoints of ensuring reliability such as charge retention characteristics and endurance characteristics, and considering low voltage operation. There were many restrictions on the range.
[0008]
For this reason, in order to further increase the charge injection speed, it is fundamentally necessary to study the device structure and new operating principles.
However, such a fundamental study takes time and is often not easy because new problems to be solved often arise.
Therefore, in the current device structure, a new parameter or development policy that is effective and can be changed is required to improve the charge injection rate.
[0009]
The first object of the present invention is to propose a new guideline (parameter) for changing manufacturing conditions, which is effective for improving the charge injection speed in the current device structure, and to use the condition determined based on this parameter. Is to provide a manufacturing method.
A second object of the present invention is to propose a process for changing the above parameters in the direction of improving the charge injection speed, and to provide a method for manufacturing a nonvolatile semiconductor memory device using this process.
[0010]
[Means for Solving the Problems]
  In order to achieve the first objective,ClearlyThe method of manufacturing a nonvolatile semiconductor memory device includes a step of forming a gate dielectric film including a plurality of dielectric films including a charge storage film on a semiconductor surface on which a channel is formed. BecauseA plurality of samples were prepared by changing the film formation conditions, and for each sample, a writing characteristic curve indicating a change in threshold voltage when a plurality of pulse durations applied to the gate electrode was changed was measured in advance.Si-H bond surface density in the charge storage film required to achieve a desired charge injection rate under a constant bias conditionButlower limitFrom the extrapolated value of the above-mentioned writing characteristic curve, where the pulse duration becomes zero,DecisionAnd decisionAccording to the defined deposition conditionsthe aboveDeposit charge storage filmRu.
  For example, the lower limit of the Si—H bond surface density is set to 5 × 10.¹³cm^-2And
[0011]
In this manufacturing method, a newly proposed parameter called Si—H bond surface density is used.
Specifically, when forming the charge storage film, first, the lower limit value of the Si—H bond surface density in the charge storage film necessary to achieve a desired charge injection rate under a predetermined bias condition is determined. To do. For example, the lower limit of the Si—H bond surface density is set to 5 × 10.¹³cm^-2Then, the lower limit of the Si—H bond volume density of the 5 nm charge storage film is about 1 × 10 6.²⁰cm^-3It becomes.
Next, the film formation conditions in which the Si—H bond surface density is equal to or higher than the lower limit, for example, the gas flow ratio of dichlorosilane (DCS) and ammonia during the formation of the silicon nitride film, the substrate temperature, and the pressure are determined. Of these, one or more conditions may be changed.
Thereafter, a charge storage film is formed according to the determined film formation conditions.
[0012]
Silicon (Si) dangling bonds are considered to be electron or hole trap sites. In addition, it is considered that most of the Si dangling bonds are terminated with hydrogen. Therefore, a film having a high Si—H bond density has a high trap site density. The higher the trap site density, the higher the probability of trapping electrons or holes. As a result, the use of a charge storage film having a high Si-H bond density improves the charge injection rate during writing.
[0013]
  In order to achieve the second object, the present inventionThen, preferably,After the load accumulation film is formed, when the temperature is raised, hydrogen desorption proceeds rapidly.400 ° Cmore than1100 ° C or lessAnd a step of annealing in an atmosphere of a gas containing no hydrogen.
  For example,the aboveThe annealing atmosphere gas is NO,the aboveThe annealing temperature is 900 ° C.
[0014]
In this manufacturing method, annealing is performed for the purpose of hydrogen desorption, that is, increase of trap sites after the formation of the charge storage film.
This annealing temperature is a temperature at which the Si-H bond is broken and hydrogen desorption is sufficiently active. After the hydrogen is released, a trap site is formed.
The gas atmosphere is required not to contain hydrogen. This is to prevent hydrogen desorption from the charge storage film from proceeding in an atmosphere containing hydrogen, or hydrogen from being taken into the film depending on conditions.
[0015]
DETAILED DESCRIPTION OF THE INVENTION
First embodiment
The first embodiment relates to a first aspect of the present invention, and relates to a method for manufacturing a nonvolatile semiconductor memory device including a film forming process using Si—H bond surface density as a parameter.
[0016]
FIG. 1 is a schematic cross-sectional view of a MONOS type memory transistor.
The memory transistor is formed on a semiconductor (hereinafter referred to as a substrate SUB) such as a P-type silicon wafer or a P-type SOI layer. A dielectric isolation layer ISO formed by, for example, LOCOS (Local Oxidation of Silicon) or STI (Shallow Trench Isolation) is formed on the surface of the substrate SUB as necessary. The surface portion of the substrate where the dielectric isolation layer ISO is not formed becomes the channel formation region CH of the transistor.
[0017]
On the channel formation region CH, a bottom film BTM, a charge storage film CS mainly responsible for charge storage, a top film TOP, and a gate electrode GE are stacked.
[0018]
The bottom film BMT functions as a potential barrier between the substrate SUB and the charge storage film CS. For example, the silicon dioxide SiO having a film thickness of about 1 [nm] to 10 [nm].₂ Consists of.
The charge storage film CS is made of silicon nitride or silicon oxynitride. Here, it is formed of a silicon nitride film having a film thickness of, for example, about 1 [nm] to 10 [nm] formed by CVD using zircorosilane (DCS) and ammonia as source gases.
The top film TPO is, for example, silicon dioxide SiO produced by CVD.₂ The film thickness is about 1 [nm] to 10 [nm].
The gate electrode GE is formed by a CVD method and doped polycrystalline silicon doped with impurities at a high concentration, or doped polycrystalline silicon and WSi formed thereon.₂ , TiN, TaSi₂ , TiSi₂ , Ti, W, Cu, Al, Au and the like.
[0019]
Two source regions S and drain regions D having so-called LDD (Lightly Doped Drain) are formed apart from each other on the substrate surface on both sides of the gate laminated structure having such a configuration. The concentration profiles and shapes of the source region S and the drain region D are formed symmetrically.
Insulating layers SW called so-called sidewalls are formed on both side surfaces of the gate stacked structure. N-type impurities are introduced at a relatively low concentration and shallowly into a substrate region located directly under the sidewall SW, thereby reducing N^- An impurity region (LDD) is formed. Further, by using the sidewall SW as a self-aligned mask and introducing an n-type impurity deeply at a relatively high concentration on both outer sides of the sidewall SW, N forming the main part of the source region S and the drain region D⁺ Impurity regions are formed.
Note that the sidewalls SW and LDD can be omitted.
Although not particularly illustrated, a source electrode and a drain electrode made of doped polycrystalline silicon or metal are formed on the source region S and the drain region D.
[0020]
Hereinafter, a method for manufacturing the memory transistor will be described with reference to the drawings. Here, FIG. 2 to FIG. 8 are cross-sectional views in the manufacture of this transistor.
As shown in FIG. 2, the dielectric isolation layer ISO is formed on the substrate SUB by the LOCOS method or the STI method. Further, if necessary, impurity doping for adjusting the threshold voltage of the memory transistor is performed by, for example, ion implantation.
[0021]
The surface of the substrate SUB heated from 800 [° C.] to 1000 [° C.] is subjected to oxygen O₂ Or dinitrogen oxide N₂ By exposing to O, a silicon dioxide film of about 1 nm is formed.
With the substrate temperature kept at 800 [° C.] to 1000 [° C.], the surface of the silicon dioxide film is made of ammonia NH_Three And nitriding the silicon dioxide film surface. This high-temperature nitriding treatment is to reduce the incubation time at the next deposition of the silicon nitride film. As a result, as shown in FIG. 3, a bottom film BTM of about 1 [nm] is formed on the channel formation region of the substrate SUB.
[0022]
Next, the charge storage film CS is deposited on the bottom film BTM by CVD. In this embodiment, the Si—H bond density for achieving a necessary charge injection rate is obtained and the Si—H bond density is satisfied. Select CVD deposition conditions. As the CVD film forming conditions, one or a plurality of gas flow ratios, substrate temperatures, and pressures are used. Here, a case where a gas flow rate ratio is used as a manufacturing parameter to be changed according to a required Si—H bond density is illustrated.
[0023]
FIG. 9 is a graph showing the relationship between the gas flow rate ratio and the Si—H bond (volume) density. In obtaining the conditions when obtaining this graph, the substrate temperature was kept constant at 730 ° C. and the pressure 100 Pa, and dichlorosilane (DCS: SiH₂ Cl₂ ) And ammonia NH_ThreeFlow ratio [DCS] / [NH_Three ] Were prepared, and Fourier transform infrared spectroscopic analysis was performed to obtain Si-H bond density.
Here, the Si—H bond density to achieve the required charge injection rate is 1 × 10²⁰cm^-3The above is desirable. The relationship with the charge injection speed which is the basis will be described later.
From this graph, the flow rate ratio [DCS] / [NH_Three ] And Si-H bond density are approximately proportional, and the flow ratio [DCS] / [NH_Three ] Is 0.01 or more, the lower limit of Si—H bond density (1 × 10²⁰cm^-3) Is fully satisfied.
[0024]
From this graph, for example, [DCS] = [NH_Three ] = 100 [sccm] (flow rate ratio = 1), and at that flow rate, dichlorosilane (DCS) and ammonia NH_Three The silicon nitride film is subjected to CVD under a predetermined chamber pressure (100 [Pa]) and a substrate temperature of 730 [° C.].
When the CVD is stopped after a predetermined time has elapsed, as shown in FIG. 4, a silicon nitride film (charge storage film CS) having a thickness of several nm is formed on the bottom film BTM.
[0025]
Maintain substrate temperature within the range of 600 [° C] to 800 [° C], DCS and dinitrogen oxide N₂ O is allowed to flow at a predetermined flow rate of several hundreds [sccm] and under a condition that the pressure in the chamber is 100 [Pa].₂ CVD is performed.
When the CVD is stopped after a predetermined time has elapsed, as shown in FIG. 5, a top film TOP of several nm is formed on the charge storage film CS.
Instead of CVD, the top film TOP may be formed by thermally oxidizing the surface of the charge storage film CS by, for example, a pyrogenic oxidation method, or by a combination of thermal oxidation and CVD.
[0026]
Polycrystalline silicon doped with high-concentration impurities serving as the gate electrode GE, copper (Cu), aluminum (Al), gold (Au), tungsten (W), titanium (Ti), tungsten silicide (WSi)₂ ), Tantalum silicide (TaSi)₂ ), A laminated film with a metal such as titanium nitride (TiN) is formed by a CVD method or a PVD method. Thereby, as shown in FIG. 6, the gate electrode GE having a thickness of about 50 [nm] to 200 [nm] is formed on the top film TOP.
[0027]
Although not particularly shown, a dielectric having excellent dry etching resistance (for example, SiO 2) is used as necessary.₂ ) Pattern is formed, and anisotropic etching such as RIE (Reactive Ion Etching) is performed using the dielectric or resist as a mask. Thereby, as shown in FIG. 7, the gate electrode GE, the top film TOP, and the charge storage film CS are patterned.
[0028]
Next, as shown in FIG. 8, N-type impurities are ion-implanted at a low concentration into the substrate surface using the gate electrode as a self-alignment mask and the bottom film BTM as a through film.^- Impurity regions (LDD regions) are formed. In this ion implantation, for example, arsenic ions (As⁺ 1-5x10¹³[Cm^-2] Doping with a dose of about.
After that, CVD makes SiO₂ A film is deposited to a thickness of about 100 [nm] to 200 [nm], and this is etched back by anisotropic etching such as RIE. Thereby, the sidewall SW is formed on the side surface of the gate electrode GE.
[0029]
In this state, N-type impurities are ion-implanted at a high concentration on the substrate surface outside the sidewall SW to form the source region S and the drain region D shown in FIG. In this ion implantation, for example, As is used in a self-aligning manner with the gate electrode GE and the sidewall SW as a mask.⁺ 1-5x10¹⁵[Cm^-2] Doping with a dose of about.
Thereafter, a source electrode and a drain electrode are formed, and the memory transistor is completed.
[0030]
Next, a first bias setting example and operation of the memory transistor will be described.
At the time of writing, the source region S and the drain region D are held at 0V with reference to the potential of the substrate SUB, and a positive voltage, for example, a pulse of 10V is applied to the gate electrode GE. At this time, electrons are accumulated in the channel forming region CH to form an inversion layer (channel), and the electrons are conducted through the bottom film BTM by the tunnel effect over the entire surface of the channel, and are captured by the charge traps in the charge accumulation film CS. .
[0031]
At the time of reading, 0V is applied to one of the source region S and the drain region D with respect to the potential of the substrate SUB, and 1.5V, for example, is applied to the other, and the number of trapped electrons in the charge storage film CS is affected by the threshold voltage. A voltage in a range that does not change until it goes out, for example, 2.5 V is applied to the gate electrode GE. Under this bias condition, the conductivity of the channel changes significantly depending on the presence or absence of trapped electrons in the charge storage film CS or the amount of trapped electrons. This difference in channel conductivity is effectively converted into a change in channel current or drain voltage. This channel current amount or drain voltage change is amplified by a detection circuit such as a sense amplifier, for example, and read out as stored information.
In the first bias setting example, since the writing is performed on the entire surface of the channel, the reading can be performed even if the source and drain voltage application directions are reversed.
[0032]
At the time of erasing, 0 V is applied to both of the two source regions S and drain regions D with reference to the potential of the substrate SUB, and a negative voltage, for example, a pulse of −10 V is applied to the gate electrode GE. At this time, electrons held in the charge storage film CS tunnel through the bottom film BTM and are forcibly extracted to the channel formation region CH. As a result, the memory transistor is returned to the state before writing (erased state) in which the amount of trapped electrons in the charge storage film CS is sufficiently low.
[0033]
Next, a second bias setting example and operation of the memory transistor will be described.
At the time of writing, 0 V is applied to one of the source region S and the drain region D with respect to the potential of the substrate SUB, and 5 V is applied to the other, and a positive voltage, for example, a pulse of 5 V is applied to the gate electrode GE. Electrons supplied from the source in the channel formed at this time are accelerated by the electric field between the source and the drain to obtain high kinetic energy on the drain end side and become hot electrons. If some of the hot electrons have an energy higher than the potential barrier height defined by the bottom film BTM, these electrons tunnel through the bottom film BTM by the scattering process and are trapped by charge traps in the charge storage film CS. .
[0034]
Reading is performed in the same manner as in the first bias setting example. However, in the second bias setting example, charges are accumulated on the drain side to which 5 V is applied at the time of writing. Therefore, in reading, it is necessary to apply a voltage between the source and the drain so that the charge accumulation side becomes the source. .
At the time of erasing, FN tunneling is used as in the case of the first bias setting, or band-to-band tunneling is used. In the latter method, 5 V is applied to one or both of the source region S and the drain region D with reference to the substrate potential, the side to which 5 V is not applied is held at 0 V, and −5 V is applied to the gate electrode GE. The surface of the source region or drain region D to which 5 V is applied is depleted, and a high electric field is generated in the depletion layer, so that a band-to-band tunnel current is generated. Holes resulting from the band-to-band tunneling current are accelerated by the electric field to obtain high energy. The high energy holes are attracted by the gate voltage and injected into the charge traps in the charge storage film CS. As a result, the stored electrons in the charge storage film are canceled by the injected holes, and the memory transistor is returned to the erased state, that is, the threshold voltage is lowered.
[0035]
Next, a third bias setting example and operation of the memory transistor will be described.
The basics of the bias setting are the same as in the second bias setting example, but in this third bias setting example, the operation of storing 2 bits in one memory transistor will be described.
At the time of writing the first information, 0 V is applied to one of the source region and the drain region D and 5 V is applied to the other with reference to the potential of the substrate SUB, and a positive voltage, for example, a pulse of 10 V is applied to the gate electrode GE. Electrons in the channel formed at this time are accelerated in the electric field to obtain high kinetic energy on the drain end side to become hot electrons. If some of the hot electrons have an energy higher than the potential barrier height defined by the bottom film BTM, these electrons tunnel through the bottom film BTM by the scattering process and are trapped by charge traps in the charge storage film CS. .
At the time of writing the second information, the voltages of the source region and the drain region D are reversed from those at the time of writing the first information. At the time of writing the first information, channel hot electrons are injected from the side to which 5 V is applied, and electrons are captured in a part of the region centering on the other end of the charge storage film CS. On the other hand, in writing the second information, in order to write binary information (second information) on one end side of the charge storage film CS independently of the first information, the two regions S or 0V is applied to the other of D, and 5V is applied to the other. Electrons supplied from the other side to which 0 V is applied are turned into hot electrons on the side to which 5 V is applied, and injected into a part of one side of the charge storage film. In the third operation example, the amount of injected electrons and the gate length of the memory transistor are determined so that the two pieces of 2-bit information do not overlap each other.
[0036]
In reading out the 2-bit information, the voltage application direction between the source and the drain is determined so that the region S or D closer to the side on which the information to be read is written serves as the source.
When reading the first information, 0 V is applied to the other region S or D close to the first information, 1.5 V is applied to the one region S or D, and the trapped electrons in the charge storage film CS are applied. A voltage in a range where the number is not changed until the threshold voltage is affected, for example, 2.5 V is applied to the gate electrode GE. Under this bias condition, the conductivity of the channel changes significantly depending on the presence or absence of trapped electrons or the amount of trapped electrons present at the source side end in the charge storage film CS. At this time, in the vicinity of the drain side, the potential with respect to electrons is lowered by the drain voltage regardless of the presence or absence of electrons at the drain side end of the charge storage film CS. Further, since the drain end portion is in a pinch-off state at the time of reading, the presence or absence of electrons at the drain side end portion of the charge storage film CS has less influence on the channel conductivity. That is, the threshold voltage of the transistor reflects the amount of trapped electrons on the source side of the lower electric field, and therefore the first information is read out by the detection circuit under this bias condition.
On the other hand, when reading the second information, 0 V is applied to one region S or D close to the second information, 1.5 V is applied to the other region S or D, and 2. V is applied to the gate electrode GE. Apply 5V. Under this bias condition, the side to which 0 V is applied becomes a low electric field, so that the second information is read out by the same principle as that for reading the first information described above.
[0037]
At the time of erasing, FN tunneling is used as in the case of the first bias setting, or band-to-band tunneling is used as in the case of the second bias setting.
[0038]
FIG. 10 shows that the Si—H bond density of the charge storage film CS is 5 × 10.²⁰cm^-3The write characteristics of the memory transistor are shown. In the measurement of the write characteristics, the gate voltage Vg was used as a parameter, the generation time of the gate voltage pulse was changed in the range of 1 μs to 10 s, and the threshold voltage Vth at this time was examined.
The specification required from the electron injection speed (write speed) of this memory transistor is that the threshold voltage change ΔVth becomes 2 V or more when the gate voltage Vg = 10 V is applied for 1 ms.
This memory transistor sufficiently satisfies this specification. In addition, the threshold voltage change ΔVth becomes 2 V under the same gate voltage because the write pulse time is about several hundred μs, and there is room for completing the write in a shorter time.
[0039]
As a comparative example, the Si—H bond density of the charge storage film CS is 1 × 10.²⁰cm^-3A memory transistor with less than the above was manufactured. A graph of the write characteristics is shown in FIG.
In this comparative example, the lower limit value of 1 × 10 5 for the Si—H bond density defined in the present embodiment.²⁰cm^-3Is not satisfied, the specification required from the writing speed (ΔVth ≧ 2 V at Vg: 10 V, 1 ms) cannot be cleared. To clear the specifications with this memory transistor, a write pulse time of several tens of ms is required.
In the device having the charge storage film thickness of 5 nm, the Si—H bond density satisfying the above specification lower limit is 1 × 10.²⁰cm^-3It has been confirmed that
[0040]
Finally, a theoretical study was performed on the relationship between the Si—H bond density and the electron injection rate, and the outline thereof will be briefly described.
In this discussion, the electron trap surface density N that has a positive correlation with the Si-H bond density_trapIs used. In addition, since the electron injection rate cannot be measured directly, the time change rate dΔVth (t) / dt of the threshold voltage difference is used as a parameter having a positive correlation with the electron injection rate. More precisely, when the amount of accumulated charge is zero, the time rate of change of the threshold voltage difference dΔVth (t) / dt |_{t = 0} Is used. This is because the true value of the electron injection rate is obtained when there is no influence of the accumulated charge, and the electron trap surface density N_trapThis is because the correlation with is considered the strongest.
[0041]
Hereinafter, the time rate of change of the threshold voltage difference dΔVth (t) / dt |_{t = 0} And dΔVth (t) / dt |_{t = 0} And the Si-H bond density were experimentally determined, and a theoretical formula showing the relationship was derived.
[0042]
First, three types of samples with different flow rate ratios of 5, 0.05 and 0.01 were prepared, and the writing characteristics were measured. FIG. 12 is a graph in which the vertical axis represents the time rate of change dΔVth (t) / dt of the threshold voltage difference and the horizontal axis represents the gate voltage pulse time based on this measurement data.
From this graph, it can be seen that as the flow rate ratio is increased and the Si-H bond density is higher (see FIG. 9), the threshold voltage difference time change rate dΔVth (t) / dt is higher and the electron injection rate is faster. The value of the intersection with the vertical axis obtained by extrapolating the graph line is dΔVth (t) / dt | proportional to the Si—H bond density._{t = 0} Indicates.
[0043]
  The fact that the Si-H bond density (trap site density) depends on the electron injection speed (writing speed) is confirmed by comparing the experimental results with the following model.thingCan do.
  The electric field at time t is E (t), and the injection current flowing through the tunnel oxide film (bottom film BTM) by applying the electric field is J_inj(t). If the applied electric field is sufficiently high and current injection is performed by FN tunneling, the injection current is J_inj(t) is expressed by the following equation (1).
[0044]
The trapping density of electrons in the silicon nitride film depends on the trap surface density N_trapAnd its capture cross section σ_trapIs proportional to the product of. Bottom film BTM / silicon nitride film CS / top film TOP SiO₂ Convert equivalent film thickness to t_EOT When the capacitance between the charge center of the trapped electrons in the silicon nitride film and the gate electrode GE is Cg, the time change of the electric field applied to the tunnel oxide film (bottom film BTM) is expressed by the following equation (2).
[Expression 2]

[0045]
By solving the above equation, the threshold voltage difference ΔVth (t) from the erased state at time t is derived as the following equation (3).
[Equation 3]

[0046]
From the above relationship, the initial writing speed (dΔVth (t) / dt |_{t = 0} And trap surface density N_trapIt can be seen that the relationship is proportional to the following equation (4).
[Expression 4]

[0047]
Actually, the Si—H bond density obtained by Fourier transform infrared spectroscopy and dΔVth (t) / dt | obtained by extrapolation of FIG._{t = 0} As shown in FIG. 13, it was found that the two are in a proportional relationship.
Further, when the theoretical curve of this model formula is fitted to the measurement data of the writing characteristics, they are in good agreement as shown in FIG. Therefore, it was confirmed that the operation of the real device can be well explained by using this model formula.
[0048]
From the above, the Si—H bond density that should be satisfied at the minimum from the desired writing speed is obtained, and the charge storage film CS is formed in a range that satisfies this Si—H bond density or as high as possible. The effectiveness of controlling the membrane conditions can be proved.
[0049]
Conventionally, it has been known that the Si—H bond surface density has a positive correlation with the amount of retained charges, and thus has been regarded as a parameter for securing a certain threshold voltage shift amount. In addition, when the charge storage film is relatively thick, such as 10 nm or more, the Si-H bond surface density is sufficiently large, and it has been generally recognized that the charge injection rate does not change much even if this is slightly changed.
The present invention has been made based on a new finding that when the charge storage film becomes thin, the writing speed can be accurately evaluated to some extent using the Si—H bond surface density. According to the present invention, it is possible to easily follow the film forming conditions for improving the writing speed, and this makes it possible to increase the speed of the nonvolatile memory device.
[0050]
Second embodiment
The second embodiment relates to a second aspect of the present invention, and relates to a method for manufacturing a nonvolatile memory device including a step of performing annealing for the purpose of improving the Si—H bond density in forming the charge storage film CS.
That is, in the process of FIG. 4, after the charge storage film CS is formed, for example, nitric oxide NO is flowed into the chamber at a flow rate of 1 slm (l / min), the substrate temperature is maintained at 900 ° C. at normal pressure, and 30 Annealing is performed for about a minute.
Other steps are the same as those in the first embodiment.
[0051]
The result of comparing the characteristics of the memory transistor manufactured by this manufacturing method with that without annealing, which is the manufacturing method of the first embodiment, is shown in the graph of FIG.
As can be seen from this graph, the writing speed is improved by annealing.
[0052]
Note that the annealing gas is not limited to NO, but dinitrogen oxide N₂ O may be sufficient. Also, annealing may be performed in a vacuum.
The annealing temperature is such that when the temperature is raised, the Si-H bond is broken and hydrogen is released rapidly, for example, 400 ° C. or higher.₂ Any number of times may be used as long as the temperature is within the range up to the temperature at which softening occurs (eg 1100 ° C.).
The annealing time can also vary from 1 s to several hours depending on the expected device characteristics.
[0053]
Modified example
Embodiments of the present invention are not limited to the first and second embodiments described above, and various modifications can be made.
The material of the bottom film BTM is not limited to silicon dioxide, for example, silicon oxynitride SiON, aluminum oxide Al₂ O_Three Tantalum oxide Ta₂ O_Five Zirconium oxide ZrO₂ , Hafnium oxide HfO₂ Materials such as can be selected.
[0054]
In the formation of silicon oxynitride, for example, the substrate temperature is kept within a range of 600 [° C.] to 800 [° C.], and DCS or silicon tetrachloride SiCl is maintained._Four And dinitrogen oxide N₂O and ammonia NH_Three Are flown at a suitable flow rate within a range of 10 [sccm] to 500 [sccm] and under a condition that the pressure in the chamber is several hundred [Pa], and CVD is performed.
[0055]
Al₂ O_Three The formation of, for example, AlCl_Three , CO₂ And H₂ By a CVD method using a source gas containing Alternatively, aluminum alkoxide (Al (C₂H_Five O)_3,Al (C_Three H₇ O)_Three , Al (C_Four H₉ O)_Three Etc.) by the method of depositing by pyrolysis,₂ O_Three Form.
Ta₂ O_Five The formation of, for example, TaCl_Five , CO₂ And H₂ Is performed by a CVD method using as a source gas. Alternatively, TaCl₂ (OC₂ H_Five )₂ C_Five H₇ O₂ Or Ta (OC₂ H_Five )_Five Ta is deposited by thermal decomposition such as₂ O_Five Form.
[0056]
ZrO₂ And HfO₂ Is formed by sputtering a zirconium Zr or hafnium Hf target material in an oxygen atmosphere.
[0057]
Of these materials, SiON can also be used as the material of the charge storage film CS.
As a source gas containing silicon nitride or silicon oxynitride, monosilane (SiH) can be used instead of DCS._Four ) Can also be used.
[0058]
【The invention's effect】
According to the method for manufacturing a nonvolatile semiconductor memory device of the present invention, the film forming conditions are determined based on the Si—H bond surface density. For this reason, if the Si—H bond surface density of the film subjected to various film formation conditions is measured in advance, the film formation conditions can be easily determined from the Si—H bond surface density satisfying the required charge injection rate.
Further, since the film forming conditions can be finely optimized from the viewpoint of improving the charge injection speed, the operation speed such as the writing speed can be further improved.
Furthermore, as was done in the past, a capacitor using a film with various film formation conditions was fabricated, and the charge trapping ability was evaluated by estimating the amount of accumulated charge from its capacitance-voltage characteristics, or actually being non-volatile It is not necessary to make a memory transistor and evaluate the charge trapping capability from the threshold voltage change. For this reason, the examination period for improving the operation speed can be shortened.
[0059]
By performing annealing at a temperature higher than the temperature at which hydrogen desorption proceeds abruptly, the Si-H bond surface density can be further increased, and as a result, the threshold voltage shift amount and the charge injection efficiency during high-speed operation can be increased.
[Brief description of the drawings]
FIG. 1 is a schematic cross-sectional view of a MONOS type memory transistor according to an embodiment of the present invention.
FIG. 2 is a cross-sectional view after formation of a dielectric isolation layer in the manufacture of a MONOS type memory transistor according to an embodiment of the present invention.
FIG. 3 is a cross-sectional view after forming a bottom film in the manufacture of a MONOS type memory transistor according to an embodiment of the present invention;
4 is a cross-sectional view after forming a charge storage film in the manufacture of a MONOS type memory transistor according to an embodiment of the present invention; FIG.
FIG. 5 is a cross-sectional view after forming a top film in the manufacture of a MONOS type memory transistor according to an embodiment of the present invention;
FIG. 6 is a cross-sectional view after deposition of a gate electrode material in the manufacture of a MONOS type memory transistor according to an embodiment of the present invention.
FIG. 7 is a cross-sectional view after forming a gate pattern in the manufacture of a MONOS type memory transistor according to an embodiment of the present invention.
FIG. 8 is a cross-sectional view after forming an LDD region in the manufacture of a MONOS type memory transistor according to an embodiment of the present invention;
FIG. 9 is a graph showing the relationship between the gas flow rate ratio and the Si—H bond density used when forming the charge storage film of the MONOS memory transistor according to the embodiment of the present invention.
FIG. 10 relates to an embodiment of the present invention, wherein the Si—H bond density of the charge storage film is 5 × 10.²⁰cm^-36 is a graph showing the write characteristics of the memory transistor.
FIG. 11 relates to a comparative example of the embodiment of the present invention, and the Si—H bond density of the charge storage film is set to 1 × 10.²⁰cm^-3It is a graph which shows the write-in characteristic of the memory transistor made into less than.
FIG. 12 is a graph showing the dependence of the threshold voltage difference on the time rate of change dΔVth (t) / dt on the gate voltage pulse time and the flow rate ratio according to the embodiment of the present invention.
13 relates to the embodiment of the present invention, and the Si—H bond density obtained by Fourier transform infrared spectroscopy and dΔVth (t) / dt | obtained by extrapolation of FIG._{t = 0} It is a graph which shows the relationship.
FIG. 14 is a graph obtained by fitting the theoretical curve of the model formula used in the embodiment of the present invention to measurement data of write characteristics.
FIG. 15 is a graph showing a change in threshold voltage difference according to the presence or absence of annealing according to the second embodiment of the present invention.
[Explanation of symbols]
SUB ... Substrate (semiconductor in which a channel is formed), BTM ... Bottom film, CS ... Charge storage film, TOP ... Top film, GE ... Gate electrode, SW ... Side wall, S ... Source region, D ... Drain region, ISO ... Dielectric isolation layer, CH ... channel forming region.

Claims

チャネルが形成される半導体表面に、電荷蓄積膜を含む複数の誘電体膜からなるゲート誘電体膜を形成する工程を含む不揮発性半導体メモリ装置の製造方法であって、
成膜条件を変えて複数の試料を作製し、
各試料について、上記ゲート電極に印加するパルス持続時間を複数変化させたときの閾値電圧の変化を示す書き込み特性カーブを予め測定し、
所定のバイアス条件下で所望の電荷注入速度が達成されるために必要な、当該電荷蓄積膜内のＳｉ−Ｈボンド面密度が下限値以上となる成膜条件を、上記書き込み特性カーブの、上記パルス持続時間がゼロとなる外挿値から決定し、
決定した成膜条件に従って上記電荷蓄積膜を成膜する
不揮発性半導体メモリ装置の製造方法。A method for manufacturing a nonvolatile semiconductor memory device, including a step of forming a gate dielectric film including a plurality of dielectric films including a charge storage film on a semiconductor surface on which a channel is formed,
Create multiple samples by changing the deposition conditions,
For each sample, a writing characteristic curve indicating a change in threshold voltage when a plurality of pulse durations applied to the gate electrode is changed is measured in advance.
Necessary for the desired charge injection rates are achieved by a bias conditions Jo Tokoro, the film forming condition Si-H bond surface density of the charge storage in the film is less than the lower limit, the write characteristic curve, Determined from the extrapolated value where the pulse duration is zero ,
Manufacturing method of the nonvolatile semiconductor memory device deposited the charge storage film according determined boss was deposition conditions.

上記電荷蓄積膜の膜厚，成膜時のガス流量比，温度，圧力のうち１つまたは複数のパラメータを変化させて上記複数の試料を作製する
請求項１に記載の不揮発性半導体メモリ装置の製造方法。 The plurality of samples are produced by changing one or more parameters of the film thickness of the charge storage film, the gas flow rate ratio at the time of film formation, temperature, and pressure.
Manufacturing method of the nonvolatile semiconductor memory device according to 請 Motomeko 1.

上記Ｓｉ−Ｈボンド面密度の下限値が５×１０^１３ｃｍ^−２である
請求項１または２に記載の不揮発性半導体メモリ装置の製造方法。The method for manufacturing a nonvolatile semiconductor memory device according to claim 1, wherein a lower limit value of the Si—H bond surface density is 5 × 10 ¹³ cm ⁻² .

上記電荷蓄積膜の成膜後に、温度を上げていったとき水素離脱が急激に進む４００℃以上、１１００℃以下の温度で、かつ水素を含まないガスの雰囲気中でアニールする工程をさらに含む
請求項１から３の何れか一項に記載の不揮発性半導体メモリ装置の製造方法。After forming the upper Symbol conductive load storage film, a raised hydrogen withdrawal time went abruptly proceeds 400 ° C. above the temperature at 1100 ° C. or less of the temperature, and further a step of annealing in an atmosphere of a gas containing no hydrogen The manufacturing method of the non-volatile semiconductor memory device as described in any one of Claim 1 to 3 .

上記アニールの雰囲気ガスが一酸化窒素ＮＯ、上記アニールの温度が９００℃である
請求項４に記載の不揮発性半導体メモリ装置の製造方法。 The annealing atmosphere gas is nitrogen monoxide NO, a method of manufacturing a nonvolatile semiconductor memory device according to claim 4 temperature of the annealing is 900 ° C..