JP2002261175A - Nonvolatile semiconductor memory and its manufacturing method - Google Patents
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、半導体と制御電極
間に積層された複数の誘電体膜内に、ボトム誘電体膜と
電荷蓄積能力を有した電荷蓄積膜とを含む不揮発性半導
体記憶装置、および、その製造方法に関する。特定的
に、本発明は、信頼性を損なうことなく、電荷蓄積膜の
堆積時にインキュベーション時間の低減が可能な不揮発
性半導体記憶装置と、その製造方法とに関する。The present invention relates to a nonvolatile semiconductor memory device including a bottom dielectric film and a charge storage film having a charge storage capability in a plurality of dielectric films stacked between a semiconductor and a control electrode. And a method of manufacturing the same. Specifically, the present invention relates to a nonvolatile semiconductor memory device capable of reducing an incubation time when depositing a charge storage film without impairing reliability, and a method of manufacturing the same.
【０００２】[0002]
【従来の技術】不揮発性半導体メモリは、電荷を保持す
る電荷蓄積手段が単一の導電層からなるＦＧ(Floating
Gate) 型のほかに、電荷トラップを多く含む窒化珪素な
どからなる電荷蓄積膜に電荷を保持させる、たとえばＭ
ＯＮＯＳ(Metal-Oxide-Nitride-Oxide-Silicon) 型など
がある。ＭＯＮＯＳ型不揮発性半導体メモリは、電荷の
蓄積と保持を主体的に担っている電荷蓄積膜中またはト
ップ誘電体膜と電荷蓄積膜との界面に電荷トラップが空
間的に、すなわち電荷蓄積膜の面方向および膜厚方向に
離散化して拡がっている。このため、電荷保持特性が、
蓄積電荷に対する電位障壁として機能するボトム誘電体
膜の厚さのほかに、蓄積電荷のエネルギー的および空間
的な分布に依存する。2. Description of the Related Art In a nonvolatile semiconductor memory, an FG (Floating) in which a charge storage means for holding a charge is formed of a single conductive layer.
Gate) type, a charge is stored in a charge storage film made of silicon nitride or the like containing many charge traps.
There is an ONOS (Metal-Oxide-Nitride-Oxide-Silicon) type or the like. In the MONOS type nonvolatile semiconductor memory, a charge trap is spatially formed in a charge storage film which mainly stores and holds charges or at an interface between the top dielectric film and the charge storage film, that is, a surface of the charge storage film. It spreads out in the direction and the film thickness direction. For this reason, the charge retention characteristics
It depends on the energy and spatial distribution of the stored charge, as well as the thickness of the bottom dielectric film that functions as a potential barrier to the stored charge.
【０００３】ボトム誘電体膜に局所的にリーク電流パス
が発生した場合、ＦＧ型では多くの電荷がリークパスを
通ってリークして電荷保持特性が低下しやすい。これに
対し、ＭＯＮＯＳ型では、電荷蓄積手段（電荷トラッ
プ）が空間的に離散化されているため、リークパス周囲
の電荷がリークパスを通って局所的にリークするに過ぎ
ず、記憶素子全体の電荷保持特性が低下しにくい。この
ため、ＭＯＮＯＳ型においては、ボトム誘電体膜の薄膜
化による電荷保持特性の低下はＦＧ型ほど深刻な不利益
を及ぼさない。したがって、ゲート長が極めて短い微細
メモリトランジスタにおけるボトム誘電体膜のスケーリ
ング性は、ＭＯＮＯＳ型の方がＦＧ型より優れている。When a leak current path occurs locally in the bottom dielectric film, a large amount of charge leaks through the leak path in the FG type, and the charge retention characteristics are apt to deteriorate. On the other hand, in the MONOS type, since the charge storage means (charge traps) are spatially discretized, the charges around the leak path only leak locally through the leak path, and the charge retention of the entire storage element is maintained. The characteristics are not easily reduced. For this reason, in the MONOS type, the reduction in the charge retention characteristics due to the thinning of the bottom dielectric film does not cause a serious disadvantage as in the FG type. Therefore, the MONOS type is superior to the FG type in the scaling property of the bottom dielectric film in the micro memory transistor having an extremely short gate length.
【０００４】また、平面的に離散化された電荷トラップ
の分布領域に対し電荷が局所的に注入された場合、その
電荷はＦＧ型のように平面内および膜厚方向に拡散する
ことなく保持される。このため、ＭＯＮＯＳ型では、ソ
ース側とドレイン側にそれぞれ局所的に、かつ独立に電
荷を注入し保持させることにより、２ビット／セルの記
憶が可能である。When electric charges are locally injected into a charge trap distribution region discretized in a plane, the electric charges are held without diffusing in a plane and in a film thickness direction as in the FG type. You. For this reason, the MONOS type can store 2 bits / cell by locally and independently injecting and holding charges on the source side and the drain side, respectively.
【０００５】典型的なＭＯＮＯＳ型メモリトランジスタ
の製造においては、シリコンなどの半導体表面を熱酸化
して二酸化珪素からなるボトム誘電体膜を形成し、ボト
ム誘電体膜上に窒化珪素をＣＶＤして電荷蓄積膜を堆積
する。続いて、電荷蓄積膜の表面を熱酸化して二酸化珪
素からなるトップ誘電体膜を形成する。また、ゲート電
極となるポリシリコンをトップ誘電体膜上に形成する。
これらポリシリコン，トップ誘電体膜，電荷蓄積膜およ
びボトム誘電体膜を連続的にエッチングし、ゲートのパ
ターンを形成する。[0005] In the production of a typical MONOS type memory transistor, the surface of a semiconductor such as silicon is thermally oxidized to form a bottom dielectric film made of silicon dioxide, and silicon nitride is deposited on the bottom dielectric film by CVD. Deposit a storage film. Subsequently, the surface of the charge storage film is thermally oxidized to form a top dielectric film made of silicon dioxide. Further, polysilicon serving as a gate electrode is formed on the top dielectric film.
The polysilicon, top dielectric film, charge storage film and bottom dielectric film are continuously etched to form a gate pattern.
【０００６】[0006]
【発明が解決しようとする課題】ＣＶＤによって窒化珪
素を形成する際、成膜開始とともに膜厚が増加するので
はなく、成膜を開始してから暫くは膜が殆ど成長せず
に、ある程度時間が経つと膜成長の速度が急に増加する
という現象が見られる。この成膜開始から有効な膜成長
が始まるまでの時間はインキュベーション時間(incubat
ion time) と呼ばれ、とくに下地が二酸化珪素の場合に
顕著である。When silicon nitride is formed by CVD, the film thickness does not increase with the start of film formation, but the film hardly grows for a while after the start of film formation, and it takes some time. After that, a phenomenon is seen in which the rate of film growth suddenly increases. The time from the start of film formation to the beginning of effective film growth is the incubation time (incubat
ion time), especially when the underlying layer is silicon dioxide.
【０００７】従来のＭＯＮＯＳ型メモリトランジスタの
製造において、電荷蓄積膜の形成時に、ボトム誘電体膜
（二酸化珪素膜）上に窒化珪素をＣＶＤするので、この
インキュベーション時間が長いという課題があった。イ
ンキュベーション時間の発生は、以下のように説明する
ことができる。窒化珪素の成長初期過程において、ま
ず、窒化珪素成長のための核が下地表面上に散在して出
来始める。時間とともに、その核を中心に窒化珪素がア
イランド状に成長する。そして、この窒化珪素の核同士
がつながり下地表面が窒化珪素で覆われると、以後は、
窒化珪素の膜厚が顕著に増加し始める。In the manufacture of a conventional MONOS type memory transistor, since the silicon nitride is deposited on the bottom dielectric film (silicon dioxide film) when forming the charge storage film, there is a problem that the incubation time is long. The occurrence of the incubation time can be explained as follows. In the initial stage of silicon nitride growth, first, nuclei for silicon nitride growth start to be scattered on the underlying surface. Over time, silicon nitride grows in island form around the nucleus. Then, when the silicon nitride nuclei are connected to each other and the underlying surface is covered with silicon nitride,
The silicon nitride thickness begins to increase significantly.
【０００８】インキュベーション時間内では窒化珪素の
核が成長しているので、形成された窒化珪素膜（電荷蓄
積膜）は、成膜初期の核生成の影響を受け膜表面に凹凸
ができやすい。電荷蓄積膜の凹凸が顕著だと動作時に局
部的に電界集中が起こりやすいため、メモリ素子の電気
的特性、たとえばデータ書き換え時のエンデュランス特
性に悪影響を与える。また、インキュベーション時間は
下地の表面状態（たとえば洗浄度または組成）の影響を
受け、長くなったり短くなったりする。このため、電荷
蓄積膜の精密な膜厚制御が困難となり、これに起因した
素子の構造上および特性上のバラツキが大きくなってし
まう。[0008] Since the nuclei of silicon nitride are growing during the incubation period, the silicon nitride film (charge storage film) thus formed is likely to have irregularities on the film surface due to the influence of nucleation at the initial stage of film formation. If the unevenness of the charge storage film is remarkable, electric field concentration is likely to occur locally during operation, which adversely affects the electrical characteristics of the memory element, for example, the endurance characteristics when rewriting data. Further, the incubation time is influenced by the surface condition of the base (for example, the degree of cleaning or the composition), and becomes longer or shorter. For this reason, it is difficult to precisely control the thickness of the charge storage film, resulting in a large variation in the structure and characteristics of the element.
【０００９】インキュベーション時間を減らす方法とし
て、従来、ボトム誘電体膜として用いる二酸化珪素膜の
表面をＲＴＮ(Rapid Thermal Nitrization) していた。
ＲＴＮでは、たとえば、基板温度を８００℃から１００
０℃に保った状態で、二酸化珪素膜の表面をアンモニア
ＮＨ3 に数１０分間曝し、二酸化珪素膜の表面を窒化す
る。これにより、ボトム誘電体膜の表面に珪素−窒素結
合基（Ｓｉ−Ｎボンド）が生成される。そのため、つぎ
の電荷蓄積膜の形成時に、窒化珪素をＣＶＤする下地表
面と窒化珪素との格子整合性が良くなり、インキュベー
ション時間が大幅に低減する。As a method of reducing the incubation time, the surface of a silicon dioxide film used as a bottom dielectric film has been conventionally subjected to RTN (Rapid Thermal Nitrization).
In RTN, for example, the substrate temperature is set to 800 ° C. to 100 ° C.
With the temperature kept at 0 ° C., the surface of the silicon dioxide film is exposed to ammonia NH 3 for several tens of minutes to nitride the surface of the silicon dioxide film. Thereby, a silicon-nitrogen bonding group (Si-N bond) is generated on the surface of the bottom dielectric film. Therefore, at the time of the next formation of the charge storage film, the lattice matching between the silicon nitride CVD base surface and the silicon nitride is improved, and the incubation time is greatly reduced.
【００１０】ところが、このＲＴＮを用いた方法では、
二酸化珪素膜中に窒素以外に水素も導入され、膜中の珪
素−水素結合基（Ｓｉ−Ｈボンド）が増大する。Ｓｉ−
Ｈボンドから水素が抜ける過程で珪素のダングリングボ
ンドが生成されるため、Ｓｉ−Ｈボンドの増大によっ
て、二酸化珪素膜に電子または正孔がトラップされやす
くなる。これによってＭＯＮＯＳ型メモリトランジスタ
のエンデュランス特性における書き換え可能な回数が、
たとえば１桁程度少なくなるという不具合が発生する。However, in the method using the RTN,
Hydrogen other than nitrogen is also introduced into the silicon dioxide film, and silicon-hydrogen bonding groups (Si-H bonds) in the film increase. Si-
Since a dangling bond of silicon is generated in the process of releasing hydrogen from the H bond, electrons or holes are easily trapped in the silicon dioxide film due to an increase in the number of Si—H bonds. As a result, the number of rewritable times in the endurance characteristic of the MONOS type memory transistor becomes
For example, a problem occurs that the number is reduced by about one digit.
【００１１】本発明の目的は、メモリ素子特性の低下を
防止しながら電荷蓄積膜形成時のインキュベーション時
間を低減して素子の構造上および特性上のバラツキを抑
制することが可能な構造の不揮発性半導体記憶装置と、
その製造方法とを提供することにある。SUMMARY OF THE INVENTION It is an object of the present invention to provide a nonvolatile memory having a structure capable of suppressing variations in the structure and characteristics of the device by reducing the incubation time for forming the charge storage film while preventing the characteristics of the memory device from deteriorating. A semiconductor storage device;
And a method of manufacturing the same.
【００１２】[0012]
【課題を解決するための手段】上記目的を達成するため
に、本発明の第１の観点に係る不揮発性半導体記憶装置
は、半導体上に積層された複数の誘電体膜と、上記複数
の誘電体膜上のゲート電極とを有し、上記複数の誘電体
膜が、上記半導体上のボトム誘電体膜と、電荷蓄積能力
を有した電荷蓄積膜とを含む不揮発性半導体記憶装置で
あって、上記ボトム誘電体膜と上記電荷蓄積膜との間の
組成を有した誘電体からなるバッファ層を、上記ボトム
誘電体膜と上記電荷蓄積膜との間に有している。To achieve the above object, a nonvolatile semiconductor memory device according to a first aspect of the present invention comprises a plurality of dielectric films stacked on a semiconductor; A non-volatile semiconductor memory device having a gate electrode on a body film, wherein the plurality of dielectric films include a bottom dielectric film on the semiconductor and a charge storage film having a charge storage capability; A buffer layer made of a dielectric having a composition between the bottom dielectric film and the charge storage film is provided between the bottom dielectric film and the charge storage film.
【００１３】上記バッファ層は、好適に、その上記ボト
ム誘電体膜側の面がボトム誘電体膜の組成に最も近く上
記電荷蓄積膜側の面が電荷蓄積膜の組成に最も近い組成
を有している。たとえば、上記バッファ層は、上記ボト
ム誘電体膜に最も近い組成から上記電荷蓄積膜に最も近
い組成までステップ状に変化した組成を有している。あ
るいは、上記バッファ層は、上記ボトム誘電体膜の組成
から上記電荷蓄積膜の組成まで漸次変化した組成を有し
ている。The buffer layer preferably has a composition whose surface on the bottom dielectric film side is closest to the composition of the bottom dielectric film and whose surface on the charge storage film side is closest to the composition of the charge storage film. ing. For example, the buffer layer has a composition that changes stepwise from a composition closest to the bottom dielectric film to a composition closest to the charge storage film. Alternatively, the buffer layer has a composition gradually changed from the composition of the bottom dielectric film to the composition of the charge storage film.
【００１４】上記バッファ層は、好適に、酸化窒化珪素
ＳｉＯX Ｎy (x,y＞0)を主構成物質としている。たとえ
ば、上記バッファ層は、組成が異なる複数の酸化窒化珪
素ＳｉＯX Ｎy (x,y＞0)の膜を含む。The buffer layer preferably contains silicon oxynitride SiO x N y (x, y> 0) as a main constituent material. For example, the buffer layer includes a plurality of films of silicon oxynitride SiO x N y (x, y> 0) having different compositions.
【００１５】具体的に、上記ボトム誘電体膜は酸化珪素
ＳｉＯX (x＞0)からなり、上記バッファ層は酸化窒化珪
素ＳｉＯX Ｎy (x,y＞0)からなり、上記電荷蓄積膜は窒
化珪素ＳｉＮX (x＞0)からなる。あるいは、上記ボトム
誘電体膜は酸化窒化珪素ＳｉＯx1Ｎy1 (x1, y1＞0)から
なり、上記バッファ層は上記ボトム誘電体膜の酸化窒化
珪素より窒素の組成比が大きな酸化窒化珪素ＳｉＯx2Ｎ
y2 (x2, y2＞0, y2＞0) からなり、上記電荷蓄積膜は
窒化珪素ＳｉＮX (x＞0)からなる。あるいは、上記ボト
ム誘電体膜は酸化珪素ＳｉＯ2 (x＞0)からなり、上記バ
ッファ層は酸化アルミニウム珪素ＳｉＡｌx Ｏy (x,y＞
0)からなり、上記電荷蓄積膜は酸化アルミニウムＡｌＯ
x (x＞0)からなる。あるいは、上記ボトム誘電体膜は酸
化珪素ＳｉＯ2 (x＞0)からなり、上記バッファ層は酸化
タンタル珪素ＳｉＴａx Ｏy (x,y＞0)からなり、上記電
荷蓄積膜は酸化タンタルＴａＯX (x＞0)からなる。Specifically, the bottom dielectric film is made of silicon oxide SiO x (x> 0), the buffer layer is made of silicon oxynitride SiO x N y (x, y> 0), and the charge storage film Is composed of silicon nitride SiN x (x> 0). Alternatively, the bottom dielectric film is made of silicon oxynitride SiO x1 N y1 (x1, y1> 0), and the buffer layer is made of silicon oxynitride SiO x2 having a larger nitrogen composition ratio than that of the bottom dielectric film. N
y2 (x2, y2> 0, y2> 0), and the charge storage film is made of silicon nitride SiN x (x> 0). Alternatively, the bottom dielectric film is made of silicon oxide SiO 2 (x> 0) and the buffer layer is made of aluminum silicon oxide SiAl x O y (x, y>).
0), and the charge storage film is made of aluminum oxide AlO
x (x> 0). Alternatively, the bottom dielectric film is made of silicon oxide SiO 2 (x> 0), the buffer layer is made of tantalum silicon oxide SiTa x O y (x, y> 0), and the charge storage film is tantalum oxide TaO x. (x> 0).
【００１６】前記した目的を達成するために、本発明の
第２の観点に係る不揮発性半導体記憶装置は、半導体上
に積層された複数の誘電体膜と、上記複数の誘電体膜上
のゲート電極とを有し、上記複数の誘電体膜が、上記半
導体上のボトム誘電体膜と、電荷蓄積能力を有した電荷
蓄積膜とを含む不揮発性半導体記憶装置であって、上記
電荷蓄積膜と同じ組成の誘電体からなるバッファ層を、
上記ボトム誘電体膜と上記電荷蓄積膜との間に有し、上
記バッファ層の電荷トラップ密度が、上記電荷蓄積膜の
電荷トラップ密度より低い。たとえば、上記電荷蓄積膜
およびバッファ層が、ともに窒化珪素からなる場合、上
記バッファ層のシリコン・ダングリングボンド密度が、
上記電荷蓄積膜のシリコン・ダングリングボンド密度よ
り低い。In order to achieve the above object, a nonvolatile semiconductor memory device according to a second aspect of the present invention comprises a plurality of dielectric films stacked on a semiconductor and a gate on the plurality of dielectric films. An electrode, wherein the plurality of dielectric films are a non-volatile semiconductor storage device including a bottom dielectric film on the semiconductor and a charge storage film having a charge storage capability, wherein the charge storage film comprises: A buffer layer made of a dielectric having the same composition
The charge trap density of the buffer layer, which is provided between the bottom dielectric film and the charge storage film, is lower than the charge trap density of the charge storage film. For example, when the charge storage film and the buffer layer are both made of silicon nitride, the silicon dangling bond density of the buffer layer is
The density is lower than the silicon dangling bond density of the charge storage film.
【００１７】上述した第１，第２の観点に係る不揮発性
半導体記憶装置において、好適に、上記電荷蓄積膜が、
上層側ほど高い電荷トラップ密度を有した少なくとも２
つの層からなる。これにより、蓄積電荷の分布中心が基
板側から離れ、電荷保持特性が向上する。また、いわゆ
るＭＯＮＯＳ型の素子構造とする場合、上記電荷蓄積膜
と上記制御電極との間にトップ誘電体膜を更に有してい
る。In the nonvolatile semiconductor memory device according to the first and second aspects, preferably, the charge storage film is
At least 2 having a higher charge trap density on the upper layer side
Consists of three layers. As a result, the distribution center of the accumulated charges is separated from the substrate side, and the charge retention characteristics are improved. In the case of a so-called MONOS type element structure, a top dielectric film is further provided between the charge storage film and the control electrode.
【００１８】本発明の第１，第２の観点に係る不揮発性
半導体記憶装置では、バッファ層の存在により、電荷蓄
積膜の形成時に下地のボトム誘電体膜と電荷蓄積膜との
格子整合性が良く、インキュベーション時間が短い。そ
の結果、電荷蓄積膜の表面の凹凸が小さく、電荷蓄積膜
厚の制御性が向上している。しかも、従来のインキュベ
ーション時間低減方法、すなわち水素を含むガスを用い
た短時間高温窒化処理を用いた場合のボトム誘電体膜に
含まれる珪素−水素結合基の密度に比べ、本発明に係る
不揮発性半導体記憶装置のボトム誘電体膜およびバッフ
ァ層に含まれる珪素−水素結合基の密度は小さい。なぜ
なら、本発明では電荷蓄積膜を形成するときの下地面
が、電荷蓄積膜の材料と同じ，あるいは近い組成を有し
ているため、従来のような水素を含むガスを用いたボト
ム誘電体膜の表面処理が必要ないためである。したがっ
て、インキュベーション時間の低減と、珪素−水素結合
基の密度の低減が同時に達成されている。In the nonvolatile semiconductor memory device according to the first and second aspects of the present invention, due to the presence of the buffer layer, the lattice matching between the underlying bottom dielectric film and the charge storage film during the formation of the charge storage film is improved. Good, short incubation time. As a result, unevenness on the surface of the charge storage film is small, and the controllability of the charge storage film thickness is improved. Moreover, compared to the conventional method for reducing the incubation time, namely, the density of silicon-hydrogen bonding groups contained in the bottom dielectric film when a short-time high-temperature nitriding treatment using a gas containing hydrogen is used, The density of silicon-hydrogen bonding groups contained in the bottom dielectric film and the buffer layer of the semiconductor memory device is small. This is because, in the present invention, the bottom ground when forming the charge storage film has the same or a similar composition as the material of the charge storage film, so that the conventional bottom dielectric film using a hydrogen-containing gas is used. This is because no surface treatment is required. Therefore, a reduction in the incubation time and a reduction in the density of silicon-hydrogen bonding groups are simultaneously achieved.
【００１９】本発明の第３の観点に係る不揮発性半導体
記憶装置の製造方法は、ボトム誘電体膜と電荷蓄積能力
を有した電荷蓄積膜とを含む複数の誘電体膜を半導体上
に積層し、上記複数の誘電体膜上にゲート電極を形成す
る不揮発性半導体記憶装置の製造方法であって、上記複
数の誘電体膜の積層工程が以下の諸工程、すなわち、上
記ボトム誘電体膜を上記半導体上に形成し、上記ボトム
誘電体膜と上記電荷蓄積膜との間の組成を有した誘電体
からなるバッファ層を上記ボトム誘電体膜上に形成し、
上記電荷蓄積膜を上記バッファ層上に形成する各工程を
含み、上記ボトム誘電体膜の形成，上記バッファ層の形
成および上記電荷蓄積膜の形成の諸工程を、大気に曝す
ことなく行う、各工程を含む。According to a third aspect of the present invention, there is provided a method of manufacturing a nonvolatile semiconductor memory device, comprising stacking a plurality of dielectric films including a bottom dielectric film and a charge storage film having a charge storage ability on a semiconductor. A method for manufacturing a nonvolatile semiconductor memory device in which a gate electrode is formed on a plurality of dielectric films, wherein the step of laminating the plurality of dielectric films includes the following steps, Formed on a semiconductor, a buffer layer made of a dielectric having a composition between the bottom dielectric film and the charge storage film is formed on the bottom dielectric film,
Forming each of the steps of forming the bottom dielectric film, forming the buffer layer, and forming the charge storage film without exposing the charge storage film to the atmosphere. Process.
【００２０】この本発明の第３の観点に係る不揮発性半
導体記憶装置の製造方法では、ボトム誘電体膜の形成か
ら電荷蓄積膜の形成までを大気に曝すことなく行う。こ
のため、各膜の界面が汚染されたり自然薄膜ができず、
半導体とゲート電極間の複数の誘電体膜が高品質とな
る。また、バッファ層の存在により短くなった電荷蓄積
膜形成時のインキュベーション時間が界面不良が原因で
再び増大に転じることがない。In the method of manufacturing a nonvolatile semiconductor memory device according to the third aspect of the present invention, the steps from the formation of the bottom dielectric film to the formation of the charge storage film are performed without exposure to the atmosphere. For this reason, the interface of each film is contaminated or a natural thin film cannot be formed,
The plurality of dielectric films between the semiconductor and the gate electrode have high quality. In addition, the incubation time for forming the charge storage film, which is shortened by the presence of the buffer layer, does not increase again due to the interface failure.
【００２１】好適に、上記複数の誘電体膜の堆積工程が
以下の諸工程、すなわち、酸化珪素または酸化窒化珪素
からなる上記ボトム誘電体膜を上記半導体上に形成し、
上記ボトム誘電体膜より窒素の組成比が高い酸化窒化珪
素からなる上記バッファ層を上記ボトム誘電体膜上に形
成し、窒化珪素からなる上記電荷蓄積膜を上記バッファ
層上に形成する各工程を含む。また、好適に、上記ボト
ム誘電体膜の形成工程が以下の諸工程、すなわち、酸素
Ｏ2 または酸化二窒素Ｎ2 Ｏの雰囲気ガス中での加熱に
より上記半導体の表面に酸化珪素膜を形成し、窒素Ｎ2
またはアンモニアＮＨ3 と、一酸化窒素ＮＯまたは酸化
二窒素Ｎ2 Ｏとの混合ガスの雰囲気中で高温短時間処理
を行い、上記酸化珪素膜を窒化酸化珪素膜に改質する各
工程を含む。さらに好適に、酸化二窒素Ｎ2 Ｏの雰囲気
中で上記ボトム誘電体膜を再酸化する工程を含む。Preferably, the step of depositing the plurality of dielectric films includes the following steps: forming the bottom dielectric film made of silicon oxide or silicon oxynitride on the semiconductor;
Forming the buffer layer made of silicon oxynitride having a higher composition ratio of nitrogen than the bottom dielectric film on the bottom dielectric film, and forming the charge storage film made of silicon nitride on the buffer layer; Including. Preferably, the step of forming the bottom dielectric film includes the following steps: forming a silicon oxide film on the surface of the semiconductor by heating in an atmosphere gas of oxygen O 2 or dinitrogen oxide N 2 O; , Nitrogen N 2
Alternatively, the method includes a step of performing a high-temperature and short-time treatment in an atmosphere of a mixed gas of ammonia NH 3 and nitrogen monoxide NO or nitrous oxide N 2 O to reform the silicon oxide film into a silicon nitride oxide film. More preferably, the method further includes a step of reoxidizing the bottom dielectric film in an atmosphere of dinitrogen oxide N 2 O.
【００２２】この不揮発性半導体記憶装置の製造方法で
は、ボトム誘電体膜が窒化酸化珪素または酸化窒化珪素
からなる場合に、そのボトム誘電体膜形成後の酸化二窒
素Ｎ 2 Ｏを用いた再酸化により窒素がボトム誘電体膜に
導入される。窒素は、ボトム誘電体膜とシリコンとの界
面の欠陥の原因であるＳｉダングリングボンド、あるい
はボトム誘電体膜形成時に導入されたＳｉ−Ｈボンドに
より発生したＳｉダングリングボンドをマスキングする
効果がある。このため、酸化二窒素Ｎ2 Ｏを用いた再酸
化は、ボトム誘電体膜中の電荷トラップおよびリーク電
流の増大を抑制する作用がある。In this method of manufacturing a nonvolatile semiconductor memory device,
Indicates that the bottom dielectric film is silicon nitride oxide or silicon oxynitride
If it consists of nitrous oxide after the bottom dielectric film is formed.
Element N Two Nitrogen in bottom dielectric film by re-oxidation using O
be introduced. Nitrogen forms an interface between the bottom dielectric film and silicon.
Si dangling bonds or surface defects
Is the Si-H bond introduced during the formation of the bottom dielectric film.
Masks Si dangling bonds generated
effective. Therefore, nitrous oxide NTwo Re-acid using O
Is due to charge trapping and leakage current in the bottom dielectric film.
It has the effect of suppressing the increase in flow.
【００２３】上記バッファ層の形成工程では、好適に、
ジクロルシランＳｉＨ2 Ｃｌ2 ，トリクロルシランＳｉ
ＨＣｌ3 または四塩化珪素ＳｉＣｌ4 と、アンモニアＮ
Ｈ3と、酸化二窒素Ｎ2 Ｏとの混合ガスを用いた化学的
気相堆積を行う。このバッファ層の形成時の化学的気相
堆積では、好適に、上記アンモニアＮＨ 3 の混合比を変
えることにより上記酸化窒化珪素膜の組成を制御する。
これにより、バッファ層の窒素の組成比を任意に変更で
きる。In the step of forming the buffer layer, preferably,
Dichlorosilane SiHTwo ClTwo , Trichlorosilane Si
HClThree Or silicon tetrachloride SiClFour And ammonia N
HThreeAnd nitrous oxide NTwo Chemical using mixed gas with O
Perform vapor deposition. Chemical vapor phase during the formation of this buffer layer
In the deposition, preferably the ammonia NH Three Change the mixing ratio of
Thus, the composition of the silicon oxynitride film is controlled.
This allows the composition ratio of nitrogen in the buffer layer to be changed arbitrarily.
Wear.
【００２４】上記電荷蓄積膜の形成工程では、好適に、
珪素−水素結合基を相対的に少なくする条件で化学的気
相堆積を開始し、上記化学的気相堆積の途中で、珪素−
水素結合基を相対的に多くする条件に切り換える。たと
えば、ガスの混合比を変えることにより上記化学的気相
堆積の条件を切り換える。あるいは、混合するガスの種
類を変えることにより上記化学的気相堆積の条件を切り
換える。これにより、電荷トラップ分布の中心を半導体
から離れる方向に移すことができ、電荷保持特性が向上
する。In the step of forming the charge storage film, preferably,
Chemical vapor deposition is started under the condition that silicon-hydrogen bonding groups are relatively reduced, and during the chemical vapor deposition,
The condition is switched to a condition in which the number of hydrogen bonding groups is relatively increased. For example, the conditions of the chemical vapor deposition are switched by changing the gas mixture ratio. Alternatively, the conditions of the chemical vapor deposition are switched by changing the type of gas to be mixed. Thus, the center of the charge trap distribution can be shifted in a direction away from the semiconductor, and the charge retention characteristics are improved.
【００２５】上記複数の誘電体膜の堆積工程は、好適
に、トップ誘電体膜を上記電荷蓄積膜上に形成する工程
を更に含む。The step of depositing the plurality of dielectric films preferably further includes the step of forming a top dielectric film on the charge storage film.
【００２６】[0026]
【発明の実施の形態】以下、本発明の実施の形態を、記
憶素子としてチャネル導電型がｎ型のＭＯＮＯＳメモリ
トランジスタを有する場合を例に図面を参照しながら説
明する。なお、ｐ型のＭＯＮＯＳメモリトランジスタ
は、以下の説明で不純物導電型を逆にすることで実現さ
れる。DESCRIPTION OF THE PREFERRED EMBODIMENTS Embodiments of the present invention will be described below with reference to the drawings, taking as an example the case where a MONOS memory transistor having an n-type channel conductivity type is used as a storage element. Note that the p-type MONOS memory transistor is realized by reversing the impurity conductivity type in the following description.
【００２７】第１実施形態 図１は、第１実施形態に係るｎ型のＭＯＮＯＳメモリト
ランジスタの断面図である。図１において、ｐ型シリコ
ンウエハなどの半導体基板またはｐ型ウエル（以下、基
板ＳＵＢという）内の表面側に、ｎ型不純物が導入され
ソースまたはドレインとなる不純物領域（以下、ソース
・ドレイン領域という）Ｓ／Ｄが所定間隔をおいて配置
されている。隣り合うソース・ドレイン領域Ｓ／Ｄ間で
ゲート電極ＧＥが交差する基板部分が、当該メモリトラ
ンジスタのチャネル形成領域となる。 First Embodiment FIG. 1 is a sectional view of an n-type MONOS memory transistor according to a first embodiment. In FIG. 1, an impurity region (hereinafter, referred to as a source / drain region) which becomes a source or a drain by introducing an n-type impurity on a surface side in a semiconductor substrate such as a p-type silicon wafer or a p-type well (hereinafter, referred to as substrate SUB) ) S / Ds are arranged at predetermined intervals. A substrate portion where the gate electrode GE intersects between the adjacent source / drain regions S / D becomes a channel formation region of the memory transistor.
【００２８】チャネル形成領域上には、ゲート誘電体膜
ＧＤを介してメモリトランジスタのゲート電極ＧＥが積
層されている。ゲート電極ＧＥは、一般に、ｐ型または
ｎ型の不純物が高濃度に導入されて導電化されたドープ
ド多結晶珪素あるいはドープド非晶質珪素、または、ド
ープド多結晶珪素あるいはドープド非晶質珪素と高融点
金属シリサイドとの積層膜からなる。On the channel forming region, a gate electrode GE of the memory transistor is stacked via a gate dielectric film GD. The gate electrode GE is generally made of doped polycrystalline silicon or doped amorphous silicon made conductive by introducing p-type or n-type impurities at a high concentration, or doped polycrystalline silicon or doped amorphous silicon. It consists of a laminated film with a melting point metal silicide.
【００２９】ゲート誘電体膜ＧＤは、下層から順に、ボ
トム誘電体膜ＢＴＭ，バッファ層ＢＵＦ，電荷蓄積膜Ｃ
ＨＳ，トップ誘電体膜ＴＯＰの４層の誘電体膜から構成
されている。ボトム誘電体膜ＢＴＭは二酸化珪素、二酸
化珪素を窒化してできた窒化酸化珪素(silicon nitride
d oxide)、または窒化珪素を酸化してできた酸化窒化珪
素(silicon oxynitride)などからなる。ここで、窒化酸
化珪素は窒素Ｎの含有率が１０％未満であるのに対し、
酸化窒化珪素は、窒素Ｎの含有率が１０％以上であると
いう違いがある。ボトム誘電体膜ＢＴＭはファウラーノ
ルドハイム（ＦＮ）型の電気伝導特性を示す誘電体膜で
ある。ボトム誘電体膜ＢＴＭは、必要な特性を満たし、
かつポテンシャルバリアたり得る厚さの範囲、たとえば
２．０ｎｍから６．０ｎｍの範囲内で所定の膜厚を有す
る。電荷蓄積膜ＣＨＳは電荷蓄積能力を有した誘電体膜
であり、たとえば、３．０ｎｍ〜８．０ｎｍ程度の窒化
珪素または酸化窒化珪素からなる。電荷蓄積膜ＣＨＳ
は、たとえば減圧ＣＶＤ（ＬＰ−ＣＶＤ）により作製さ
れ、膜中に電荷トラップが多く含まれている。トップ誘
電体膜ＴＯＰは、電荷蓄積膜ＣＨＳとの界面近傍に深い
電荷トラップを高密度に形成する必要があり、このた
め、たとえば成膜後の電荷蓄積膜ＣＨＳを熱酸化して形
成する。トップ誘電体膜ＴＯＰをＨＴＯ（High Tempera
ture chemical vapor deposited Oxide)法により形成し
た酸化珪素膜としてもよい。トップ誘電体膜ＴＯＰがＣ
ＶＤで形成された場合は熱処理により電荷トラップが形
成される。トップ誘電体膜ＴＯＰについては、少なくと
も、ゲート電極ＧＥからのホールの注入を有効に阻止し
てデータ書換可能な回数の低下防止を図る必要がある。
トップ誘電体膜ＴＯＰは、この要請により最小膜厚が決
められる。The gate dielectric film GD includes a bottom dielectric film BTM, a buffer layer BUF, and a charge storage film C in order from the lower layer.
HS and a top dielectric film TOP. The bottom dielectric film BTM is made of silicon dioxide, silicon nitride oxide formed by nitriding silicon dioxide.
d oxide) or silicon oxynitride formed by oxidizing silicon nitride. Here, silicon nitride oxide has a nitrogen N content of less than 10%,
Silicon oxynitride has a difference in that the content of nitrogen N is 10% or more. The bottom dielectric film BTM is a dielectric film having Fowler-Nordheim (FN) type electric conduction characteristics. The bottom dielectric film BTM satisfies the required characteristics,
In addition, it has a predetermined thickness in a range of a thickness that can be a potential barrier, for example, in a range of 2.0 nm to 6.0 nm. The charge storage film CHS is a dielectric film having a charge storage capability, and is made of, for example, silicon nitride or silicon oxynitride having a thickness of about 3.0 nm to 8.0 nm. Charge storage film CHS
Is manufactured by low pressure CVD (LP-CVD), for example, and the film contains many charge traps. The top dielectric film TOP needs to form deep charge traps at a high density near the interface with the charge storage film CHS. For this reason, for example, the formed charge storage film CHS is formed by thermal oxidation. Top dielectric film TOP is changed to HTO (High Tempera
It may be a silicon oxide film formed by a chemical vapor deposition (Oxide) method. Top dielectric film TOP is C
In the case of VD, a charge trap is formed by heat treatment. As for the top dielectric film TOP, at least it is necessary to effectively prevent the injection of holes from the gate electrode GE to prevent a reduction in the number of times data can be rewritten.
The minimum thickness of the top dielectric film TOP is determined by this requirement.
【００３０】本実施形態では、ボトム誘電体膜ＢＭＴと
電荷蓄積膜ＣＨＳとの間に、両者の間の組成を有したバ
ッファ層ＢＵＦを有している。ボトム誘電体膜ＢＴＭが
酸化珪素ＳｉＯX (x＞0)、電荷蓄積膜ＣＨＳが窒化珪素
ＳｉＮX (x＞0)の場合、バッファ層ＢＵＦとして酸化窒
化珪素ＳｉＯX Ｎy (x,y＞0)を用いることができる。ボ
トム誘電体膜ＢＴＭが酸化窒化珪素ＳｉＯX1Ｎ y1(x1,y1
＞0)、電荷蓄積膜ＣＨＳが窒化珪素ＳｉＮX (x＞0)の場
合、バッファ層ＢＵＦとして、ボトム誘電体膜ＢＴＭの
酸化窒化珪素ＳｉＯX1Ｎy1より窒素の組成比が高い酸化
窒化珪素ＳｉＯX2Ｎy2(x2,y2＞0,y2＞y1) を用いること
ができる。In this embodiment, the bottom dielectric film BMT is
A barrier having a composition between them and the charge storage film CHS.
It has a buffer layer BUF. Bottom dielectric film BTM
Silicon oxide SiOX (x> 0), the charge storage film CHS is silicon nitride
SiNX When (x> 0), nitric oxide is used as the buffer layer BUF.
Silicon oxide SiOX Ny (x, y> 0) can be used. Bo
Tom dielectric film BTM is silicon oxynitride SiOX1N y1(x1, y1
> 0), the charge storage film CHS is silicon nitride SiNX (x> 0)
Of the bottom dielectric film BTM as the buffer layer BUF.
Silicon oxynitride SiOX1Ny1Oxidation with higher nitrogen composition
Silicon nitride SiOX2Ny2Use (x2, y2> 0, y2> y1)
Can be.
【００３１】窒素の組成比によって膜の屈折率が変化す
る。したがって、屈折率を調べることによりボトム誘電
体膜ＢＴＭ，バッファ層ＢＵＦおよび電荷蓄積膜ＣＨＳ
の境界を同定できる。図２は、二酸化珪素（ボトム誘電
体膜ＢＴＭ），酸化窒化珪素（バッファ層ＢＵＦ）およ
び窒化珪素（電荷蓄積膜ＣＨＳ）を積層してなる３層膜
の膜厚方向の屈折率変化を示す。ボトム誘電体膜ＢＴＭ
を構成する二酸化珪素ＳｉＯ2 の屈折率は１．４５であ
り、電荷蓄積膜ＣＨＳを構成する窒化珪素Ｓｉ3 Ｎ4 の
屈折率は２．１である。バッファ層ＢＵＦを構成する酸
化窒化珪素ＳｉＯX Ｎy の屈折率は、窒素の組成比ｙを
変化させることにより、１．４５より大きく２．１より
小さい範囲内で種々に設定可能である。ここでは、酸化
窒化珪素ＳｉＯX Ｎy の屈折率は１．６に設定されてい
る。The refractive index of the film changes depending on the composition ratio of nitrogen. Therefore, by examining the refractive index, the bottom dielectric film BTM, the buffer layer BUF and the charge storage film CHS
Can be identified. FIG. 2 shows a refractive index change in the thickness direction of a three-layer film formed by laminating silicon dioxide (bottom dielectric film BTM), silicon oxynitride (buffer layer BUF), and silicon nitride (charge storage film CHS). Bottom dielectric film BTM
The refractive index of silicon dioxide SiO 2 constituting the is 1.45, the refractive index of the silicon nitride Si 3 N 4 constituting the charge storage film CHS is 2.1. The refractive index of silicon oxynitride SiO x N y constituting the buffer layer BUF can be variously set within a range from greater than 1.45 to less than 2.1 by changing the composition ratio y of nitrogen. Here, the refractive index of silicon oxynitride SiO x N y is set to 1.6.
【００３２】以下、このような構成のメモリトランジス
タの製造方法を説明する。用意した半導体基板ＳＵＢに
対し、必要に応じて、素子（あるいはセル）間で誘電体
分離層ＩＳＯを形成する。また、しきい電圧調整用のイ
オン注入等を必要に応じて行う。Hereinafter, a method for manufacturing a memory transistor having such a configuration will be described. On the prepared semiconductor substrate SUB, a dielectric isolation layer ISO is formed between elements (or cells) as necessary. In addition, ion implantation for adjusting the threshold voltage is performed as necessary.
【００３３】つぎに、ボトム誘電体膜ＢＴＭ，バッファ
層ＢＵＦおよび電荷蓄積膜ＣＨＳをＣＶＤにより連続し
て形成する。使用するＣＶＤ装置がバッチ式の場合、こ
の誘電体膜の連続形成は、同一チャンバ内でガスの種類
および導入タイミングを制御することで実現される。ま
たＣＶＤ装置がクラスタツールの場合、必要に応じて異
なる誘電体膜ごとに専用チャンバを設け、この専用チャ
ンバ間でウエハを移送しながら処理することで、高真空
内で誘電体膜の連続形成が可能となる。以下、使用する
ＣＶＤ装置がバッチ式であり、ガスの切り替えにより誘
電体膜を連続形成する場合において具体例を説明する。Next, a bottom dielectric film BTM, a buffer layer BUF and a charge storage film CHS are successively formed by CVD. When the CVD apparatus to be used is a batch type, the continuous formation of the dielectric film is realized by controlling the type and introduction timing of gas in the same chamber. When the CVD apparatus is a cluster tool, a dedicated chamber is provided for each different dielectric film as necessary, and processing is performed while transferring the wafer between the dedicated chambers, so that the dielectric film can be continuously formed in a high vacuum. It becomes possible. Hereinafter, a specific example will be described in a case where a CVD apparatus to be used is a batch type and a dielectric film is continuously formed by switching gases.
【００３４】まず、８００℃から１０００℃の範囲内の
所定温度、たとえば９００℃に昇温した基板ＳＵＢの表
面を酸素Ｏ2 または酸化二窒素Ｎ2 Ｏに曝すことによ
り、３ｎｍより薄い二酸化珪素膜（ボトム誘電体膜ＢＴ
Ｍ）を形成する。First, a silicon dioxide film thinner than 3 nm is exposed by exposing the surface of the substrate SUB heated to a predetermined temperature in the range of 800 ° C. to 1000 ° C., for example, 900 ° C., to oxygen O 2 or dinitrogen oxide N 2 O. (Bottom dielectric film BT
M).
【００３５】つぎに、ボトム誘電体膜ＢＴＭ上に、バッ
ファ層ＢＵＦおよび電荷蓄積膜ＣＨＳを形成する。図３
（Ａ）〜図３（Ｃ−４）は、このバッファ層ＢＵＦの形
成時のガス切り替えタイミングを示す図である。基板温
度を、たとえば７５０℃に下げ温度が安定した状態で、
図３（Ａ）および図３（Ｂ）に示すようにジクロルシラ
ンＳｉＨ2 Ｃｌ2 （ＤＣＳ）と酸化二窒素Ｎ2 ＯをＣＶ
Ｄ装置のチャンバ内に導入し、この状態を数ｍｓから数
分の時間だけ保持する。このとき、ボトム誘電体膜ＢＴ
Ｍの二酸化珪素が積み増され、ボトム誘電体膜厚が最終
膜厚の３ｎｍになる。したがって、最初の熱酸化による
ボトム誘電体膜ＢＴＭは、このＣＶＤにより追加した二
酸化珪素の膜厚を考慮して予め薄めに形成する必要があ
る。Next, a buffer layer BUF and a charge storage film CHS are formed on the bottom dielectric film BTM. FIG.
(A) to FIG. 3 (C-4) are diagrams showing the gas switching timing when the buffer layer BUF is formed. With the substrate temperature lowered to, for example, 750 ° C. and the temperature stabilized,
As shown in FIGS. 3 (A) and 3 (B), dichlorosilane SiH 2 Cl 2 (DCS) and dinitrogen oxide N 2 O were subjected to CV.
It is introduced into the chamber of the D apparatus, and this state is maintained for a time of several ms to several minutes. At this time, the bottom dielectric film BT
M silicon dioxide is accumulated, and the bottom dielectric film thickness becomes 3 nm of the final film thickness. Therefore, the bottom dielectric film BTM formed by the first thermal oxidation needs to be formed thinner in advance in consideration of the thickness of the silicon dioxide added by the CVD.
【００３６】所定の時間が経過した時点で、図３（Ｃ−
１）に示すように、チャンバ内にアンモニアＮＨ3 を所
定流量流す。この時点から酸化窒化珪素ＳｉＯＮ（バッ
ファ層ＢＵＦ）が形成される。なお、ボトム誘電体膜Ｂ
ＴＭの最上部をＣＶＤ膜とするのは、この酸化窒化珪素
ＳｉＯX Ｎy の形成をスムーズに行って両者の界面状態
を良好にするためである。さらに界面状態を良くするこ
とを目的として、図３（Ｃ−２）のようにアンモニアＮ
Ｈ3 の流量を徐々に増やしたり、図３（Ｃ−３）のよう
にアンモニアＮＨ3 の流量を段階的に増やしてもよい。
また、両者の界面状態が良好に保てるのであれば、熱酸
化により３ｎｍ形成したボトム誘電体膜ＢＴＭ上に、図
３（Ｃ−４）に示すように最初から、すなわちジクロル
シランＳｉＨ2 Ｃｌ2 （ＤＣＳ）と酸化二窒素Ｎ2 Ｏと
同時にアンモニアＮＨ3 を流し出し、その流量を徐々に
増やしてもよい。At the time when a predetermined time has elapsed, FIG.
As shown in 1), ammonia NH 3 flows into the chamber at a predetermined flow rate. From this point, silicon oxynitride SiON (buffer layer BUF) is formed. Note that the bottom dielectric film B
The reason why the uppermost part of the TM is a CVD film is to form the silicon oxynitride SiO x N y smoothly and to improve the interface between them. For the purpose of further improving the interface state, as shown in FIG.
The flow rate of H 3 may be gradually increased, or the flow rate of ammonia NH 3 may be increased stepwise as shown in FIG.
Further, if the interface state between the two can be maintained well, as shown in FIG. 3C-4, dichlorosilane SiH 2 Cl 2 (DCS) is formed on the bottom dielectric film BTM formed by thermal oxidation to a thickness of 3 nm. ) And nitrous oxide N 2 O, ammonia NH 3 may be flowed out at the same time, and the flow rate may be gradually increased.
【００３７】その後、たとえば０．数ｎｍから１ｎｍ程
度の範囲内でバッファ層ＢＵＦを形成する。具体的に
は、バッファ層ＢＵＦが所定膜厚（たとえば０．５ｎ
ｍ）となる時間が経過した時点で、酸化二窒素Ｎ2 Ｏの
導入を止める。以後、窒化珪素ＳｉＮ4 （電荷蓄積膜Ｃ
ＨＳ）が形成される。このＣＶＤは、電荷蓄積膜ＣＨＳ
がたとえば１ｎｍから１０ｎｍの範囲内で所定の膜厚と
なった時点で止める。電荷蓄積手段を含む窒化膜ＣＨＳ
は、このようにＤＣＳ（ＳｉＨ2 Ｃｌ2 ）とＮＨ3 とを
反応させて６５０℃で形成する。その膜厚は、６ｎｍで
ある。Thereafter, for example, 0. The buffer layer BUF is formed within a range from several nm to about 1 nm. Specifically, the buffer layer BUF has a predetermined thickness (for example, 0.5 n
When the time of m) has elapsed, the introduction of nitrous oxide N 2 O is stopped. Thereafter, silicon nitride SiN 4 (charge storage film C
HS) is formed. This CVD uses the charge storage film CHS
Is stopped when a predetermined film thickness is obtained within a range of, for example, 1 nm to 10 nm. Nitride film CHS including charge storage means
Is formed at 650 ° C. by reacting DCS (SiH 2 Cl 2 ) with NH 3 in this manner. Its thickness is 6 nm.
【００３８】電荷蓄積膜ＣＨＳの形成時に、ＣＶＤの条
件を変化させて電荷トラップ密度をチャネル形成領域か
ら遠い箇所で高くするのが望ましい。電荷蓄積膜ＣＨＳ
の膜厚方向における電荷トラップ分布の中心を基板から
遠ざけると、電荷トラップに電荷が一旦捕獲された後に
基板側に戻る確率が減り、その分、電荷保持特性が向上
する。この電荷蓄積膜の形成に関する具体的な実施形態
は、後述する。When forming the charge storage film CHS, it is desirable to change the conditions of CVD to increase the charge trap density at a location far from the channel formation region. Charge storage film CHS
When the center of the charge trap distribution in the film thickness direction is moved away from the substrate, the probability that the charges are once captured by the charge traps and return to the substrate side is reduced, and the charge retention characteristics are improved accordingly. A specific embodiment relating to the formation of the charge storage film will be described later.
【００３９】その後、導入ガスを二酸化珪素の形成ガス
に変更してＣＶＤし、トップ誘電体膜ＴＯＰを形成す
る。同じ基板温度を保ったまま、あるいは６００℃から
８００℃の範囲内で必要に応じて基板温度を変え、ジク
ロルシランＳｉＨ2 Ｃｌ2 と酸化二窒素Ｎ2 Ｏを所定の
条件で流し、二酸化珪素のＣＶＤを行う。所定時間経過
後にＣＶＤを止めると、数ｎｍの二酸化珪素膜（トップ
誘電体膜ＴＯＰ）が電荷蓄積膜ＣＨＳ上に形成される。
なお、このＣＶＤに代えて、電荷蓄積膜ＣＨＳ表面の熱
酸化により、あるいは熱酸化とＣＶＤの組合せによりト
ップ誘電体膜ＴＯＰを形成してもよい。この熱酸化時の
電荷蓄積膜ＣＨＳの膜減りを考慮して、電荷蓄積膜ＣＨ
Ｓを最終膜厚より予め厚く堆積しておく。Thereafter, the introduced gas is changed to a gas for forming silicon dioxide, and CVD is performed to form a top dielectric film TOP. While maintaining the same substrate temperature or changing the substrate temperature as needed within the range of 600 ° C. to 800 ° C., flow dichlorosilane SiH 2 Cl 2 and dinitrogen oxide N 2 O under predetermined conditions, and perform CVD of silicon dioxide. I do. When CVD is stopped after a predetermined time has elapsed, a silicon dioxide film (top dielectric film TOP) of several nm is formed on the charge storage film CHS.
Instead of this CVD, the top dielectric film TOP may be formed by thermal oxidation of the surface of the charge storage film CHS or by a combination of thermal oxidation and CVD. In consideration of the reduction of the charge storage film CHS during the thermal oxidation, the charge storage film CHS is taken into consideration.
S is deposited thicker in advance than the final film thickness.
【００４０】ゲート電極ＧＥとなる高濃度不純物がドー
ピングされた多結晶珪素または非晶質珪素を、トップ誘
電体膜ＴＯＰ上にＣＶＤする。たとえば多結晶珪素を形
成する場合、モノシランＳｉＨ4 ，ジクロルシランＳｉ
Ｃｌ2 Ｈ2 ，トリクロルシランＳｉＨＣｌ3 ，四塩化珪
素ＳｉＣｌ4 などの珪素含有ガスを用いたＣＶＤ法、ま
たは、多結晶珪素をターゲットとしたスパッタリング法
を用いる。ここでは、基板温度６５０℃としたＣＶＤに
より多結晶珪素を堆積し、必要に応じて、多結晶珪素上
に、金属、高融点金属、または、その金属シリサイドを
含む合金などからなる低抵抗化層を形成する。低抵抗化
層の材料としては、銅Ｃｕ，アルミニウムＡｌ，金Ａ
ｕ，タングステンＷ，チタンＴｉ，タングステンシリサ
イドＷＳｉ 2 ，タンタルシリサイドＴａＳｉ2 ，チタン
ナイトライドＴｉＮなどを用いる。このように形成され
たゲート電極ＧＥの厚さは、５０ｎｍ〜２００ｎｍ程度
である。The high concentration impurity which becomes the gate electrode GE is doped.
Ping polycrystalline silicon or amorphous silicon
CVD is performed on the electric conductor film TOP. For example, form polycrystalline silicon
Monosilane SiHFour , Dichlorosilane Si
ClTwo HTwo , Trichlorosilane SiHClThree , Silicon tetrachloride
Elemental SiClFour CVD method using silicon-containing gas such as
Or sputtering method using polycrystalline silicon as a target
Is used. Here, the CVD is performed at a substrate temperature of 650 ° C.
Deposit more polycrystalline silicon and, if necessary, on polycrystalline silicon
Metal, high melting point metal or its metal silicide
A low-resistance layer made of an alloy or the like is formed. Low resistance
The material of the layer is copper Cu, aluminum Al, gold A
u, tungsten W, titanium Ti, tungsten silicator
Id WSi Two , Tantalum silicide TaSiTwo ,Titanium
Use nitride TiN or the like. Formed in this way
The thickness of the gate electrode GE is about 50 nm to 200 nm.
It is.
【００４１】必要に応じてドライエッチング耐性の優れ
た誘電体膜のパターンを形成し、この誘電体膜あるいは
レジストをマスクとして異方性のあるエッチング、たと
えばＲＩＥ(Reactive Ion Etching)を行う。これによ
り、ゲート電極ＧＥ，トップ誘電体膜ＴＯＰ，電荷蓄積
膜ＣＨＳ，バッファ層ＢＵＦおよびボトム誘電体膜ＢＴ
Ｍがパターンニングされる。If necessary, a pattern of a dielectric film having excellent dry etching resistance is formed, and anisotropic etching, for example, RIE (Reactive Ion Etching) is performed using this dielectric film or resist as a mask. Thereby, the gate electrode GE, the top dielectric film TOP, the charge storage film CHS, the buffer layer BUF, and the bottom dielectric film BT
M is patterned.
【００４２】つぎに、半導体にｎ型不純物を低濃度でイ
オン注入し、ｎ- 不純物領域（ＬＤＤ領域）を形成す
る。また、全面にＣＶＤにより二酸化珪素膜を堆積し、
これをエッチバックしてサイドウォールＳＷを形成す
る。サイドウォールＳＷ外側の半導体にｎ型不純物を高
濃度でイオン注入し、ソース・ドレイン領域Ｓ／Ｄを形
成する。その後、層間誘電体膜および配線層の形成を行
って、当該メモリトランジスタを完成させる。Next, an n-type impurity is ion-implanted into the semiconductor at a low concentration to form an n - impurity region (LDD region). Also, a silicon dioxide film is deposited on the entire surface by CVD,
This is etched back to form a sidewall SW. N-type impurities are ion-implanted at a high concentration into the semiconductor outside the sidewall SW to form source / drain regions S / D. After that, an interlayer dielectric film and a wiring layer are formed to complete the memory transistor.
【００４３】以下、本実施形態で適用可能なメモリアレ
イを３例、説明する。Hereinafter, three examples of the memory array applicable to this embodiment will be described.
【００４４】図４は、仮想接地ＮＯＲ型メモリセルアレ
イの回路図である。このメモリセルアレイでは、単一の
メモリトランジスタによりメモリセルが構成されてい
る。たとえば、ｍ×ｎ個のメモリトランジスタＭ１１，
Ｍ２１，…，Ｍｍ１，Ｍ１２，Ｍ２２，…，Ｍ１ｎ，
…，Ｍｍｎがマトリックス状に並べられている。なお、
図４では、２×２個のメモリトランジスタＭ１１，Ｍ２
１，Ｍ１２，Ｍ２２のみ示す。FIG. 4 is a circuit diagram of a virtual ground NOR type memory cell array. In this memory cell array, a single memory transistor forms a memory cell. For example, m × n memory transistors M11,
M21, ..., Mm1, M12, M22, ..., M1n,
.., Mmn are arranged in a matrix. In addition,
In FIG. 4, 2 × 2 memory transistors M11 and M2
Only 1, M12 and M22 are shown.
【００４５】各メモリトランジスタのゲートは、行ごと
に同一ワード線に接続されている。図４において、同一
行に属するメモリトランジスタＭ１１，Ｍ２１，…のゲ
ートが、ワード線ＷＬ１に接続されている。また、他の
行に属するメモリトランジスタＭ１２，Ｍ２２，…のゲ
ートが、ワード線ＷＬ２に接続されている。The gate of each memory transistor is connected to the same word line for each row. 4, the gates of the memory transistors M11, M21,... Belonging to the same row are connected to a word line WL1. The gates of the memory transistors M12, M22,... Belonging to other rows are connected to the word line WL2.
【００４６】各メモリトランジスタのソースが、ワード
方向の一方側に隣り合う他のメモリトランジスタのドレ
インに接続され、各メモリトランジスタのドレインがワ
ード方向の他方側に隣り合う他のメモリトランジスタの
ソースに接続されている。この接続されたソースとドレ
インは、ビット方向の線ＢＬ１，ＢＬ２，ＢＬ３，…に
接続されている。これらの線は、たとえば、ソースとド
レインが接続された一方のメモリトランジスタを動作さ
せるときは基準電圧が印加されるソース線として機能
し、他方のメモリトランジスタを動作させるときはドレ
イン電圧が印加されるビット線として機能する。したが
って、このメモリセルアレイでは、これらの線を全て
“ビット線”と称する。The source of each memory transistor is connected to the drain of another memory transistor adjacent to one side in the word direction, and the drain of each memory transistor is connected to the source of another memory transistor adjacent to the other side in the word direction. Have been. The connected source and drain are connected to bit lines BL1, BL2, BL3,... These lines function as, for example, a source line to which a reference voltage is applied when operating one memory transistor whose source and drain are connected, and a drain voltage is applied when operating the other memory transistor. Functions as a bit line. Therefore, in this memory cell array, these lines are all called "bit lines".
【００４７】図５は、分離ソース線ＮＯＲ型のメモリセ
ルアレイの回路図である。このメモリセルアレイでは、
単一のメモリトランジスタによりメモリセルが構成され
ている。たとえば、ｍ×ｎ個のメモリトランジスタＭ１
１，Ｍ２１，…，Ｍｍ１，Ｍ１２，Ｍ２２，…，Ｍ１
ｎ，…，Ｍｍｎがマトリックス状に並べられている。な
お、図５では、２×２個のメモリトランジスタＭ１１，
Ｍ２１，Ｍ１２，Ｍ２２のみ示す。FIG. 5 is a circuit diagram of an isolated source line NOR type memory cell array. In this memory cell array,
A memory cell is constituted by a single memory transistor. For example, m × n memory transistors M1
1, M21, ..., Mm1, M12, M22, ..., M1
, Mmn are arranged in a matrix. In FIG. 5, 2 × 2 memory transistors M11,
Only M21, M12 and M22 are shown.
【００４８】メモリトランジスタＭ１１〜Ｍ２２がワー
ド線、ビット線および分離されたソース線によって配線
されている。ビット方向に隣接するメモリトランジスタ
Ｍ１１およびＭ１２の各ドレインがビット線ＢＬ１に接
続され、各ソースがソース線ＳＬ１に接続されている。
同様に、ビット方向に隣接するメモリトランジスタＭ２
１およびＭ２２の各ドレインがビット線ＢＬ２に接続さ
れ、各ソースがソース線ＳＬ２に接続されている。ま
た、ワード方向に隣接するメモリトランジスタＭ１１と
Ｍ２１の各ゲートがワード線ＷＬ１に接続され、同様
に、ワード方向に隣接するメモリトランジスタＭ１２と
Ｍ２２の各ゲートがワード線ＷＬ２に接続されている。
メモリセルアレイ全体では、このようなセル配置および
セル間接続が繰り返されている。The memory transistors M11 to M22 are wired by word lines, bit lines and separated source lines. Each drain of the memory transistors M11 and M12 adjacent in the bit direction is connected to the bit line BL1, and each source is connected to the source line SL1.
Similarly, the memory transistor M2 adjacent in the bit direction
Each drain of 1 and M22 is connected to the bit line BL2, and each source is connected to the source line SL2. The gates of the memory transistors M11 and M21 adjacent in the word direction are connected to the word line WL1, and similarly, the gates of the memory transistors M12 and M22 adjacent in the word direction are connected to the word line WL2.
In the entire memory cell array, such cell arrangement and connection between cells are repeated.
【００４９】図６に、いわゆるＡＮＤ型と称されるメモ
リセルアレイの回路図を示す。このメモリセルアレイで
は、ビット線が主ビット線と副ビット線に階層化され、
ソース線が主ソース線と副ソース線に階層化されてい
る。主ビット線ＭＢＬ１にセレクトトランジスタＳ１１
を介して副ビット線ＳＢＬ１が接続され、主ビット線Ｍ
ＢＬ２にセレクトトランジスタＳ２１を介して副ビット
線ＳＢＬ２が接続されている。また、主ソース線ＭＳＬ
１にセレクトトランジスタＳ１２を介して副ソース線Ｓ
ＳＬ１が接続され、主ソース線ＭＳＬ２にセレクトトラ
ンジスタＳ２２を介して副ソース線ＳＳＬ２が接続され
ている。FIG. 6 is a circuit diagram of a so-called AND type memory cell array. In this memory cell array, bit lines are hierarchized into main bit lines and sub-bit lines,
The source lines are hierarchized into a main source line and a sub source line. The select transistor S11 is connected to the main bit line MBL1.
Is connected to sub bit line SBL1 via main bit line MBL.
A sub-bit line SBL2 is connected to BL2 via a select transistor S21. Also, the main source line MSL
1 via the select transistor S12 to the sub source line S
SL1 is connected, and the sub-source line SSL2 is connected to the main source line MSL2 via the select transistor S22.
【００５０】副ビット線ＳＢＬ１と副ソース線ＳＳＬ１
との間に、メモリトランジスタＭ１１〜Ｍ１ｎ（たとえ
ば、ｎ＝１２８）が並列接続され、副ビット線ＳＢＬ２
と副ソース線ＳＳＬ２との間に、メモリトランジスタＭ
２１〜Ｍ２ｎが並列接続されている。この互いに並列に
接続されたｎ個のメモリトランジスタと、２つのセレク
トトランジスタ（Ｓ１１とＳ１２、又は、Ｓ２１とＳ２
２）とにより、メモリセルアレイを構成する単位ブロッ
クが構成される。The sub bit line SBL1 and the sub source line SSL1
, Memory transistors M11 to M1n (for example, n = 128) are connected in parallel, and sub bit line SBL2
Between the memory transistor M and the sub-source line SSL2.
21 to M2n are connected in parallel. The n memory transistors connected in parallel to each other and two select transistors (S11 and S12 or S21 and S2
2) constitutes a unit block constituting the memory cell array.
【００５１】ワード方向に隣接するメモリトランジスタ
Ｍ１１，Ｍ２１，…の各ゲートがワード線ＷＬ１に接続
されている。同様に、メモリトランジスタＭ１２，Ｍ２
２，…の各ゲートがワード線ＷＬ２に接続され、また、
メモリトランジスタＭ１ｎ，Ｍ２ｎ，…の各ゲートがワ
ード線ＷＬｎに接続されている。ワード方向に隣接する
セレクトトランジスタＳ１１，…は選択線ＳＧ１１によ
り制御され、セレクトトランジスタＳ２１，…は選択線
ＳＧ２１により制御される。同様に、ワード方向に隣接
するセレクトトランジスタＳ１２，…は選択線ＳＧ１２
により制御され、セレクトトランジスタＳ２２，…は選
択線ＳＧ２２により制御される。Each gate of the memory transistors M11, M21,... Adjacent in the word direction is connected to the word line WL1. Similarly, memory transistors M12, M2
, Are connected to the word line WL2.
Each gate of the memory transistors M1n, M2n,... Is connected to a word line WLn. Are controlled by a select line SG11, and the select transistors S21,... Are controlled by a select line SG21. Similarly, the select transistors S12,... Adjacent in the word direction are connected to a select line SG12.
, And the select transistors S22,... Are controlled by a select line SG22.
【００５２】つぎに、メモリトランジスタのバイアス設
定例および動作を説明する。ここでは、チャネルホット
エレクトロン（ＣＨＥ）注入により２ビットを１メモリ
トランジスタ内に書き込み、読み出す動作を中心に説明
する。Next, a description will be given of a bias setting example and operation of the memory transistor. Here, the operation of writing and reading two bits in one memory transistor by channel hot electron (CHE) injection will be mainly described.
【００５３】図７（Ａ）および図７（Ｂ）は、２ビット
記憶におけるビットごとの書き込みを示すＶＧ型メモリ
セルアレイの断面図である。FIGS. 7A and 7B are cross-sectional views of a VG type memory cell array showing writing for each bit in 2-bit storage.
【００５４】第１の情報の書き込み時に、図７（Ａ）に
示すように、基板ＳＵＢの電位を基準として２つのソー
ス・ドレイン領域Ｓ／Ｄの一方に０Ｖ、他方に４．５Ｖ
を印加し、ゲート電極ＧＥに正の電圧、たとえば９Ｖを
印加する。このとき、チャネル形成領域に電子が蓄積さ
れて反転層（チャネル）が形成される。チャネル内にソ
ースから電子が供給され、この電子はソースとドレイン
間の電界により加速され、ドレイン端部側で高い運動エ
ネルギーを得てホットエレクトロンとなる。ホットエレ
クトロンの一部が、主にボトム誘電体膜ＢＴＭで規定さ
れるポテンシャル障壁より高いエネルギーを持つと、そ
れらの電子は散乱過程によってボトム誘電体膜ＢＴＭお
よびバッファ層ＢＵＦを透過する。透過した電子は、主
に電荷蓄積膜ＣＨＳ内に形成された電荷トラップの分布
領域のうちドレイン側の一部に捕獲される。At the time of writing the first information, as shown in FIG. 7A, 0 V is applied to one of the two source / drain regions S / D and 4.5 V is applied to the other, based on the potential of the substrate SUB.
And a positive voltage, for example, 9 V, is applied to the gate electrode GE. At this time, electrons are accumulated in the channel formation region to form an inversion layer (channel). Electrons are supplied from the source into the channel, and the electrons are accelerated by the electric field between the source and the drain, get high kinetic energy at the end of the drain and become hot electrons. When some of the hot electrons have energy higher than the potential barrier mainly defined by the bottom dielectric film BTM, those electrons pass through the bottom dielectric film BTM and the buffer layer BUF by a scattering process. The transmitted electrons are mainly captured in a part of the charge trap distribution region formed in the charge storage film CHS on the drain side.
【００５５】第２の情報の書き込み時に、図７（Ｂ）に
示すように、２つのソース・ドレイン領域Ｓ／Ｄの印加
電圧を上記した第１の情報の書き込み時と逆にする。す
なわち、上記第１の記憶情報を書き込んだ側のソース・
ドレイン領域Ｓ／Ｄに０Ｖを印加し、もう片方のソース
・ドレイン領域Ｓ／Ｄに４．５Ｖを印加する。第１の情
報の書き込み時と同じ原理により、書き込みが行われ
る。すなわち、０Ｖを印加したソース・ドレイン領域Ｓ
／Ｄから供給された電子は、４．５Ｖを印加した一方の
ソース・ドレイン領域Ｓ／Ｄ側でホット化し、電荷蓄積
膜の一部に注入される。注入された電子は、電荷蓄積膜
ＣＨＳ内で上記した第１の情報の記憶領域とは反対側の
領域に捕獲される。第１および第２の情報の書き込みで
は、電荷の注入を行わないときはソース・ドレイン領域
Ｓ／Ｄ間に電圧差を設けない。At the time of writing the second information, as shown in FIG. 7B, the voltages applied to the two source / drain regions S / D are reversed from those at the time of writing the first information. That is, the source on the side where the first storage information is written is
0 V is applied to the drain region S / D, and 4.5 V is applied to the other source / drain region S / D. Writing is performed according to the same principle as when writing the first information. That is, the source / drain region S to which 0 V is applied
The electrons supplied from / D become hot on one source / drain region S / D side where 4.5 V is applied, and are injected into a part of the charge storage film. The injected electrons are captured in a region of the charge storage film CHS opposite to the first information storage region. In writing the first and second information, when no charge is injected, no voltage difference is provided between the source / drain regions S / D.
【００５６】以上の方法により、電荷蓄積膜ＣＨＳ内で
第１および第２の情報を互いに独立に書き込むことがで
きる。なお、この動作例で２つのビット情報が互いに混
じらないように、電子の注入量およびメモリトランジス
タのゲート長が決められる。By the above method, the first and second information can be written independently in the charge storage film CHS. In this operation example, the amount of injected electrons and the gate length of the memory transistor are determined so that the two pieces of bit information do not mix with each other.
【００５７】この２ビット情報の読み出しでは、読み出
し対象の情報側のソース・ドレイン領域Ｓ／Ｄがソース
となるように、ソースとドレイン間の印加電圧が決めら
れる。第１の情報を読み出す際には、第１の情報に近い
ソース・ドレイン領域Ｓ／Ｄに０Ｖを印加し、もう片方
のソース・ドレイン領域Ｓ／Ｄに１．５Ｖを印加し、ゲ
ート電極ＧＥに、しきい値電圧を変化させずに２値情報
が読み出し可能な範囲の電圧、たとえば２Ｖを印加す
る。このバイアス条件下、電荷蓄積膜ＣＨＳ内のソース
側端部に存在する捕獲電子の有無または捕獲電子量に応
じてチャネルの導電率が顕著に変化する。電荷蓄積膜Ｃ
ＨＳのソース側端部に電子が十分注入されている場合、
電荷蓄積膜ＣＨＳのソース側端部に電子が十分注入され
ていない場合と比較して蓄積電子がチャネルのソース側
部分の電位を相対的に上昇させチャネル内の電子密度を
減少させるためソースとドレイン間の伝導率が小さい。
このとき、ドレイン側近傍ではドレイン電圧によって電
子に対するポテンシャルが、電荷蓄積膜ＣＨＳのドレイ
ン側端部の電子の有無にかかわらず低くなっている。ま
た、この読み出し時にドレイン端部がピンチオフ状態と
なるため、電荷蓄積膜ＣＨＳのドレイン側端部の電子の
有無がチャネルの伝導率に対する影響が小さくなる。す
なわち、トランジスタのしきい値電圧は、より低い電界
のソース側の捕獲電子の量を反映したものとなるため、
このバイアス条件下では第１の情報が検出回路によって
読み出される。一方、第２の情報を読み出す際には、第
２の情報に近い側のソース・ドレイン領域Ｓ／Ｄに０Ｖ
を印加し、他のソース・ドレイン領域Ｓ／Ｄに１．５Ｖ
を印加し、ゲート電極ＧＥに２Ｖを印加する。このバイ
アス条件下では、第２の情報に近い側のソース・ドレイ
ン領域Ｓ／Ｄ側が低電界となるため、上記した第１の情
報の読み出し時と同様な原理で第２の情報が読み出され
る。In the reading of the 2-bit information, the applied voltage between the source and the drain is determined so that the source / drain region S / D on the information side to be read becomes the source. When reading the first information, 0V is applied to the source / drain region S / D close to the first information, 1.5V is applied to the other source / drain region S / D, and the gate electrode GE Then, a voltage within a range from which binary information can be read without changing the threshold voltage, for example, 2 V is applied. Under this bias condition, the conductivity of the channel significantly changes according to the presence or absence of captured electrons or the amount of captured electrons existing at the source side end in the charge storage film CHS. Charge storage film C
When electrons are sufficiently injected into the source side end of the HS,
Compared to the case where electrons are not sufficiently injected into the source-side end of the charge storage film CHS, the stored electrons relatively increase the potential of the source-side portion of the channel and reduce the electron density in the channel. The conductivity between them is small.
At this time, in the vicinity of the drain side, the potential for electrons is lowered by the drain voltage regardless of the presence or absence of electrons at the drain side end of the charge storage film CHS. In addition, since the drain end is in a pinch-off state at the time of this reading, the influence of the presence or absence of electrons at the drain side end of the charge storage film CHS on the conductivity of the channel is reduced. That is, the threshold voltage of the transistor reflects the amount of trapped electrons on the source side at a lower electric field,
Under this bias condition, the first information is read by the detection circuit. On the other hand, when reading the second information, 0V is applied to the source / drain region S / D on the side closer to the second information.
And apply 1.5 V to the other source / drain regions S / D.
And 2 V is applied to the gate electrode GE. Under this bias condition, the source / drain region S / D closer to the second information has a low electric field, so that the second information is read based on the same principle as when reading the first information.
【００５８】消去時では、ＦＮトンネリングを用いてチ
ャネル全面から捕獲電子を抜き取る。あるいは、捕獲電
子の分布領域に近い側のソース・ドレイン領域Ｓ／Ｄに
おいてバンド−バンド間トンネリングに起因して生成さ
れ捕獲電子と逆極性の電荷（ホットホール）を注入す
る。なお、２ビットを同時消去することが前提となる
が、ＦＮトンネリングを用いてチャネル全面から捕獲電
子と逆極性のホールを注入してもよい。At the time of erasing, trapped electrons are extracted from the entire surface of the channel using FN tunneling. Alternatively, a charge (hot hole) having a polarity opposite to that of the trapped electrons generated by band-to-band tunneling is injected into the source / drain region S / D near the trapped electron distribution region. Although it is assumed that two bits are simultaneously erased, holes having the opposite polarity to the trapped electrons may be injected from the entire surface of the channel by using FN tunneling.
【００５９】一方、１ビット記憶の場合の書き込みで
は、たとえば、２つのソース・ドレイン領域Ｓ／Ｄを同
電位で保持した状態で、ゲート電極ＧＥに高い正の電圧
を印加する。これにより、図８に示すように、チャネル
全面から電子がＦＮトンネル現象により電荷蓄積膜ＣＨ
Ｓに注入される。読み出しでは、上記した２ビットの読
み出しと同様に読み出しが行える。この場合、２つのソ
ース・ドレイン領域Ｓ／Ｄのどちらをソースとしてもよ
い。消去は、図８に示すように、捕獲電子をチャネル全
面から抜き取ることで行える。あるいは、捕獲電子と逆
導電型の電荷（ホール）をチャネル全面から電荷蓄積膜
ＣＨＳに注入することによっても消去できる。On the other hand, in writing in the case of 1-bit storage, a high positive voltage is applied to the gate electrode GE, for example, with the two source / drain regions S / D kept at the same potential. As a result, as shown in FIG. 8, electrons from the entire surface of the channel are transferred to the charge storage film CH by the FN tunnel phenomenon.
Injected into S. In reading, reading can be performed in the same manner as the above-described two-bit reading. In this case, either of the two source / drain regions S / D may be used as a source. Erasing can be performed by extracting trapped electrons from the entire channel as shown in FIG. Alternatively, erasing can be performed by injecting charges (holes) of the opposite conductivity type to the trapped electrons from the entire surface of the channel into the charge storage film CHS.
【００６０】第１実施形態に係るメモリトランジスタ
は、ボトム誘電体膜ＢＴＭと電荷蓄積膜ＣＨＳとの間
に、両者の間の組成を有したバッファ層ＢＵＦを備える
ことから、電荷蓄積膜ＣＨＳ形成時のインキュベーショ
ン時間が短い。したがって、電荷蓄積膜ＣＨＳの表面に
凹凸ができにくく、動作時に電界のかかりかたが一様で
あり、その分、メモリ特性が良い。また、電荷蓄積膜Ｃ
ＨＳの膜厚制御性が高く、異なるメモリトランジスタ間
で特性の均一性が高い。The memory transistor according to the first embodiment is provided with a buffer layer BUF having a composition between the bottom dielectric film BTM and the charge storage film CHS. Incubation time is short. Therefore, the surface of the charge storage film CHS is unlikely to have irregularities, and the manner in which an electric field is applied during operation is uniform, and accordingly, the memory characteristics are good. Further, the charge storage film C
The film thickness controllability of HS is high, and the uniformity of characteristics is different between different memory transistors.
【００６１】第２実施形態 第２実施形態は、バッファ層ＢＵＦの組成の第１の変形
に関する。図９に、第２実施形態に係るバッファ層ＢＵ
Ｆの膜厚方向の屈折率変化を示す。このバッファ層ＢＵ
Ｆの屈折率は、ボトム誘電体膜ＢＴＭを構成する二酸化
珪素ＳｉＯ2 の屈折率１．４５から、電荷蓄積膜ＣＨＳ
を構成する窒化珪素Ｓｉ3Ｎ4 の屈折率２．１まで漸増
している。これは、バッファ層ＢＵＦの組成が、二酸化
珪素ＳｉＯ2 の組成から窒化珪素Ｓｉ3 Ｎ4 の組成まで
次第に変化していることを意味する。 Second Embodiment The second embodiment relates to a first modification of the composition of the buffer layer BUF. FIG. 9 shows a buffer layer BU according to the second embodiment.
5 shows a change in the refractive index of F in the thickness direction. This buffer layer BU
The refractive index of F is calculated from the refractive index of silicon dioxide SiO 2 of 1.45 constituting the bottom dielectric film BTM, from the charge storage film CHS.
, The refractive index of silicon nitride Si 3 N 4 is gradually increased to 2.1. This means that the composition of the buffer layer BUF gradually changes from the composition of silicon dioxide SiO 2 to the composition of silicon nitride Si 3 N 4 .
【００６２】他の構成、すなわち基板ＳＵＢ，ソース・
ドレイン領域Ｓ／Ｄ，ボトム誘電体膜ＢＴＭ，電荷蓄積
膜ＣＨＳ，トップ誘電膜ＴＯＰ，ゲート電極ＧＥは、第
１実施形態と同じである。採用可能なメモリセルアレイ
構成も第１実施形態と同じであり、図４〜図６が適用さ
れる。動作も第１実施形態と同じであり、図７および図
８が適用される。Another configuration, namely, the substrate SUB, the source
The drain region S / D, bottom dielectric film BTM, charge storage film CHS, top dielectric film TOP, and gate electrode GE are the same as in the first embodiment. The memory cell array configuration that can be adopted is the same as that of the first embodiment, and FIGS. 4 to 6 are applied. The operation is the same as that of the first embodiment, and FIGS. 7 and 8 are applied.
【００６３】また、メモリトランジスタの製造方法は、
バッファ層ＢＵＦの形成を除き、基本的に第１実施形態
と同じである。以下、バッファ層ＢＵＦの形成を中心
に、第２実施形態に係るメモリトランジスタの製造方法
を説明する。第１実施形態と同様な方法により、ボトム
誘電体膜ＢＴＭを形成する。The method for manufacturing a memory transistor is as follows.
Except for the formation of the buffer layer BUF, it is basically the same as the first embodiment. Hereinafter, the method for manufacturing the memory transistor according to the second embodiment will be described, focusing on the formation of the buffer layer BUF. The bottom dielectric film BTM is formed by the same method as in the first embodiment.
【００６４】図１０（Ａ）〜図１０（Ｃ）は、このバッ
ファ層ＢＵＦの形成時のガス切り替えタイミングを示す
図である。基板温度を、たとえば７５０℃で安定した状
態で、図１０（Ａ）および図１０（Ｂ）に示すようにＤ
ＣＳと酸化二窒素Ｎ2 ＯをＣＶＤ装置のチャンバ内に導
入し、この状態を数ｍｓから数分の時間だけ保持する。
このとき、ボトム誘電体膜ＢＴＭの二酸化珪素が積み増
され、ボトム誘電体膜厚が３ｎｍになる。したがって、
最初の熱酸化によるボトム誘電体膜ＢＴＭは、このとき
のＣＶＤによる二酸化珪素の膜厚を考慮して予め薄めに
形成する必要がある。FIGS. 10A to 10C are diagrams showing gas switching timings when the buffer layer BUF is formed. When the substrate temperature is stabilized at, for example, 750 ° C., as shown in FIGS.
CS and dinitrogen oxide N 2 O are introduced into the chamber of the CVD apparatus, and this state is maintained for several milliseconds to several minutes.
At this time, silicon dioxide of the bottom dielectric film BTM is accumulated, and the thickness of the bottom dielectric film becomes 3 nm. Therefore,
The bottom dielectric film BTM formed by the first thermal oxidation needs to be formed thinner in advance in consideration of the thickness of the silicon dioxide formed by CVD at this time.
【００６５】所定の時間が経過した時点で、図１０
（Ｃ）に示すように、チャンバ内にアンモニアＮＨ3 を
所定流量流す。この時点から酸化窒化珪素ＳｉＯＮ（バ
ッファ層ＢＵＦ）が形成し始める。このとき、たとえば
図１０（Ｃ）に実線で示すように、アンモニアＮＨ3 流
量を次第に増やし、所定の流量に達したら、以後一定と
する。たとえば、このアンモニアＮＨ3 が所定流量に達
した時点から、図１０（Ｂ）に実線で示すように、酸化
二窒素Ｎ2 Ｏを次第に減らしていく。あるいは、図１０
（Ｂ）および図１０（Ｃ）に示すように、アンモニアＮ
Ｈ3流量を最初から所定の流量で導入し、この時点か
ら、酸化二窒素Ｎ2 Ｏを次第に減らしていく。When a predetermined time has elapsed, FIG.
As shown in (C), ammonia NH 3 is flowed into the chamber at a predetermined flow rate. From this point, the formation of silicon oxynitride SiON (buffer layer BUF) starts. At this time, for example, as shown by a solid line in FIG. 10 (C), the ammonia NH 3 flow rate is gradually increased, and when it reaches a predetermined flow rate, it is kept constant thereafter. For example, from the time when the ammonia NH 3 reaches a predetermined flow rate, as shown by the solid line in FIG. 10B, the amount of dinitrogen oxide N 2 O is gradually reduced. Alternatively, FIG.
As shown in FIG. 10B and FIG.
The H 3 flow rate is introduced at a predetermined flow rate from the beginning, and from this point on, nitrous oxide N 2 O is gradually reduced.
【００６６】いずれの場合も、酸化二窒素Ｎ2 Ｏの導入
量がほぼゼロになった時点でバッファ層ＢＵＦの形成が
終了する。以後は、ＤＣＳとアンモニアＮＨ3 のみがチ
ャンバ内に導入されるので電荷蓄積膜ＣＨＳが堆積され
始める。このＣＶＤは、電荷蓄積膜ＣＨＳがたとえば１
ｎｍから１０ｎｍの範囲内で所定の膜厚となった時点で
止める。In any case, the formation of the buffer layer BUF is completed when the amount of dinitrogen oxide N 2 O introduced becomes substantially zero. Thereafter, since only DCS and ammonia NH 3 are introduced into the chamber, the charge storage film CHS starts to be deposited. In this CVD, the charge storage film CHS is, for example, 1
Stop when the film thickness reaches a predetermined thickness in the range of 10 nm to 10 nm.
【００６７】第１実施形態と同様な方法により、ゲート
電極ＧＥとなる導電膜を形成し、このゲート電極ＧＥお
よびゲート誘電体膜ＧＤを順次パターンニングする。そ
の後、ソース・ドレイン領域Ｓ／Ｄの形成等を経て、当
該メモリトランジスタを完成させる。A conductive film to be the gate electrode GE is formed by the same method as in the first embodiment, and the gate electrode GE and the gate dielectric film GD are sequentially patterned. Thereafter, the memory transistor is completed through formation of source / drain regions S / D and the like.
【００６８】第２実施形態では、電荷蓄積膜ＣＨＳを形
成するバッファ層ＢＵＦの表面の組成が電荷蓄積膜ＣＨ
Ｓの組成とほぼ同じとなるので、第１実施形態よりさら
にインキュベーション時間が短い。したがって、特性上
および構造上のバラツキが一層小さいという利点があ
る。In the second embodiment, the composition of the surface of the buffer layer BUF forming the charge storage film CHS is different from that of the charge storage film CHS.
Since the composition is almost the same as that of S, the incubation time is shorter than in the first embodiment. Therefore, there is an advantage that variations in characteristics and structure are further reduced.
【００６９】第３実施形態 第３実施形態は、バッファ層ＢＵＦの組成の第２の変形
に関する。図１１に、第３実施形態に係るメモリトラン
ジスタの断面図を示す。このメモリトランジスタは、バ
ッファ層が第１のバッファ層ＢＵＦ１と、第２のバッフ
ァ層ＢＵＦ２とからなる。 Third Embodiment The third embodiment relates to a second modification of the composition of the buffer layer BUF. FIG. 11 is a sectional view of a memory transistor according to the third embodiment. In this memory transistor, the buffer layer includes a first buffer layer BUF1 and a second buffer layer BUF2.
【００７０】図１２に、バッファ層の膜厚方向の屈折率
変化を示す。第１のバッファ層ＢＵＦ１の屈折率は、ボ
トム誘電体膜ＢＴＭを構成する二酸化珪素ＳｉＯ2 の屈
折率１．４５に近い１．６である。第２のバッファ層Ｂ
ＵＦ２の屈折率は、電荷蓄積膜ＣＨＳを構成する窒化珪
素Ｓｉ3 Ｎ4 の屈折率２．１に近い１．８である。この
ように、第３実施形態では、バッファ層の屈折率が複数
のステップで変化している。FIG. 12 shows a change in the refractive index in the thickness direction of the buffer layer. The refractive index of the first buffer layer BUF1 is 1.6, which is close to the refractive index of silicon dioxide SiO 2 constituting the bottom dielectric film BTM, which is 1.45. Second buffer layer B
The refractive index of UF2 is 1.8, which is close to the refractive index 2.1 of silicon nitride Si 3 N 4 forming the charge storage film CHS. As described above, in the third embodiment, the refractive index of the buffer layer changes in a plurality of steps.
【００７１】他の構成、すなわち基板ＳＵＢ，ソース・
ドレイン領域Ｓ／Ｄ，ボトム誘電体膜ＢＴＭ，電荷蓄積
膜ＣＨＳ，トップ誘電膜ＴＯＰ，ゲート電極ＧＥは、第
１実施形態と同じである。採用可能なメモリセルアレイ
構成も第１実施形態と同じであり、図４〜図６が適用さ
れる。動作も第１実施形態と同じであり、図７および図
８が適用される。The other structure, that is, the substrate SUB, the source
The drain region S / D, bottom dielectric film BTM, charge storage film CHS, top dielectric film TOP, and gate electrode GE are the same as in the first embodiment. The memory cell array configuration that can be adopted is the same as that of the first embodiment, and FIGS. 4 to 6 are applied. The operation is the same as that of the first embodiment, and FIGS. 7 and 8 are applied.
【００７２】また、メモリトランジスタの製造方法は、
バッファ層の形成を除き、基本的に第１実施形態と同じ
である。以下、バッファ層ＢＵＦの形成を中心に、第３
実施形態に係るメモリトランジスタの製造方法を説明す
る。第１実施形態と同様な方法により、ボトム誘電体膜
ＢＴＭを形成する。Further, a method for manufacturing a memory transistor is as follows.
Except for the formation of the buffer layer, it is basically the same as the first embodiment. Hereinafter, the third example will be described focusing on the formation of the buffer layer BUF.
A method for manufacturing the memory transistor according to the embodiment will be described. The bottom dielectric film BTM is formed by the same method as in the first embodiment.
【００７３】図１３（Ａ）〜図１３（Ｃ−３）は、この
バッファ層の形成時のガス切り替えタイミングを示す図
である。基板温度を、たとえば７５０℃で安定した状態
で、図１３（Ａ）および図１３（Ｂ）に示すようにＤＣ
Ｓと酸化二窒素Ｎ2 ＯをＣＶＤ装置のチャンバ内に導入
し、この状態を数ｍｓから数分の時間だけ保持する。こ
のとき、ボトム誘電体膜ＢＴＭの二酸化珪素が積み増さ
れ、ボトム誘電体膜厚が３ｎｍになる。したがって、最
初の熱酸化によるボトム誘電体膜ＢＴＭは、このときの
ＣＶＤによる二酸化珪素の膜厚を考慮して予め薄めに形
成する必要がある。FIGS. 13 (A) to 13 (C-3) are diagrams showing gas switching timings at the time of forming this buffer layer. When the substrate temperature is stabilized at, for example, 750 ° C., as shown in FIGS.
S and dinitrogen oxide N 2 O are introduced into the chamber of the CVD apparatus, and this state is maintained for several milliseconds to several minutes. At this time, silicon dioxide of the bottom dielectric film BTM is accumulated, and the thickness of the bottom dielectric film becomes 3 nm. Therefore, the bottom dielectric film BTM formed by the first thermal oxidation needs to be formed thinner in advance in consideration of the thickness of silicon dioxide formed by CVD at this time.
【００７４】所定の時間が経過した時点で、図１３（Ｃ
−１），（Ｃ−２）または（Ｃ−３）に示すように、チ
ャンバ内にアンモニアＮＨ3 を所定流量流す。この時点
から酸化窒化珪素ＳｉＯＮ（第１のバッファ層ＢＵＦ
１）が形成される。図１３（Ｃ−１）では、アンモニア
ＮＨ3 を最初から所定流量で流す。図１３（Ｃ−２）で
は、アンモニアＮＨ3 の流量を次第に増やし、所定の流
量に達したら以後は一定とする。図（Ｃ−３）では、ア
ンモニアＮＨ3 の流量を段階的に増や、所定の流量に達
したら以後は一定とする。図１３（Ｃ−２）および図１
３（Ｃ−３）の制御では、ボトム誘電体膜ＢＴＭと第１
のバッファ層ＢＵＦとの界面に接するバッファ層部分の
組成がボトム誘電体膜の組成に比較的近いので、両者の
格子整合性が良い。その結果、第１バッファ層の形成が
スムーズである。When a predetermined time has elapsed, FIG.
As shown in -1), (C-2) or (C-3), ammonia NH 3 flows into the chamber at a predetermined flow rate. From this point on, silicon oxynitride SiON (first buffer layer BUF
1) is formed. In FIG. 13 (C-1), ammonia NH 3 flows at a predetermined flow rate from the beginning. In FIG. 13 (C-2), the flow rate of ammonia NH 3 is gradually increased, and when the flow rate reaches a predetermined flow rate, it is kept constant thereafter. In FIG. (C-3), the flow rate of ammonia NH 3 is increased in a stepwise manner, and when it reaches a predetermined flow rate, it is kept constant thereafter. FIG. 13 (C-2) and FIG.
In the control of 3 (C-3), the bottom dielectric film BTM and the first
Since the composition of the buffer layer portion in contact with the interface with the buffer layer BUF is relatively close to the composition of the bottom dielectric film, both have good lattice matching. As a result, the formation of the first buffer layer is smooth.
【００７５】アンモニアＮＨ3 が所定の流量流れた後、
第１のボトム誘電体膜ＢＴＭ１が所定の厚さとなった時
点で、図１３（Ｂ）に示すように、酸化二窒素Ｎ2 Ｏの
流量を所定値まで減らす。この時点から、第２のバッフ
ァ層ＢＵＦ２が形成し始める。After a predetermined flow rate of ammonia NH 3 ,
When the first bottom dielectric film BTM1 has a predetermined thickness, the flow rate of nitrous oxide N 2 O is reduced to a predetermined value as shown in FIG. From this point, the formation of the second buffer layer BUF2 starts.
【００７６】酸化二窒素Ｎ2 Ｏの導入量が低い状態を一
定時間継続した後、酸化二窒素Ｎ2Ｏの導入を停止す
る。以後は、ＤＣＳとアンモニアＮＨ3 のみがチャンバ
内に導入されるので電荷蓄積膜ＣＨＳが堆積され始め
る。このＣＶＤは、電荷蓄積膜ＣＨＳがたとえば１ｎｍ
から１０ｎｍの範囲内で所定の膜厚となった時点で止め
る。After the state in which the amount of nitrous oxide N 2 O introduced is kept low for a certain period of time, the introduction of nitrous oxide N 2 O is stopped. Thereafter, since only DCS and ammonia NH 3 are introduced into the chamber, the charge storage film CHS starts to be deposited. In this CVD, the charge storage film CHS is, for example, 1 nm.
Stop when the film thickness reaches a predetermined value within the range of 10 nm to 10 nm.
【００７７】第１実施形態と同様な方法により、ゲート
電極ＧＥとなる導電膜を形成し、このゲート電極ＧＥお
よびゲート誘電体膜ＧＤを順次パターンニングする。そ
の後、ソース・ドレイン領域Ｓ／Ｄの形成等を経て、当
該メモリトランジスタを完成させる。A conductive film to be the gate electrode GE is formed by the same method as in the first embodiment, and the gate electrode GE and the gate dielectric film GD are sequentially patterned. Thereafter, the memory transistor is completed through formation of source / drain regions S / D and the like.
【００７８】第３実施形態では、バッファ層数は複数で
あれば限定はない。段階的に組成を変化させた複数のバ
ッファ層を形成する場合、最下層のバッファ層の組成を
ボトム誘電体膜の組成に近くし、最上層のバッファ層の
組成を電荷蓄積膜ＣＨＳの組成に近くする。このため、
第１実施形態と比較すると、バッファ層自体の形成がス
ムーズであることに加え、電荷蓄積膜ＣＨＳの堆積時の
インキュベーション時間が第１実施形態より短い。した
がって、特性上および構造上のバラツキがより一層小さ
いという利点がある。In the third embodiment, there is no limitation as long as the number of buffer layers is plural. In the case of forming a plurality of buffer layers whose compositions are changed stepwise, the composition of the lowermost buffer layer is made closer to the composition of the bottom dielectric film, and the composition of the uppermost buffer layer is made the composition of the charge storage film CHS. Close. For this reason,
Compared to the first embodiment, in addition to the smooth formation of the buffer layer itself, the incubation time for depositing the charge storage film CHS is shorter than that of the first embodiment. Therefore, there is an advantage that variation in characteristics and structure is further reduced.
【００７９】第４実施形態 第４実施形態は、ボトム誘電体膜ＢＴＭの形成方法の変
更に関する。メモリトランジスタ構造自体は、上述した
第１〜第３実施形態と同様である。また、メモリトラン
ジスタの製造方法は、ボトム誘電体膜の形成を除き、基
本的に第１実施形態と同じである。以下、ボトム誘電体
膜ＢＴＭの形成を中心に、第４実施形態に係るメモリト
ランジスタの製造方法を説明する。 Fourth Embodiment The fourth embodiment relates to a change in the method of forming the bottom dielectric film BTM. The memory transistor structure itself is the same as in the above-described first to third embodiments. The method of manufacturing the memory transistor is basically the same as that of the first embodiment except for the formation of the bottom dielectric film. Hereinafter, the method for manufacturing the memory transistor according to the fourth embodiment will be described, focusing on the formation of the bottom dielectric film BTM.
【００８０】必要に応じて、素子（あるいはセル）間で
電体分離を行い、しきい電圧調整用のイオン注入等を行
った後、基板ＳＵＢの能動領域上にボトム誘電体膜ＢＴ
Ｍを形成する。具体的には、８００℃から１０００℃の
範囲内の所定温度、たとえば９００℃に昇温した基板Ｓ
ＵＢの表面を酸素Ｏ2 または酸化二窒素Ｎ2 Ｏに曝すこ
とにより、３ｎｍより薄い二酸化珪素膜を形成する。あ
るいは、パイロジェニック酸化法により二酸化珪素膜を
形成する。If necessary, an electric element is separated between elements (or cells), ion implantation for adjusting a threshold voltage or the like is performed, and then the bottom dielectric film BT is formed on the active region of the substrate SUB.
Form M. Specifically, the substrate S heated to a predetermined temperature in the range of 800 ° C. to 1000 ° C., for example, 900 ° C.
By exposing the surface of the UB to oxygen O 2 or nitrous oxide N 2 O, a silicon dioxide film thinner than 3 nm is formed. Alternatively, a silicon dioxide film is formed by a pyrogenic oxidation method.
【００８１】つぎに、二酸化珪素膜の表面を短時間熱窒
化 (ＲＴＮ：Rapid Thermal Nitridation)する。これに
より、二酸化珪素膜の少なくも表面が窒化珪素に変化す
る。あるいは、短時間熱酸化窒化(rapid thermal oxyni
tridation)すると、二酸化珪素膜の少なくも表面が酸化
窒化珪素(oxynitride)に変化する。たとえば、基板温度
を８００℃から１０００℃に保った状態で、二酸化珪素
膜の表面をアンモニアＮＨ3 に１０分間曝す。この窒化
処理または酸化窒化処理によって、窒素原子が二酸化珪
素膜内に導入される。二酸化珪素とシリコンとの界面に
おける欠陥の原因であるダングリングボンドが窒素原子
と結合する。このＳｉ−Ｎ結合は、ダングリングボンド
をリーク電流の増加に寄与できなくする。その一方で、
窒素と同時に水素も二酸化珪素内に取り込まれる。二酸
化珪素中の水素は珪素と結合してキャリアトラップを生
み出す要因となる。Next, the surface of the silicon dioxide film is subjected to rapid thermal nitridation (RTN: Rapid Thermal Nitridation). As a result, at least the surface of the silicon dioxide film changes to silicon nitride. Alternatively, rapid thermal oxyni
Tridation changes at least the surface of the silicon dioxide film to silicon oxynitride. For example, the surface of the silicon dioxide film is exposed to ammonia NH 3 for 10 minutes while maintaining the substrate temperature at 800 ° C. to 1000 ° C. By this nitriding treatment or oxynitriding treatment, nitrogen atoms are introduced into the silicon dioxide film. Dangling bonds that cause defects at the interface between silicon dioxide and silicon bond with nitrogen atoms. This Si—N bond prevents dangling bonds from contributing to an increase in leakage current. On the other hand,
Hydrogen is taken into silicon dioxide simultaneously with nitrogen. Hydrogen in silicon dioxide combines with silicon to cause a carrier trap.
【００８２】本実施形態では、続いて酸化二窒素Ｎ2 Ｏ
中で再酸化を行う。この再酸化は、たとえば８５０℃で
１０分間行う。この酸化中に二酸化珪素膜中の水素が除
去される。その結果、Ｓｉ−Ｈ結合基の生成が抑制さ
れ、キャリアトラップ数が少ない良質なボトム誘電体膜
ＢＴＭが形成される。In this embodiment, subsequently, nitrous oxide N 2 O
Reoxidation is performed inside. This reoxidation is performed, for example, at 850 ° C. for 10 minutes. During this oxidation, hydrogen in the silicon dioxide film is removed. As a result, generation of Si—H bonding groups is suppressed, and a good quality bottom dielectric film BTM with a small number of carrier traps is formed.
【００８３】その後、第１〜第３実施形態の何れかの方
法によりバッファ層と電荷蓄積膜を形成する。また、ト
ップ誘電膜とゲート電極材料を積層し、ゲート電極ＧＥ
およびゲート誘電体膜ＧＤを順次パターンニングする。
その後、ソース・ドレイン領域Ｓ／Ｄの形成等を経て、
当該メモリトランジスタを完成させる。Thereafter, a buffer layer and a charge storage film are formed by any one of the first to third embodiments. In addition, a top dielectric film and a gate electrode material are laminated to form a gate electrode GE.
And the gate dielectric film GD is sequentially patterned.
After that, through the formation of source / drain regions S / D, etc.,
The memory transistor is completed.
【００８４】第５実施形態 第５実施形態は、バッファ層と電荷蓄積膜との材料およ
び組成が同じ場合の実施形態である。この場合、本発明
では、バッファ層の電荷トラップ密度が、電荷蓄積膜の
電荷トラップ密度より低いことを特徴とする。この電荷
トラップ密度の相違は、詳細は後述するが、バッファ層
と電荷蓄積膜とを連続形成するＣＶＤ途中で、供給ガス
の種類を変化させることにより達成できる。 Fifth Embodiment The fifth embodiment is an embodiment in which the material and the composition of the buffer layer and the charge storage film are the same. In this case, the present invention is characterized in that the charge trap density of the buffer layer is lower than the charge trap density of the charge storage film. As will be described in detail later, this difference in charge trap density can be achieved by changing the type of supply gas during CVD for continuously forming the buffer layer and the charge storage film.
【００８５】第５実施形態では、基本的には図１と同じ
素子構造を有する。バッファ層ＢＵＦ，電荷蓄積膜ＣＨ
Ｓの材料は限定ないが、以下、両者がともに窒化珪素Ｓ
ｉＮ X (x＞0)からなり、かつ電荷トラップ密度差がある
場合を説明する。In the fifth embodiment, basically the same as FIG.
It has an element structure. Buffer layer BUF, charge storage film CH
The material of S is not limited.
iN X (x> 0) and charge trap density difference
The case will be described.
【００８６】バッファ層ＢＵＦと電荷蓄積膜ＣＨＳをＣ
ＶＤにより形成する際に用いる塩素含有ガスの種類が異
なる。バッファ層ＢＵＦ形成時の塩素含有ガスとして四
塩化珪素（テトラクロルシラン）ＳｉＣｌ4 を用い、電
荷蓄積膜ＣＨＳ形成時の塩素含有ガスとしてジクロルシ
ランＳｉＨ2 Ｃｌ2 を用いる。ここで、塩素含有ガスと
して四塩化珪素（テトラクロルシラン：ＴＣＳ）ＳｉＣ
ｌ4 を用いて作製した窒化膜をＴＣＳ−ＳｉＮ膜と称
し、塩素含有ガスとしてジクロルシラン（ＤＣＳ）Ｓｉ
Ｈ2 Ｃｌ2 を用いて作製した窒化膜をＤＣＳ−ＳｉＮ膜
と称する。The buffer layer BUF and the charge storage film CHS
The type of chlorine-containing gas used when forming by VD is different. Silicon tetrachloride (tetrachlorosilane) SiCl 4 is used as a chlorine-containing gas when forming the buffer layer BUF, and dichlorosilane SiH 2 Cl 2 is used as a chlorine-containing gas when forming the charge storage film CHS. Here, silicon tetrachloride (tetrachlorosilane: TCS) SiC is used as the chlorine-containing gas.
nitride film formed using the l 4 referred to as TCS-SiN film, a chlorine-containing gas dichlorosilane (DCS) Si
The nitride film formed using H 2 Cl 2 is called a DCS-SiN film.
【００８７】原料ガスがＴＣＳであるか、ＤＣＳである
かの違いにより、窒化膜中のシリコン・ダングリングボ
ンド密度に差が現れる。一般に、シリコンの４本の結合
手のうち、未結合手をシリコン・ダングリングボンドと
呼ぶが、窒化膜中のシリコン・ダングリングボンドは、
自由電子の捕獲、電気伝導度に影響する。シリコン・ダ
ングリングボンド密度が大きいほど、電荷トラップ密度
が大きい膜、電気伝導度の大きい膜となる。The difference in the silicon dangling bond density in the nitride film appears depending on whether the source gas is TCS or DCS. Generally, among the four bonds of silicon, an unbonded hand is called a silicon dangling bond. The silicon dangling bond in the nitride film is
It affects free electron capture and electrical conductivity. The higher the silicon dangling bond density, the higher the charge trap density and the higher the electrical conductivity.
【００８８】シリコン・ダングリングボンドは、ＥＳＲ
（電子スピン共鳴）測定にて観測される量である。図１
４（ａ），（ｂ）に、ＤＣＳ−ＳｉＮ膜とＴＣＳ−Ｓｉ
Ｎ膜のＥＳＲ測定における微分型の信号波形の一例を示
す。図１４（ａ）は、シリコン基板に１ｎｍの二酸化珪
素膜と８ｎｍのＤＣＳ−ＳｉＮ膜の積層膜を形成した試
料のＥＳＲ測定結果を示し、図１４（ｂ）は、シリコン
基板に１ｎｍの二酸化珪素膜と８ｎｍのＴＣＳ−ＳｉＮ
膜の積層膜を形成した試料のＥＳＲ測定結果を示す。The silicon dangling bond is ESR
(Electron spin resonance) This is the amount observed in the measurement. Figure 1
4 (a) and (b) show the DCS-SiN film and TCS-Si
4 shows an example of a differential signal waveform in ESR measurement of an N film. FIG. 14A shows an ESR measurement result of a sample in which a laminated film of a 1 nm silicon dioxide film and an 8 nm DCS-SiN film is formed on a silicon substrate, and FIG. 14B shows a 1 nm silicon dioxide film on a silicon substrate. Film and 8nm TCS-SiN
5 shows ESR measurement results of a sample on which a film stack is formed.
【００８９】図１４（ａ）と図１４（ｂ）を比較する
と、ＤＣＳ−ＳｉＮ膜には、ＴＣＳ−ＳｉＮ膜では観測
されないピークＡが現れていることがわかる。すなわ
ち、ＤＣＳ−ＳｉＮ膜には、ＴＣＳ−ＳｉＮ膜には含ま
れないシリコン・ダングリングボンドがあることがわか
る。なお、ＤＣＳ−ＳｉＮ膜とＴＣＳ−ＳｉＮ膜に共通
のピークＢは、シリコン基板のシリコン・ダングリング
ボンドによるものであると考えられる。14A and 14B, it can be seen that a peak A not observed in the TCS-SiN film appears in the DCS-SiN film. That is, it is understood that the DCS-SiN film has a silicon dangling bond that is not included in the TCS-SiN film. The peak B common to the DCS-SiN film and the TCS-SiN film is considered to be due to a silicon dangling bond of the silicon substrate.
【００９０】図１４（ａ），（ｂ）に示したＥＳＲの微
分型の信号波形から、積分型の信号波形を算出し、当該
積分型の信号波形の面積を算出することによりシリコン
ダングリングボンド密度が算出される。図１５に、ＤＣ
Ｓ−ＳｉＮ膜とＴＣＳ−ＳｉＮ膜のシリコンダングリン
グボンド密度の算出結果の一例を示す。図１５では、Ｄ
ＣＳ−ＳｉＮ膜のシリコンダングリングボンド密度の算
出結果については、ＤＣＳ−ＳｉＮ膜を成膜した同じ一
つのウエハから切り出した異なる２つの試料を測定し、
ＤＣＳ−ＳｉＮ（１）、ＤＣＳ−ＳｉＮ（２）としてい
る。A silicon dangling bond is calculated by calculating an integral signal waveform from the ESR differential signal waveform shown in FIGS. 14A and 14B and calculating the area of the integral signal waveform. The density is calculated. FIG.
An example of the calculation results of the silicon dangling bond density of the S-SiN film and the TCS-SiN film is shown. In FIG.
Regarding the calculation result of the silicon dangling bond density of the CS-SiN film, two different samples cut out from the same one wafer on which the DCS-SiN film was formed were measured,
DCS-SiN (1) and DCS-SiN (2) are used.
【００９１】図１５に示すように、ＤＣＳ−ＳｉＮ膜
（１）および（２）のシリコン・ダングリングボンド密
度は、それぞれ１．７４×１０17ｃｍ-3および０．９５
×１０ 17ｃｍ-3であり、一方、ＴＣＳ−ＳｉＮ膜のシリ
コン・ダングリングボンド密度は、検出限界の０．５×
１０17ｃｍ-3以下である。複数の試料の測定結果から、
ＤＣＳ−ＳｉＮ膜のシリコン・ダングリングボンド密度
は、原料ガスの流量比や、ＣＶＤ温度などの成膜条件な
どを変えることによって、調節することができ、その範
囲は、おおよそ０．７０×１０17ｃｍ-3以上であった。
膜中の電荷トラップ密度は、このシリコン・ダングリン
グボンド密度に比例する。したがって、本実施形態で
は、バッファ層ＢＵＦと電荷蓄積膜ＣＨＳとの組成を同
じとすることにより電荷蓄積膜ＣＨＳの形成時のインキ
ュベーション時間を低減しながら、電荷トラップ密度が
高い電荷蓄積膜ＣＨＳに、注入電荷を蓄積させることが
できる。As shown in FIG. 15, the DCS-SiN film
Silicon dangling bond density of (1) and (2)
The degree is 1.74 × 10 each17cm-3And 0.95
× 10 17cm-3On the other hand, the silicon of the TCS-SiN film
Con dangling bond density is 0.5 × detection limit
1017cm-3It is as follows. From the measurement results of multiple samples,
Silicon dangling bond density of DCS-SiN film
Are the film formation conditions such as the flow rate ratio of the raw material gas and the CVD temperature.
Can be adjusted by changing
The circle is about 0.70 × 1017cm-3That was all.
The charge trap density in the film is
G bond density. Therefore, in this embodiment,
Are the same in the composition of the buffer layer BUF and the charge storage film CHS.
To form the charge storage film CHS.
Charge trap density while reducing
It is possible to store the injected charges in the high charge storage film CHS.
it can.
【００９２】第６実施形態 第６実施形態では、電荷蓄積膜ＣＨＳを複数の層から構
成し、かつ、その複数の層に電荷トラップ密度差をもう
ける。このとき、電荷トラップ密度は基板に遠い上層側
ほど高いことが望ましい。 Sixth Embodiment In the sixth embodiment, the charge storage film CHS is composed of a plurality of layers, and the plurality of layers have a difference in charge trap density. At this time, it is desirable that the charge trap density be higher in the upper layer farther from the substrate.
【００９３】図１６は、電荷蓄積膜を２層構造とし、下
層ＣＨＳ１をＴＣＳ−ＳｉＮ膜、上層ＣＨＳ２をＤＣＳ
−ＳｉＮ膜から構成した場合を例示するメモリトランジ
スタの断面図である。他の構成は、第１〜第５実施形態
と同様である。とくに、バッファ層ＢＵＦを複数の層か
ら構成した第３実施形態と同様な変更は、本実施形態に
おいても可能である。なお、本実施形態では、電荷蓄積
膜として、ＴＣＳ−ＳｉＯＮ膜とＤＣＳ−ＳｉＯＮ膜と
の組合せも可能である。FIG. 16 shows that the charge storage film has a two-layer structure, the lower CHS1 is a TCS-SiN film, and the upper CHS2 is a DCS.
FIG. 10 is a cross-sectional view of a memory transistor illustrating a case where the memory transistor is formed of a SiN film. Other configurations are the same as those of the first to fifth embodiments. In particular, a modification similar to that of the third embodiment in which the buffer layer BUF is composed of a plurality of layers is also possible in this embodiment. In this embodiment, a combination of a TCS-SiON film and a DCS-SiON film can be used as the charge storage film.
【００９４】このように電荷蓄積膜を２層とした場合、
その第１電荷蓄積膜ＣＨＳ１（ＴＣＳ−ＳｉＮ膜）と第
２電荷蓄積膜ＣＨＳ２（ＤＣＳ−ＳｉＮ膜）の電荷トラ
ップ密度の違いを、図１７に示すメモリヒステリシス特
性から確認できる。この測定では、ＴＣＳ−ＳｉＮ膜を
単一の電荷保持膜として含むメモリトランジスタと、Ｄ
ＣＳ−ＳｉＮ膜を単一の電荷保持膜として含むメモリト
ランジスタとを比較した。比較の結果、ＤＣＳ−ＳｉＮ
を有するメモリトランジスタの閾値ウインドウが、ＴＣ
Ｓ−ＳｉＮを有するメモリトランジスタの閾値ウインド
ウより約１．５Ｖほど大きいことが分った。この差を電
荷密度に換算すると、ＤＣＳ−ＳｉＮは、その蓄積電子
密度がＴＣＳ−ＳｉＮより約４０％大きく、蓄積正孔密
度が約７０％大きい。なお、この電荷密度差は成膜条件
等を変えることで、さらに大きくすることが可能であ
る。As described above, when the charge storage film has two layers,
The difference in charge trap density between the first charge storage film CHS1 (TCS-SiN film) and the second charge storage film CHS2 (DCS-SiN film) can be confirmed from the memory hysteresis characteristics shown in FIG. In this measurement, a memory transistor including a TCS-SiN film as a single charge holding film,
A comparison was made between a memory transistor including a CS-SiN film as a single charge retention film. As a result of the comparison, DCS-SiN
The threshold window of the memory transistor having
It was found that the threshold window of the memory transistor having S-SiN was about 1.5 V higher than the threshold window. When this difference is converted into a charge density, DCS-SiN has an accumulated electron density of about 40% larger than TCS-SiN and an accumulated hole density of about 70% larger. The charge density difference can be further increased by changing the film forming conditions and the like.
【００９５】上述した測定結果は、以下のように理解で
きる。すなわち、四塩化珪素ＳｉＣｌ4 はジクロルシラ
ンＳｉＨ2 Ｃｌ2 より塩素の組成比が大きいため、第１
電荷蓄積膜ＣＨＳ１は、第２電荷蓄積膜ＣＨＳ２より塩
素の含有率が高い。したがって、第１電荷蓄積膜ＣＨＳ
１は、窒化珪素内に珪素−水素結合基（Ｓｉ−Ｈボン
ド）よりも結合エネルギーの大きく安定な珪素−塩素結
合基（Ｓｉ−Ｃｌボンド）が多く含まれることから、第
１電荷蓄積膜ＣＨＳ１は、第２電荷蓄積膜ＣＨＳ２に比
べシリコン・ダングリングボンド密度が低い。一方、成
膜直後のＤＣＳ−ＳｉＮ膜は、成膜直後のＴＣＳ−Ｓｉ
Ｎ膜よりＳｉ−Ｈボンドが多く含まれる。Ｓｉ−Ｈボン
ドは水素が抜ける過程でシリコンダングリングボンドを
発生させる可能性が高い。従って、ジクロルシランＳｉ
Ｈ2 Ｃｌ2 を用いて作製した窒化膜ＣＳ２（ＤＣＳ−Ｓ
ｉＮ膜）のシリコン・ダングリングボンド密度は、四塩
化珪素ＳｉＣｌ4を用いて作製した窒化膜ＣＳ１（ＴＣ
Ｓ−ＳｉＮ膜）のシリコン・ダングリングボンド密度よ
り高くなり、Ｓｉ−Ｈボンド密度と電荷トラップ密度は
正の相関があることから、電荷トラップ密度もそれに応
じて高くなる。The above measurement results can be understood as follows. That is, since silicon tetrachloride SiCl 4 has a larger chlorine composition ratio than dichlorosilane SiH 2 Cl 2 , the first
The charge storage film CHS1 has a higher chlorine content than the second charge storage film CHS2. Therefore, the first charge storage film CHS
No. 1 is because the silicon nitride contains more stable silicon-chlorine bonding groups (Si-Cl bonds) having a larger binding energy than silicon-hydrogen bonding groups (Si-H bonds), and thus the first charge storage film CHS1. Has a lower silicon dangling bond density than the second charge storage film CHS2. On the other hand, the DCS-SiN film immediately after the film formation is the TCS-Si film immediately after the film formation.
It contains more Si-H bonds than the N film. The Si-H bond has a high possibility of generating a silicon dangling bond in the process of releasing hydrogen. Therefore, dichlorosilane Si
A nitride film CS2 (DCS-S) formed using H 2 Cl 2
silicon dangling bond density of iN film) is a nitride film produced using silicon tetrachloride SiCl 4 CS1 (TC
Since the density of the silicon dangling bond is higher than that of the (S-SiN film) and the charge trap density is positively correlated with the Si—H bond density, the charge trap density is correspondingly increased.
【００９６】本実施形態に係るメモリトランジスタは、
シリコン・ダングリングボンド密度が低いＴＣＳ−Ｓｉ
Ｎ（またはＴＣＳ−ＳｉＯＮ）を半導体基板ＳＵＢ側に
配置することで、シリコン・ダングリングボンド密度が
高いＤＣＳ−ＳｉＮ（またはＤＣＳ−ＳｉＯＮ）を半導
体基板ＳＵＢから離している。したがって、電荷蓄積膜
ＣＳの二酸化珪素膜換算での厚さを従来と同じとした場
合、チャネル形成領域ＣＨと垂直な軸における電荷トラ
ップの平均的位置が、電荷蓄積膜ＣＨＳが単層の場合よ
りゲート電極Ｇ側に移動する。その結果、保持電荷がチ
ャネル側に抜けにくくなり、電荷保持特性が向上する。
また、従来と同じ電荷保持特性としたときの電荷蓄積膜
ＣＳ自体の厚さを薄くでき、その分、ゲートに印加する
電圧を低くでき、あるいは書き込みまたは消去動作が速
くなる。The memory transistor according to the present embodiment comprises:
TCS-Si with low silicon dangling bond density
By arranging N (or TCS-SiON) on the semiconductor substrate SUB side, DCS-SiN (or DCS-SiON) having a high silicon dangling bond density is separated from the semiconductor substrate SUB. Therefore, when the thickness of the charge storage film CS in terms of the silicon dioxide film is the same as that of the conventional case, the average position of the charge trap on the axis perpendicular to the channel formation region CH is smaller than that in the case where the charge storage film CHS is a single layer It moves to the gate electrode G side. As a result, the retained charges are less likely to escape to the channel side, and the charge retention characteristics are improved.
In addition, the thickness of the charge storage film CS itself can be reduced when the charge storage characteristics are the same as the conventional one, and accordingly, the voltage applied to the gate can be reduced, or the writing or erasing operation can be accelerated.
【００９７】ところで、電子を電荷蓄積膜ＣＨＳ２に注
入する際に、珪素からなるチャネル形成領域内の電子に
対する二酸化珪素（ボトム誘電体膜ＢＴＭ）が作るポテ
ンシャル障壁高さ、すなわち、珪素の伝導帯端と二酸化
珪素の伝導帯端のエネルギー差は注入に必要なゲート電
圧値を決定するパラメータの一つとなる。従来構造、す
なわち電荷蓄積膜が単層膜で、バッファ層がない場合、
チャネル内電子に対する二酸化珪素のポテンシャル障壁
高さは約３．２ｅＶであった。このため、ボトム誘電体
膜ＢＴＭ内の電場をＦＮトンネリングが起こる領域、す
なわち膜厚方向の電界強度で１０ＭｅＶ／ｃｍ程度に高
めることが必要となる。また、ホットエレクトロン注入
書き込みを行う場合、チャネル内電子のエネルギーをポ
テンシャル障壁高さ３．２ｅＶ以上にまでホット化する
電圧をソースとドレイン間に印加しなければならない。
これらは、動作電圧の低電圧化を妨げる要因となってい
た。When electrons are injected into the charge storage film CHS2, the height of the potential barrier formed by silicon dioxide (bottom dielectric film BTM) for electrons in the channel formation region made of silicon, that is, the conduction band edge of silicon. The energy difference between the conduction band edge of silicon dioxide and that of silicon dioxide is one of the parameters for determining the gate voltage required for implantation. Conventional structure, that is, when the charge storage film is a single layer film and there is no buffer layer,
The potential barrier height of silicon dioxide with respect to the electrons in the channel was about 3.2 eV. For this reason, it is necessary to increase the electric field in the bottom dielectric film BTM to a region where FN tunneling occurs, that is, the electric field strength in the film thickness direction to about 10 MeV / cm. In addition, in the case of performing hot electron injection writing, a voltage for making the energy of electrons in the channel hot to a potential barrier height of 3.2 eV or more must be applied between the source and the drain.
These have been factors that hinder lowering of the operating voltage.
【００９８】本実施形態に係るメモリトランジスタで
は、第１電荷蓄積膜ＣＨＳ１と第２電荷蓄積膜ＣＨＳ２
間でシリコン・ダングリングボンド密度の差を十分大き
くすると、第２電荷蓄積膜ＣＨＳ２が主な電荷蓄積手段
として機能し、第１電荷蓄積膜ＣＨＳ１は電荷蓄積手段
としては余り機能しない。その結果、第２電荷蓄積膜Ｃ
ＨＳ２と半導体基板ＳＵＢとの間にある第１電荷蓄積膜
ＣＨＳ１およびバッファ層ＢＵＦは、ポテンシャルバリ
アとしての役割が増す。このことは、従来３ｎｍ程度が
膜厚の限界であったボトム誘電体膜ＢＴＭを１ｎｍ程度
と薄くすることができる利点をもたらす。ボトム誘電体
膜厚を１ｎｍまで薄くするとポテンシャルバリアとして
殆ど働かないことから、その場合に必要なメモリトラン
ジスタのポテンシャルバリアは、主に第１電荷蓄積膜Ｃ
ＨＳとバッファ層ＢＵＦの存在によって確保されること
となる。上記したようにボトム誘電体膜ＢＴＭとして従
来用いられていた二酸化珪素膜のポテンシャルバリア高
さは３．２ｅＶであるが、ＴＣＳ−ＳｉＮのポテンシャ
ルバリア高さは最大でも２．１ｅＶと低い。このため、
従来と同じ電荷保持特性が得られるように電荷蓄積膜の
膜厚を設計した場合でも、電荷蓄積膜へのキャリアの注
入効率が向上し、動作電圧が低くでき、あるいは高速に
動作する。In the memory transistor according to the present embodiment, the first charge storage film CHS1 and the second charge storage film CHS2
When the difference in silicon dangling bond density between the two is sufficiently large, the second charge storage film CHS2 functions as a main charge storage unit, and the first charge storage film CHS1 does not function as a charge storage unit. As a result, the second charge storage film C
The first charge storage film CHS1 and the buffer layer BUF between the HS2 and the semiconductor substrate SUB play a role as a potential barrier. This brings about an advantage that the thickness of the bottom dielectric film BTM, which conventionally has a limit of about 3 nm, can be reduced to about 1 nm. If the bottom dielectric film thickness is reduced to 1 nm, it hardly works as a potential barrier. Therefore, the potential barrier of the memory transistor required in that case is mainly the first charge storage film C.
It is secured by the presence of the HS and the buffer layer BUF. As described above, the potential barrier height of the silicon dioxide film conventionally used as the bottom dielectric film BTM is 3.2 eV, but the potential barrier height of TCS-SiN is as low as 2.1 eV at the maximum. For this reason,
Even when the thickness of the charge storage film is designed so as to obtain the same charge retention characteristics as before, the efficiency of carrier injection into the charge storage film is improved, the operating voltage can be reduced, or the device operates at high speed.
【００９９】変形例 メモリトランジスタ構造は、図１，図１１および図１６
に限定されない。FIGS. 1, 11 and 16 show a modified memory transistor structure.
It is not limited to.
【０１００】たとえば、図１８に示すような２ビット／
セルの記憶が可能なメモリトランジスタであってもよ
い。図１８では、２つのソース・ドレイン領域Ｓ／Ｄの
一方側において、ゲート誘電体膜ＧＤａ上にメモリゲー
ト電極ＭＧａが形成され、他方側において、ゲート誘電
体膜ＧＤｂ上にメモリゲート電極ＭＧｂが形成されてい
る。ゲート誘電体膜ＧＤａおよびＧＤｂは、ボトム誘電
体膜ＢＴＭ，図示を省略したバッファ層，電荷蓄積膜Ｃ
ＨＳおよびトップ誘電膜ＴＯＰからなる。ゲート誘電体
膜ＧＤａとＧＤｂとの間のスペースに単層のゲート誘電
体膜ＧＤｃが形成され、その上にコントロールゲートＣ
Ｇが積層されている。メモリゲート電極ＭＧａまたはＭ
Ｇｂと、コントロールゲートＣＧとの間は誘電体ＩＤに
よって絶縁分離されている。この誘電体ＩＤとして、ゲ
ート誘電体膜ＧＤａ，ＧＤｂと同じＯＮＯ膜を用いても
よいし、単層のゲート誘電体膜ＧＤｃを用いてもよい
し、ゲート誘電体膜とは別の誘電体を用いてもよい。コ
ントロールゲートＣＧは、両隣の２つのメモリトランジ
スタの動作を補助したり、メモリセル行内でのシリアル
動作を可能とするためにチャネルのオンとオフを制御す
る。このメモリトランジスタでは、２ビット情報の確実
な峻別および過剰書き込みの抑制を目的として、１ビッ
トごとの電荷蓄積領域が空間定に限定されている。For example, as shown in FIG.
It may be a memory transistor capable of storing cells. In FIG. 18, a memory gate electrode MGa is formed on the gate dielectric film GDa on one side of the two source / drain regions S / D, and a memory gate electrode MGb is formed on the gate dielectric film GDb on the other side. Have been. The gate dielectric films GDa and GDb are a bottom dielectric film BTM, a buffer layer not shown, and a charge storage film C.
HS and a top dielectric film TOP. A single-layer gate dielectric film GDc is formed in a space between the gate dielectric films GDa and GDb, and a control gate C
G is laminated. Memory gate electrode MGa or M
Gb and the control gate CG are insulated and separated by a dielectric ID. As the dielectric ID, the same ONO film as the gate dielectric films GDa and GDb may be used, a single-layer gate dielectric film GDc may be used, or a dielectric different from the gate dielectric film may be used. May be used. The control gate CG controls on and off of a channel to assist the operation of two memory transistors on both sides and to enable serial operation in a memory cell row. In this memory transistor, the charge accumulation region for each bit is limited to a fixed space for the purpose of reliably distinguishing 2-bit information and suppressing excessive writing.
【０１０１】情報の書き込みでは、メモリゲート電極と
ソース・ドレイン領域との電圧印加を制御して、いわゆ
るホットエレクトロンあるいはホットホールを２つのメ
モリトランジスタに独立に注入する。このとき、コント
ロールゲートＣＧを制御し、いわゆるソースサイド注入
を行い、電荷の注入効率を向上させる。他の書き込み方
法では、ソース・ドレイン領域Ｓ／Ｄに反転層形成し、
いわゆるバンド−バンド間トンネル電流に起因したホッ
トホールまたはホットエレクトロンを２つのメモリトラ
ンジスタに独立に注入する。このとき、コントロールゲ
ートＣＧを用いて、電荷の注入位置を制御する。消去で
は、メモリトランジスタに注入された電荷と逆極性の電
荷を、上記した電荷注入方法のうち選択し得る方法を用
いて注入し、蓄積された電荷を相殺する。あるいは、Ｆ
Ｎトンネリングまたはダイレクトトンネリングを用い
て、蓄積された電荷を基板側に引き抜く。読み出しで
は、読み出し対象のビットに対応する電荷が蓄積された
側がソースとなるように２つのソース・ドレイン領域Ｓ
／Ｄにドレイン電圧と基準電圧を印加し、ゲートに所定
電圧を印加して読み出す。他のビットを読み出すとき
は、２つのソース・ドレイン領域Ｓ／Ｄに印加した電圧
を互いに入れ替える。In writing information, so-called hot electrons or hot holes are independently injected into two memory transistors by controlling the voltage application between the memory gate electrode and the source / drain regions. At this time, the control gate CG is controlled, so-called source side injection is performed, and the charge injection efficiency is improved. In another writing method, an inversion layer is formed in the source / drain region S / D,
Hot holes or hot electrons resulting from a so-called band-to-band tunnel current are independently injected into the two memory transistors. At this time, the charge injection position is controlled using the control gate CG. In erasing, charges having a polarity opposite to that of the charges injected into the memory transistor are injected by using any of the above-described charge injection methods, thereby canceling the accumulated charges. Or F
Using N tunneling or direct tunneling, the accumulated charges are drawn out to the substrate side. In reading, the two source / drain regions S are arranged so that the side on which the charge corresponding to the bit to be read is stored becomes the source.
A drain voltage and a reference voltage are applied to / D, and a predetermined voltage is applied to the gate to read. When reading other bits, the voltages applied to the two source / drain regions S / D are interchanged.
【０１０２】また、第５実施形態の変形例として、バッ
ファ層ＢＵＦと電荷蓄積膜ＣＨＳに加え、ボトム誘電体
膜ＢＴＭも窒化珪素ＳｉＮx (x＞0)により形成すること
が出来る。その場合、この三者の相違は、上述したよう
に膜材料の組成で規定しないで、たとえば成膜直後のＳ
ｉ−Ｈボンド密度で規定する。すなわち、バッファ層Ｂ
ＵＦのボンド密度がボトム誘電体膜ＢＴＭのそれと同等
以上であり、電荷蓄積膜ＣＨＳのボンド密度は前２者の
それより十分大きいとする。なお、このようにボンド密
度で規定した結果として組成に若干違いが出てくること
は許容される。As a modification of the fifth embodiment, in addition to the buffer layer BUF and the charge storage film CHS, the bottom dielectric film BTM can be formed of silicon nitride SiN x (x> 0). In this case, the difference between the three is not defined by the composition of the film material as described above.
It is specified by i-H bond density. That is, the buffer layer B
It is assumed that the bond density of the UF is equal to or higher than that of the bottom dielectric film BTM, and the bond density of the charge storage film CHS is sufficiently higher than that of the former two. Note that it is permissible that the composition is slightly different as a result of the definition of the bond density.
【０１０３】また、いわゆるＭＮＯＳ(Metal-Nitride-O
xide-Semiconductor) などのＭＩＯＳ型に対しても本発
明が適用できる。ＭＮＯＳ型および実施形態で示したＭ
ＯＮＯＳ型において、窒化膜に代えて、電荷蓄積能力を
有した他の材料、たとえば酸化アルミニウムＡｌＯX ，
酸化タンタルＴａＯX などをからなる膜を電荷蓄積膜Ｃ
ＨＳとして用いてもよい。これらの場合、電荷蓄積膜Ｃ
ＨＳとボトム誘電体膜ＢＴＭとの中間の組成を有するこ
とを要件にバッファ層ＢＵＦの材料が選択される。この
場合、ＡｌＯx 膜を、たとえば、ＡｌＣｌ3 ，ＣＯ2 お
よびＨ2 を含む原料ガスを用いたＣＶＤ法により形成す
る。あるいは、アルミニウムアルコシド（Ａｌ（Ｃ2 Ｈ
5 Ｏ）3 ，Ａｌ（Ｃ3 Ｈ7 Ｏ）3 ，Ａｌ（Ｃ4 Ｈ9 Ｏ）
3 など）を熱分解により堆積する方法によって、ＡｌＯ
x 膜を形成する。また、ＴａＯx 膜を、たとえば、Ｔａ
Ｃｌ5 ，ＣＯ2 およびＨ2 を原料ガスとしたＣＶＤ法に
より形成する。あるいは、ＴａＣｌ2 （ＯＣ2 Ｈ5 ）2
Ｃ5 Ｈ7Ｏ2 またはＴａ（ＯＣ2 Ｈ5 ）5 などの熱分解
により堆積する方法によって、ＴａＯx 膜を形成する。Further, a so-called MNOS (Metal-Nitride-O
The present invention can also be applied to MIOS types such as xide-semiconductor. MNOS type and M shown in the embodiment
In the ONOS type, instead of the nitride film, another material having a charge storage ability, for example, aluminum oxide AlO x ,
Charges a film made of such as tantalum oxide TaO X storage film C
It may be used as HS. In these cases, the charge storage film C
The material of the buffer layer BUF is selected on condition that it has an intermediate composition between the HS and the bottom dielectric film BTM. In this case, the AlO x film is formed, for example, by a CVD method using a source gas containing AlCl 3 , CO 2 and H 2 . Alternatively, aluminum alkside (Al (C 2 H
5 O) 3 , Al (C 3 H 7 O) 3 , Al (C 4 H 9 O)
3 ) by thermal decomposition.
An x film is formed. Further, a TaO x film is formed by, for example, Ta
It is formed by a CVD method using Cl 5 , CO 2 and H 2 as source gases. Alternatively, TaCl 2 (OC 2 H 5 ) 2
By a method of depositing by pyrolysis, such as C 5 H 7 O 2 or Ta (OC 2 H 5) 5 , forming the TaO x film.
【０１０４】さらに、電荷蓄積手段として小粒径導電体
を用いることができる。たとえば、小粒径導電体として
ＳｉX Ｇｅ1-X の微結晶を形成する場合、モノシラン
（ＳｉＨ4 ），ジクロルシラン（ＳｉＣｌ2 Ｈ2 ），ト
リクロルシラン（ＳｉＣｌ3 Ｈ）、テトラクロルシラン
（ＳｉＣｌ4 ）など珪素を含むガスに、Ｇｅを添加する
ためのゲルマン（ＧｅＨ4 ）を加えたガスを原料ガスと
して、たとえば基板温度６５０℃でＣＶＤを行う。そし
て、成長の初期過程に生じる島状微結晶が十分な密度で
形成されたときにＣＶＤを止める。これにより、ボトム
誘電体膜上に、無数のＳｉX Ｇｅ1-X の微結晶が分散し
て形成される。その後は、たとえば二酸化珪素膜をＣＶ
Ｄにより堆積し、ゲート誘電体膜の形成を終える。他の
離散化された小粒径導電体の形成方法としては、形成し
た導電体を加工技術により微細化する方法がある。たと
えば、多結晶珪素膜をボトム誘電体膜上に堆積し、この
膜をＥＢ描画などの微細加工技術を用いて無数の微細ポ
リシリコンドットに加工し、離散化する。その後は、た
とえば二酸化珪素膜に微細ポリシリコンドットを埋め込
み、ゲート誘電体膜の形成を終える。Further, a conductor having a small particle diameter can be used as the charge storage means. For example, when microcrystals of Si x Ge 1-x are formed as a small-diameter conductor, monosilane (SiH 4 ), dichlorosilane (SiCl 2 H 2 ), trichlorosilane (SiCl 3 H), and tetrachlorosilane (SiCl 4) For example, CVD is performed at a substrate temperature of 650 ° C. using a gas obtained by adding germane (GeH 4 ) for adding Ge to a gas containing silicon to a gas including silicon. Then, when the island-like microcrystals generated in the initial stage of the growth are formed with a sufficient density, the CVD is stopped. Thus, innumerable Si X Ge 1-X microcrystals are dispersedly formed on the bottom dielectric film. Thereafter, for example, a silicon dioxide film is
D to complete the formation of the gate dielectric film. As another method of forming a discrete conductor having a small particle diameter, there is a method of miniaturizing the formed conductor by a processing technique. For example, a polycrystalline silicon film is deposited on the bottom dielectric film, and this film is processed into an infinite number of fine polysilicon dots using a fine processing technique such as EB drawing, and is discretized. Thereafter, fine polysilicon dots are buried in, for example, a silicon dioxide film, and the formation of the gate dielectric film is completed.
【０１０５】前述したように、従来では、電荷蓄積膜Ｃ
ＨＳの形成時のインキュベーション時間が長く、その膜
厚がばらついたり凹凸が大きいことによりメモリ特性が
劣化する。また、従来のＲＴＮ処理を行ってインキュベ
ーション時間を低減した場合は、ボトム誘電体膜内のＳ
ｉ−Ｈボンド密度が増加し、その結果としてデータ書き
換え特性等を劣化させる。その一方で、メモリトランジ
スタの微細化により、ゲート誘電体膜厚がスケーリング
される。このため、ゲート誘電体膜厚のスケーリングに
ともなってインキュベーション時間が適切な手段によっ
て低減されなければ、これがメモリ特性の劣化に及ぼす
影響は増大する。以上の理由から、本発明でバッファ層
の存在により、通常のＲＴＮ処理のような強い窒化処理
をすることなくインキュベーション時間を低減し、結果
として、微細メモリトランジスタあるいは２ビット／セ
ル記憶のメモリトランジスタの特性向上に本発明が大き
く貢献する。As described above, conventionally, the charge storage film C
The incubation time during the formation of the HS is long, and the memory characteristics are deteriorated due to the variation in the film thickness or the large unevenness. In addition, when the incubation time is reduced by performing the conventional RTN process, the S in the bottom dielectric film is reduced.
The i-H bond density increases, and as a result, the data rewriting characteristics and the like deteriorate. On the other hand, the miniaturization of the memory transistor causes the gate dielectric film thickness to be scaled. Thus, unless the incubation time is reduced by appropriate means with scaling of the gate dielectric thickness, this will have a greater effect on the degradation of memory characteristics. For the above reasons, the presence of the buffer layer in the present invention reduces the incubation time without performing a strong nitridation process such as a normal RTN process. The present invention greatly contributes to the improvement of characteristics.
【０１０６】[0106]
【発明の効果】本発明に係る不揮発性半導体記憶装置に
よれば、電荷蓄積膜の形成時のインキュベーション時間
を低減する組成のバッファ層を有する。このため、電荷
蓄積膜の膜厚が均一に制御でき、電荷蓄積膜の表面のモ
フォロジーが良い。また、従来のＲＴＮ処理等の比較的
強い窒化処理を行う必要がない。したがって、メモリ特
性のバラツキが小さく、データ書き換え時のエンデュラ
ンス特性が向上した。本発明に係る不揮発性半導体記憶
装置によれば、ゲート誘電体膜を形成する途中で大気に
されされないため、ゲート誘電体膜の質が高い。また、
電荷蓄積膜の形成途中で条件を変化させることにより電
荷トラップの分布を基板から遠くの側に偏らせることが
でき、その結果、電荷保持特性が向上した。According to the nonvolatile semiconductor memory device of the present invention, there is provided a buffer layer having a composition for reducing the incubation time when forming the charge storage film. For this reason, the thickness of the charge storage film can be controlled uniformly, and the surface morphology of the charge storage film is good. Also, there is no need to perform a relatively strong nitriding treatment such as a conventional RTN treatment. Therefore, variations in memory characteristics are small, and the endurance characteristics at the time of data rewriting are improved. According to the nonvolatile semiconductor memory device of the present invention, since the gate dielectric film is not exposed to the air during the formation, the quality of the gate dielectric film is high. Also,
By changing the conditions during the formation of the charge storage film, the distribution of the charge traps can be biased toward the side farther from the substrate, and as a result, the charge retention characteristics are improved.
【図１】第１実施形態に係るＭＯＮＯＳメモリトランジ
スタの断面図である。FIG. 1 is a cross-sectional view of a MONOS memory transistor according to a first embodiment.
【図２】第１実施形態に係るＭＯＮＯＳメモリトランジ
スタにおいて、二酸化珪素，酸化窒化珪素および窒化珪
素を積層してなる３層膜の膜厚方向の屈折率変化を示す
グラフである。FIG. 2 is a graph showing a refractive index change in a thickness direction of a three-layer film formed by stacking silicon dioxide, silicon oxynitride, and silicon nitride in the MONOS memory transistor according to the first embodiment.
【図３】（Ａ）〜（Ｃ−４）は、第１実施形態に係るＭ
ＯＮＯＳメモリトランジスタにおいて、バッファ層の形
成時のガス切り替えタイミングを示す図である。FIGS. 3A to 3C show M according to the first embodiment;
FIG. 4 is a diagram showing gas switching timing when forming a buffer layer in an ONOS memory transistor.
【図４】第１〜第６実施形態で適用可能な仮想接地ＮＯ
Ｒ型メモリセルアレイの回路図である。FIG. 4 is a virtual ground NO applicable in the first to sixth embodiments.
FIG. 3 is a circuit diagram of an R-type memory cell array.
【図５】第１〜第６実施形態で適用可能な分離ソース線
ＮＯＲ型メモリセルアレイの回路図である。FIG. 5 is a circuit diagram of an isolated source line NOR type memory cell array applicable to the first to sixth embodiments;
【図６】第１〜第６実施形態で適用可能なＡＮＤ型メモ
リセルアレイの回路図である。FIG. 6 is a circuit diagram of an AND-type memory cell array applicable to the first to sixth embodiments;
【図７】（Ａ）および（Ｂ）は、第１〜第６実施形態で
適用可能な２ビット／セル記憶が可能なＶＧ型メモリセ
ルアレイにおいて、ビットごとに書き込み動作を示す断
面図である。FIGS. 7A and 7B are cross-sectional views showing a write operation for each bit in a VG memory cell array capable of storing 2 bits / cell applicable to the first to sixth embodiments.
【図８】１ビット／セルの書き込みと消去の動作を示す
メモリセルの断面図である。FIG. 8 is a cross-sectional view of a memory cell showing a write / erase operation of 1 bit / cell.
【図９】第２実施形態に係るＭＯＮＯＳメモリトランジ
スタにおいて、とくにバッファ層（酸化窒化珪素）の膜
厚方向の屈折率変化を示すグラフである。FIG. 9 is a graph showing a refractive index change in a thickness direction of a buffer layer (silicon oxynitride) in a MONOS memory transistor according to a second embodiment.
【図１０】（Ａ）〜（Ｃ）は、第１実施形態に係るＭＯ
ＮＯＳメモリトランジスタにおいて、バッファ層の形成
時のガス切り替えタイミングを示す図である。FIGS. 10A to 10C show an MO according to the first embodiment;
FIG. 4 is a diagram showing gas switching timing when forming a buffer layer in a NOS memory transistor.
【図１１】第３実施形態に係るメモリトランジスタの断
面図である。FIG. 11 is a sectional view of a memory transistor according to a third embodiment.
【図１２】第３実施形態に係るメモリトランジスタにお
いて、とくにバッファ層（酸化窒化珪素）の膜厚方向の
屈折率変化を示すグラフである。FIG. 12 is a graph showing a change in the refractive index of the buffer transistor (silicon oxynitride), particularly in the thickness direction, in the memory transistor according to the third embodiment.
【図１３】（Ａ）〜（Ｃ−３）は、第３実施形態に係る
ＭＯＮＯＳメモリトランジスタにおいて、バッファ層の
形成時のガス切り替えタイミングを示す図である。FIGS. 13A to 13C are diagrams illustrating gas switching timing when a buffer layer is formed in the MONOS memory transistor according to the third embodiment;
【図１４】（ａ），（ｂ）は、第５実施形態において、
シリコン・ダングリングボンド密度を測定するためのＥ
ＳＲ測定結果を示す図である。FIGS. 14 (a) and (b) show a fifth embodiment.
E for measuring silicon dangling bond density
It is a figure showing an SR measurement result.
【図１５】図１４に示すＥＳＲ測定から求めたシリコン
・ダングリングボンド密度を示すグラフである。FIG. 15 is a graph showing a silicon dangling bond density obtained from the ESR measurement shown in FIG.
【図１６】第６実施形態に係るメモリトランジスタの断
面図である。FIG. 16 is a sectional view of a memory transistor according to a sixth embodiment.
【図１７】第６実施形態において、電荷トラップ密度を
調べた実験の結果を示すメモリヒステリシス特性を示す
グラフである。FIG. 17 is a graph showing a memory hysteresis characteristic showing a result of an experiment for examining a charge trap density in the sixth embodiment.
【図１８】実施形態の変形例を示す、２ビット／セルの
記憶が可能なメモリトランジスタの断面図である。FIG. 18 is a cross-sectional view of a memory transistor capable of storing 2 bits / cell, showing a modification of the embodiment.
ＳＵＢ…基板（半導体）、Ｓ／Ｄ…ソース・ドレイン領
域、ＧＤ，ＧＤａ，ＧＤｂ…ゲート誘電体膜、ＧＤｃ…
単層のゲート誘電体膜、ＢＴＭ…ボトム誘電体膜、ＢＵ
Ｆ，ＢＵＦ１，ＢＵＦ２…バッファ層、ＣＨＳ，ＣＨＳ
１，ＣＨＳ２…電荷蓄積膜、ＴＯＰ…トップ誘電体膜、
ＧＥ…ゲート電極、ＭＧａ，ＭＧｂ…メモリゲート電
極、ＣＧ…コントロールゲート、ＩＳＯ…誘電体分離
層、Ｍ１１等…メモリセル、Ｓ１１等…セレクトトラン
ジスタ、ＢＬ１，ＭＢＬ１，ＳＢＬ１等…ビット線、Ｓ
Ｌ１，ＭＳＬ１，ＳＳＬ１等…ソース線、ＷＬ１等…ワ
ード線、ＳＧ１１…選択線。SUB: Substrate (semiconductor), S / D: Source / drain region, GD, GDa, GDb: Gate dielectric film, GDc:
Single-layer gate dielectric film, BTM ... Bottom dielectric film, BU
F, BUF1, BUF2 ... buffer layer, CHS, CHS
1, CHS2: charge storage film, TOP: top dielectric film,
GE: gate electrode, MGa, MGb: memory gate electrode, CG: control gate, ISO: dielectric isolation layer, M11 etc .... memory cell, S11 etc .... select transistor, BL1, MBL1, SBL1 etc .... bit line, S
L1, MSL1, SSL1, etc .: source line, WL1, etc .: word line, SG11: selection line.
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 29/788 29/792 Ｆターム(参考） 4K030 AA01 AA03 AA06 AA13 BA35 BA48 CA04 CA12 JA06 LA15 5F058 BD03 BD05 BD15 BF02 BF24 BF29 BF30 BJ01 5F083 EP18 EP65 EP70 EP77 EP79 ER09 ER11 ER19 JA02 JA05 JA06 JA35 JA36 JA37 JA38 JA39 JA40 KA06 KA12 LA12 LA16 PR16 5F101 BA45 BC01 BC11 BD34 BE05 BE07 BH05 ──────────────────────────────────────────────────続 き Continued on the front page (51) Int.Cl. 7 Identification symbol FI Theme coat ゛ (Reference) H01L 29/788 29/792 F-term (Reference) 4K030 AA01 AA03 AA06 AA13 BA35 BA48 CA04 CA12 JA06 LA15 5F058 BD03 BD05 BD15 BF02 BF24 BF29 BF30 BJ01 5F083 EP18 EP65 EP70 EP77 EP79 ER09 ER11 ER19 JA02 JA05 JA06 JA35 JA36 JA37 JA38 JA39 JA40 KA06 KA12 LA12 LA16 PR16 5F101 BA45 BC01 BC11 BD34 BE05 BE07 BH05
Claims (26)
上記複数の誘電体膜上のゲート電極とを有し、 上記複数の誘電体膜が、上記半導体上のボトム誘電体膜
と、電荷蓄積能力を有した電荷蓄積膜とを含む不揮発性
半導体記憶装置であって、 上記ボトム誘電体膜と上記電荷蓄積膜との間の組成を有
した誘電体からなるバッファ層を、上記ボトム誘電体膜
と上記電荷蓄積膜との間に有した不揮発性半導体記憶装
置。1. A plurality of dielectric films laminated on a semiconductor;
A nonvolatile semiconductor memory device having a gate electrode on the plurality of dielectric films, wherein the plurality of dielectric films includes a bottom dielectric film on the semiconductor and a charge storage film having a charge storage ability; A nonvolatile semiconductor memory having a buffer layer made of a dielectric having a composition between the bottom dielectric film and the charge storage film, between the bottom dielectric film and the charge storage film. apparatus.
膜側の面がボトム誘電体膜の組成に最も近く上記電荷蓄
積膜側の面が電荷蓄積膜の組成に最も近い組成を有した
請求項１記載の不揮発性半導体記憶装置。2. The buffer layer according to claim 1, wherein the surface on the bottom dielectric film side has a composition closest to the composition of the bottom dielectric film, and the surface on the charge storage film side has the composition closest to the composition of the charge storage film. Item 3. The nonvolatile semiconductor memory device according to Item 1.
最も近い組成から上記電荷蓄積膜に最も近い組成までス
テップ状に変化した組成を有した請求項２記載の不揮発
性半導体記憶装置。3. The non-volatile semiconductor memory device according to claim 2, wherein said buffer layer has a composition stepwise changed from a composition closest to said bottom dielectric film to a composition closest to said charge storage film.
組成から上記電荷蓄積膜の組成まで漸次変化した組成を
有した請求項２記載の不揮発性半導体記憶装置。4. The nonvolatile semiconductor memory device according to claim 2, wherein said buffer layer has a composition gradually changed from a composition of said bottom dielectric film to a composition of said charge storage film.
Ｎy (x,y＞0)を主構成物質とした請求項１記載の不揮発
性半導体記憶装置。5. The method according to claim 1, wherein the buffer layer is formed of silicon oxynitride SiO x.
2. The nonvolatile semiconductor memory device according to claim 1, wherein N y (x, y> 0) is a main constituent material.
化窒化珪素ＳｉＯX Ｎy (x,y＞0)の膜を含む請求項５記
載の不揮発性半導体記憶装置。6. The nonvolatile semiconductor memory device according to claim 5, wherein said buffer layer includes a plurality of films of silicon oxynitride SiO x N y (x, y> 0) having different compositions.
＞0)からなり、 上記バッファ層は酸化窒化珪素ＳｉＯX Ｎy (x,y＞0)か
らなり、 上記電荷蓄積膜は窒化珪素ＳｉＮX (x＞0)からなる請求
項５記載の不揮発性半導体記憶装置。7. The method according to claim 1, wherein the bottom dielectric film is made of silicon oxide SiO x (x
> 0) a, the buffer layer is made of silicon oxynitride SiO X N y (x, y > 0), the non-volatile according to claim 5, wherein the charge storage film is made of silicon nitride SiN X (x> 0) Semiconductor storage device.
X1Ｎy1 (x1, y1＞0)からなり、 上記バッファ層は上記ボトム誘電体膜の酸化窒化珪素よ
り窒素の組成比が大きな酸化窒化珪素ＳｉＯx2Ｎy2 (x
2, y2＞0, y2＞y1) からなり、 上記電荷蓄積膜は窒化珪素ＳｉＮX (x＞0)からなる請求
項５記載の不揮発性半導体記憶装置。8. The bottom dielectric film is made of silicon oxynitride SiO
X1 N y1 (x1, y1> 0), and the buffer layer has a silicon oxynitride SiO x2 N y2 (x
6. The nonvolatile semiconductor memory device according to claim 5, wherein said charge storage film is made of silicon nitride SiN x (x> 0).
＞0)からなり、 上記バッファ層は酸化アルミニウム珪素ＳｉＡｌX Ｏy
(x,y＞0)からなり、 上記電荷蓄積膜は酸化アルミニウムＡｌＯX (x＞0)から
なる請求項１記載の不揮発性半導体記憶装置。9. The method according to claim 1, wherein the bottom dielectric film is made of silicon oxide SiO x (x
> Consists of zero), the buffer layer is aluminum oxide, silicon SiAl X O y
2. The nonvolatile semiconductor memory device according to claim 1, wherein (x, y> 0), and wherein said charge storage film is made of aluminum oxide AlO x (x> 0).
(x＞0)からなり、 上記バッファ層は酸化タンタル珪素ＳｉＴａX Ｏy (x,y
＞0)からなり、 上記電荷蓄積膜は酸化タンタルＴａＯX (x＞0)からなる
請求項１記載の不揮発性半導体記憶装置。10. The bottom dielectric film is made of silicon oxide SiO x.
(x> 0), and the buffer layer is made of tantalum silicon oxide SiTa X O y (x, y
2. The nonvolatile semiconductor memory device according to claim 1, wherein said charge storage film is made of tantalum oxide TaO x (x> 0).
トラップ密度を有した少なくとも２つの層からなる請求
項１記載の不揮発性半導体記憶装置。11. The nonvolatile semiconductor memory device according to claim 1, wherein said charge storage film is composed of at least two layers having a higher charge trap density toward an upper layer.
トップ誘電体膜を更に有した請求項１記載の不揮発性半
導体記憶装置。12. The nonvolatile semiconductor memory device according to claim 1, further comprising a top dielectric film between said charge storage film and said control electrode.
と、上記複数の誘電体膜上のゲート電極とを有し、 上記複数の誘電体膜が、上記半導体上のボトム誘電体膜
と、電荷蓄積能力を有した電荷蓄積膜とを含む不揮発性
半導体記憶装置であって、 上記電荷蓄積膜と同じ組成の誘電体からなるバッファ層
を、上記ボトム誘電体膜と上記電荷蓄積膜との間に有
し、 上記バッファ層の電荷トラップ密度が、上記電荷蓄積膜
の電荷トラップ密度より低い不揮発性半導体記憶装置。13. A semiconductor device comprising: a plurality of dielectric films laminated on a semiconductor; and a gate electrode on the plurality of dielectric films, wherein the plurality of dielectric films are formed on a bottom dielectric film on the semiconductor. A non-volatile semiconductor storage device including a charge storage film having a charge storage capability, wherein a buffer layer made of a dielectric having the same composition as the charge storage film is formed by combining the bottom dielectric film and the charge storage film with each other. A non-volatile semiconductor storage device having a charge trap density of the buffer layer lower than a charge trap density of the charge storage film.
もに窒化珪素からなり、 上記バッファ層のシリコン・ダングリングボンド密度
が、上記電荷蓄積膜のシリコン・ダングリングボンド密
度より低い請求項１３に記載の不揮発性半導体記憶装
置。14. The charge storage film and the buffer layer are both made of silicon nitride, and the silicon dangling bond density of the buffer layer is lower than the silicon dangling bond density of the charge storage film. Nonvolatile semiconductor memory device.
トラップ密度を有した少なくとも２つの層からなる請求
項１３記載の不揮発性半導体記憶装置。15. The nonvolatile semiconductor memory device according to claim 13, wherein said charge storage film comprises at least two layers having a higher charge trap density toward an upper layer.
トップ誘電体膜を更に有した請求項１３記載の不揮発性
半導体記憶装置。16. The nonvolatile semiconductor memory device according to claim 13, further comprising a top dielectric film between said charge storage film and said control electrode.
た電荷蓄積膜とを含む複数の誘電体膜を半導体上に積層
し、上記複数の誘電体膜上にゲート電極を形成する不揮
発性半導体記憶装置の製造方法であって、 上記複数の誘電体膜の積層工程が以下の諸工程、すなわ
ち、 上記ボトム誘電体膜を上記半導体上に形成し、 上記ボトム誘電体膜と上記電荷蓄積膜との間の組成を有
した誘電体からなるバッファ層を上記ボトム誘電体膜上
に形成し、 上記電荷蓄積膜を上記バッファ層上に形成する各工程を
含み、 上記ボトム誘電体膜の形成，上記バッファ層の形成およ
び上記電荷蓄積膜の形成の諸工程を、大気に曝すことな
く行う各工程を含む不揮発性半導体記憶装置の製造方
法。17. A non-volatile semiconductor device comprising: a plurality of dielectric films including a bottom dielectric film and a charge storage film having a charge storage capability laminated on a semiconductor, and a gate electrode formed on the plurality of dielectric films. A method of manufacturing a semiconductor memory device, wherein the step of laminating the plurality of dielectric films includes the following steps: forming the bottom dielectric film on the semiconductor; and forming the bottom dielectric film and the charge storage film. Forming a buffer layer made of a dielectric having a composition between the above and the bottom dielectric film, and forming each of the charge storage films on the buffer layer. A method for manufacturing a non-volatile semiconductor memory device, comprising the steps of forming the buffer layer and forming the charge storage film without exposing to air.
諸工程、すなわち、 酸化珪素または酸化窒化珪素からなる上記ボトム誘電体
膜を上記半導体上に形成し、 上記ボトム誘電体膜より窒素の組成比が高い酸化窒化珪
素からなる上記バッファ層を上記ボトム誘電体膜上に形
成し、 窒化珪素からなる上記電荷蓄積膜を上記バッファ層上に
形成する各工程を含む請求項１７記載の不揮発性半導体
記憶装置の製造方法。18. The method according to claim 18, wherein the step of depositing the plurality of dielectric films includes the following steps: forming the bottom dielectric film made of silicon oxide or silicon oxynitride on the semiconductor; 18. The non-volatile memory according to claim 17, further comprising: forming the buffer layer made of silicon oxynitride having a high composition ratio on the bottom dielectric film, and forming the charge storage film made of silicon nitride on the buffer layer. Of manufacturing a nonvolatile semiconductor memory device.
諸工程、すなわち、 酸素Ｏ2 または酸化二窒素Ｎ2 Ｏの雰囲気ガス中での加
熱により上記半導体の表面に酸化珪素膜を形成し、 窒素Ｎ2 またはアンモニアＮＨ3 と、一酸化窒素ＮＯま
たは酸化二窒素Ｎ2 Ｏとの混合ガスの雰囲気中で高温短
時間処理を行い、上記酸化珪素膜を窒化酸化珪素膜に改
質する各工程を含む請求項１８記載の不揮発性半導体記
憶装置の製造方法。19. A method for forming a bottom dielectric film, comprising the steps of: forming a silicon oxide film on the surface of the semiconductor by heating in an atmosphere gas of oxygen O 2 or dinitrogen oxide N 2 O; A high-temperature short-time treatment in an atmosphere of a mixed gas of nitrogen N 2 or ammonia NH 3 and nitrogen monoxide NO or dinitrogen oxide N 2 O to modify the silicon oxide film into a silicon nitride oxide film 19. The method for manufacturing a nonvolatile semiconductor memory device according to claim 18, comprising a step.
ム誘電体膜を再酸化する工程を含む請求項１９記載の不
揮発性半導体記憶装置の製造方法。20. The method for manufacturing a nonvolatile semiconductor memory device according to claim 19, further comprising a step of reoxidizing said bottom dielectric film in an atmosphere of dinitrogen oxide N 2 O.
ルシランＳｉＨ2 Ｃｌ2 ，トリクロルシランＳｉＨＣｌ
3 または四塩化珪素ＳｉＣｌ4 と、アンモニアＮＨ3
と、酸化二窒素Ｎ2 Ｏとの混合ガスを用いた化学的気相
堆積を行う請求項１８記載の不揮発性半導体記憶装置の
製造方法。21. In the buffer layer forming step, dichlorosilane SiH 2 Cl 2 , trichlorosilane SiHCl
3 or silicon tetrachloride SiCl 4 and ammonia NH 3
20. The method for manufacturing a nonvolatile semiconductor memory device according to claim 18, wherein chemical vapor deposition is performed using a mixed gas of nitrogen and nitrous oxide N 2 O.
積では、上記アンモニアＮＨ3 の混合比を変えることに
より上記酸化窒化珪素膜の組成を制御する請求項２１記
載の不揮発性半導体記憶装置の製造方法。22. The nonvolatile semiconductor memory device according to claim 21, wherein in the chemical vapor deposition at the time of forming the buffer layer, the composition of the silicon oxynitride film is controlled by changing a mixing ratio of the ammonia NH 3. Manufacturing method.
水素結合基を相対的に少なくする条件で化学的気相堆積
を開始し、 上記化学的気相堆積の途中で、珪素−水素結合基を相対
的に多くする条件に切り換える請求項１８記載の不揮発
性半導体記憶装置の製造方法。23. A method for forming a charge storage film, comprising the steps of:
19. The non-volatile memory according to claim 18, wherein the chemical vapor deposition is started under a condition where the number of hydrogen bonding groups is relatively reduced, and the condition is changed to a condition where the silicon-hydrogen bonding group is relatively increased during the chemical vapor deposition. Of manufacturing a nonvolatile semiconductor memory device.
学的気相堆積の条件を切り換える請求項２３記載の不揮
発性半導体記憶装置の製造方法。24. The method for manufacturing a nonvolatile semiconductor memory device according to claim 23, wherein the conditions of said chemical vapor deposition are changed by changing a mixture ratio of gas.
上記化学的気相堆積の条件を切り換える請求項２３記載
の不揮発性半導体記憶装置の製造方法。25. The method for manufacturing a nonvolatile semiconductor memory device according to claim 23, wherein the conditions of said chemical vapor deposition are switched by changing the kind of gas to be mixed.
プ誘電体膜を上記電荷蓄積膜上に形成する工程を更に含
む請求項１７記載の不揮発性半導体記憶装置の製造方
法。26. The method according to claim 17, wherein the step of depositing the plurality of dielectric films further includes the step of forming a top dielectric film on the charge storage film.
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