JP4721815B2 - Timing signal generation circuit and image processing apparatus - Google Patents

Description

本発明は、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）などのメモリをリフレッシュするためのタイミング制御を行うタイミング信号生成回路およびそれを備える画像処理装置に関し、より詳細には、画像データ同期信号および画像データにメモリリフレッシュによる電源の電圧変動やノイズの影響が出ないようにメモリのリフレッシュタイミングの制御を行うタイミング信号生成回路およびそれを備える画像処理装置に関する。   The present invention relates to a timing signal generation circuit that performs timing control for refreshing a memory such as a DRAM (Dynamic Random Access Memory) and an image processing apparatus including the timing signal. More specifically, the present invention relates to an image data synchronization signal and an image data memory. The present invention relates to a timing signal generation circuit that controls a refresh timing of a memory so as not to be affected by power supply voltage fluctuation and noise caused by refresh, and an image processing apparatus including the timing signal generation circuit.

一般的にＤＲＡＭに記憶された情報を保持するためには、一定期間毎に（例えば４［ｍｓ］に２５６回の）リフレッシュ動作を必要とすることが知られている。また、リフレッシュ動作時にはＤＲＡＭを構成するメモリコンデンサへの充電が行われるため、メモリ容量が大容量となるほどにリフレッシュ時の消費電流が大きくなり、これによる電源電圧の変動やノイズが発生し易くなることが知られている。   In general, in order to hold information stored in a DRAM, it is known that a refresh operation is required at regular intervals (for example, 256 times in 4 [ms]). In addition, since the memory capacitor that constitutes the DRAM is charged during the refresh operation, the larger the memory capacity, the larger the current consumption during the refresh, and the more likely the fluctuations in power supply voltage and noise are likely to occur. It has been known.

特開平１０−１１９６３号公報（特許文献１）に示される従来のＤＲＡＭリフレッシュ制御方法では、メモリを構成する１つ以上のＤＲＡＭを複数のメモリ領域に分割し、その各々のメモリ領域に対して時分割でリフレッシュ動作を行う。このことにより、リフレッシュ時の消費電流を抑え、リフレッシュ電源の電圧変動やノイズの発生を抑制することができる。   In the conventional DRAM refresh control method disclosed in Japanese Patent Application Laid-Open No. 10-11963 (Patent Document 1), one or more DRAMs constituting a memory are divided into a plurality of memory areas, and each of the memory areas is sometimes timed. A refresh operation is performed by division. As a result, current consumption during refresh can be suppressed, and voltage fluctuation and noise generation of the refresh power supply can be suppressed.

ここで、画像処理装置においては、画像読み取り処理や解像度向上技術（ＲＥＴ：Ｒｅｓｏｌｕｔｉｏｎ Ｅｎｈａｎｃｅｍｅｎｔ Ｔｅｃｈｎｏｌｏｇｙ）処理、およびレーザ走査記録処理などのように、電源電圧変動やノイズの影響を受けやすい画像データ処理があることが知られている。   Here, the image processing apparatus has image data processing that is easily affected by fluctuations in power supply voltage and noise, such as image reading processing, resolution enhancement technology (RET) processing, and laser scanning recording processing. It is known.

例えば、ＲＥＴ処理では、画像解像度の向上を図るため、所定の遅延回路やアナログＰＬＬ回路において、例えば基本クロックのパルス幅に対して１／２５６程度のパルス幅のクロックを使用することがある。そのため、このＲＥＴ処理は電源の電圧変動やノイズの影響を受け易い処理である。   For example, in the RET process, in order to improve the image resolution, a clock having a pulse width of about 1/256 relative to the pulse width of the basic clock may be used in a predetermined delay circuit or analog PLL circuit, for example. Therefore, this RET process is a process that is easily affected by fluctuations in power supply voltage and noise.

また、画像読み取り処理では、所定のライン同期信号に同期してライン毎に読み取られた画像データをライン単位で転送する際、ライン同期信号にノイズが乗るとライン単位での画像データに乱れを生じることが知られている。特開２００３−４６７６６号公報（特許文献２）に示される画像読み取り処理装置は、ライン単位で画像データを転送する際、ライン同期信号のノイズを除去することにより、信号のずれや欠落を補正することができる。すなわち、ライン同期信号に同期して画像データ転送を行うこの従来の画像読み取り処理装置は、ライン同期信号を無効とするマスク信号幅生成手段からの出力信号とライン同期信号との論理積演算を行うことにより、有効ライン同期信号を生成する。この構成により、ライン同期信号のノイズ、ずれ、または欠落を補正することができる。   In the image reading process, when image data read for each line in synchronization with a predetermined line synchronization signal is transferred line by line, if the line synchronization signal has noise, the image data in line unit is disturbed. It is known. The image reading processing apparatus disclosed in Japanese Patent Application Laid-Open No. 2003-46766 (Patent Document 2) corrects a signal shift or omission by removing noise of a line synchronization signal when transferring image data in line units. be able to. That is, this conventional image reading processing apparatus that transfers image data in synchronization with a line synchronization signal performs an AND operation between an output signal from a mask signal width generation unit that invalidates the line synchronization signal and the line synchronization signal. As a result, an effective line synchronization signal is generated. With this configuration, it is possible to correct noise, shift, or omission of the line synchronization signal.

さらに、特開平１０−１８１０９４号公報（特許文献３）に示されるレーザ走査記録装置は、レーザ走査のタイミングに合わせて画像データを処理する際、ポリゴンミラーの反射率ばらつきによる描画むら、レーザ光の検出ミスによるレーザダイオード破損を防ぐことができる。すなわち、この従来のレーザ走査記録装置は、レーザダイオードからのレーザ光強度を検出することにより発光出力を制御する第１の発光出力制御手段と、ポリゴンミラーで反射されたレーザ光強度を検出することにより発光出力を制御する第２の発光出力制御手段とを備え、これらを切り替えて自動出力制御（ＡＰＣ：Ａｕｔｏ Ｐｏｗｅｒ Ｃｏｎｔｒｏｌ）を行うことにより、ポリゴンミラーの反射率ばらつきを抑制し、高品質の描画を実現することができるとともに、レーザ光の検出ミスによるレーザダイオード破損を防止することができる。
特開平１０−１１９６３号公報 特開２００３−４６７６６号公報 特開平１０−１８１０９４号公報 Further, the laser scanning recording apparatus disclosed in Japanese Patent Application Laid-Open No. 10-181094 (Patent Document 3), when processing image data in accordance with the timing of laser scanning, rendering unevenness due to variations in the reflectance of the polygon mirror, and laser light Laser diode damage due to a detection error can be prevented. That is, this conventional laser scanning recording apparatus detects first light emission output control means for controlling the light emission output by detecting the laser light intensity from the laser diode and the laser light intensity reflected by the polygon mirror. And a second light emission output control means for controlling the light emission output by switching, and performing automatic output control (APC: Auto Power Control) by switching between them, thereby suppressing the reflectance variation of the polygon mirror and high quality drawing. In addition, it is possible to prevent damage to the laser diode due to laser beam misdetection.
JP 10-11963 A JP 2003-46766 A Japanese Patent Laid-Open No. 10-181094

しかしながら、特開平１０−１１９６３号公報（特許文献１）に示される従来のＤＲＡＭリフレッシュ制御方法では、ＤＲＡＭリフレッシュによる電源の電圧変動やノイズの発生が抑制されるが、依然としてＤＲＡＭリフレッシュ時には電源の電圧変動やノイズが発生する。   However, in the conventional DRAM refresh control method disclosed in Japanese Patent Application Laid-Open No. 10-11963 (Patent Document 1), power supply voltage fluctuations and noise generation due to DRAM refresh are suppressed. And noise.

また、特開２００３−４６７６６号公報（特許文献２）に示される従来の画像読み取り処理装置では、ライン単位で画像データを処理する際には、前述したライン同期信号のノイズによるずれや欠落を補正することが可能となるが、画像データ処理中には、電源の電圧変動やノイズによるライン同期信号および画像データへの影響を防ぐことができない。   Further, in the conventional image reading processing apparatus disclosed in Japanese Patent Application Laid-Open No. 2003-46766 (Patent Document 2), when the image data is processed in units of lines, the above-described shift or omission due to noise in the line synchronization signal is corrected. However, during the image data processing, it is not possible to prevent the influence of the power supply voltage fluctuation and noise on the line synchronization signal and the image data.

さらに、特開平１０−１８１０９４号公報（特許文献３）では、描画前のレーザ光強度およびポリゴンミラーからの反射光強度を検出することで、ポリゴンミラーの反射率ばらつきによる画像データの乱れを防ぐことはできるが、描画処理中に電源の電圧変動やノイズが発生した場合はレーザ光の位相ずれや強度ばらつきは依然として起こり易く、またこのことにより画像データの乱れを生じる恐れがある。   Further, in Japanese Patent Laid-Open No. 10-181094 (Patent Document 3), by detecting the laser light intensity before drawing and the reflected light intensity from the polygon mirror, disturbance of image data due to variations in the reflectance of the polygon mirror is prevented. However, if a voltage fluctuation or noise of the power source occurs during the drawing process, the phase shift or intensity variation of the laser beam still tends to occur, and this may cause the image data to be disturbed.

以上の問題点について、ここではＤＲＡＭリフレッシュによるノイズの影響について一般的な従来の画像処理装置を例として、図１４および図１５を参照し以下に詳しく説明する。   With respect to the above problems, the influence of noise caused by DRAM refresh will be described in detail below with reference to FIG. 14 and FIG. 15 as an example of a general conventional image processing apparatus.

図１４は、ＤＲＡＭリフレッシュによるノイズの影響に関連する従来の画像処理装置の構成を示すブロック図である。この画像処理装置の一部は、１つ以上のＤＲＡＭ９１と、このＤＲＡＭ９１に所定のリフレッシュ信号ＲＡＳを与えるメモリコントローラ９２と、受け取った画像データを処理して出力する画像処理部９３とを備える。   FIG. 14 is a block diagram showing the configuration of a conventional image processing apparatus related to the influence of noise caused by DRAM refresh. A part of the image processing apparatus includes one or more DRAMs 91, a memory controller 92 that supplies a predetermined refresh signal RAS to the DRAMs 91, and an image processing unit 93 that processes and outputs the received image data.

メモリコントローラ９２は、受け取った基本クロックＣＬＫを計数し、その計数結果を示すリフレッシュカウント信号ＣＯＵＮＴを生成するリフレッシュカウンタ９２１と、リフレッシュカウント信号ＣＯＵＮＴが所定値を示すときにリフレッシュ信号ＲＡＳを生成しＤＲＡＭ９１に与えるリフレッシュ制御回路９２２とを含む。   The memory controller 92 counts the received basic clock CLK, generates a refresh counter 921 that generates a refresh count signal COUNT indicating the count result, and generates a refresh signal RAS when the refresh count signal COUNT indicates a predetermined value, And a refresh control circuit 922.

画像処理部９３は、受け取った基本クロックＣＬＫをカウントすることにより所定のタイミング信号ＨＳＹＮＣを生成するタイミング信号生成回路９３１と、このタイミング信号ＨＳＹＮＣに同期して画像データを処理する画像データ処理回路９３２とを含む。   The image processing unit 93 counts the received basic clock CLK to generate a predetermined timing signal HSYNC, and an image data processing circuit 932 that processes image data in synchronization with the timing signal HSYNC. including.

ここで、ＤＲＡＭ９１のリフレッシュはリフレッシュ信号ＲＡＳに同期して実行されるため、タイミング信号ＨＳＹＮＣに同期して実行される画像データ処理とは非同期の関係にある。したがって、画像データ処理中であっても、ＤＲＡＭリフレッシュが実行されれば、タイミング信号および画像データはＤＲＡＭリフレッシュによる電源の電圧変動やノイズの影響を受け易い。   Here, since refresh of the DRAM 91 is executed in synchronization with the refresh signal RAS, the image data processing executed in synchronization with the timing signal HSYNC has an asynchronous relationship. Therefore, even when image data is being processed, if DRAM refresh is executed, the timing signal and the image data are likely to be affected by power supply voltage fluctuations and noise due to DRAM refresh.

図１５は、図１４に示す画像処理装置における動作を示す各種信号のタイミングチャートである。なお、ここでは、図１５（ｂ）に示されるタイミング信号ＨＳＹＮＣおよび図１５（ｄ）に示されるリフレッシュ信号ＲＡＳは、ＬＯＷレベルでアクティブとなる信号であるものとして説明する。また、リフレッシュカウンタ９２１は、図１５（ａ）に示される基本クロックＣＬＫに基づき、０からｋ（ｋは所定の自然数）までを繰り返し計数してその計数結果を図１５（ｃ）に示されるリフレッシュカウント信号ＣＯＵＮＴとして出力する。リフレッシュ制御回路９２２は、このリフレッシュカウント信号が０（ＣＯＵＮＴ＝０）となった場合にリフレッシュ信号ＲＡＳを出力し、ＤＲＡＭ９１がリフレッシュされる。   FIG. 15 is a timing chart of various signals showing operations in the image processing apparatus shown in FIG. Here, it is assumed that the timing signal HSYNC shown in FIG. 15B and the refresh signal RAS shown in FIG. 15D are signals that become active at the LOW level. Further, the refresh counter 921 repeatedly counts from 0 to k (k is a predetermined natural number) based on the basic clock CLK shown in FIG. 15A, and the count result is refreshed as shown in FIG. 15C. Output as count signal COUNT. The refresh control circuit 922 outputs the refresh signal RAS when the refresh count signal becomes 0 (COUNT = 0), and the DRAM 91 is refreshed.

図１５に示されるように、リフレッシュ信号ＲＡＳがアクティブ（ＬＯＷ）となってからαクロックの期間にＤＲＡＭリフレッシュが実行されるため、この期間中は図１５（ｅ）に示されるリフレッシュによる電源の電圧変動やノイズが発生する。このリフレッシュ信号ＲＡＳにより、上記αクロックの間、ＤＲＡＭ９１ではリフレッシュ実行のためにその入力が受け付けられない。また、タイミング信号ＨＳＹＮＣは、所定期間アクティブ（ＬＯＷ）となりその後に所定期間非アクティブ（ＨＩＧＨ）となる変化を一定周期で繰り返す。   As shown in FIG. 15, since the DRAM refresh is executed during the α clock period after the refresh signal RAS becomes active (LOW), the voltage of the power supply by the refresh shown in FIG. Variation and noise occur. Due to the refresh signal RAS, the DRAM 91 does not accept the input for refresh execution during the α clock. Further, the timing signal HSYNC repeats a change that becomes active (LOW) for a predetermined period and then becomes inactive (HIGH) for a predetermined period at a constant cycle.

また、タイミング信号ＨＳＹＮＣがアクティブ（ＬＯＷ）の状態であるとき、リフレッシュ信号ＲＡＳのアクティブ期間Ｒ２によるリフレッシュ動作が発生するため、タイミング信号ＨＳＹＮＣおよび画像データは、上記リフレッシュ動作による電源の電圧変動やノイズの影響が出易くなる。   Further, when the timing signal HSYNC is active (LOW), a refresh operation occurs during the active period R2 of the refresh signal RAS. Therefore, the timing signal HSYNC and the image data are subject to fluctuations in power supply voltage and noise caused by the refresh operation. The effect is likely to come out.

そこで本発明は、画像データを処理する際、当該画像データ処理を同期させるタイミング信号および画像データが受ける、ＤＲＡＭなどのメモリに対するリフレッシュによる電源の電圧変動やノイズの影響を抑制または遮断するタイミング信号生成回路およびそれを備えた画像処理装置を提供することを目的とする。   Accordingly, the present invention provides a timing signal that synchronizes the image data processing when processing the image data and a timing signal generation that suppresses or cuts off the influence of power supply voltage fluctuations and noise caused by refresh on the memory such as DRAM. It is an object to provide a circuit and an image processing apparatus including the circuit.

第１の発明は、所定のリフレッシュ信号によりリフレッシュがなされる１つ以上の記憶回路、前記リフレッシュ信号を出力し所定のコントロール信号に基づき前記リフレッシュ信号の出力を停止するメモリコントローラ、および外部から受け取った画像データの処理を所定のタイミング信号に同期して行う画像データ処理回路を備える画像処理装置に備えられており、所定のクロックを計数することにより前記画像データ処理回路に与えられるべき前記タイミング信号を生成するタイミング信号生成回路であって、
前記タイミング信号に同期して前記リフレッシュ信号の出力を停止させる所定の期間中アクティブとなる前記コントロール信号を生成し、当該コントロール信号を前記メモリコントローラに与えることを特徴とする。 According to a first aspect of the present invention, one or more storage circuits that are refreshed by a predetermined refresh signal, a memory controller that outputs the refresh signal and stops outputting the refresh signal based on a predetermined control signal, and received from the outside Provided in an image processing apparatus having an image data processing circuit that performs processing of image data in synchronization with a predetermined timing signal, the timing signal to be given to the image data processing circuit by counting a predetermined clock A timing signal generation circuit for generating,
The control signal that is active during a predetermined period in which the output of the refresh signal is stopped in synchronization with the timing signal is generated, and the control signal is supplied to the memory controller.

第２の発明は、第１の発明において、
前記タイミング信号がアクティブとなる期間中アクティブとなる前記コントロール信号を生成することを特徴とする。 According to a second invention, in the first invention,
The control signal that is active during a period in which the timing signal is active is generated.

第３の発明は、第１の発明において、
前記タイミング信号に基づき、前記画像データ処理回路により前記画像データの処理が行われる期間中アクティブとなる前記コントロール信号を生成することを特徴とする。 According to a third invention, in the first invention,
The control signal that is active during a period in which the image data processing is performed by the image data processing circuit is generated based on the timing signal.

第４の発明は、第１の発明において、
外部から与えられる同期信号に同期して前記タイミング信号を生成するとともに、前記タイミング信号がアクティブとなる期間中アクティブとなる前記コントロール信号を生成することを特徴とする。 According to a fourth invention, in the first invention,
Together in synchronization with the synchronizing signal supplied from outside to generate the timing signal, before Symbol timing signal and generating said control signal as a period in the active to be active.

第５の発明は、第１または第４の発明において、
外部から与えられる同期信号がアクティブとなる期間を含む当該期間より長い所定の期間アクティブとなるマスク用イネーブル信号を生成し、前記マスク用イネーブル信号がアクティブとなる期間中にのみ前記同期信号に同期してアクティブとなる前記タイミング信号を生成するとともに、前記マスク信号がアクティブとなる期間中アクティブとなる前記コントロール信号を生成することを特徴とする。 According to a fifth invention, in the first or fourth invention,
Synchronizing signal supplied from outside to generate a mask enable signal which is a long predetermined period of time the active from the period including the period during which the active enable signal the mask synchronized to the synchronization signal only during the period which becomes active And generating the control signal that is active during a period in which the mask signal is active.

第６の発明は、第１から第５までの発明において、
前記タイミング信号がアクティブとなる期間と当該期間の直前の期間とを含む期間であって、前記記憶回路のリフレッシュがなされるために必要な期間以上の期間中アクティブとなる前記コントロール信号を生成することを特徴とする。 A sixth invention is the first to fifth inventions,
Generating the control signal that is active during a period that includes a period in which the timing signal is active and a period immediately before the period, and that is longer than a period necessary for refreshing the memory circuit. It is characterized by.

第７の発明は、外部から受け取った画像データに対して所定の処理を行う画像処理装置であって、
所定のリフレッシュ信号によりリフレッシュがなされる１つ以上の記憶回路と、
、前記リフレッシュ信号を出力し所定のコントロール信号に基づき前記リフレッシュ信号の出力を停止するメモリコントローラと、
所定のタイミング信号に同期して外部から受け取った画像データの処理を行う画像データ処理回路と、
所定のクロックを計数することにより前記画像データ処理回路に与えられるべき前記タイミング信号を生成するとともに、前記タイミング信号に同期して前記リフレッシュ信号の出力を停止させる所定の期間アクティブとなる前記コントロール信号を生成し、当該コントロール信号を前記メモリコントローラに与えるタイミング信号生成回路と
を備えることを特徴とする。 A seventh invention is an image processing apparatus for performing predetermined processing on image data received from outside,
One or more memory circuits that are refreshed by a predetermined refresh signal;
A memory controller that outputs the refresh signal and stops outputting the refresh signal based on a predetermined control signal;
An image data processing circuit for processing image data received from the outside in synchronization with a predetermined timing signal;
The timing signal to be supplied to the image data processing circuit is generated by counting a predetermined clock, and the control signal that is active for a predetermined period of time is stopped in synchronization with the timing signal. And a timing signal generation circuit for generating and supplying the control signal to the memory controller.

第８の発明は、第７の発明において、
前記タイミング信号生成回路は、前記タイミング信号がアクティブとなる期間中アクティブとなる前記コントロール信号を生成することを特徴とする。 In an eighth aspect based on the seventh aspect,
The timing signal generation circuit generates the control signal that is active during a period in which the timing signal is active.

第９の発明は、第７の発明において、
前記タイミング信号生成回路は、前記タイミング信号に基づき、前記画像データ処理回路により前記画像データの処理が行われる期間中アクティブとなる前記コントロール信号を生成することを特徴とする。 According to a ninth invention, in the seventh invention,
The timing signal generation circuit generates the control signal that is active during a period in which the image data processing circuit performs processing of the image data, based on the timing signal.

第１０の発明は、第７の発明において、
前記タイミング信号生成回路は、外部から与えられる同期信号に同期して前記タイミング信号を生成するとともに、前記タイミング信号がアクティブとなる期間中アクティブとなる前記コントロール信号を生成することを特徴とする。 In a tenth aspect based on the seventh aspect,
The timing signal generating circuit is adapted to generate the timing signal in synchronization with the synchronizing signal provided from the outside, before Symbol timing signal and generating said control signal as a period in the active to be active.

第１１の発明は、第７または第１０の発明において、
前記タイミング信号生成回路は、外部から与えられる同期信号がアクティブとなる期間を含む当該期間より長い所定の期間アクティブとなるマスク信号を生成し、前記マスク信号がアクティブとなる期間中にのみ前記同期信号に同期してアクティブとなる前記タイミング信号を生成するとともに、前記マスク信号がアクティブとなる期間中アクティブとなる前記コントロール信号を生成することを特徴とする。 In an eleventh aspect based on the seventh or tenth aspect,
The timing signal generation circuit generates a mask signal that is active for a predetermined period longer than a period in which a synchronization signal applied from the outside is active, and the synchronization signal is generated only during a period in which the mask signal is active. The timing signal that becomes active in synchronization with the control signal is generated, and the control signal that is active during a period in which the mask signal is active is generated.

第１２の発明は、第７から第１１までの発明において、
前記タイミング信号生成回路は、前記タイミング信号がアクティブとなる期間と当該期間の直前の期間とを含む期間であって、前記記憶回路のリフレッシュがなされるために必要な期間以上の期間中アクティブとなる前記コントロール信号を生成することを特徴とする。 The twelfth invention is the seventh to eleventh invention,
The timing signal generation circuit is a period including a period in which the timing signal is active and a period immediately before the period, and is active during a period longer than a period necessary for the memory circuit to be refreshed. The control signal is generated.

第１３の発明は、第７の発明において、
前記メモリコントローラは、
前記クロックを計数するリフレッシュカウンタと、
前記リフレッシュカウンタの計数結果が所定の数値である場合に前記リフレッシュ信号を生成するリフレッシュ制御回路と
を含み、
前記リフレッシュカウンタは、アクティブである前記コントロール信号を受け取る場合
、前記計数結果が前記数値の直前の数値となるまで計数した後に計数を一時的に停止することを特徴とする。 In a thirteenth aspect based on the seventh aspect,
The memory controller is
A refresh counter for counting the clock;
A refresh control circuit that generates the refresh signal when the count result of the refresh counter is a predetermined numerical value,
When the refresh counter receives the active control signal, the refresh counter temporarily stops counting after counting until the count result becomes a value immediately before the value.

第１４の発明は、第７の発明において、
前記記憶回路は、順にリフレッシュがなされる１からｍ番目（ｍは２以上の整数）までの記憶領域を有し、
前記メモリコントローラは、
前記クロックを計数する第１のリフレッシュカウンタと、
前記第１のリフレッシュカウンタの計数結果が所定の数値となる毎に、１からｍまでの範囲で順に計数した結果をカウンタ値として出力する第２のリフレッシュカウンタと、
前記第２のリフレッシュカウンタの前記カウンタ値に対応した記憶領域に与えられるべきリフレッシュ信号を生成するリフレッシュ制御回路と
を含み、
前記第１のリフレッシュカウンタは、アクティブである前記コントロール信号を受け取る場合、前記計数結果が前記数値の直前の数値となるまで計数した後に計数を一時的に停止することを特徴とする。 In a seventeenth aspect based on the seventh aspect,
The storage circuit has 1 to m-th storage areas (m is an integer equal to or greater than 2) that are sequentially refreshed,
The memory controller is
A first refresh counter for counting the clock;
A second refresh counter that outputs, as a counter value, a result of counting in order from 1 to m each time the counting result of the first refresh counter reaches a predetermined value;
A refresh control circuit for generating a refresh signal to be applied to a storage area corresponding to the counter value of the second refresh counter;
When the first refresh counter receives the active control signal, the first refresh counter temporarily stops counting after counting until the counting result is a numerical value immediately before the numerical value.

第１５の発明は、所定のリフレッシュ信号によりリフレッシュがなされる１つ以上の記憶回路、前記リフレッシュ信号を出力するメモリコントローラ、および外部から連続的に受け取った画像データの処理を前記リフレッシュの許容最大周期以下の周期を有する所定のタイミング信号に同期して行う画像データ処理回路を備える画像処理装置に備えられており、所定のクロックを計数することにより前記画像データ処理回路に与えられるべき前記タイミング信号を生成するタイミング信号生成回路であって、
前記タイミング信号に同期した所定の信号が前記メモリコントローラに与えられることにより、前記メモリコントローラに前記タイミング信号に同期したリフレッシュ信号を出力させることを特徴とする。 According to a fifteenth aspect of the present invention, one or more storage circuits that are refreshed by a predetermined refresh signal, a memory controller that outputs the refresh signal, and processing of image data continuously received from the outside are allowed to have a maximum allowable refresh cycle. The timing signal to be provided to the image data processing circuit is provided in an image processing apparatus including an image data processing circuit that performs in synchronization with a predetermined timing signal having the following cycle. A timing signal generation circuit for generating,
A predetermined signal synchronized with the timing signal is given to the memory controller, so that the memory controller outputs a refresh signal synchronized with the timing signal.

第１６の発明は、第１５の発明において、
前記所定の信号として前記タイミング信号を所定のクロック数だけ遅延させた信号を出力する遅延部を含むことを特徴とする。 In a fifteenth aspect based on the fifteenth aspect,
And a delay unit configured to output a signal obtained by delaying the timing signal by a predetermined number of clocks as the predetermined signal.

第１７の発明は、外部から受け取った画像データに対して所定の処理を行う画像処理装置であって、
所定のリフレッシュ信号によりリフレッシュがなされる１つ以上の記憶回路と、
前記リフレッシュ信号を出力するメモリコントローラと、
前記リフレッシュの許容最大周期以下の周期を有する所定のタイミング信号に同期して外部から連続的に受け取った画像データの処理を行う画像データ処理回路と、
所定のクロックを計数することにより前記画像データ処理回路に与えられるべき前記タイミング信号を生成するとともに、前記タイミング信号に同期した所定の信号を前記メモリコントローラに与えることにより、前記メモリコントローラに前記タイミング信号に同期したリフレッシュ信号を出力させるタイミング信号生成回路と
を備えることを特徴とする。 A seventeenth aspect of the invention is an image processing apparatus that performs predetermined processing on image data received from the outside,
One or more memory circuits that are refreshed by a predetermined refresh signal;
A memory controller that outputs the refresh signal;
An image data processing circuit for processing image data continuously received from the outside in synchronization with a predetermined timing signal having a cycle equal to or less than the maximum allowable cycle of the refresh ;
The timing signal to be provided to the image data processing circuit is generated by counting a predetermined clock, and the timing signal is supplied to the memory controller by providing the memory controller with a predetermined signal synchronized with the timing signal. And a timing signal generation circuit for outputting a refresh signal synchronized with the signal.

第１８の発明は、第１７の発明において、
前記タイミング信号生成回路は、前記所定の信号として前記タイミング信号を所定のクロック数だけ遅延させた信号を出力する遅延部を含むことを特徴とする。 In an eighteenth aspect based on the seventeenth aspect,
The timing signal generation circuit includes a delay unit that outputs a signal obtained by delaying the timing signal by a predetermined number of clocks as the predetermined signal.

第１９の発明は、第１７または第１８の発明において、
前記タイミング信号生成回路は、前記タイミング信号に同期し、前記タイミング信号が非アクティブになった後であってかつ前記画像データ処理回路における前記画像データの処理が開始される前までの期間内に前記リフレッシュ信号を前記メモリコントローラに出力させることを特徴とする。 In a nineteenth aspect based on the seventeenth or eighteenth aspect,
The timing signal generation circuit is synchronized with the timing signal, and after the timing signal has become inactive and within a period before the processing of the image data in the image data processing circuit is started. A refresh signal is output to the memory controller.

第２０の発明は、第１７または第１８の発明において、
前記タイミング信号生成回路は、前記タイミング信号に同期し、前記画像データ処理回路における前記画像データの処理が終了した後であってかつ前記タイミング信号がアクティブになる前までの期間内に前記リフレッシュ信号を前記メモリコントローラに出力させることを特徴とする。 In a twentieth invention according to the seventeenth or eighteenth invention,
The timing signal generation circuit synchronizes with the timing signal and outputs the refresh signal within a period after the processing of the image data in the image data processing circuit and before the timing signal becomes active. The memory controller outputs the data.

第２１の発明は、外部から受け取った画像データに対して所定の処理を行う画像処理装置であって、
所定のリフレッシュ信号によりリフレッシュがなされる１つ以上の記憶回路と、
前記リフレッシュ信号を出力するメモリコントローラと、
所定のタイミング信号に同期して外部から受け取った画像データの処理を行う画像データ処理回路と、
所定のクロックを計数することにより前記画像データ処理回路に与えられるべき前記タイミング信号を生成するとともに、前記タイミング信号に同期した所定の信号を前記メモリコントローラに与えることにより、前記メモリコントローラに前記タイミング信号に同期したリフレッシュ信号を出力させるタイミング信号生成回路と
を備え、
前記メモリコントローラは、
前記クロックを計数するリフレッシュカウンタと、
前記リフレッシュカウンタの計数結果が所定の数値である場合に前記リフレッシュ信号を出力するか、または前記タイミング信号に同期した所定の信号である前記リフレッシュ信号を出力するか選択的に切り換えるマルチプレクサと
を含むことを特徴とする。 A twenty-first invention is an image processing apparatus that performs predetermined processing on image data received from outside,
One or more memory circuits that are refreshed by a predetermined refresh signal;
A memory controller that outputs the refresh signal;
An image data processing circuit for processing image data received from the outside in synchronization with a predetermined timing signal;
The timing signal to be provided to the image data processing circuit is generated by counting a predetermined clock, and the timing signal is supplied to the memory controller by providing the memory controller with a predetermined signal synchronized with the timing signal. A timing signal generation circuit for outputting a refresh signal synchronized with
With
The memory controller is
A refresh counter for counting the clock;
A multiplexer that selectively switches whether to output the refresh signal when the count result of the refresh counter is a predetermined numerical value or to output the refresh signal that is a predetermined signal synchronized with the timing signal. It is characterized by.

第２２の発明は、第２１の発明において、
前記タイミング信号生成回路は、外部から受け取った所定のイネーブル信号がアクティブである期間内に前記タイミング信号を前記画像データ処理回路に与え、前記イネーブル信号が非アクティブである期間には前記タイミング信号を前記画像データ処理回路に与えることを停止し、
前記マルチプレクサは、前記イネーブル信号が非アクティブである期間、前記リフレッシュカウンタの計数結果が所定の数値である場合に前記リフレッシュ信号を出力し、前記イネーブル信号がアクティブである期間、前記タイミング信号に同期した所定の信号である前記リフレッシュ信号を出力するよう切り換えることを特徴とする。 According to a twenty-second aspect, in the twenty-first aspect,
The timing signal generation circuit applies the timing signal to the image data processing circuit within a period in which a predetermined enable signal received from the outside is active, and outputs the timing signal in the period in which the enable signal is inactive. Stop giving to the image data processing circuit,
The multiplexer outputs the refresh signal when the count result of the refresh counter is a predetermined numerical value while the enable signal is inactive, and is synchronized with the timing signal while the enable signal is active Switching is performed to output the refresh signal which is a predetermined signal.

第２３の発明は、第７または第１７の発明において、
前記画像データ処理回路は、画像読み取り処理回路であることを特徴とする。 In a twenty-third invention, in the seventh or seventeenth invention,
The image data processing circuit is an image reading processing circuit.

第２４の発明は、第７または第１７の発明において、
前記画像データ処理回路は、解像度向上技術（ＲＥＴ：Ｒｅｓｏｌｕｔｉｏｎ Ｅｎｈａｎｃｅｍｅｎｔ Ｔｅｃｈｎｏｌｏｇｙ）処理回路であることを特徴とする。 In a twenty-fourth aspect based on the seventh or seventeenth aspect,
The image data processing circuit is a resolution enhancement technology (RET) processing circuit.

第２５の発明は、第７または第１７の発明において、
前記画像データ処理回路は、レーザ走査記録処理回路であることを特徴とする。 In a twenty-fifth aspect based on the seventh or seventeenth aspect,
The image data processing circuit is a laser scanning recording processing circuit.

第１の発明によれば、タイミング信号に同期して所定の期間リフレッシュ信号の出力を停止させる所定の期間アクティブとなるコントロール信号が生成され、このコントロール信号によりタイミング信号とリフレッシュ動作とのオーバーラップを避けることができるので、画像データを処理する際、当該画像データ処理を同期させるタイミング信号が受ける、メモリリフレッシュによる電源の電圧変動やノイズの影響を抑制または遮断することができる。   According to the first aspect of the present invention, the control signal that is active for a predetermined period of time that stops outputting the refresh signal for a predetermined period in synchronization with the timing signal is generated, and the timing signal and the refresh operation are overlapped by this control signal. Therefore, when image data is processed, it is possible to suppress or block the influence of power supply voltage fluctuation and noise caused by memory refresh, which are received by a timing signal for synchronizing the image data processing.

第２の発明によれば、タイミング信号がアクティブとなる期間中アクティブとなるコントロール信号が生成されるので、タイミング信号に対するリフレッシュによる電源の電圧変動やノイズの影響を抑制または遮断することができる。   According to the second aspect, since the control signal that is active during the period in which the timing signal is active is generated, it is possible to suppress or block the influence of power supply voltage fluctuations and noise caused by the refresh on the timing signal.

第３の発明によれば、画像データの処理が行われる期間中アクティブとなるコントロール信号が生成され、当該画像データの処理期間中はリフレッシュ動作が実行されないので、画像データに対するリフレッシュによる電源の電圧変動やノイズの影響を抑制または遮断することができる。   According to the third aspect of the present invention, the control signal that is active during the processing of the image data is generated, and the refresh operation is not executed during the processing period of the image data. And the influence of noise can be suppressed or blocked.

第４の発明によれば、外部から与えられる同期信号に同期して生成されるタイミング信号がアクティブとなる期間中アクティブとなるコントロール信号が生成されるので、同期信号が装置外部から与えられる場合であっても、正確なタイミングでコントロール信号を出力することができる。 According to the fourth aspect of the invention, since the control signal that is active during the period in which the timing signal generated in synchronization with the synchronization signal given from the outside is active, the synchronization signal is given from outside the device. Even if it exists, a control signal can be output at an accurate timing .

第５の発明によれば、マスク用イネーブル信号がアクティブとなる期間中にのみ同期信号に同期してタイミング信号が生成されるので、マスク用イネーブル信号が非アクティブとなる期間に発生した同期信号に含まれるノイズを除去したタイミング信号を生成することができる。また、マスク用イネーブル信号がアクティブとなる期間中アクティブとなるコントロール信号が生成され、このコントロール信号によりタイミング信号とリフレッシュ動作とのオーバーラップを避けることができるので、マスク用イネーブル信号が受けることにより、その結果として画像処理を同期させるタイミング信号が受ける、メモリリフレッシュによる電源の電圧変動やノイズの影響を抑制または遮断することができる。 According to the fifth invention, since the enable signal for the mask timing signal in synchronization with only the synchronizing signal during the period in which the active is generated, the synchronizing signal enable signal for the mask is generated in the period in which the inactive A timing signal from which the contained noise is removed can be generated. The control signals enable signal mask is a period during the active to be activated is created, it is possible to avoid the overlap of the timing signal and the refresh operation by the control signal, by the enable signal for the mask is subjected, As a result, it is possible to suppress or block the influence of power supply voltage fluctuation and noise caused by memory refresh, which are received by the timing signal for synchronizing image processing.

第６の発明によれば、タイミング信号がアクティブとなる期間とその直前の期間とを含む期間において、リフレッシュに必要な期間以上の期間中アクティブとなるコントロール信号が生成されるので、タイミング信号とリフレッシュ動作とのオーバーラップを確実に避けることができ、かつタイミング信号が非アクティブとなる時点の直後にリフレッシュ動作を行うことが可能となる。   According to the sixth aspect of the invention, the control signal that is active during the period longer than the period required for the refresh is generated in the period including the period in which the timing signal is active and the period immediately before it. The overlap with the operation can be surely avoided, and the refresh operation can be performed immediately after the timing signal becomes inactive.

第７の発明によれば、第１の発明と同様の効果を奏する画像処理装置を実現することができる。   According to the seventh aspect, it is possible to realize an image processing apparatus that exhibits the same effect as the first aspect.

第８の発明によれば、第２の発明と同様の効果を奏する画像処理装置を実現することができる。   According to the eighth aspect, it is possible to realize an image processing apparatus that exhibits the same effect as the second aspect.

第９の発明によれば、第３の発明と同様の効果を奏する画像処理装置を実現することができる。   According to the ninth aspect, it is possible to realize an image processing apparatus that exhibits the same effect as the third aspect.

第１０の発明によれば、第４の発明と同様の効果を奏する画像処理装置を実現することができる。   According to the tenth aspect, it is possible to realize an image processing apparatus that exhibits the same effect as the fourth aspect.

第１１の発明によれば、第５の発明と同様の効果を奏する画像処理装置を実現することができる。   According to the eleventh aspect, it is possible to realize an image processing apparatus that exhibits the same effects as the fifth aspect.

第１２の発明によれば、第６の発明と同様の効果を奏する画像処理装置を実現することができる。   According to the twelfth aspect, it is possible to realize an image processing apparatus that achieves the same effects as the sixth aspect.

第１３の発明によれば、リフレッシュカウンタがコントロール信号を受け取ると、計数結果が所定数値の直前の数値となるまで計数した後に計数を一時的に停止する構成であるので、簡易なメモリコントローラの構成で、タイミング信号とリフレッシュ動作とのオーバーラップを避けることができ、かつリフレッシュカウンタの計数が再開される時点の直後にリフレッシュ動作を行うことが可能となる。   According to the thirteenth invention, when the refresh counter receives the control signal, the count is temporarily stopped after counting until the count result reaches a value immediately before the predetermined value. Thus, the overlap between the timing signal and the refresh operation can be avoided, and the refresh operation can be performed immediately after the point where the refresh counter is restarted.

第１４の発明によれば、記憶回路における１からｍ番目までの記憶領域に対して順になされる各リフレッシュ動作期間中にタイミング信号が同時にアクティブとなるオーバーラップを防ぐことができるので、画像データを処理する際、当該画像データ処理を同期させるタイミング信号が受ける、全ての記憶領域に対してなされるリフレッシュによる電源の電圧変動やノイズの影響を抑制または遮断することができ、かつ第１のリフレッシュカウンタの計数が再開される時点の直後にリフレッシュ動作を行うことが可能となる。   According to the fourteenth aspect, it is possible to prevent overlap in which the timing signal becomes active simultaneously during each refresh operation period sequentially performed on the 1st to m-th storage areas in the storage circuit. When processing, the timing signal for synchronizing the image data processing can suppress or block the influence of power supply voltage fluctuation and noise caused by refresh performed on all storage areas, and the first refresh counter It is possible to perform a refresh operation immediately after the time when the counting is resumed.

第１５の発明によれば、リフレッシュの許容最大周期以下の周期を有するタイミング信号に同期した所定の信号がメモリコントローラに与えられることにより、タイミング信号に同期したリフレッシュ信号を出力させるので、第１の発明の場合と同様に、この信号によりタイミング信号とリフレッシュ動作とのオーバーラップを避けることができ、画像データを連続的に処理する際、当該画像データ処理を同期させるタイミング信号が受ける、メモリリフレッシュによる電源の電圧変動やノイズの影響を抑制または遮断することができる。


According to the fifteenth aspect of the invention, the refresh signal synchronized with the timing signal is output by providing the memory controller with a predetermined signal synchronized with the timing signal having a period equal to or less than the maximum allowable refresh period . As in the case of the invention, this signal can avoid the overlap between the timing signal and the refresh operation, and when processing image data continuously, the timing signal for synchronizing the image data processing is received by memory refresh. It is possible to suppress or block the influence of power supply voltage fluctuation and noise.

第１６の発明によれば、遅延部によりタイミング信号を所定のクロック数だけ遅延させた信号がメモリコントローラに与えられるので、例えば第１の発明において必要とされるようなコントロール信号を生成する必要がなくなり、簡易な構成で、タイミング信号とリフレッシュ動作とのオーバーラップを避けることができる。   According to the sixteenth aspect of the invention, a signal obtained by delaying the timing signal by a predetermined number of clocks is provided to the memory controller by the delay unit. Therefore, for example, it is necessary to generate a control signal as required in the first aspect of the invention. The overlap between the timing signal and the refresh operation can be avoided with a simple configuration.

第１７の発明によれば、第１５の発明と同様の効果を奏する画像処理装置を実現することができる。   According to the seventeenth aspect, it is possible to realize an image processing apparatus that exhibits the same effect as the fifteenth aspect.

第１８の発明によれば、第１６の発明と同様の効果を奏する画像処理装置を実現することができる。また、メモリコントローラの構成も簡単にすることができ、例えば第１３の発明において必要とされるようなリフレッシュカウンタをここでは省略することができる。   According to the eighteenth aspect, an image processing apparatus that achieves the same effect as that of the sixteenth aspect can be realized. Also, the configuration of the memory controller can be simplified, and for example, a refresh counter as required in the thirteenth aspect can be omitted here.

第１９の発明によれば、タイミング信号が非アクティブになった後であってかつ画像データの処理が開始される前までの期間内にリフレッシュ信号が出力されるので、タイミング信号および画像データとリフレッシュ動作とのオーバーラップを避けることができる。   According to the nineteenth aspect, since the refresh signal is output within a period after the timing signal becomes inactive and before the processing of the image data is started, the timing signal and the image data are refreshed. Overlap with movement can be avoided.

第２０の発明によれば、画像データの処理が終了した後であってかつタイミング信号がアクティブになる前までの期間内にリフレッシュ信号が出力されるので、第１９の発明と同様に、タイミング信号および画像データとリフレッシュ動作とのオーバーラップを避けることができる。   According to the twentieth aspect, since the refresh signal is output within the period after the processing of the image data and before the timing signal becomes active, the timing signal is the same as in the nineteenth aspect. In addition, the overlap between the image data and the refresh operation can be avoided.

第２１の発明によれば、マルチプレクサにより、リフレッシュカウンタの計数結果が所定の数値である場合にリフレッシュ信号を出力するか、またはタイミング信号に同期した所定の信号であるリフレッシュ信号を出力するかが適宜選択されるので、タイミング信号に同期した画像データ処理が限定された特定の期間にのみ行われる場合、画像データ処理が行われている期間にのみメモリリフレッシュが行われ、画像データ処理が行われない期間には、一切のメモリリフレッシュが行われないという問題を回避し、タイミング信号が所定の期間生成されない場合など、タイミング信号の周期がリフレッシュ周期よりも長い場合にも、必要とされるリフレッシュ回数を満たすようにリフレッシュ動作を行うことができる。   According to the twenty-first aspect, the multiplexer appropriately outputs a refresh signal when the count result of the refresh counter is a predetermined numerical value, or outputs a refresh signal that is a predetermined signal synchronized with the timing signal. Therefore, when image data processing synchronized with the timing signal is performed only during a specific period limited, memory refresh is performed only during the period during which image data processing is performed, and image data processing is not performed. In order to avoid the problem that no memory refresh is performed during the period, even if the timing signal cycle is longer than the refresh cycle, such as when the timing signal is not generated for a predetermined period, the number of refreshes required A refresh operation can be performed so as to satisfy.

第２２の発明によれば、マルチプレクサにより、イネーブル信号が非アクティブである期間、リフレッシュカウンタの計数結果が所定の数値である場合にリフレッシュ信号が出力され、イネーブル信号がアクティブである期間、タイミング信号に同期した所定の信号であるリフレッシュ信号が出力されるよう切り換えられるので、例えばタイミング信号に同期した画像データ処理が限定された特定の期間にのみ行われる場合、画像データ処理が行われている期間（すなわちイネーブル信号がアクティブとなる期間）にのみメモリリフレッシュが行われ、画像データ処理が行われない期間（すなわちイネーブル信号が非アクティブとなる期間）には、一切のメモリリフレッシュが行われないという問題を回避し、タイミング信号の周期がリフレッシュ周期よりも長い場合にも、必要とされるリフレッシュ回数を満たすようにリフレッシュ動作を行うことができる。   According to the twenty-second aspect, the multiplexer outputs the refresh signal when the enable signal is inactive during the period when the enable signal is inactive, and the timing signal is output during the period when the enable signal is active. Since switching is performed so that a refresh signal, which is a synchronized predetermined signal, is output, for example, when image data processing synchronized with a timing signal is performed only in a limited specific period, a period during which image data processing is performed ( That is, the memory refresh is performed only during the period when the enable signal is active, and no memory refresh is performed during the period when the image data processing is not performed (that is, the period during which the enable signal is inactive). To avoid timing signal cycle Even longer than Gerhard period, it is possible to perform a refresh operation so as to satisfy the number of refreshes needed.

第２３の発明によれば、画像データ処理回路が画像読み取り処理回路であるので、周知の画像読み取り装置のように、ライン毎に読み取られた画像データをライン単位で転送する際、ライン同期信号にノイズが乗ることによりライン単位での画像データに乱れを生じることがなく、画像データを処理する際、当該画像データ処理を同期させるタイミング信号が受ける、メモリリフレッシュによる電源の電圧変動やノイズの影響を抑制または遮断することができる。   According to the twenty-third aspect, since the image data processing circuit is an image reading processing circuit, when the image data read for each line is transferred line by line as in a known image reading device, the line synchronization signal is used. Noise does not disturb the image data in units of lines, and when processing image data, the timing signal that synchronizes the image data processing receives the effects of power supply voltage fluctuations and noise caused by memory refresh. Can be suppressed or blocked.

第２４の発明によれば、画像データ処理回路が典型的には極めて狭いパルス幅のクロックを使用するＲＥＴ処理回路であるので、周知のＲＥＴ処理回路のようにＲＥＴ処理が行われる画像処理期間の間にメモリリフレッシュがなされることがないことから、メモリリフレッシュによる電源の電圧変動やノイズの影響を抑制または遮断することができる。   According to the twenty-fourth invention, since the image data processing circuit is typically a RET processing circuit that uses a clock having an extremely narrow pulse width, the image processing period during which the RET processing is performed as in the known RET processing circuit. Since no memory refresh is performed in the meantime, it is possible to suppress or block the influence of power supply voltage fluctuation and noise due to the memory refresh.

第２５の発明によれば、画像データ処理回路がレーザ走査記録処理回路であるので、周知のレーザ走査記録処理回路のようにレーザ光で走査することにより描画が行われる期間である画像処理期間中にメモリリフレッシュがなされることがないことから、メモリリフレッシュによる電源の電圧変動やノイズの影響を抑制または遮断することができる。   According to the twenty-fifth aspect, since the image data processing circuit is a laser scanning recording processing circuit, during the image processing period during which drawing is performed by scanning with laser light as in a known laser scanning recording processing circuit. Since no memory refresh is performed, it is possible to suppress or block the influence of power supply voltage fluctuation and noise due to the memory refresh.

以下、本発明の各実施形態について添付図面を参照して説明する。   Hereinafter, embodiments of the present invention will be described with reference to the accompanying drawings.

＜１． 第１の実施形態＞
まず、第１の実施形態に係る画像処理装置について説明する。図１は、本発明の第１の実施形態に係る画像処理装置の構成例を示すブロック図である。 <1. First Embodiment>
First, the image processing apparatus according to the first embodiment will be described. FIG. 1 is a block diagram illustrating a configuration example of an image processing apparatus according to the first embodiment of the present invention.

図１は、第１の実施形態におけるＤＲＡＭリフレッシュによるノイズの影響に関連する画像処理装置の構成を示すブロック図である。本画像処理装置は、１つ以上のＤＲＡＭ１１と、このＤＲＡＭ１１に所定の有効リフレッシュ信号ＲＡＳを与えるメモリコントローラ２１と、受け取った画像データを処理して出力する画像処理部３１とを備える。   FIG. 1 is a block diagram showing a configuration of an image processing apparatus related to the influence of noise caused by DRAM refresh in the first embodiment. The image processing apparatus includes one or more DRAMs 11, a memory controller 21 that gives a predetermined effective refresh signal RAS to the DRAMs 11, and an image processing unit 31 that processes and outputs received image data.

メモリコントローラ２１は、受け取った基本クロックＣＬＫを計数し、その計数結果を示すリフレッシュカウント信号ＣＯＵＮＴを生成するリフレッシュカウンタ２１１と、リフレッシュカウント信号ＣＯＵＮＴが所定値を示すときに有効リフレッシュ信号ＲＡＳを生成しＤＲＡＭ１１に与えるリフレッシュ制御回路２１２とを含む。   The memory controller 21 counts the received basic clock CLK, generates a refresh count signal COUNT indicating the counting result, and generates a valid refresh signal RAS when the refresh count signal COUNT indicates a predetermined value, thereby generating a DRAM 11 And a refresh control circuit 212 applied to

画像処理部３１は、受け取った基本クロックＣＬＫをカウントすることにより所定のタイミング信号ＨＳＹＮＣを生成するタイミング信号生成回路３１１と、このタイミング信号ＨＳＹＮＣに同期して画像データを処理する画像データ処理回路３１２とを含む。   The image processing unit 31 counts the received basic clock CLK to generate a predetermined timing signal HSYNC, a timing signal generation circuit 311, and an image data processing circuit 312 that processes image data in synchronization with the timing signal HSYNC. including.

ここで、上記タイミング信号生成回路３１１は、タイミング信号ＨＳＹＮＣを生成するとともに、このタイミング信号ＨＳＹＮＣに同期して、後述する所定の期間がアクティブ（ＬＯＷ）となるリフレッシュカウント停止信号ＲＣＳＴＯＰを生成し、生成されたリフレッシュカウント停止信号ＲＣＳＴＯＰをリフレッシュカウンタ２１１に与える。   Here, the timing signal generation circuit 311 generates a timing signal HSYNC, and generates and generates a refresh count stop signal RCSTOP that is active (LOW) for a predetermined period described later in synchronization with the timing signal HSYNC. The refresh count stop signal RCSTOP is applied to the refresh counter 211.

リフレッシュカウンタ２１１は、受け取った基本クロックＣＬＫを計数することによりその計数結果を示すリフレッシュカウント信号ＣＯＵＮＴを生成するとともに、上記タイミング信号生成回路３１１から受け取ったリフレッシュカウント停止信号ＲＣＳＴＯＰがアクティブ（ＬＯＷ）となる期間中、基本クロックＣＬＫのカウントを停止する。   The refresh counter 211 counts the received basic clock CLK to generate a refresh count signal COUNT indicating the count result, and the refresh count stop signal RCSTOP received from the timing signal generation circuit 311 becomes active (LOW). During the period, the counting of the basic clock CLK is stopped.

具体的には、このリフレッシュカウンタ２１１は、バイナリカウンタを含んで構成されており、このバイナリカウンタにおける所定のキャリー信号をリフレッシュカウント信号ＣＯＵＮＴとしてリフレッシュ制御回路２１２に与える構成であってもよいし、周知の構成を有するデコーダを介してリフレッシュカウント信号ＣＯＵＮＴをリフレッシュ制御回路２１２に与える構成であってもよい。   Specifically, the refresh counter 211 includes a binary counter, and may be configured to supply a predetermined carry signal in the binary counter to the refresh control circuit 212 as a refresh count signal COUNT. The refresh count signal COUNT may be supplied to the refresh control circuit 212 through a decoder having the following structure.

図２は、このリフレッシュカウンタ２１１の詳細な構成例を示すブロック図である。このリフレッシュカウンタ２１１は、１６ビットのカウンタ回路２１１１で構成されており、基本クロックＣＬＫを計数して、計数結果であるカウント値に対応した各ビットＣ０〜Ｃ１５を「１」（ＨＩＧＨ）にする。   FIG. 2 is a block diagram showing a detailed configuration example of the refresh counter 211. The refresh counter 211 includes a 16-bit counter circuit 2111, counts the basic clock CLK, and sets the bits C0 to C15 corresponding to the count value, which is the counting result, to “1” (HIGH).

また、リフレッシュカウント信号ＣＯＵＮＴは、本明細書では説明の便宜のため計数結果をそのまま含むものとしているが、実際には上記各ビットＣ０〜Ｃ１５を受け取るＯＲゲート２１１２から出力される論理和演算の結果として得られる信号である。すなわち、リフレッシュカウント信号ＣＯＵＮＴは、実際には各ビットＣ０〜Ｃ１５がすべて「０」（ＬＯＷ）となった場合のみ「１」（ＨＩＧＨ）となる信号である。   In addition, the refresh count signal COUNT includes the count result as it is for convenience of explanation in this specification, but in reality, the result of the OR operation output from the OR gate 2112 that receives the bits C0 to C15. Is a signal obtained as follows. That is, the refresh count signal COUNT is a signal that is actually “1” (HIGH) only when all the bits C0 to C15 are “0” (LOW).

さらに、各ビットＣ０〜Ｃ１５はＮＡＮＤゲート２１１３に与えられ、ＮＡＮＤゲート２１１３は、これら各ビットＣ０〜Ｃ１５の否定論理積演算の結果得られる全ビット信号ＡＬＬＢＩＴを出力する。したがって、この全ビット信号ＡＬＬＢＩＴは、各ビットＣ０〜Ｃ１５がすべて「１」（ＨＩＧＨ）となったときに「０」（ＬＯＷ）となる。   Further, each bit C0 to C15 is applied to the NAND gate 2113, and the NAND gate 2113 outputs an all bit signal ALLBIT obtained as a result of the NAND operation of these bits C0 to C15. Therefore, the all bit signal ALLBIT becomes “0” (LOW) when all the bits C0 to C15 become “1” (HIGH).

この全ビット信号ＡＬＬＢＩＴおよびリフレッシュカウント停止信号ＲＣＳＴＯＰは、ＯＲゲート２１１４に入力され、このＯＲゲート２１１４による論理和演算の結果として得られる出力信号がＡＮＤゲート２１１５に入力される。また、このＡＮＤゲート２１１５には基本クロックＣＬＫが入力されており、その論理積演算の結果として得られる出力信号がカウンタ回路２１１１のクロック入力端子ＣＫに与えられている。したがって、全ビット信号ＡＬＬＢＩＴおよびリフレッシュカウント停止信号ＲＣＳＴＯＰが同時にアクティブ（ＬＯＷ）となっている期間に限り、ＡＮＤゲート２１１５に入力される基本クロックＣＬＫがカウンタ回路２１１１に入力されないことになる。そのため、その期間中、カウンタ回路２１１１におけるカウント動作が一時的に停止する。   All bit signal ALLBIT and refresh count stop signal RCSTOP are input to OR gate 2114, and an output signal obtained as a result of an OR operation by OR gate 2114 is input to AND gate 2115. The basic clock CLK is input to the AND gate 2115, and an output signal obtained as a result of the logical product operation is applied to the clock input terminal CK of the counter circuit 2111. Therefore, the basic clock CLK input to the AND gate 2115 is not input to the counter circuit 2111 only during a period when all the bit signals ALLBIT and the refresh count stop signal RCSTOP are simultaneously active (LOW). Therefore, the counting operation in the counter circuit 2111 is temporarily stopped during that period.

以上のように、本来、タイミング信号ＨＳＹＮＣに同期して実行される画像データ処理とは非同期の関係にあるＤＲＡＭ１１のリフレッシュの動作を、当該動作のコントロール信号として機能するフレッシュカウント停止信号ＲＣＳＴＯＰにより同期させることが可能となる。したがって、画像データ処理中にＤＲＡＭリフレッシュが実行されないようにすることができ、タイミング信号および画像データがＤＲＡＭリフレッシュによる電源の電圧変動やノイズの影響を受けないようにすることができる。   As described above, the refresh operation of the DRAM 11 which is originally asynchronous with the image data processing executed in synchronization with the timing signal HSYNC is synchronized with the fresh count stop signal RCSTOP which functions as a control signal for the operation. It becomes possible. Therefore, the DRAM refresh can be prevented from being executed during the image data processing, and the timing signal and the image data can be prevented from being affected by the power supply voltage fluctuation and noise caused by the DRAM refresh.

図３は、図１に示す画像処理装置における動作を示す各種信号のタイミングチャートである。なおここでは、図３（ｂ）に示されるタイミング信号ＨＳＹＮＣ、図３（ｅ）に示される有効リフレッシュ信号ＲＡＳ、および図３（ｃ）に示されるリフレッシュカウント停止信号ＲＣＳＴＯＰは、ＬＯＷレベルでアクティブとなる信号であるものとして説明する。また、リフレッシュカウンタ２１１は、図３（ａ）に示される基本クロックＣＬＫに基づき、０からｋ（ｋは所定の自然数）までを繰り返し計数してその計数結果を図３（ｄ）に示されるリフレッシュカウント信号ＣＯＵＮＴとして出力する。リフレッシュ制御回路２１２は、このリフレッシュカウント信号の内容が０（ＣＯＵＮＴ＝０）となった場合に有効リフレッシュ信号ＲＡＳを出力し、ＤＲＡＭ１１がリフレッシュされる。   FIG. 3 is a timing chart of various signals showing operations in the image processing apparatus shown in FIG. Here, the timing signal HSYNC shown in FIG. 3B, the effective refresh signal RAS shown in FIG. 3E, and the refresh count stop signal RCSTOP shown in FIG. 3C are active at the LOW level. It is assumed that the signal is The refresh counter 211 repeatedly counts from 0 to k (k is a predetermined natural number) based on the basic clock CLK shown in FIG. 3A, and the count result is refreshed as shown in FIG. Output as count signal COUNT. The refresh control circuit 212 outputs an effective refresh signal RAS when the content of the refresh count signal becomes 0 (COUNT = 0), and the DRAM 11 is refreshed.

図３に示されるように、有効リフレッシュ信号ＲＡＳがアクティブ（ＬＯＷ）となってからαクロックの間にＤＲＡＭリフレッシュが実行されるため、この間はリフレッシュによる電源の電圧変動やノイズが発生する。この有効リフレッシュ信号ＲＡＳにより、上記αクロックの間、ＤＲＡＭ１１ではリフレッシュ実行のためにその入力が受け付けられない。また、タイミング信号ＨＳＹＮＣは、所定期間アクティブ（ＬＯＷ）となりその後に所定期間非アクティブ（ＨＩＧＨ）となる変化を一定周期で繰り返す。このタイミング信号ＨＳＹＮＣは、外部から受け取った基本クロックＣＬＫを所定数カウントするカウンタにより上記周期を有するよう生成されるので、アクティブになる時点および非アクティブになる時点は予め定められることになる。   As shown in FIG. 3, since DRAM refresh is executed during the α clock after the valid refresh signal RAS becomes active (LOW), voltage fluctuations and noise due to refresh occur during this period. Due to the effective refresh signal RAS, the DRAM 11 does not accept the input for refresh execution during the α clock. Further, the timing signal HSYNC repeats a change that becomes active (LOW) for a predetermined period and then becomes inactive (HIGH) for a predetermined period at a constant cycle. The timing signal HSYNC is generated so as to have the above-described period by a counter that counts a predetermined number of basic clocks CLK received from the outside, so that the time when it becomes active and the time when it becomes inactive are determined in advance.

まず、画像処理部３１において画像データ処理が行われる場合、タイミング信号生成回路３１１により生成されたタイミング信号ＨＳＹＮＣは、画像データ処理回路３１２へ送られ、リフレッシュカウント停止信号ＲＣＳＴＯＰは、リフレッシュカウンタ２１１へ送られる。リフレッシュカウンタ２１１は、このリフレッシュカウント停止信号ＲＣＳＴＯＰがアクティブ（ＬＯＷ）となると、あらかじめ定められた所定数であるｋ回までクロックをカウントする動作を行い、このリフレッシュカウント停止信号ＲＣＳＴＯＰがアクティブ（ＬＯＷ）である期間中、カウント動作を停止する。このことにより、リフレッシュカウント停止信号ＲＣＳＴＯＰがアクティブ（ＬＯＷ）である期間中、有効リフレッシュ信号ＲＡＳは非アクティブ（ＨＩＧＨ）の状態を維持するので、ＤＲＡＭ１１がリフレッシュされることがなく、かつカウント動作が再開されると直後にリフレッシュカウント信号の内容が０となるため、直ちに有効リフレッシュ信号ＲＡＳを出力してＤＲＡＭ１１をリフレッシュすることができる。   First, when image data processing is performed in the image processing unit 31, the timing signal HSYNC generated by the timing signal generation circuit 311 is sent to the image data processing circuit 312, and the refresh count stop signal RCSTOP is sent to the refresh counter 211. It is done. When the refresh count stop signal RCSTOP becomes active (LOW), the refresh counter 211 performs an operation of counting clocks up to a predetermined number k times, and the refresh count stop signal RCSTOP is active (LOW). Stop counting operation for a certain period. As a result, during the period when the refresh count stop signal RCSTOP is active (LOW), the valid refresh signal RAS remains inactive (HIGH), so that the DRAM 11 is not refreshed and the count operation is resumed. Then, since the content of the refresh count signal becomes 0 immediately after that, the effective refresh signal RAS can be immediately output to refresh the DRAM 11.

なお、上記リフレッシュカウント停止信号ＲＣＳＴＯＰがアクティブ（ＬＯＷ）である期間は、ＤＲＡＭ１１がリフレッシュされる期間であるαクロックよりも、タイミング信号ＨＳＹＮＣのアクティブ期間である１クロック分だけ大きい（α＋１）クロック分の期間であり、リフレッシュカウント停止信号ＲＣＳＴＯＰの立ち上がり時点とタイミング信号ＨＳＹＮＣの立ち上がり時点とが一致していることが好ましい。そうすれば、リフレッシュ動作期間（有効リフレッシュ信号ＲＡＳがアクティブ（ＬＯＷ）となってからαクロックの間）において、タイミング信号ＨＳＹＮＣが同時にアクティブとなる、いわゆるオーバーラップを防ぐことができ、かつタイミング信号ＨＳＹＮＣが非アクティブとなるその立ち上がり時点の直後にリフレッシュ動作を行うことが可能となる。   Note that the period during which the refresh count stop signal RCSTOP is active (LOW) is (α + 1) clocks larger than the α clock, which is the period during which the DRAM 11 is refreshed, by one clock, which is the active period of the timing signal HSYNC. Preferably, the rising point of the refresh count stop signal RCSTOP coincides with the rising point of the timing signal HSYNC. By doing so, it is possible to prevent so-called overlap in which the timing signal HSYNC becomes active at the same time in the refresh operation period (between the α clock after the effective refresh signal RAS becomes active (LOW)) and the timing signal HSYNC. It is possible to perform a refresh operation immediately after the rising point when becomes inactive.

その後、リフレッシュカウント信号ＲＣＳＴＯＰが非アクティブ（ＨＩＧＨ）となると、リフレッシュカウンタ２１１は、０からクロックをカウントする動作を再開し、このことにより有効リフレッシュ信号ＲＡＳがアクティブ（ＬＯＷ）になり、その結果ＤＲＡＭ１１がリフレッシュされる。この再びアクティブとなる期間は、図３（ｅ）に示すＲ２の区間である。   After that, when the refresh count signal RCSTOP becomes inactive (HIGH), the refresh counter 211 restarts the operation of counting the clock from 0, and as a result, the effective refresh signal RAS becomes active (LOW). Refreshed. This period in which the signal becomes active again is a section R2 shown in FIG.

ここで、リフレッシュカウント停止信号ＲＣＳＴＯＰをリフレッシュ制御回路２１２に与え、リフレッシュ制御回路２１２により有効リフレッシュ信号ＲＡＳを無効とすることで、ＤＲＡＭ１１のリフレッシュを停止する構成も考えられる。この構成においても、リフレッシュカウント停止信号ＲＣＳＴＯＰをタイミング信号ＨＳＹＮＣよりαクロックだけ先にアクティブ（ＬＯＷ）となるように設定することにより、上記オーバーラップを防ぐことができる。   Here, a configuration is also conceivable in which the refresh of the DRAM 11 is stopped by giving the refresh count stop signal RCSTOP to the refresh control circuit 212 and disabling the valid refresh signal RAS by the refresh control circuit 212. Also in this configuration, the overlap can be prevented by setting the refresh count stop signal RCSTOP to be active (LOW) earlier than the timing signal HSYNC by α clock.

＜２． 第２の実施形態＞
図４は、第２の実施形態におけるＤＲＡＭリフレッシュによるノイズの影響に関連する画像処理装置の構成を示すブロック図である。本画像処理装置は、第１の実施形態の場合とほぼ同様に、１つ以上のＤＲＡＭ１２と、このＤＲＡＭ１２に所定の有効リフレッシュ信号ＲＡＳを与えるメモリコントローラ２２と、受け取った画像データを処理して出力する画像処理部３２とを備えており、上記メモリコントローラ２２は、リフレッシュカウンタ２２１と、リフレッシュ制御回路２２２とを含み、上記画像処理部３２は、タイミング信号生成回路３２１と、画像データ処理回路３２２とを含む。これらの構成要素は、第１の実施形態の構成要素とほぼ同様であるので詳しい説明は省略する。 <2. Second Embodiment>
FIG. 4 is a block diagram showing a configuration of an image processing apparatus related to the influence of noise caused by DRAM refresh in the second embodiment. As in the case of the first embodiment, the present image processing apparatus processes one or more DRAMs 12, a memory controller 22 that gives a predetermined effective refresh signal RAS to the DRAMs 12, and processes and outputs the received image data. The memory controller 22 includes a refresh counter 221 and a refresh control circuit 222. The image processing unit 32 includes a timing signal generation circuit 321, an image data processing circuit 322, and the like. including. Since these components are substantially the same as those of the first embodiment, detailed description thereof is omitted.

しかし、第１の実施形態の場合とは異なり、タイミング信号生成回路３２１は、基本クロックＣＬＫおよび装置外部に設けられる同期回路５００により生成されたタイミング信号ＨＳＹＮＣ１に基づき、このタイミング信号ＨＳＹＮＣ１に同期したタイミング信号ＨＳＹＮＣ２と、リフレッシュカウント停止信号ＲＣＳＴＯＰとを生成する。   However, unlike the case of the first embodiment, the timing signal generation circuit 321 is based on the basic clock CLK and the timing signal HSYNC1 generated by the synchronization circuit 500 provided outside the apparatus, and is synchronized with the timing signal HSYNC1. A signal HSYNC2 and a refresh count stop signal RCSTOP are generated.

図５は、図４に示す画像処理装置における動作を示す各種信号のタイミングチャートである。なおここでは、図５（ｂ）に示されるタイミング信号ＨＳＹＮＣ１、図５（ｄ）に示されるタイミング信号ＨＳＹＮＣ２、図５（ｅ）に示されるリフレッシュカウント停止信号ＲＣＳＴＯＰ、および図５（ｇ）に示される有効リフレッシュ信号ＲＡＳは、ＬＯＷレベルでアクティブとなる信号であるものとして説明する。   FIG. 5 is a timing chart of various signals showing operations in the image processing apparatus shown in FIG. Here, the timing signal HSYNC1 shown in FIG. 5B, the timing signal HSYNC2 shown in FIG. 5D, the refresh count stop signal RCSTOP shown in FIG. 5E, and the timing signal HSYNC shown in FIG. In the following description, it is assumed that the valid refresh signal RAS is a signal that becomes active at the LOW level.

ここで、図５（ｃ）に示されるマスク信号ＭＡＳＫは、タイミング信号生成回路３２１の内部で生成される信号であり、このマスク信号ＭＡＳＫがアクティブ（ＨＩＧＨ）であるβクロックの期間中、タイミング信号生成回路３２１は装置外部の同期回路５００から受け取ったタイミング信号ＨＳＹＮＣ１をマスクする。すなわち、タイミング信号生成回路３２１は、タイミング信号ＨＳＹＮＣ１がアクティブ（ＬＯＷ）となる期間を含むように、当該期間よりも所定期間だけ長いβクロックの期間アクティブ（ＨＩＧＨ）となるマスク信号ＭＡＳＫを生成する。   Here, the mask signal MASK shown in FIG. 5C is a signal generated inside the timing signal generation circuit 321. During the period of the β clock in which the mask signal MASK is active (HIGH), the timing signal The generation circuit 321 masks the timing signal HSYNC1 received from the synchronization circuit 500 outside the apparatus. That is, the timing signal generation circuit 321 generates a mask signal MASK that is active (HIGH) for a β clock period longer than the period by a predetermined period so as to include a period in which the timing signal HSYNC1 is active (LOW).

このようなマスク信号ＭＡＳＫを生成するためのタイミング信号生成回路３２１内における具体的な回路は、各種の構成が考えられるが、例えば特開２００３−４６７６６号公報（特許文献２）に開示されているように、基本クロックＣＬＫを計数し、タイミング信号ＨＳＹＮＣ１の立ち上がり時点でリセットされる同期リセットカウンタと、タイミング信号ＨＳＹＮＣ１の周期から上記βが差し引かれた値を記憶するレジスタと、カウンタの計数結果とレジスタの値を比較し計数結果がレジスタの値以上であるときにアクティブとなる信号を出力する比較回路とにより容易に構成することができる。この比較回路から出力される信号がマスク信号ＭＡＳＫであり、このマスク信号ＭＡＳＫと論理反転されたタイミング信号ＨＳＹＮＣ１とがタイミング信号生成回路３２１に含まれるＮＡＮＤゲート（否定論理積回路）に入力される。このＮＡＮＤゲートから出力される信号がタイミング信号ＨＳＹＮＣ２であり、結果として装置外部の同期回路５００から受け取ったタイミング信号ＨＳＹＮＣ１は、マスク信号ＭＡＳＫがアクティブ（ＨＩＧＨ）となる期間（βクロックの期間）のみ、タイミング信号ＨＳＹＮＣ２としてそのまま出力される。この構成により、マスク信号ＭＡＳＫが非アクティブ（ＬＯＷ）となる期間に発生したノイズを除去することができる。   Various configurations of a specific circuit in the timing signal generation circuit 321 for generating the mask signal MASK can be considered, and for example, disclosed in JP-A-2003-46766 (Patent Document 2). As described above, the basic clock CLK is counted, and the synchronous reset counter that is reset at the rising edge of the timing signal HSYNC1, the register that stores the value obtained by subtracting the β from the cycle of the timing signal HSYNC1, the counter counting result and the register And a comparator circuit that outputs a signal that becomes active when the count result is equal to or greater than the register value. A signal output from the comparison circuit is a mask signal MASK, and the mask signal MASK and a logically inverted timing signal HSYNC1 are input to a NAND gate (negative AND circuit) included in the timing signal generation circuit 321. The signal output from the NAND gate is the timing signal HSYNC2, and as a result, the timing signal HSYNC1 received from the synchronization circuit 500 outside the apparatus is only during the period when the mask signal MASK is active (HIGH) (period of β clock). It is output as it is as the timing signal HSYNC2. With this configuration, it is possible to remove noise generated during a period in which the mask signal MASK is inactive (LOW).

また、上記特開２００３−４６７６６号公報（特許文献２）に開示されているように、タイミング信号ＨＳＹＮＣ１のずれ量を計測し、計測されたずれ量を画像処理部３２に与えることにより、タイミング信号ＨＳＹＮＣ１のノイズによるずれや欠落を補正することも可能となる。   Further, as disclosed in Japanese Patent Laid-Open No. 2003-46766 (Patent Document 2), the amount of deviation of the timing signal HSYNC1 is measured, and the measured amount of deviation is given to the image processing unit 32, whereby the timing signal It is also possible to correct the shift or omission due to the noise of HSYNC1.

ここで、本実施形態におけるタイミング信号生成回路３２１の詳細な構成例について説明する。図６は、タイミング信号生成回路３２１の詳細な構成例を示すブロック図である。このタイミング信号生成回路３２１に含まれるカウンタ回路３２１５は、そのクロック入力端子ＣＫにおいて受け取られる基本クロックＣＬＫのクロック数を計数し、その計数結果であるカウント値をカウンタ出力端子から第１から第３までの比較器３２１１〜３２１３に与える。   Here, a detailed configuration example of the timing signal generation circuit 321 in the present embodiment will be described. FIG. 6 is a block diagram illustrating a detailed configuration example of the timing signal generation circuit 321. The counter circuit 3215 included in the timing signal generation circuit 321 counts the number of clocks of the basic clock CLK received at the clock input terminal CK and counts the count result from the counter output terminal from the first to the third. Are supplied to the comparators 3211 to 213.

タイミングデータ指示部３２１４は、タイミング信号ＨＳＹＮＣ１の周期から上記βが差し引かれた第１のタイミングデータ値と、タイミング信号ＨＳＹＮＣ１の周期から上記（α＋β）が差し引かれた第２のタイミングデータ値を記憶し、第２のタイミングデータ値を第１の比較器３２１１に与え、第１のタイミング値を第２の比較器３２１２に与える。また、タイミングデータ指示部３２１４は、カウンタ値が正常である場合の上限値を記憶しており、この上限値を第３の比較器３２１３に与える。   The timing data instruction unit 3214 stores a first timing data value obtained by subtracting the β from the cycle of the timing signal HSYNC1, and a second timing data value obtained by subtracting the (α + β) from the cycle of the timing signal HSYNC1. The second timing data value is supplied to the first comparator 3211, and the first timing value is supplied to the second comparator 3212. Further, the timing data instruction unit 3214 stores an upper limit value when the counter value is normal, and gives this upper limit value to the third comparator 3213.

なお、タイミングデータ指示部３２１４は、上記タイミング信号ＨＳＹＮＣ１の周期は予め定められた値として記憶していてもよいし、上記タイミング信号ＨＳＹＮＣ１を受け取り、その周期を適宜検出することにより得られる値から予測される次の周期を上記タイミング信号ＨＳＹＮＣ１の周期として記憶してもよい。そうすれば、タイミング信号ＨＳＹＮＣ１が装置外部に設けられる同期回路５００により生成される本実施形態の場合であっても、正確なタイミングでリフレッシュカウント停止信号ＲＣＳＴＯＰを出力することができる。特に、上記周期を適宜検出する構成では、上記タイミング信号ＨＳＹＮＣ１の周期が変化しても、その変化に応じた正確なタイミングでリフレッシュカウント停止信号ＲＣＳＴＯＰを出力することができる。   Note that the timing data instructing unit 3214 may store the period of the timing signal HSYNC1 as a predetermined value, or predict it from a value obtained by receiving the timing signal HSYNC1 and appropriately detecting the period. The next cycle may be stored as the cycle of the timing signal HSYNC1. By doing so, the refresh count stop signal RCSTOP can be output at an accurate timing even in the case of the present embodiment in which the timing signal HSYNC1 is generated by the synchronization circuit 500 provided outside the apparatus. In particular, in the configuration in which the period is detected as appropriate, even if the period of the timing signal HSYNC1 changes, the refresh count stop signal RCSTOP can be output at an accurate timing according to the change.

第１の比較器３２１１は、カウンタ回路３２１５のカウンタ出力端子から得られるカウント値と、タイミングデータ指示部３２１４から受け取った第２のタイミングデータ値とを比較し、上記カウント値が第２のタイミングデータ値以上である場合にアクティブ（ＬＯＷ）となる信号であるリフレッシュカウント停止信号ＲＣＳＴＯＰを出力する。   The first comparator 3211 compares the count value obtained from the counter output terminal of the counter circuit 3215 with the second timing data value received from the timing data instruction unit 3214, and the count value is the second timing data. A refresh count stop signal RCSTOP, which is a signal that becomes active (LOW) when the value is greater than or equal to the value, is output.

第２の比較器３２１２は、カウンタ回路３２１５のカウンタ出力端子から得られるカウント値と、タイミングデータ指示部３２１４から受け取った第１のタイミングデータ値とを比較し、上記カウント値が第１のタイミングデータ値以上である場合にアクティブ（ＨＩＧＨ）となる信号であるマスク信号ＭＡＳＫを出力する。   The second comparator 3212 compares the count value obtained from the counter output terminal of the counter circuit 3215 with the first timing data value received from the timing data instruction unit 3214, and the count value is the first timing data. A mask signal MASK, which is a signal that becomes active (HIGH) when it is equal to or greater than the value, is output.

第３の比較器３２１３は、カウンタ回路３２１５のカウンタ出力端子から得られるカウント値と、タイミングデータ指示部３２１４から受け取った上限値とを比較し、上記カウント値が上記上限値を超える場合にアクティブ（ＬＯＷ）となるリセット信号を出力する。この構成により、例えばカウンタ回路３２１５のリセット入力端子ＲＥＳＥＴに正しくリセット信号が入力されないなどの異常状態を、カウント値が上限を超えることにより検出し、カウンタ回路３２１５へＯＲゲート３２１７を介してリセット信号を与えることによりその動作をリセットし、カウンタ回路３２１５の動作を正常な状態に戻すことができる。   The third comparator 3213 compares the count value obtained from the counter output terminal of the counter circuit 3215 with the upper limit value received from the timing data instruction unit 3214, and is active when the count value exceeds the upper limit value ( LOW) is output. With this configuration, for example, an abnormal state where the reset signal is not correctly input to the reset input terminal RESET of the counter circuit 3215 is detected when the count value exceeds the upper limit, and the reset signal is sent to the counter circuit 3215 via the OR gate 3217. The operation can be reset by applying the counter, and the operation of the counter circuit 3215 can be returned to a normal state.

また、マスク部３２１６は、第２の比較器３２１２から出力されるマスク信号ＭＡＳＫを受け取り、このマスク信号ＭＡＳＫがアクティブ（ＨＩＧＨ）である場合にのみ、タイミング信号ＨＳＹＮＣ１を通過させ、タイミング信号ＨＳＹＮＣ２として出力する。この構成により、マスク信号ＭＡＳＫが非アクティブ（ＬＯＷ）となる期間に発生したタイミング信号ＨＳＹＮＣ１に含まれるノイズを除去したタイミング信号ＨＳＹＮＣ２を生成することができる。   The mask unit 3216 receives the mask signal MASK output from the second comparator 3212, and passes the timing signal HSYNC1 only when the mask signal MASK is active (HIGH), and outputs it as the timing signal HSYNC2. To do. With this configuration, it is possible to generate the timing signal HSYNC2 from which noise included in the timing signal HSYNC1 generated during the period when the mask signal MASK is inactive (LOW) is removed.

なお、このタイミング信号ＨＳＹＮＣ２は、ＯＲゲート３２１７を介してカウンタ回路３２１５のリセット入力端子ＲＥＳＥＴに与えられる。よって、この論理和演算を行うＯＲゲート３２１７により、第３の比較器３２１３からのリセット信号またはタイミング信号ＨＳＹＮＣ２のいずれかがアクティブになると、カウンタ回路３２１５のカウント動作がリセットされる。   The timing signal HSYNC2 is applied to the reset input terminal RESET of the counter circuit 3215 via the OR gate 3217. Therefore, when either the reset signal from the third comparator 3213 or the timing signal HSYNC2 becomes active by the OR gate 3217 that performs this OR operation, the count operation of the counter circuit 3215 is reset.

次に、図５（ｅ）に示されるように、リフレッシュカウント停止信号ＲＣＳＴＯＰは、マスク信号ＭＡＳＫがアクティブ（ＨＩＧＨ）となる期間中、有効リフレッシュ信号ＲＡＳが同時にアクティブ（ＬＯＷ）とならないようにするため、マスク信号ＭＡＳＫがアクティブ（ＨＩＧＨ）となるタイミングよりαクロックだけ先にアクティブ（ＬＯＷ）となるように設定され、そのアクティブ（ＬＯＷ）となる期間は（α＋β）クロック分の期間となるように設定されている。このことにより、図５（ｇ）に示されるように、有効リフレッシュ信号ＲＡＳが再びアクティブ（ＬＯＷ）となる期間Ｒ２の立ち下がり時は、リフレッシュカウント信号ＲＣＳＴＯＰが非アクティブ（ＨＩＧＨ）となる時点に一致することになり、マスク信号ＭＡＳＫとリフレッシュ動作とのオーバーラップを避けることができる。   Next, as shown in FIG. 5E, the refresh count stop signal RCSTOP is used to prevent the effective refresh signal RAS from becoming active (LOW) at the same time during the period when the mask signal MASK is active (HIGH). The mask signal MASK is set to become active (LOW) earlier than the timing at which the mask signal MASK becomes active (HIGH) by α clocks, and the period of active (LOW) is set to be a period of (α + β) clocks. Has been. As a result, as shown in FIG. 5G, the falling edge of the period R2 in which the valid refresh signal RAS is active (LOW) again coincides with the time when the refresh count signal RCSTOP becomes inactive (HIGH). Thus, the overlap between the mask signal MASK and the refresh operation can be avoided.

なお、本実施形態では上述のようにリフレッシュカウント停止信号ＲＣＳＴＯＰの立ち上がり時点をマスク信号ＭＡＳＫの立ち下り時点と一致するタイミングとしているが、リフレッシュカウント停止信号ＲＣＳＴＯＰの立ち上がり時点をタイミング信号ＨＳＹＮＣ１の立ち上がり時点と一致するタイミングとしてもよい。そうすれば、タイミング信号ＨＳＹＮＣ１（およびタイミング信号ＨＳＹＮＣ２）とリフレッシュ動作とのオーバーラップを避けることができる。   In the present embodiment, as described above, the rising time of the refresh count stop signal RCSTOP is set to coincide with the falling time of the mask signal MASK. It is good also as a timing which corresponds. By doing so, it is possible to avoid an overlap between the timing signal HSYNC1 (and the timing signal HSYNC2) and the refresh operation.

＜３． 第３の実施形態＞
第３の実施形態に係る画像処理装置は、図４に示される第２の実施形態の場合と同様の構成であるので、その構成要素には同一の符号を付して詳しい説明を省略する。しかし、本実施形態におけるタイミング信号生成回路３２１は、第２の実施形態の場合とは異なりその内部においてマスク信号ＭＡＳＫを生成せず、したがって、リフレッシュカウント停止信号ＲＣＳＴＯＰがアクティブ（ＬＯＷ）となる期間にも、上記マスク信号ＭＡＳＫがアクティブとなる期間（βクロック）は反映されていない。 <3. Third Embodiment>
Since the image processing apparatus according to the third embodiment has the same configuration as that of the second embodiment shown in FIG. 4, the same reference numerals are given to the components and detailed description thereof is omitted. However, unlike the case of the second embodiment, the timing signal generation circuit 321 in the present embodiment does not generate the mask signal MASK therein, and therefore, the refresh count stop signal RCSTOP is active (LOW) during the period. However, the period (β clock) during which the mask signal MASK is active is not reflected.

なお、本実施形態においても第２の実施形態の場合と同様にマスク信号ＭＡＳＫを生成し同様に使用してもよい。そうすればタイミング信号ＨＳＹＮＣ１（およびタイミング信号ＨＳＹＮＣ２）とリフレッシュ動作とのオーバーラップを避けることができる。以下、図７を参照して、本実施形態に係る画像処理装置の動作について説明する。   In this embodiment, the mask signal MASK may be generated and used in the same manner as in the second embodiment. By doing so, it is possible to avoid the overlap between the timing signal HSYNC1 (and the timing signal HSYNC2) and the refresh operation. The operation of the image processing apparatus according to this embodiment will be described below with reference to FIG.

図７は、本実施形態に係る画像処理装置における動作を示す各種信号のタイミングチャートである。画像データ処理回路３２２は、図７（ｄ）に示される画像データＤＡＴＡに対応する画像処理期間Ｗの間、画像処理（例えば描画処理）を行う。この画像処理期間Ｗは、図７（ｃ）に示されるタイミング信号ＨＳＹＮＣ２がアクティブ（ＬＯＷ）となった時点からｎ１（ｎ１は所定の自然数）クロック後に開始されるｎ２（ｎ２は所定の自然数）クロックの期間である。   FIG. 7 is a timing chart of various signals showing operations in the image processing apparatus according to the present embodiment. The image data processing circuit 322 performs image processing (for example, drawing processing) during the image processing period W corresponding to the image data DATA shown in FIG. This image processing period W is n2 (n2 is a predetermined natural number) clock started after n1 (n1 is a predetermined natural number) clock from the time when the timing signal HSYNC2 shown in FIG. 7C becomes active (LOW). Is the period.

この画像データ処理回路３２２において行われる画像処理としては、例えば周知のレーザ走査記録装置において、レーザ走査のタイミングに合わせて行われる画像データ処理が考えられる。この周知のレーザ走査記録装置は、例えば特開平１０−１８１０９４公報（特許文献３）に開示されているように、レーザ光源から出射されたレーザ光を回転駆動される多面反射鏡の鏡面に投射し、その回転に伴って鏡面からの反射方向が変化することを利用し感光体の感光面に対してレーザ光を走査することにより線状に描画を行う。上記画像データＤＡＴＡは、レーザ光で走査することにより描画が行われる期間である上記画像処理期間Ｗにおいて画像データ処理回路３２２によりサンプリングされる。したがって、この画像処理期間Ｗの間にＤＲＡＭ１２のリフレッシュ動作が実行されると、画像データＤＡＴＡにリフレッシュによる電源の電圧変動やノイズの影響が現れやすくなる。   As image processing performed in the image data processing circuit 322, for example, image data processing performed in accordance with the timing of laser scanning in a known laser scanning recording apparatus can be considered. This known laser scanning recording apparatus projects laser light emitted from a laser light source onto the mirror surface of a multi-surface reflecting mirror that is rotationally driven, as disclosed in, for example, Japanese Patent Laid-Open No. 10-181094 (Patent Document 3). By making use of the fact that the direction of reflection from the mirror surface changes with the rotation, the photosensitive surface of the photosensitive member is scanned with laser light to draw linearly. The image data DATA is sampled by the image data processing circuit 322 in the image processing period W, which is a period during which drawing is performed by scanning with laser light. Therefore, if the refresh operation of the DRAM 12 is executed during the image processing period W, the image data DATA is likely to be affected by power supply voltage fluctuations and noise caused by the refresh.

また、上記画像データ処理回路３２２において行われる画像処理としては、例えば周知の画像読み取り装置において、ライン毎に読み取られた画像データに対して所定のライン同期信号に同期して行われる画像データ処理が考えられる。この周知の画像読み取り装置では、特開２００３−４６７６６号公報（特許文献２）に開示されているように、ライン毎に読み取られた画像データをライン単位で転送する際、ライン同期信号にノイズが乗ることによりライン単位での画像データに乱れが生じることが知られている。したがって、このライン単位での転送期間や画像処理期間Ｗの間にＤＲＡＭ１２のリフレッシュ動作が実行されると、画像データＤＡＴＡにリフレッシュによる電源の電圧変動やノイズの影響が現れやすくなる。   As the image processing performed in the image data processing circuit 322, for example, image data processing performed in synchronization with a predetermined line synchronization signal for image data read for each line in a known image reading apparatus. Conceivable. In this known image reading apparatus, as disclosed in Japanese Patent Application Laid-Open No. 2003-46766 (Patent Document 2), when image data read for each line is transferred line by line, noise is generated in the line synchronization signal. It is known that the image data in a line unit is disturbed by riding. Therefore, if the refresh operation of the DRAM 12 is executed during the transfer period or the image processing period W in units of lines, the image data DATA is likely to be affected by power supply voltage fluctuations and noise due to the refresh.

さらに、上記画像データ処理回路３２２において行われる画像処理としては、例えば前述したような解像度向上技術（ＲＥＴ）処理が考えられる。この周知のＲＥＴ処理では、画像解像度の向上を図るため、所定の遅延回路やアナログＰＬＬ回路において、基本クロックのパルス幅に対して例えば１／２５６程度の極めて狭いパルス幅のクロックを使用することがあるので、ＲＥＴ処理が行われる画像処理期間Ｗの間にＤＲＡＭ１２のリフレッシュ動作が実行されると、リフレッシュによる電源の電圧変動やノイズの影響が現れやすくなる。   Further, as the image processing performed in the image data processing circuit 322, for example, the above-described resolution enhancement technique (RET) processing can be considered. In this known RET processing, in order to improve the image resolution, a clock having an extremely narrow pulse width of, for example, about 1/256 of the basic clock pulse width may be used in a predetermined delay circuit or analog PLL circuit. Therefore, if the refresh operation of the DRAM 12 is executed during the image processing period W in which the RET process is performed, the influence of the voltage fluctuation of the power supply and noise due to the refresh tends to appear.

タイミング信号生成回路３２１は、上述のように第２の実施形態の場合とは異なり、装置外部の同期回路５００からの図７（ｂ）に示されるタイミング信号ＨＳＹＮＣ１をそのまま図７（ｃ）に示されるタイミング信号ＨＳＹＮＣ２として画像データ処理回路３２２に与える。   The timing signal generation circuit 321 differs from the second embodiment as described above, and the timing signal HSYNC1 shown in FIG. 7B from the synchronization circuit 500 outside the apparatus is shown in FIG. 7C as it is. Is supplied to the image data processing circuit 322 as a timing signal HSYNC2.

また、タイミング信号生成回路３２１は、図７（ｅ）に示されるように、タイミング信号ＨＳＹＮＣ１がアクティブ（ＬＯＷ）となる時点よりαクロック前の時点から（α＋１）クロックの期間のみアクティブ（ＬＯＷ）となり、かつ画像処理期間Ｗが開始される時点よりαクロック前の時点から（ｎ２＋α）クロックの期間のみアクティブ（ＬＯＷ）となるリフレッシュカウント停止信号ＲＣＳＴＯＰを生成する。このような信号は、周知の複数のカウンタおよび論理回路を適宜組み合わせた構成により容易に生成することができる。   Further, as shown in FIG. 7E, the timing signal generation circuit 321 becomes active (LOW) only during a period of (α + 1) clocks from a time point α clock before the time point when the timing signal HSYNC1 becomes active (LOW). In addition, a refresh count stop signal RCSTOP that is active (LOW) only during a period of (n2 + α) clocks from a time point α clock before the start point of the image processing period W is generated. Such a signal can be easily generated by a configuration in which a plurality of known counters and logic circuits are appropriately combined.

このリフレッシュカウント停止信号ＲＣＳＴＯＰにより、タイミング信号ＨＳＹＮＣ２がアクティブ（ＬＯＷ）となる期間およびｎ２クロックの期間である画像処理期間Ｗの間は、ＤＲＡＭ１２のリフレッシュ動作が実行されないので、タイミング信号ＨＳＹＮＣ２および画像データＤＡＴＡにリフレッシュによる電源の電圧変動やノイズの影響が現れにくい。   Due to the refresh count stop signal RCSTOP, the refresh operation of the DRAM 12 is not executed during the period in which the timing signal HSYNC2 is active (LOW) and the image processing period W that is the period of the n2 clock, so the timing signal HSYNC2 and the image data DATA In addition, the influence of power supply voltage fluctuation and noise due to refreshing is less likely to appear.

また、本実施形態でも、第１の実施形態の場合と同様、リフレッシュカウント停止信号ＲＣＳＴＯＰは、タイミング信号ＨＳＹＮＣ１がアクティブ（ＬＯＷ）となるタイミングよりαクロックだけ先にアクティブ（ＬＯＷ）となるように設定され、そのアクティブ（ＬＯＷ）となる期間は（α＋１）クロック分の期間となるように設定されている。このことにより、リフレッシュ動作期間中にタイミング信号ＨＳＹＮＣ１が同時にアクティブとなるオーバーラップを防ぐことができる。   Also in this embodiment, as in the case of the first embodiment, the refresh count stop signal RCSTOP is set to become active (LOW) earlier than the timing at which the timing signal HSYNC1 becomes active (LOW) by α clock. The active (LOW) period is set to be a period of (α + 1) clocks. As a result, it is possible to prevent an overlap in which the timing signal HSYNC1 is simultaneously active during the refresh operation period.

＜４． 第４の実施形態＞
図８は、第４の実施形態におけるＤＲＡＭリフレッシュによるノイズの影響に関連する画像処理装置の構成を示すブロック図である。本画像処理装置は、第１の実施形態の場合とほぼ同様に、メモリコントローラ２３と、受け取った画像データを処理して出力する画像処理部３３とを備え、またｍ個のメモリ領域を有するＤＲＡＭ１３を備えている。 <4. Fourth Embodiment>
FIG. 8 is a block diagram showing a configuration of an image processing apparatus related to the influence of noise caused by DRAM refresh in the fourth embodiment. The image processing apparatus includes a memory controller 23 and an image processing unit 33 that processes and outputs the received image data, and a DRAM 13 having m memory areas, as in the case of the first embodiment. It has.

本画像処理装置は、特開平１０−１１９６３公報（特許文献１）に開示されるような大容量のＤＲＡＭのリフレッシュを行う際に生じる電源の電圧変動やノイズの発生を抑えるため、ＤＲＡＭ１３をｍ個のメモリ領域に区切り、メモリ領域１からメモリ領域ｍまでを順次リフレッシュするように構成している。   This image processing apparatus includes m DRAMs 13 in order to suppress power supply voltage fluctuations and noise generated when refreshing a large capacity DRAM as disclosed in JP-A-10-11963 (Patent Document 1). The memory area 1 to the memory area m are sequentially refreshed.

上記メモリコントローラ２３は、ＤＲＡＭ１３のメモリ領域１からメモリ領域ｍまでに一意に対応する所定の有効リフレッシュ信号ＲＡＳ１〜ＲＡＳｍを順次ＤＲＡＭ１３に与えるため、第１のリフレッシュカウンタ２３１と、第２のリフレッシュカウンタ２３２と、デコーダ２３３と、リフレッシュ制御回路２３４とを含む。   The memory controller 23 sequentially supplies predetermined effective refresh signals RAS1 to RASm uniquely corresponding to the memory area 1 to the memory area m of the DRAM 13 to the DRAM 13, so that the first refresh counter 231 and the second refresh counter 232 are provided. And a decoder 233 and a refresh control circuit 234.

なお、上記画像処理部３２は、タイミング信号生成回路３３１と、画像データ処理回路３３２とを含むが、これらの構成要素は、第１の実施形態の構成要素と同一であるので説明は省略する。   The image processing unit 32 includes a timing signal generation circuit 331 and an image data processing circuit 332. Since these components are the same as those in the first embodiment, description thereof will be omitted.

メモリコントローラ２３に含まれる第１のリフレッシュカウンタ２３１は、リフレッシュ動作に必要な期間をα（クロック）とするとき、基本クロックＣＬＫを０から（α−１）まで繰り返し計数し、その計数結果をリフレッシュカウント信号ＣＯＵＮＴ１として出力する。   The first refresh counter 231 included in the memory controller 23 repeatedly counts the basic clock CLK from 0 to (α-1) when the period necessary for the refresh operation is α (clock), and refreshes the count result. Output as count signal COUNT1.

また、第１のリフレッシュカウンタ２３１は、リフレッシュカウント停止信号ＲＣＳＴＯＰがアクティブ（ＬＯＷ）になると、リフレッシュカウント信号ＣＯＵＮＴ１の内容が（α−１）になるまでカウントを続けた後にカウント動作を停止し、リフレッシュカウント停止信号ＲＣＳＴＯＰが非アクティブ（ＨＩＧＨ）になるとカウント動作を再開する。   In addition, when the refresh count stop signal RCSTOP becomes active (LOW), the first refresh counter 231 stops the count operation after continuing the count until the content of the refresh count signal COUNT1 becomes (α-1). When the count stop signal RCSTOP becomes inactive (HIGH), the count operation is resumed.

第２のリフレッシュカウンタ２３２は、ＤＲＡＭ１３のメモリ領域１〜ｍに一意に対応した１〜ｍまでの範囲内で、第１のリフレッシュカウンタ２３１から受け取ったリフレッシュカウント信号ＣＯＵＮＴ１の内容が「０」を示す毎に計数し、その計数結果をリフレッシュカウント信号ＣＯＵＮＴ２として出力する。なお、この第２のリフレッシュカウンタ２３２は、第１のリフレッシュカウンタ２３１から受け取ったリフレッシュカウント信号ＣＯＵＮＴ１の内容が「０」を示したときにのみ基本クロックＣＬＫを計数してもよい。   The second refresh counter 232 indicates that the content of the refresh count signal COUNT1 received from the first refresh counter 231 is “0” within a range of 1 to m uniquely corresponding to the memory areas 1 to m of the DRAM 13. It counts every time and outputs the count result as a refresh count signal COUNT2. Note that the second refresh counter 232 may count the basic clock CLK only when the content of the refresh count signal COUNT1 received from the first refresh counter 231 indicates “0”.

リフレッシュ制御回路２３４は、上記計数結果であるリフレッシュカウント信号ＣＯＵＮＴ２の内容をデコーダ２３３を介して受け取ることにより、リフレッシュカウント信号ＣＯＵＮＴ２に対応した各メモリ領域１〜ｍに一意に対応する有効リフレッシュ信号ＲＡＳ１〜ＲＡＳｍを順次送出する。これにより、ＤＲＡＭ１３における或る１つのメモリ領域のみが順次リフレッシュされる。   The refresh control circuit 234 receives the contents of the refresh count signal COUNT2, which is the counting result, via the decoder 233, thereby enabling the effective refresh signals RAS1 to RAS uniquely corresponding to the memory areas 1 to m corresponding to the refresh count signal COUNT2. RASm is sent sequentially. Thereby, only one memory area in the DRAM 13 is sequentially refreshed.

図９は、本実施形態に係る画像処理装置における動作を示す各種信号のタイミングチャートである。上述したように、第２のリフレッシュカウンタ２３２により生成されるリフレッシュカウント信号ＣＯＵＮＴ２の内容に対応するメモリ領域のリフレッシュが行われるため、図９（ｅ）に示されるリフレッシュカウント信号ＣＯＵＮＴ２の内容が「１」のとき、これに対応する図９（ｆ）に示される有効リフレッシュ信号ＲＡＳ１は期間Ｒ１の間アクティブ（ＬＯＷ）となっている。   FIG. 9 is a timing chart of various signals showing operations in the image processing apparatus according to the present embodiment. As described above, since the memory area corresponding to the content of the refresh count signal COUNT2 generated by the second refresh counter 232 is refreshed, the content of the refresh count signal COUNT2 shown in FIG. ", The corresponding effective refresh signal RAS1 shown in FIG. 9F is active (LOW) during the period R1.

また、図９（ｃ）に示されるリフレッシュカウント停止信号ＲＣＳＴＯＰは、図９（ｄ）に示されるリフレッシュカウント信号ＣＯＵＮＴ１の内容が（α−１）となるタイミングでアクティブ（ＬＯＷ）となっている。そのため、リフレッシュカウント停止信号ＲＣＳＴＯＰが非アクティブであればリフレッシュカウント信号ＣＯＵＮＴ２の内容が「２」となるべきタイミングでカウント動作が停止されている。このことにより、ＤＲＡＭ１３のメモリ領域２に対するリフレッシュ動作が延期される。その後、リフレッシュカウント信号ＲＣＳＴＯＰが非アクティブ（ＨＩＧＨ）となったとき、第１のリフレッシュカウンタ２３１は内容が「０」のリフレッシュカウント信号ＣＯＵＮＴ１を出力する。よって、第２のリフレッシュカウンタ２３１は内容が「２」のリフレッシュカウント信号ＣＯＵＮＴ２を出力し、これをデコーダ２３３を介して受け取ったリフレッシュ制御回路２３４は、図９（ｇ）に示されるように、期間Ｒ２の間アクティブ（ＬＯＷ）となる有効リフレッシュ信号ＲＡＳ２を出力する。その結果、ＤＲＡＭ１３のメモリ領域２に対するリフレッシュ動作が行われる。   Further, the refresh count stop signal RCSTOP shown in FIG. 9C is active (LOW) at the timing when the content of the refresh count signal COUNT1 shown in FIG. 9D becomes (α-1). Therefore, if the refresh count stop signal RCSTOP is inactive, the count operation is stopped at the timing when the content of the refresh count signal COUNT2 should be “2”. As a result, the refresh operation for the memory area 2 of the DRAM 13 is postponed. Thereafter, when the refresh count signal RCSTOP becomes inactive (HIGH), the first refresh counter 231 outputs the refresh count signal COUNT1 whose content is “0”. Accordingly, the second refresh counter 231 outputs the refresh count signal COUNT2 whose content is “2”, and the refresh control circuit 234 that has received this through the decoder 233 receives the period as shown in FIG. An effective refresh signal RAS2 that is active (LOW) during R2 is output. As a result, the refresh operation for the memory area 2 of the DRAM 13 is performed.

さらにその後同様に、図９（ｈ）に示されるように期間Ｒ３の間アクティブ（ＬＯＷ）となる有効リフレッシュ信号ＲＡＳ３が出力され、ＤＲＡＭ１３のメモリ領域３に対するリフレッシュ動作が行われる。   Further, similarly, as shown in FIG. 9 (h), the effective refresh signal RAS3 that is active (LOW) during the period R3 is output, and the refresh operation for the memory area 3 of the DRAM 13 is performed.

以上のように、リフレッシュカウント停止信号ＲＣＳＴＯＰは、タイミング信号ＨＳＹＮＣがアクティブ（ＬＯＷ）となるタイミングよりαクロックだけ先にアクティブ（ＬＯＷ）となるように設定され、そのアクティブ（ＬＯＷ）となる期間は（α＋１）クロック分の期間となるように設定されている。また、全ての有効リフレッシュ信号ＲＡＳ１〜ＲＡＳｍは、リフレッシュカウント停止信号ＲＣＳＴＯＰがアクティブ（ＬＯＷ）である間にアクティブ（ＬＯＷ）となることはない。よって、ＤＲＡＭ１３の各メモリ領域１〜ｍに対する各リフレッシュ動作期間中にタイミング信号ＨＳＹＮＣが同時にアクティブとなるオーバーラップを防ぐことができる。   As described above, the refresh count stop signal RCSTOP is set to become active (LOW) earlier than the timing when the timing signal HSYNC becomes active (LOW) by α clock, and the period during which the refresh count stop signal RCSTOP is active (LOW) is ( It is set to be a period of (α + 1) clocks. Further, all the valid refresh signals RAS1 to RASm do not become active (LOW) while the refresh count stop signal RCSTOP is active (LOW). Therefore, it is possible to prevent an overlap in which the timing signal HSYNC becomes active simultaneously during each refresh operation period for each of the memory areas 1 to m of the DRAM 13.

＜５． 第５の実施形態＞
図１０は、第５の実施形態におけるＤＲＡＭリフレッシュによるノイズの影響に関連する画像処理装置の構成を示すブロック図である。本画像処理装置は、第１の実施形態の場合とほぼ同様に、１つ以上のＤＲＡＭ１４と、このＤＲＡＭ１４に所定の有効リフレッシュ信号ＲＡＳを与えるメモリコントローラ２４と、受け取った画像データを処理して出力する画像処理部３４とを備え、第１の実施形態の場合と異なり、遅延部４４をさらに備える。 <5. Fifth Embodiment>
FIG. 10 is a block diagram showing a configuration of an image processing apparatus related to the influence of noise caused by DRAM refresh in the fifth embodiment. As in the case of the first embodiment, the present image processing apparatus processes one or more DRAMs 14, a memory controller 24 that supplies a predetermined effective refresh signal RAS to the DRAMs 14, and processes and outputs the received image data. Unlike the case of the first embodiment, the image processing unit 34 further includes a delay unit 44.

また、上記メモリコントローラ２４は、第１の実施形態の場合と異なってリフレッシュカウンタを含まず、上記遅延部４４を介して遅延されたタイミング信号ＨＳＹＮＣを受け取るリフレッシュ制御回路２４１のみを含む。なお、上記画像処理部３４は、タイミング信号ＨＳＹＮＣを生成するタイミング信号生成回路３４１と、タイミング信号ＨＳＹＮＣに同期して画像処理を行う画像データ処理回路３４２とを含むが、これらの構成要素は第１の実施形態の構成要素と同一であるので説明は省略する。   Unlike the first embodiment, the memory controller 24 does not include a refresh counter, and includes only a refresh control circuit 241 that receives the timing signal HSYNC delayed through the delay unit 44. The image processing unit 34 includes a timing signal generation circuit 341 that generates a timing signal HSYNC and an image data processing circuit 342 that performs image processing in synchronization with the timing signal HSYNC. Since they are the same as the constituent elements of the embodiment, the description thereof is omitted.

遅延部４４は、例えば１つ以上のフリップフロップ回路またはラッチ回路で構成されており、基本クロックＣＬＫに同期して所定のクロック数（ここでは１クロック分）だけタイミング信号ＨＳＹＮＣを遅延させ、遅延されたタイミング信号ＨＳＹＮＣをリフレッシュ制御回路２４１に与える。   The delay unit 44 includes, for example, one or more flip-flop circuits or latch circuits, and delays the timing signal HSYNC by a predetermined number of clocks (here, one clock) in synchronization with the basic clock CLK. The timing signal HSYNC is supplied to the refresh control circuit 241.

リフレッシュ制御回路２４１は、遅延されたタイミング信号ＨＳＹＮＣをそのまま有効リフレッシュ信号ＲＡＳとしてＤＲＡＭ１４に与えることにより、ＤＲＡＭ１４のリフレッシュが実行される。   The refresh control circuit 241 applies the delayed timing signal HSYNC as it is to the DRAM 14 as the effective refresh signal RAS, thereby refreshing the DRAM 14.

これらの遅延部４４およびリフレッシュ制御回路２４１の簡易な構成によって、遅延されたタイミング信号ＨＳＹＮＣをリフレッシュ信号ＲＡＳとすることにより、上記第１から第４までの各実施形態において必要とされるリフレッシュカウンタを本実施形態においては省略することができる。   With the simple configuration of the delay unit 44 and the refresh control circuit 241, the delayed timing signal HSYNC is used as the refresh signal RAS, so that the refresh counter required in each of the first to fourth embodiments can be obtained. It can be omitted in this embodiment.

なお、ここでの遅延部４４は、タイミング信号生成回路３４１またはリフレッシュ制御回路２４１とは別個の構成要素として説明しているが、タイミング信号ＨＳＹＮＣを遅延させてリフレッシュ制御回路２４１に与えることにより、リフレッシュ制御回路２４１に対してタイミング信号ＨＳＹＮＣに同期した有効リフレッシュ信号ＲＡＳを生成させている点に鑑みればタイミング信号生成回路３４１に含まれる構成要素であるとも考えられるし、リフレッシュ制御回路２４１が遅延部４４により遅延されたタイミング信号ＨＳＹＮＣをそのまま有効リフレッシュ信号ＲＡＳとしてＤＲＡＭ１４に与えている点に鑑みれば、リフレッシュ制御回路２４１に含まれる構成要素であるとも考えられる。   Note that the delay unit 44 is described as a separate component from the timing signal generation circuit 341 or the refresh control circuit 241, but the timing signal HSYNC is delayed and applied to the refresh control circuit 241, thereby refreshing. In view of the fact that the control circuit 241 generates an effective refresh signal RAS synchronized with the timing signal HSYNC, it can be considered as a component included in the timing signal generation circuit 341, and the refresh control circuit 241 is included in the delay unit 44. In view of the fact that the timing signal HSYNC delayed by the above is applied as it is to the DRAM 14 as the effective refresh signal RAS, it can be considered as a component included in the refresh control circuit 241.

図１１は、本実施形態に係る画像処理装置における動作を示す各種信号のタイミングチャートである。図１１（ｄ）に示されるように、有効リフレッシュ信号ＲＡＳのアクティブ（ＬＯＷ）である期間Ｒ１およびＲ２は、図１１（ｂ）に示されるタイミング信号ＨＳＹＮＣのアクティブ期間からここでは１クロック分だけ遅延されている。このように遅延する簡易な構成により、タイミング信号ＨＳＹＮＣの立ち上がり時点よりも後に有効リフレッシュ信号ＲＡＳがアクティブ（ＬＯＷ）となるので、タイミング信号ＨＳＹＮＣとリフレッシュ動作とのオーバーラップを避けることができる。   FIG. 11 is a timing chart of various signals showing operations in the image processing apparatus according to the present embodiment. As shown in FIG. 11 (d), the periods R1 and R2 in which the effective refresh signal RAS is active (LOW) are delayed by one clock here from the active period of the timing signal HSYNC shown in FIG. 11 (b). Has been. Since the effective refresh signal RAS becomes active (LOW) after the rising timing of the timing signal HSYNC, the overlap between the timing signal HSYNC and the refresh operation can be avoided by such a simple configuration that delays.

なお、この構成は、タイミング信号ＨＳＹＮＣの周期がリフレッシュ周期よりも短い場合には特に問題は生じないが、タイミング信号ＨＳＹＮＣの周期がリフレッシュ周期よりも長い場合、一定期間内でのリフレッシュ回数が必要とされるリフレッシュ回数に満たなくなるため、タイミング信号ＨＳＹＮＣが１回アクティブ（ＬＯＷ）となる毎に数回のリフレッシュ動作が行われるよう構成しなければならない。   This configuration does not cause any particular problem when the cycle of the timing signal HSYNC is shorter than the refresh cycle. However, when the cycle of the timing signal HSYNC is longer than the refresh cycle, the number of refreshes within a certain period is required. Therefore, the refresh operation must be performed several times each time the timing signal HSYNC becomes active (LOW).

例えば、上記リフレッシュタイミングに加えて、さらに図１１（ｃ）に示される画像データＤＡＴＡの画像処理期間Ｗが終了するタイミングに合わせてリフレッシュ制御回路２４１により有効リフレッシュ信号ＲＡＳがアクティブ（ＬＯＷ）とされる構成であってもよい。この構成は、上記タイミング信号ＨＳＹＮＣに基づき、画像処理期間Ｗが終了するタイミングで所定の制御信号を生成し、この制御信号をリフレッシュ制御回路２４１に与えることにより容易に実現することができる。また、この構成において、画像処理期間Ｗが終了するタイミングから次のタイミング信号ＨＳＹＮＣの立ち上がりまでの間の所定のタイミングにおいても有効リフレッシュ信号ＲＡＳがアクティブ（ＬＯＷ）とされる構成であってもよい。さらに、タイミング信号ＨＳＹＮＣが１回アクティブ（ＬＯＷ）となる毎に連続しまたは所定の間隔をあけた２回以上のリフレッシュ動作が画像処理期間Ｗの開始時点までに終了するように行われる構成であってもよい。   For example, in addition to the refresh timing, the effective refresh signal RAS is activated (LOW) by the refresh control circuit 241 at the timing when the image processing period W of the image data DATA shown in FIG. 11C ends. It may be a configuration. This configuration can be easily realized by generating a predetermined control signal at the timing when the image processing period W ends based on the timing signal HSYNC and supplying the control signal to the refresh control circuit 241. In this configuration, the valid refresh signal RAS may be active (LOW) also at a predetermined timing from the end of the image processing period W to the rise of the next timing signal HSYNC. Further, every time the timing signal HSYNC becomes active (LOW), two or more refresh operations that are continuous or spaced at a predetermined interval are completed by the start of the image processing period W. May be.

なお、上述のようなタイミング信号ＨＳＹＮＣの立ち下がり時点から１クロック分だけ遅延されたリフレッシュタイミングに代えて、図１１（ｃ）に示される画像データＤＡＴＡの画像処理期間Ｗが終了するタイミング（を示す上記所定の制御信号）に合わせてリフレッシュ制御回路２４１により有効リフレッシュ信号ＲＡＳがアクティブ（ＬＯＷ）とされる構成であってもよい。また、この構成において、画像処理期間Ｗが終了するタイミングから次のタイミング信号ＨＳＹＮＣの立ち上がりまでの間の所定のタイミングにおいても有効リフレッシュ信号ＲＡＳがアクティブ（ＬＯＷ）とされる構成であってもよい。これらの構成であっても同様に、タイミング信号ＨＳＹＮＣおよび画像処理期間Ｗそれぞれとリフレッシュ動作とのオーバーラップを避けることができる。   In addition, instead of the refresh timing delayed by one clock from the falling point of the timing signal HSYNC as described above, the timing at which the image processing period W of the image data DATA shown in FIG. The effective refresh signal RAS may be activated (LOW) by the refresh control circuit 241 in accordance with the predetermined control signal). In this configuration, the valid refresh signal RAS may be active (LOW) also at a predetermined timing from the end of the image processing period W to the rise of the next timing signal HSYNC. Even in these configurations, it is possible to avoid the overlap between the timing signal HSYNC and the image processing period W and the refresh operation.

＜６． 第６の実施形態＞
図１２は、第６の実施形態におけるＤＲＡＭリフレッシュによるノイズの影響に関連する画像処理装置の構成を示すブロック図である。本画像処理装置は、第５の実施形態の場合とほぼ同様に、１つ以上のＤＲＡＭ１５と、このＤＲＡＭ１５に所定の有効リフレッシュ信号ＲＡＳを与えるメモリコントローラ２５と、受け取った画像データを処理して出力する画像処理部３５と、遅延部４５とを備える。この画像処理装置は、第５の実施形態におけるメモリコントローラ２４に対してさらにリフレッシュカウンタおよびマルチプレクサを追加した構成である。 <6. Sixth Embodiment>
FIG. 12 is a block diagram showing a configuration of an image processing apparatus related to the influence of noise caused by DRAM refresh in the sixth embodiment. As in the case of the fifth embodiment, the present image processing apparatus processes one or more DRAMs 15, a memory controller 25 that gives a predetermined effective refresh signal RAS to the DRAMs 15, and processes and outputs the received image data. An image processing unit 35 and a delay unit 45. This image processing apparatus has a configuration in which a refresh counter and a multiplexer are further added to the memory controller 24 in the fifth embodiment.

すなわち、上記メモリコントローラ２５は、第５の実施形態におけるリフレッシュ制御回路２４１と同様のリフレッシュ制御回路２５３のほかに、リフレッシュカウンタ２５１と、マルチプレクサ（ＭＰＸ）２５２とをさらに含む。また、上記画像処理部３５は、タイミング信号ＨＳＹＮＣを生成するタイミング信号生成回路３５１と、タイミング信号ＨＳＹＮＣに同期して画像処理を行う画像データ処理回路３５２とを含むが、これらの構成要素は第１の実施形態の構成要素とほぼ同様であるので詳しい説明は省略する。なお、遅延部４５がタイミング信号生成回路３５１またはリフレッシュ制御回路２５３の構成要素とも考えうる点については前述したとおりである。   That is, the memory controller 25 further includes a refresh counter 251 and a multiplexer (MPX) 252 in addition to the refresh control circuit 253 similar to the refresh control circuit 241 in the fifth embodiment. The image processing unit 35 includes a timing signal generation circuit 351 that generates a timing signal HSYNC, and an image data processing circuit 352 that performs image processing in synchronization with the timing signal HSYNC. Since it is almost the same as the component of the embodiment, detailed description is omitted. Note that the delay unit 45 can be considered as a component of the timing signal generation circuit 351 or the refresh control circuit 253 as described above.

ここで、タイミング信号生成回路３５１は、装置外部から与えられる所定のイネーブル信号ＥＮがアクティブとなっている期間中にのみタイミング信号ＨＳＹＮＣを生成するので、その期間中にのみ画像データ処理回路３５２は画像データ処理を行う。したがって、第６の実施形態における画像処理装置の構成では、常に画像データ処理が行われる場合（すなわち常時イネーブル信号ＥＮがアクティブである場合）には問題ないが、画像データ処理が限定された特定の期間にのみ行われる場合、画像データ処理が行われている期間（すなわちイネーブル信号ＥＮがアクティブとなる期間）にのみＤＲＡＭリフレッシュが行われ、画像データ処理が行われない期間（すなわちイネーブル信号ＥＮが非アクティブとなる期間）には、一切のＤＲＡＭリフレッシュが行われないという問題が生じる。なお、本画像処理装置におけるタイミング信号生成回路３５１のように、イネーブル信号ＥＮがアクティブとなっている期間中にのみタイミング信号ＨＳＹＮＣを生成する構成は、画像処理装置においては一般的な構成であるので、第１から第５までの実施形態における画像処理装置におけるタイミング信号生成回路が同様の構成であれば、上記と同様の問題が生じる。   Here, since the timing signal generation circuit 351 generates the timing signal HSYNC only during a period in which a predetermined enable signal EN given from the outside of the apparatus is active, the image data processing circuit 352 only performs the image data processing circuit 352 during the period. Perform data processing. Therefore, in the configuration of the image processing apparatus according to the sixth embodiment, there is no problem when image data processing is always performed (that is, when the always-on enable signal EN is active), but a specific image data processing is limited. When it is performed only during a period, DRAM refresh is performed only during a period during which image data processing is performed (that is, a period during which the enable signal EN is active), and a period during which image data processing is not performed (that is, when the enable signal EN is non-active During the active period), there arises a problem that no DRAM refresh is performed. Note that the configuration for generating the timing signal HSYNC only during the period in which the enable signal EN is active, such as the timing signal generation circuit 351 in the present image processing device, is a general configuration in the image processing device. If the timing signal generation circuit in the image processing apparatus in the first to fifth embodiments has the same configuration, the same problem as described above occurs.

そこで、本画像処理装置は、第５の実施形態の場合には省略されていた、（図２に示す構成と同一の）基本クロックＣＬＫを計数しリフレッシュカウント信号ＣＯＵＮＴを生成するリフレッシュカウンタ２５１を備え、さらにリフレッシュカウント信号ＣＯＵＮＴおよび遅延部４５により遅延されたタイミング信号ＨＳＹＮＣのいずれか一方を適宜選択するマルチプレクサ（ＭＰＸ）２５２を備えることにより、上記問題が生じないように構成されている。   Therefore, the image processing apparatus includes a refresh counter 251 that generates a refresh count signal COUNT by counting the basic clock CLK (same as the configuration shown in FIG. 2), which is omitted in the case of the fifth embodiment. In addition, a multiplexer (MPX) 252 that appropriately selects one of the refresh count signal COUNT and the timing signal HSYNC delayed by the delay unit 45 is provided so that the above problem does not occur.

すなわち、マルチプレクサ（ＭＰＸ）２５２は、イネーブル信号ＥＮがアクティブである場合には遅延されたタイミング信号ＨＳＹＮＣを選択するとともに、イネーブル信号ＥＮが非アクティブである場合はリフレッシュカウント信号ＣＯＵＮＴを選択し、選択された信号をリフレッシュ制御回路２５３に与える。このことにより、画像データ処理が行われない期間（すなわちイネーブル信号ＥＮが非アクティブとなる期間）にも、上記リフレッシュカウント信号ＣＯＵＮＴによりＤＲＡＭリフレッシュを行うことができる。なお、リフレッシュカウント信号ＣＯＵＮＴは、前述したように本明細書では説明の便宜のため計数結果をそのまま含むものとしているが、実際のここでのリフレッシュカウント信号ＣＯＵＮＴは、図２に示される各ビットＣ０〜Ｃ１５がすべて「０」（ＬＯＷ）となった場合、すなわちリフレッシュカウント信号ＣＯＵＮＴの内容が「０」となった場合にのみアクティブ（ＬＯＷ）となる信号である。   That is, the multiplexer (MPX) 252 selects the delayed timing signal HSYNC when the enable signal EN is active and selects the refresh count signal COUNT when the enable signal EN is inactive. The signal is supplied to the refresh control circuit 253. Thus, DRAM refresh can be performed by the refresh count signal COUNT even during a period when image data processing is not performed (that is, a period during which the enable signal EN is inactive). Note that, as described above, the refresh count signal COUNT includes the count result as it is for convenience of explanation in the present specification, as described above, but the actual refresh count signal COUNT here includes each bit C0 shown in FIG. This signal becomes active (LOW) only when all of .about.C15 become "0" (LOW), that is, when the content of the refresh count signal COUNT becomes "0".

図１３は、本実施形態に係る画像処理装置における動作を示す各種信号のタイミングチャートである。図１３（ｂ）に示されるイネーブル信号ＥＮが非アクティブ（ＬＯＷ）の場合、マルチプレクサ（ＭＰＸ）２５２によりリフレッシュカウント信号ＣＯＵＮＴが選択されるため、リフレッシュカウント信号ＣＯＵＮＴの内容が「０」となるタイミングで有効リフレッシュ信号ＲＡＳがアクティブ（ＬＯＷ）となっている。この期間は、図１３（ｅ）に示される期間Ｒ１および期間Ｒ２である。また、イネーブル信号ＥＮがアクティブ（ＨＩＧＨ）の場合、図１３（ｃ）に示されるタイミング信号ＨＳＹＮＣが遅延部４５により（１クロック分だけ）遅延されたタイミング信号ＨＳＹＮＣ（不図示）が選択されるため、これにより有効リフレッシュ信号ＲＡＳがアクティブ（ＬＯＷ）となっている。この期間は、図１３（ｅ）に示される期間Ｒ３である。   FIG. 13 is a timing chart of various signals showing operations in the image processing apparatus according to the present embodiment. When the enable signal EN shown in FIG. 13B is inactive (LOW), since the refresh count signal COUNT is selected by the multiplexer (MPX) 252, the content of the refresh count signal COUNT becomes “0”. The effective refresh signal RAS is active (LOW). This period is the period R1 and the period R2 shown in FIG. When the enable signal EN is active (HIGH), the timing signal HSYNC (not shown) obtained by delaying the timing signal HSYNC shown in FIG. 13C by the delay unit 45 (by one clock) is selected. As a result, the effective refresh signal RAS is active (LOW). This period is a period R3 shown in FIG.

ここで、本実施形態では、イネーブル信号ＥＮが非アクティブ（ＬＯＷ）からアクティブ（ＨＩＧＨ）に変化する時点より前の画像データ処理が開始されるまでの期間において、図１３（ｃ）に示されるように、タイミング信号ＨＳＹＮＣは、イネーブル信号ＥＮの上記変化時点からリフレッシュ動作が実行される期間αだけ前の時点までの期間中、アクティブ（ＬＯＷ）にならないように設定されている。これはリフレッシュ動作が実行される期間αとタイミング信号ＨＳＹＮＣとのオーバーラップを防ぐためである。なお、上記構成に代えて、リフレッシュ動作が実行される期間中にはイネーブル信号ＥＮの状態が変化しないよう固定する構成など、上記オーバーラップを防ぐことができる他の構成が使用されてもよい。   Here, in the present embodiment, as shown in FIG. 13C, in a period until image data processing before the time when the enable signal EN changes from inactive (LOW) to active (HIGH) is started. In addition, the timing signal HSYNC is set so as not to become active (LOW) during the period from the change point of the enable signal EN to the time point before the period α in which the refresh operation is executed. This is to prevent overlap between the period α during which the refresh operation is executed and the timing signal HSYNC. Instead of the above configuration, another configuration capable of preventing the overlap, such as a configuration in which the state of the enable signal EN is fixed so as not to change during the period during which the refresh operation is executed, may be used.

＜７． 各実施形態の効果＞
以上のように、上記第１の実施形態では、タイミング信号ＨＳＹＮＣとリフレッシュ動作とのオーバーラップを避けることができるので、画像データを処理する際、当該画像データ処理を同期させるタイミング信号が受ける、ＤＲＡＭリフレッシュによる電源の電圧変動やノイズの影響を抑制または遮断することができる。 <7. Effect of each embodiment>
As described above, in the first embodiment, since the overlap between the timing signal HSYNC and the refresh operation can be avoided, the DRAM receives the timing signal for synchronizing the image data processing when processing the image data. It is possible to suppress or block the influence of power supply voltage fluctuation and noise due to refresh.

また、上記第２の実施形態では、マスク信号ＭＡＳＫとリフレッシュ動作とのオーバーラップを避けることができるので、マスク信号に与えられ、その結果として画像処理を同期させるタイミング信号が受ける、ＤＲＡＭリフレッシュによる電源の電圧変動やノイズの影響を抑制または遮断することができる。   Further, in the second embodiment, since the overlap between the mask signal MASK and the refresh operation can be avoided, the power supplied by DRAM refresh that is given to the mask signal and as a result receives the timing signal for synchronizing the image processing. It is possible to suppress or block the influence of voltage fluctuation and noise.

さらに、上記第３の実施形態では、リフレッシュカウント停止信号ＲＣＳＴＯＰにより、タイミング信号ＨＳＹＮＣ２がアクティブ（ＬＯＷ）となる期間および画像処理期間Ｗの間は、ＤＲＡＭ１２のリフレッシュ動作が実行されないので、タイミング信号ＨＳＹＮＣ２および画像データＤＡＴＡが受ける、リフレッシュによる電源の電圧変動やノイズの影響を抑制または遮断することができる。   Further, in the third embodiment, the refresh operation of the DRAM 12 is not executed during the period in which the timing signal HSYNC2 is active (LOW) and the image processing period W by the refresh count stop signal RCSTOP, so that the timing signal HSYNC2 and the timing signal HSYNC2 It is possible to suppress or block the influence of the power supply voltage fluctuation and noise caused by the refresh that the image data DATA receives.

さらにまた、上記第４の実施形態では、ＤＲＡＭ１３の各メモリ領域１〜ｍに対する各リフレッシュ動作期間中にタイミング信号ＨＳＹＮＣが同時にアクティブとなるオーバーラップを防ぐことができるので、画像データを処理する際、当該画像データ処理を同期させるタイミング信号が受ける、ＤＲＡＭリフレッシュによる電源の電圧変動やノイズの影響を抑制または遮断することができる。   Furthermore, in the fourth embodiment, it is possible to prevent overlap in which the timing signal HSYNC becomes active at the same time during each refresh operation period for each of the memory areas 1 to m of the DRAM 13, so when processing image data, It is possible to suppress or block the influence of power supply voltage fluctuation and noise caused by DRAM refresh, which is received by the timing signal for synchronizing the image data processing.

また、上記第５の実施形態でも同様に、タイミング信号ＨＳＹＮＣとリフレッシュ動作とのオーバーラップを避けることができるので、画像処理を同期させるタイミング信号が受ける、ＤＲＡＭリフレッシュによる電源の電圧変動やノイズの影響を抑制または遮断することができる。   Similarly, in the fifth embodiment, the overlap between the timing signal HSYNC and the refresh operation can be avoided, so that the timing signal for synchronizing the image processing receives the influence of the power supply voltage fluctuation and noise caused by the DRAM refresh. Can be suppressed or blocked.

さらにまた、上記第６の実施形態でも同様に、タイミング信号ＨＳＹＮＣとリフレッシュ動作とのオーバーラップを避けることができるので、画像処理を同期させるタイミング信号が受ける、ＤＲＡＭリフレッシュによる電源の電圧変動やノイズの影響を抑制または遮断することができ、またタイミング信号ＨＳＹＮＣが生成されない場合であっても必要なリフレッシュ動作を行うことができる。   Furthermore, in the sixth embodiment as well, since the overlap between the timing signal HSYNC and the refresh operation can be avoided, the power supply voltage fluctuation or noise caused by the DRAM refresh received by the timing signal for synchronizing the image processing is also received. The influence can be suppressed or blocked, and a necessary refresh operation can be performed even when the timing signal HSYNC is not generated.

本発明の第１の実施形態におけるＤＲＡＭリフレッシュによるノイズの影響に関連する画像処理装置の構成を示すブロック図である。1 is a block diagram illustrating a configuration of an image processing apparatus related to the influence of noise caused by DRAM refresh in a first embodiment of the present invention. 上記実施形態におけるリフレッシュカウンタの詳細な構成例を示すブロック図である。It is a block diagram which shows the detailed structural example of the refresh counter in the said embodiment. 上記実施形態における画像処理装置の動作を示す各種信号のタイミングチャートである。It is a timing chart of various signals showing operation of an image processing device in the above-mentioned embodiment. 本発明の第２の実施形態におけるＤＲＡＭリフレッシュによるノイズの影響に関連する画像処理装置の構成を示すブロック図である。It is a block diagram which shows the structure of the image processing apparatus relevant to the influence of the noise by DRAM refresh in the 2nd Embodiment of this invention. 上記実施形態における画像処理装置の動作を示す各種信号のタイミングチャートである。It is a timing chart of various signals showing operation of an image processing device in the above-mentioned embodiment. 上記実施形態におけるタイミング信号生成回路の詳細な構成例を示すブロック図である。It is a block diagram which shows the detailed structural example of the timing signal generation circuit in the said embodiment. 本発明の第３の実施形態における画像処理装置の動作を示す各種信号のタイミングチャートである。It is a timing chart of various signals which shows operation of an image processing device in a 3rd embodiment of the present invention. 本発明の第４の実施形態におけるＤＲＡＭリフレッシュによるノイズの影響に関連する画像処理装置の構成を示すブロック図である。It is a block diagram which shows the structure of the image processing apparatus relevant to the influence of the noise by DRAM refresh in the 4th Embodiment of this invention. 上記実施形態における画像処理装置の動作を示す各種信号のタイミングチャートである。It is a timing chart of various signals showing operation of an image processing device in the above-mentioned embodiment. 本発明の第５の実施形態におけるＤＲＡＭリフレッシュによるノイズの影響に関連する画像処理装置の構成を示すブロック図である。It is a block diagram which shows the structure of the image processing apparatus relevant to the influence of the noise by DRAM refresh in the 5th Embodiment of this invention. 上記実施形態における画像処理装置の動作を示す各種信号のタイミングチャートである。It is a timing chart of various signals showing operation of an image processing device in the above-mentioned embodiment. 本発明の第６の実施形態におけるＤＲＡＭリフレッシュによるノイズの影響に関連する画像処理装置の構成を示すブロック図である。It is a block diagram which shows the structure of the image processing apparatus relevant to the influence of the noise by DRAM refresh in the 6th Embodiment of this invention. 上記実施形態における画像処理装置の動作を示す各種信号のタイミングチャートである。It is a timing chart of various signals showing operation of an image processing device in the above-mentioned embodiment. ＤＲＡＭリフレッシュによるノイズの影響に関連する従来の画像処理装置の構成を示すブロック図である。It is a block diagram which shows the structure of the conventional image processing apparatus relevant to the influence of the noise by DRAM refresh. 上記従来の画像処理装置の動作を示す各種信号のタイミングチャートである。It is a timing chart of various signals which shows operation of the above-mentioned conventional image processing device.

符号の説明Explanation of symbols

１１〜１５ …ＤＲＡＭ
２１〜２５ …メモリコントローラ
３１〜３５ …画像処理部
４４，４５ …遅延部
２１１，２２１，２５１ …リフレッシュカウンタ
２３１ …第１のリフレッシュカウンタ
２３２ …第２のリフレッシュカウンタ
２３３ …デコーダ
２１２，２２２，２３４，２４１，２５３ …リフレッシュ制御回路
３１１，３２１，３３１，３４１，３５１ …タイミング信号生成回路
３１２，３２２，３３２，３４２，３５２ …画像データ処理回路
５００ …同期回路
ＣＬＫ …基本クロック
ＨＳＹＮＣ，ＨＳＹＮＣ１，ＨＳＹＮＣ２ …タイミング信号
ＲＣＳＴＯＰ …リフレッシュカウント停止信号（コントロール信号）
ＣＯＵＮＴ …リフレッシュカウント信号
ＲＡＳ …有効リフレッシュ信号
ＤＡＴＡ …画像データ
ＭＡＳＫ …マスク信号
ＥＮ …イネーブル信号 11-15 ... DRAM
21-25 ... Memory controllers 31-35 ... Image processing units 44, 45 ... Delay units 211, 221, 251 ... Refresh counter 231 ... First refresh counter 232 ... Second refresh counter 233 ... Decoders 212, 222, 234 241, 253... Refresh control circuit 311, 321, 331, 341, 351... Timing signal generation circuit 312, 322, 332, 342, 352 ... image data processing circuit 500. Signal RCSTOP ... Refresh count stop signal (control signal)
COUNT ... Refresh count signal RAS ... Effective refresh signal DATA ... Image data MASK ... Mask signal EN ... Enable signal

Claims (25)

所定のリフレッシュ信号によりリフレッシュがなされる１つ以上の記憶回路、前記リフレッシュ信号を出力し所定のコントロール信号に基づき前記リフレッシュ信号の出力を停止するメモリコントローラ、および外部から受け取った画像データの処理を所定のタイミング信号に同期して行う画像データ処理回路を備える画像処理装置に備えられており、所定のクロックを計数することにより前記画像データ処理回路に与えられるべき前記タイミング信号を生成するタイミング信号生成回路であって、
前記タイミング信号に同期して前記リフレッシュ信号の出力を停止させる所定の期間中アクティブとなる前記コントロール信号を生成し、当該コントロール信号を前記メモリコントローラに与えることを特徴とする、タイミング信号生成回路。 One or more storage circuits that are refreshed by a predetermined refresh signal, a memory controller that outputs the refresh signal and stops outputting the refresh signal based on a predetermined control signal, and processing of image data received from outside A timing signal generation circuit that is provided in an image processing apparatus that includes an image data processing circuit that performs in synchronization with the timing signal of, and generates the timing signal to be given to the image data processing circuit by counting a predetermined clock Because
A timing signal generation circuit, characterized by generating the control signal which is active during a predetermined period of stopping the output of the refresh signal in synchronization with the timing signal, and supplying the control signal to the memory controller. 前記タイミング信号がアクティブとなる期間中アクティブとなる前記コントロール信号を生成することを特徴とする、請求項１に記載のタイミング信号生成回路。   The timing signal generation circuit according to claim 1, wherein the control signal that is active during a period in which the timing signal is active is generated. 前記タイミング信号に基づき、前記画像データ処理回路により前記画像データの処理が行われる期間中アクティブとなる前記コントロール信号を生成することを特徴とする、請求項１に記載のタイミング信号生成回路。   2. The timing signal generation circuit according to claim 1, wherein the control signal which is active during a period in which the image data processing is performed by the image data processing circuit is generated based on the timing signal. 外部から与えられる同期信号に同期して前記タイミング信号を生成するとともに、前記タイミング信号がアクティブとなる期間中アクティブとなる前記コントロール信号を生成することを特徴とする、請求項１に記載のタイミング信号生成回路。 Together in synchronization with the synchronizing signal supplied from outside to generate the timing signal, before Symbol timing signal and generating said control signal as a period in the active which becomes active, the timing of claim 1 Signal generation circuit. 外部から与えられる同期信号がアクティブとなる期間を含む当該期間より長い所定の期間アクティブとなるマスク用イネーブル信号を生成し、前記マスク用イネーブル信号がアクティブとなる期間中にのみ前記同期信号に同期してアクティブとなる前記タイミング信号を生成するとともに、前記マスク信号がアクティブとなる期間中アクティブとなる前記コントロール信号を生成することを特徴とする、請求項１または請求項４に記載のタイミング信号生成回路。 Synchronizing signal supplied from outside to generate a mask enable signal which is a long predetermined period of time the active from the period including the period during which the active enable signal the mask synchronized to the synchronization signal only during the period which becomes active 5. The timing signal generation circuit according to claim 1, wherein the timing signal that becomes active is generated and the control signal that is active during a period in which the mask signal is active is generated. . 前記タイミング信号がアクティブとなる期間と当該期間の直前の期間とを含む期間であって、前記記憶回路のリフレッシュがなされるために必要な期間以上の期間中アクティブとなる前記コントロール信号を生成することを特徴とする、請求項１から請求項５までのいずれか１項に記載のタイミング信号生成回路。   Generating the control signal that is active during a period that includes a period in which the timing signal is active and a period immediately before the period, and that is longer than a period necessary for refreshing the memory circuit. The timing signal generation circuit according to claim 1, wherein the timing signal generation circuit is characterized in that: 外部から受け取った画像データに対して所定の処理を行う画像処理装置であって、
所定のリフレッシュ信号によりリフレッシュがなされる１つ以上の記憶回路と、
、前記リフレッシュ信号を出力し所定のコントロール信号に基づき前記リフレッシュ信号の出力を停止するメモリコントローラと、
所定のタイミング信号に同期して外部から受け取った画像データの処理を行う画像データ処理回路と、
所定のクロックを計数することにより前記画像データ処理回路に与えられるべき前記タイミング信号を生成するとともに、前記タイミング信号に同期して前記リフレッシュ信号の出力を停止させる所定の期間アクティブとなる前記コントロール信号を生成し、当該コントロール信号を前記メモリコントローラに与えるタイミング信号生成回路と
を備えることを特徴とする、画像処理装置。 An image processing apparatus that performs predetermined processing on image data received from outside,
One or more memory circuits that are refreshed by a predetermined refresh signal;
A memory controller that outputs the refresh signal and stops outputting the refresh signal based on a predetermined control signal;
An image data processing circuit for processing image data received from the outside in synchronization with a predetermined timing signal;
The timing signal to be supplied to the image data processing circuit is generated by counting a predetermined clock, and the control signal that is active for a predetermined period of time is stopped in synchronization with the timing signal. An image processing apparatus comprising: a timing signal generation circuit that generates and supplies the control signal to the memory controller. 前記タイミング信号生成回路は、前記タイミング信号がアクティブとなる期間中アクティブとなる前記コントロール信号を生成することを特徴とする、請求項７に記載の画像処理装置。   The image processing apparatus according to claim 7, wherein the timing signal generation circuit generates the control signal that is active during a period in which the timing signal is active. 前記タイミング信号生成回路は、前記タイミング信号に基づき、前記画像データ処理回路により前記画像データの処理が行われる期間中アクティブとなる前記コントロール信号を生成することを特徴とする、請求項７に記載の画像処理装置。   The said timing signal generation circuit produces | generates the said control signal which becomes active during the period when the process of the said image data is performed by the said image data processing circuit based on the said timing signal, The Claim 7 characterized by the above-mentioned. Image processing device. 前記タイミング信号生成回路は、外部から与えられる同期信号に同期して前記タイミング信号を生成するとともに、前記タイミング信号がアクティブとなる期間中アクティブとなる前記コントロール信号を生成することを特徴とする、請求項７に記載の画像処理装置。 The timing signal generating circuit is adapted to generate the timing signal in synchronism with a synchronizing signal given from the outside, and generates the control signal before Symbol timing signal is a period during the active which becomes active, The image processing apparatus according to claim 7. 前記タイミング信号生成回路は、外部から与えられる同期信号がアクティブとなる期間を含む当該期間より長い所定の期間アクティブとなるマスク信号を生成し、前記マスク信号がアクティブとなる期間中にのみ前記同期信号に同期してアクティブとなる前記タイミング信号を生成するとともに、前記マスク信号がアクティブとなる期間中アクティブとなる前記コントロール信号を生成することを特徴とする、請求項７または請求項１０に記載の画像処理装置。   The timing signal generation circuit generates a mask signal that is active for a predetermined period longer than a period in which a synchronization signal applied from the outside is active, and the synchronization signal is generated only during a period in which the mask signal is active. 11. The image according to claim 7, wherein the timing signal that becomes active in synchronization with the control signal is generated, and the control signal that is active during a period in which the mask signal is active is generated. Processing equipment. 前記タイミング信号生成回路は、前記タイミング信号がアクティブとなる期間と当該期間の直前の期間とを含む期間であって、前記記憶回路のリフレッシュがなされるために必要な期間以上の期間中アクティブとなる前記コントロール信号を生成することを特徴とする、請求項７から請求項１１までのいずれか１項に記載の画像処理装置。   The timing signal generation circuit is a period including a period in which the timing signal is active and a period immediately before the period, and is active during a period longer than a period necessary for the memory circuit to be refreshed. The image processing apparatus according to claim 7, wherein the control signal is generated. 前記メモリコントローラは、
前記クロックを計数するリフレッシュカウンタと、
前記リフレッシュカウンタの計数結果が所定の数値である場合に前記リフレッシュ信号を生成するリフレッシュ制御回路と
を含み、
前記リフレッシュカウンタは、アクティブである前記コントロール信号を受け取る場合
、前記計数結果が前記数値の直前の数値となるまで計数した後に計数を一時的に停止することを特徴とする、請求項７に記載の画像処理装置。 The memory controller is
A refresh counter for counting the clock;
A refresh control circuit that generates the refresh signal when the count result of the refresh counter is a predetermined numerical value,
8. The refresh counter according to claim 7, wherein when the control signal is active, the refresh counter temporarily stops counting after counting until the counting result is a value immediately before the value. Image processing device. 前記記憶回路は、順にリフレッシュがなされる１からｍ番目（ｍは２以上の整数）までの記憶領域を有し、
前記メモリコントローラは、
前記クロックを計数する第１のリフレッシュカウンタと、
前記第１のリフレッシュカウンタの計数結果が所定の数値となる毎に、１からｍまでの範囲で順に計数した結果をカウンタ値として出力する第２のリフレッシュカウンタと、
前記第２のリフレッシュカウンタの前記カウンタ値に対応した記憶領域に与えられるべきリフレッシュ信号を生成するリフレッシュ制御回路と
を含み、
前記第１のリフレッシュカウンタは、アクティブである前記コントロール信号を受け取る場合、前記計数結果が前記数値の直前の数値となるまで計数した後に計数を一時的に停止することを特徴とする、請求項７に記載の画像処理装置。 The storage circuit has 1 to m-th storage areas (m is an integer equal to or greater than 2) that are sequentially refreshed,
The memory controller is
A first refresh counter for counting the clock;
A second refresh counter that outputs, as a counter value, a result of counting in order from 1 to m each time the counting result of the first refresh counter reaches a predetermined value;
A refresh control circuit for generating a refresh signal to be applied to a storage area corresponding to the counter value of the second refresh counter;
8. The first refresh counter, when receiving the active control signal, temporarily stops counting after counting until the counting result is a numerical value immediately before the numerical value. An image processing apparatus according to 1. 所定のリフレッシュ信号によりリフレッシュがなされる１つ以上の記憶回路、前記リフレッシュ信号を出力するメモリコントローラ、および外部から連続的に受け取った画像データの処理を前記リフレッシュの許容最大周期以下の周期を有する所定のタイミング信号に同期して行う画像データ処理回路を備える画像処理装置に備えられており、所定のクロックを計数することにより前記画像データ処理回路に与えられるべき前記タイミング信号を生成するタイミング信号生成回路であって、
前記タイミング信号に同期した所定の信号が前記メモリコントローラに与えられることにより、前記メモリコントローラに前記タイミング信号に同期したリフレッシュ信号を出力させることを特徴とする、タイミング信号生成回路。 One or more storage circuits that are refreshed by a predetermined refresh signal, a memory controller that outputs the refresh signal, and a process that processes image data continuously received from the outside having a cycle that is less than or equal to the maximum allowable cycle of the refresh A timing signal generation circuit that is provided in an image processing apparatus that includes an image data processing circuit that performs in synchronization with the timing signal of, and generates the timing signal to be given to the image data processing circuit by counting a predetermined clock Because
A timing signal generation circuit, wherein a predetermined signal synchronized with the timing signal is supplied to the memory controller, so that the memory controller outputs a refresh signal synchronized with the timing signal. 前記所定の信号として前記タイミング信号を所定のクロック数だけ遅延させた信号を出力する遅延部を含むことを特徴とする、請求項１５に記載のタイミング信号生成回路。   16. The timing signal generation circuit according to claim 15, further comprising a delay unit that outputs a signal obtained by delaying the timing signal by a predetermined number of clocks as the predetermined signal. 外部から受け取った画像データに対して所定の処理を行う画像処理装置であって、
所定のリフレッシュ信号によりリフレッシュがなされる１つ以上の記憶回路と、
前記リフレッシュ信号を出力するメモリコントローラと、
前記リフレッシュの許容最大周期以下の周期を有する所定のタイミング信号に同期して外部から連続的に受け取った画像データの処理を行う画像データ処理回路と、
所定のクロックを計数することにより前記画像データ処理回路に与えられるべき前記タイミング信号を生成するとともに、前記タイミング信号に同期した所定の信号を前記メモリコントローラに与えることにより、前記メモリコントローラに前記タイミング信号に同期したリフレッシュ信号を出力させるタイミング信号生成回路と
を備えることを特徴とする、画像処理装置。 An image processing apparatus that performs predetermined processing on image data received from outside,
One or more memory circuits that are refreshed by a predetermined refresh signal;
A memory controller that outputs the refresh signal;
An image data processing circuit for processing image data continuously received from the outside in synchronization with a predetermined timing signal having a cycle equal to or less than the maximum allowable cycle of the refresh ;
The timing signal to be provided to the image data processing circuit is generated by counting a predetermined clock, and the timing signal is supplied to the memory controller by providing the memory controller with a predetermined signal synchronized with the timing signal. And a timing signal generation circuit for outputting a refresh signal synchronized with the image processing apparatus. 前記タイミング信号生成回路は、前記所定の信号として前記タイミング信号を所定のクロック数だけ遅延させた信号を出力する遅延部を含むことを特徴とする、請求項１７に記載の画像処理回路。   The image processing circuit according to claim 17, wherein the timing signal generation circuit includes a delay unit that outputs a signal obtained by delaying the timing signal by a predetermined number of clocks as the predetermined signal. 前記タイミング信号生成回路は、前記タイミング信号に同期し、前記タイミング信号が非アクティブになった後であってかつ前記画像データ処理回路における前記画像データの処理が開始される前までの期間内に前記リフレッシュ信号を前記メモリコントローラに出力させることを特徴とする、請求項１７または請求項１８に記載の画像処理回路。   The timing signal generation circuit is synchronized with the timing signal, and after the timing signal has become inactive and within a period before the processing of the image data in the image data processing circuit is started. The image processing circuit according to claim 17, wherein a refresh signal is output to the memory controller. 前記タイミング信号生成回路は、前記タイミング信号に同期し、前記画像データ処理回路における前記画像データの処理が終了した後であってかつ前記タイミング信号がアクティブになる前までの期間内に前記リフレッシュ信号を前記メモリコントローラに出力させることを特徴とする、請求項１７または請求項１８に記載の画像処理回路。   The timing signal generation circuit synchronizes with the timing signal and outputs the refresh signal within a period after the processing of the image data in the image data processing circuit and before the timing signal becomes active. The image processing circuit according to claim 17, wherein the image processing circuit outputs the data to the memory controller. 外部から受け取った画像データに対して所定の処理を行う画像処理装置であって、
所定のリフレッシュ信号によりリフレッシュがなされる１つ以上の記憶回路と、
前記リフレッシュ信号を出力するメモリコントローラと、
所定のタイミング信号に同期して外部から受け取った画像データの処理を行う画像データ処理回路と、
所定のクロックを計数することにより前記画像データ処理回路に与えられるべき前記タイミング信号を生成するとともに、前記タイミング信号に同期した所定の信号を前記メモリコントローラに与えることにより、前記メモリコントローラに前記タイミング信号に同期したリフレッシュ信号を出力させるタイミング信号生成回路と
を備え、
前記メモリコントローラは、
前記クロックを計数するリフレッシュカウンタと、
前記リフレッシュカウンタの計数結果が所定の数値である場合に前記リフレッシュ信号を出力するか、または前記タイミング信号に同期した所定の信号である前記リフレッシュ信号を出力するか選択的に切り換えるマルチプレクサと
を含むことを特徴とする、画像処理回路。 An image processing apparatus that performs predetermined processing on image data received from outside,
One or more memory circuits that are refreshed by a predetermined refresh signal;
A memory controller that outputs the refresh signal;
An image data processing circuit for processing image data received from the outside in synchronization with a predetermined timing signal;
The timing signal to be provided to the image data processing circuit is generated by counting a predetermined clock, and the timing signal is supplied to the memory controller by providing the memory controller with a predetermined signal synchronized with the timing signal. A timing signal generation circuit for outputting a refresh signal synchronized with
With
The memory controller is
A refresh counter for counting the clock;
A multiplexer that selectively switches whether to output the refresh signal when the count result of the refresh counter is a predetermined numerical value or to output the refresh signal that is a predetermined signal synchronized with the timing signal. and wherein, images processing circuit. 前記タイミング信号生成回路は、外部から受け取った所定のイネーブル信号がアクティブである期間内に前記タイミング信号を前記画像データ処理回路に与え、前記イネーブル信号が非アクティブである期間には前記タイミング信号を前記画像データ処理回路に与えることを停止し、
前記マルチプレクサは、前記イネーブル信号が非アクティブである期間、前記リフレッシュカウンタの計数結果が所定の数値である場合に前記リフレッシュ信号を出力し、前記イネーブル信号がアクティブである期間、前記タイミング信号に同期した所定の信号である前記リフレッシュ信号を出力するよう切り換えることを特徴とする、請求項２１に記載の画像処理装置。 The timing signal generation circuit applies the timing signal to the image data processing circuit within a period in which a predetermined enable signal received from the outside is active, and outputs the timing signal in the period in which the enable signal is inactive. Stop giving to the image data processing circuit,
The multiplexer outputs the refresh signal when the count result of the refresh counter is a predetermined numerical value while the enable signal is inactive, and is synchronized with the timing signal while the enable signal is active The image processing apparatus according to claim 21, wherein switching is performed to output the refresh signal which is a predetermined signal. 前記画像データ処理回路は、画像読み取り処理回路であることを特徴とする、請求項７または請求項１７に記載の画像処理装置。   The image processing apparatus according to claim 7, wherein the image data processing circuit is an image reading processing circuit. 前記画像データ処理回路は、解像度向上技術（ＲＥＴ：Ｒｅｓｏｌｕｔｉｏｎ Ｅｎｈａｎｃｅｍｅｎｔ Ｔｅｃｈｎｏｌｏｇｙ）処理回路であることを特徴とする、請求項７または請求項１７に記載の画像処理装置。   The image processing apparatus according to claim 7, wherein the image data processing circuit is a resolution enhancement technology (RET) processing circuit. 前記画像データ処理回路は、レーザ走査記録処理回路であることを特徴とする、請求項７または請求項１７に記載の画像処理装置。   The image processing apparatus according to claim 7, wherein the image data processing circuit is a laser scanning recording processing circuit.

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