JP2009059412A - Refresh controller and method thereof - Google Patents
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Abstract
Description
本発明は、ダイナミック型メモリのリフレッシュ動作を制御するリフレッシュ制御装置およびその方法に関するものである。 The present invention relates to a refresh control apparatus and method for controlling a refresh operation of a dynamic memory.
ＤＲＡＭ等のダイナミック型メモリの内部にあるメモリセルは、電荷を蓄えることで記憶するため、一定サイクルでリフレッシュが必要である一方、リフレッシュ動作中はメモリセルにアクセスができないため、リフレッシュ動作はダイナミック型メモリのアクセス速度を低下させる要因や、リフレッシュ動作の過剰実行により無駄に電力を消費させる要因となっていた。 Memory cells inside dynamic memory such as DRAM store charges by storing them, so refreshing is necessary in a fixed cycle, while memory cells cannot be accessed during refresh operations, so refresh operations are dynamic This has been a factor that reduces the memory access speed and causes unnecessary power consumption due to excessive execution of the refresh operation.
そのため、例えば、特許文献１に開示されたリフレッシュ制御装置では、リフレッシュ単位であるローアドレスについてアクセス履歴を格納しておき、リフレッシュタイミングにアクセスがあったローアドレスに対してはリフレッシュ動作を行わないようにしている。 Therefore, for example, in the refresh control device disclosed in Patent Document 1, an access history is stored for a row address that is a refresh unit, and a refresh operation is not performed for a row address that has been accessed at the refresh timing. I have to.
つまり、図５（Ａ）に示すようにクロック周波数τのクロック信号ＣＫに基づいてローアドレス毎にリフレッシュタイミングを順次切替えてリフレッシュ動作を行っている場合に、同（Ｂ），（Ｃ）に示すように、リフレッシュタイミングに実際にアクセスがあったローアドレス「１１」については、同（Ｄ）に示すように、リフレッシュ信号を出さず、リフレッシュ動作を行わないようにしている。
しかし、上記従来技術では、リフレッシュタイミングにアクセスのあったローアドレスについてのみリフレッシュ動作を行わないようにしていため、ローアドレスのリフレッシュタイミング以外にリフレッシュサイクルより短いサイクルで書込み等のアクセスがあった場合でも、リフレッシュ動作が行われるので、無駄なリフレッシュ動作が行われという、問題があった。 However, in the above prior art, since the refresh operation is not performed only for the row address accessed at the refresh timing, even when there is an access such as writing in a cycle shorter than the refresh cycle other than the refresh timing of the row address. Since the refresh operation is performed, there is a problem that a useless refresh operation is performed.
本発明はかかる事情に鑑みてなされたものであり、その目的は、ダイナミック型メモリにおいて無駄なリフレッシュ動作を削減して、アクセス不能期間の短縮および消費電力の抑制をさらに図ることができるリフレッシュ制御装置およびその方法を提供することにある。 The present invention has been made in view of such circumstances, and an object of the present invention is to provide a refresh control device capable of reducing unnecessary refresh operations in a dynamic memory, further shortening an inaccessible period and further suppressing power consumption. And providing a method thereof.
上記目的を達成するために、本発明のリフレッシュ制御装置は、ダイナミック型メモリにおける複数のメモリセルからなる各記憶領域に対し所定のリフレッシュサイクルに基づいてリフレッシュ動作を行うリフレッシュ制御装置であって、前記各記憶領域内の複数のメモリセルへのアクセスサイクルと、前記リフレッシュサイクルとに基づいて、前記各記憶領域の複数のメモリセルへのアクセスサイクルのうち最長のアクセスサイクルが前記リフレッシュサイクルより短い記憶領域をリフレッシュ不要領域として設定するリフレッシュ不要領域設定手段と、前記リフレッシュサイクルに基づいて前記リフレッシュ動作を行うリフレッシュ候補の前記記憶領域を順次指定するリフレッシュ候補指定手段と、前記リフレッシュ候補指定手段によって指定されたリフレッシュ候補の前記記憶領域が、前記リフレッシュ不要領域設定手段によって設定された前記リフレッシュ不要領域であるかを判断し、リフレッシュ候補の前記記憶領域が前記リフレッシュ不要領域である場合にはリフレッシュ信号を出力せず、リフレッシュ候補の前記記憶領域が前記リフレッシュ不要領域でない場合は、前記リフレッシュサイクルに基づいてリフレッシュ信号を出力して前記リフレッシュ動作を制御するリフレッシュ動作制御手段と、を有する。 In order to achieve the above object, a refresh control device of the present invention is a refresh control device that performs a refresh operation based on a predetermined refresh cycle for each storage area composed of a plurality of memory cells in a dynamic memory, Based on the access cycle to the plurality of memory cells in each storage area and the refresh cycle, the longest access cycle among the access cycles to the plurality of memory cells in each storage area is shorter than the refresh cycle. A refresh unnecessary area setting means for setting a refresh unnecessary area, a refresh candidate specifying means for sequentially specifying the storage areas of refresh candidates for performing the refresh operation based on the refresh cycle, and a refresh candidate specifying means. It is determined whether the storage area of the designated refresh candidate is the refresh unnecessary area set by the refresh unnecessary area setting means, and if the storage area of the refresh candidate is the refresh unnecessary area, a refresh signal And refresh operation control means for controlling the refresh operation by outputting a refresh signal based on the refresh cycle when the refresh candidate storage area is not the refresh unnecessary area.
また、本発明のリフレッシュ制御方法は、ダイナミック型メモリにおける複数のメモリセルからなる各記憶領域に対し所定のリフレッシュサイクルに基づいてリフレッシュ動作を行うリフレッシュ制御方法であって、前記各記憶領域内の複数のメモリセルへのアクセスサイクルと、前記リフレッシュサイクルとに基づいて、前記各記憶領域の複数のメモリセルへのアクセスサイクルのうち最長のアクセスサイクルが前記リフレッシュサイクルより短い記憶領域をリフレッシュ不要領域として設定するステップと、前記リフレッシュサイクルに基づいて前記リフレッシュ動作を行うリフレッシュ候補の前記記憶領域を順次指定するステップと、リフレッシュ候補の前記記憶領域が、前記リフレッシュ不要領域であるかを判断し、リフレッシュ候補の前記記憶領域が前記リフレッシュ不要領域である場合にはリフレッシュ信号を出力せず、リフレッシュ候補の前記記憶領域が前記リフレッシュ不要領域でない場合は、前記リフレッシュサイクルに基づいてリフレッシュ信号を出力して前記リフレッシュ動作を制御するステップと、を有する。 The refresh control method of the present invention is a refresh control method for performing a refresh operation based on a predetermined refresh cycle for each storage area composed of a plurality of memory cells in a dynamic memory. Based on the access cycle to the memory cell and the refresh cycle, a storage region in which the longest access cycle of the access cycles to the plurality of memory cells in each storage region is shorter than the refresh cycle is set as a refresh unnecessary region Determining a refresh candidate storage area for performing the refresh operation based on the refresh cycle; determining whether the refresh candidate storage area is the refresh unnecessary area; If the storage area is not the refresh unnecessary area, no refresh signal is output. If the storage area that is a refresh candidate is not the refresh unnecessary area, a refresh signal is output based on the refresh cycle and the refresh area is output. Controlling the operation.
本発明によれば、リフレッシュ単位となる各記憶領域内の複数のメモリセルへのアクセスサイクルのうち最長のアクセスサイクルがリフレッシュサイクルより短い記憶領域についてはリフレッシュ動作を行わないので、ダイナミック型メモリにおいて無駄なリフレッシュ動作を削減して、アクセス不能期間の短縮および消費電力の抑制をさらに図ることができる。 According to the present invention, since the longest access cycle among the access cycles to the plurality of memory cells in each storage area as a refresh unit is shorter than the refresh cycle, the refresh operation is not performed. It is possible to further reduce the refresh operation, further shorten the inaccessible period and suppress power consumption.
＜第１実施形態＞
以下、本発明の実施形態に係るリフレッシュ制御装置および方法について説明する。
<First Embodiment>
Hereinafter, a refresh control apparatus and method according to embodiments of the present invention will be described.
図１は、本発明の実施形態に係るリフレッシュ制御装置の構成例を示すブロック図である。 FIG. 1 is a block diagram illustrating a configuration example of a refresh control apparatus according to an embodiment of the present invention.
図１において、このリフレッシュ制御装置は、リフレッシュ不要領域設定器１、スキップ用アドレスレジスタ２、リフレッシュアドレスカウンタ３、アドレス比較器４、およびリフレッシュ信号生成器５を有しており、ダイナミック型メモリであるＤＲＡＭ６のリフレッシュ動作を制御するように構成されている。
ここで、リフレッシュ不要領域設定器１とスキップ用アドレスレジスタ２が本発明のリフレッシュ不要領域設定手段に相当し、リフレッシュアドレスカウンタ３が本発明のリフレッシュ候補指定手段、アドレス比較器４およびリフレッシュ信号生成器５が本発明のリフレッシュ動作制御手段に相当する。
In FIG. 1, the refresh control apparatus includes a refresh unnecessary area setting device 1, a skip address register 2, a refresh address counter 3, an address comparator 4, and a refresh signal generator 5, and is a dynamic memory. The refresh operation of the DRAM 6 is configured to be controlled.
Here, the refresh unnecessary area setting unit 1 and the skip address register 2 correspond to the refresh unnecessary area setting means of the present invention, and the refresh address counter 3 is the refresh candidate specifying means, the address comparator 4 and the refresh signal generator of the present invention. 5 corresponds to the refresh operation control means of the present invention.
なお、本実施形態においてリフレッシュの実行単位である記憶領域は、例えば、ロー（行）アドレスが共通のメモリセルであるローアドレス単位とするが、本発明では、コラム（列）アドレスが共通のメモリセルであるコラムアドレス単位でも、あるいはそれ以外の記憶領域単一でも勿論良い。また、本実施形態１では、記憶領域を構成する各メモリセルへのアクセスサイクルとして書込みサイクルとして説明する。 In this embodiment, the storage area that is a refresh execution unit is, for example, a row address unit that is a memory cell having a common row (row) address, but in the present invention, a memory having a common column (column) address. Of course, it may be a column address unit which is a cell, or a single storage area other than that. In the first embodiment, a description will be given as a write cycle as an access cycle to each memory cell constituting a storage area.
次にフローチャートを参照して動作を説明する。 Next, the operation will be described with reference to a flowchart.
図２は、本実施形態に係るリフレッシュ制御装置の動作であるリフレッシュ制御方法を示すフローチャートである。 FIG. 2 is a flowchart showing a refresh control method which is an operation of the refresh control apparatus according to the present embodiment.
まず、本実施形態では、リフレッシュ不要領域設定器１が、リフレッシュ不要領域設定手段として、ＤＲＡＭ６を構成するメモリセルへの書込み信号であるアクセス信号と、各記憶領域へのリフレッシュサイクルを示すリフレッシュサイクル信号とに基づいて、リフレッシュ単位であるローアドレス毎に、ローアドレスが共通の記憶領域内の複数のメモリセルへのアクセスサイクルのうち最長のアクセスサイクルがリフレッシュサイクルより短いか否かを判断して、ローアドレス毎に、ローアドレスが共通の記憶領域内の複数のメモリセル全てへの書き込みサイクルがリフレッシュサイクルより短いローアドレスを特定し（ステップＳＴ１）、リフレッシュ動作をスキップ、すなわちリフレッシュ動作を行わないスキップ用アドレスとしてスキップ用アドレスレジスタ２に設定する（ステップＳＴ２）。なお、図３は、ローアドレスが共通の記憶領域内の複数のメモリセルへのアクセスサイクルのうち最長のアクセスサイクルＴ２がリフレッシュサイクルＴ１より短い状態を示している。 First, in this embodiment, the refresh unnecessary area setting unit 1 serves as a refresh unnecessary area setting means, an access signal that is a write signal to a memory cell constituting the DRAM 6, and a refresh cycle signal indicating a refresh cycle for each storage area. Based on the above, for each row address that is a refresh unit, it is determined whether or not the longest access cycle of access cycles to a plurality of memory cells in a common storage area is shorter than the refresh cycle, For each row address, a row address in which a write cycle to all of the plurality of memory cells in the common memory area is shorter than the refresh cycle is specified (step ST1), and the refresh operation is skipped, that is, the refresh operation is not performed. As an address for Tsu is set to flop for address register 2 (step ST2). FIG. 3 shows a state in which the longest access cycle T2 among the access cycles to the plurality of memory cells in the storage area having the common row address is shorter than the refresh cycle T1.
ここで、リフレッシュ不要領域設定器１は、リフレッシュ単位であるローアドレス毎に、ローアドレスが共通の記憶領域内の複数のメモリセルへのアクセスサイクルのうち最長のアクセスサイクルがリフレッシュサイクルより短いか否かを判断するようにしたのは、リフレッシュ単位となるローアドレスが共通の記憶領域内の複数のメモリセルでは、全てのメモリセルが常に短い書込みサイクルにて書き換えられるとは限らず、例えば、短い書込みサイクルで動画像データが書き込まれるメモリセルと、比較的長い書込みサイクルで静止画像データが書き込まれるメモリセルとが混在する場合があるので、その記憶領域のうちで、１つのメモリセルの書込みサイクルがリフレッシュサイクルより長い場合には、リフレッシュ動作を行うようにしたためであり、これをＤＲＡＭ６を構成する各メモリセルへの書込み信号であるアクセス信号と、各記憶領域へのリフレッシュサイクルを示すリフレッシュサイクル信号とに基づいて判断する。 Here, the refresh unnecessary area setting unit 1 determines whether the longest access cycle among the access cycles to a plurality of memory cells in the storage area having a common row address is shorter than the refresh cycle for each row address that is a refresh unit. In the case of a plurality of memory cells in a storage area having a common row address as a refresh unit, all the memory cells are not always rewritten in a short write cycle. Since there may be a mixture of memory cells in which moving image data is written in a write cycle and memory cells in which still image data is written in a relatively long write cycle, the write cycle of one memory cell in the storage area If is longer than the refresh cycle, perform refresh operation And it is for an access signal is a write signal to each of the memory cells constituting the DRAM6 this is determined on the basis of the refresh cycle signal indicating a refresh cycle to each storage area.
すると、アドレス比較器６５は、リフレッシュアドレスカウンタ３が生成したリフレッシュ候補アドレスと、スキップ用アドレスレジスタ２から読み出したスキップ用アドレスとを比較して（ステップＳＴ３）、一致するか否かを判断する（ステップＳＴ４）。 Then, the address comparator 65 compares the refresh candidate address generated by the refresh address counter 3 with the skip address read from the skip address register 2 (step ST3) and determines whether or not they match (step ST3). Step ST4).
ここで、アドレス比較器６５は、リフレッシュ候補アドレスとスキップ用アドレスとが不一致の場合（ステップＳＴ４“Ｙ”）、そのリフレッシュ候補アドレスの記憶領域の複数のメモリセルのうち少なくとも一のメモリセルへの書込みサイクルがリフレッシュサイクルより長いため、その記憶領域へのリフレッシュ動作が必要な場合であるので、リフレッシュ候補アドレスをアドレス信号としてＤＲＡＭ６に出力すると共に、リフレッシュ信号生成器５に不一致であることを示す信号を出力する。 Here, if the refresh candidate address and the skip address do not match (step ST4 “Y”), the address comparator 65 applies to at least one memory cell among the plurality of memory cells in the storage area of the refresh candidate address. Since the write cycle is longer than the refresh cycle, a refresh operation to the storage area is necessary. Therefore, a refresh candidate address is output to the DRAM 6 as an address signal and a signal indicating that the refresh signal generator 5 does not match Is output.
リフレッシュ信号生成器５は、アドレス比較器４からのリフレッシュ候補アドレスとスキップ用アドレスとの不一致であることを示す信号の入力により、リフレッシュ信号を生成してＤＲＡＭ６に出力する（ステップＳＴ６）。 The refresh signal generator 5 generates a refresh signal in response to the input of a signal indicating that the refresh candidate address and the skip address do not match from the address comparator 4, and outputs the refresh signal to the DRAM 6 (step ST6).
これにより、ＤＲＡＭ６には、リフレッシュ信号生成器５からのリフレッシュ信号と、アドレス比較器４からリフレッシュすべきローアドレスのアドレス信号とが入力するので、そのアドレス信号が示すローアドレス、すなわちリフレッシュ単位である各記憶領域の複数のメモリセルのうち少なくとも一のメモリセルへの書込みサイクルがリフレッシュサイクルより長い記憶領域に対してはリフレッシュ動作が行われる。 Thus, since the refresh signal from the refresh signal generator 5 and the address signal of the row address to be refreshed are input from the address comparator 4 to the DRAM 6, the row address indicated by the address signal, that is, the refresh unit. A refresh operation is performed for a storage area in which a write cycle to at least one of the plurality of memory cells in each storage area is longer than the refresh cycle.
その一方、アドレス比較器６５が、リフレッシュ候補アドレスとスキップ用アドレスとの一致を検出した場合には（ステップＳＴ４“Ｙ”）、そのリフレッシュ候補アドレスの記憶領域の複数のメモリセルへのアクセスサイクルのうち最長のアクセスサイクルがリフレッシュサイクルより短いため、その記憶領域へのリフレッシュ動作を実行する必要がない場合であるので、リフレッシュ信号生成器５にスキップ用アドレスとの一致を示す信号を出力する。 On the other hand, if the address comparator 65 detects a match between the refresh candidate address and the skip address (step ST4 “Y”), an access cycle of a plurality of memory cells in the storage area of the refresh candidate address is detected. Since the longest access cycle is shorter than the refresh cycle, there is no need to execute the refresh operation for the storage area. Therefore, a signal indicating coincidence with the skip address is output to the refresh signal generator 5.
リフレッシュ信号生成器５は、アドレス比較器４からの不一致であることを示す信号が入力すると、リフレッシュ信号をＤＲＡＭ６に出力することは行わないので、この場合にはリフレッシュ候補アドレスのローアドレスのメモリセルに対してのリフレッシュ動作はスキップされる（ステップＳＴ５） When the signal indicating that there is a mismatch from the address comparator 4 is input to the refresh signal generator 5, the refresh signal is not output to the DRAM 6. In this case, the memory cell at the row address of the refresh candidate address The refresh operation is skipped (step ST5).
そして、リフレッシュアドレスカウンタ３が、リフレッシュサイクル信号に基づいてリフレッシュすべき記憶領域のローアドレスであるリフレッシュ候補アドレスをカウントアップして、上述のＳＴ３の処理戻り、次のリフレッシュ候補アドレスについてＳＴ３以降の処理を繰り返す（ステップＳＴ７）。 Then, the refresh address counter 3 counts up the refresh candidate address, which is the row address of the storage area to be refreshed, based on the refresh cycle signal, returns to the process of ST3 described above, and processes subsequent to ST3 for the next refresh candidate address Is repeated (step ST7).
以上説明したように、第１実施形態によれば、リフレッシュ単位である例えばローアドレスが共通である記憶領域の複数のメモリセルへのアクセスサイクルのうち最長のアクセスサイクルがリフレッシュサイクルより短い記憶領域についてはリフレッシュ動作を行わないようにしたので、ＤＲＡＭ６における無駄なリフレッシュ動作を削減して、アクセス不能期間の短縮および消費電力の抑制をさらに図ることができる。 As described above, according to the first embodiment, the longest access cycle among the access cycles to a plurality of memory cells in the storage area having a common row address, which is a refresh unit, is shorter than the refresh cycle. Since the refresh operation is not performed, the useless refresh operation in the DRAM 6 can be reduced, so that the inaccessible period can be shortened and the power consumption can be further suppressed.
その結果、例えば、本装置をビデオカメラ等の撮像装置に適用し、カメラモジュールからの画像データをＤＲＡＭ６の同一アドレスにリフレッシュサイクルより短いサイクルで順次上書きで書き込み、それをコーデック１３が順次読み出して圧縮符号化してＨＤＤに転送する場合、当該アドレスについての不要なリフレッシュ動作を削減できる。 As a result, for example, this apparatus is applied to an imaging apparatus such as a video camera, and image data from the camera module is sequentially written to the same address of the DRAM 6 by overwriting in a cycle shorter than the refresh cycle, and the codec 13 sequentially reads and compresses it. When encoding and transferring to the HDD, unnecessary refresh operations for the address can be reduced.
また、本実施形態では、不要なリフレッシュ動作を削減する際に、従来技術で説明したリフレッシュ制御回路のように、リフレッシュを行ったアドレスの履歴と実際にアクセスしたアドレスの履歴を記憶してリアルタイムにリフレッシュタイミングと書き込みタイミングとの時間差からリフレッシュの有無を決定する必要がないので、回路構成を簡単にできる。 In this embodiment, when reducing unnecessary refresh operations, the history of addresses that have been refreshed and the history of addresses that have actually been accessed are stored in real time as in the refresh control circuit described in the prior art. Since it is not necessary to determine the presence or absence of refresh from the time difference between the refresh timing and the write timing, the circuit configuration can be simplified.
＜第２実施形態＞
次に本発明の第２実施形態について説明する。第２実施形態のリフレッシュ制御装置は、アクセスサイクルの決定方法が第１実施形態とは異なる以外は、基本的に第１実施形態と同様である。よって、第１実施形態とは異なる部分のみ説明する。
Second Embodiment
Next, a second embodiment of the present invention will be described. The refresh control device of the second embodiment is basically the same as that of the first embodiment, except that the access cycle determination method is different from that of the first embodiment. Therefore, only a different part from 1st Embodiment is demonstrated.
つまり、上記第１実施形態では、図３（Ｂ）に示すようにリフレッシュ単位の記憶領域内の複数のメモリセルへのアクセスサイクルのうち最長の書込みサイクルＴ２をアクセスサイクルとし、その書込みサイクルＴ２が図３（Ａ）に示すリフレッシュサイクルＴ１より短いか否かによりリフレッシュ不要領域を設定して説明したが、第２実施形態では、図４（Ｂ），（Ｃ）に示すようにリフレッシュ単位の記憶領域内の複数のメモリセルへのアクセスサイクルのうち、書込みタイミングから読出しタイミングまでのサイクルが最長のサイクルＴ４が図４（Ａ）に示すリフレッシュサイクルＴ３より短いか否かによりリフレッシュ不要領域を設定して説明するものである。 That is, in the first embodiment, as shown in FIG. 3B, the longest write cycle T2 among the access cycles to the plurality of memory cells in the storage area in the refresh unit is set as the access cycle, and the write cycle T2 is Although the refresh unnecessary area is set depending on whether or not it is shorter than the refresh cycle T1 shown in FIG. 3A, the second embodiment stores the refresh unit as shown in FIGS. 4B and 4C. Of the access cycles to the plurality of memory cells in the area, the refresh unnecessary area is set depending on whether or not the cycle T4 having the longest cycle from the write timing to the read timing is shorter than the refresh cycle T3 shown in FIG. Will be explained.
そのため、この第２実施形態は、ある一定間隔でデータが入力され、ＤＲＡＭの決ったアドレス領域に対して書き込みが行われる一方、ある一定間隔でそのデータが読み出され、次に書き込みが行われるまでそのアドレス領域が必要でないような場合に有効である。 Therefore, in the second embodiment, data is input at a certain interval, and writing is performed to an address area determined by the DRAM, while the data is read at a certain interval and then written. This is effective when the address area is not necessary.
つまり、例えば、本装置を、レコーダ等に使用される動画データが入力する画像処理のシステムに適用し、動画データが一定間隔でＤＲＡＭの同じアドレス領域への書き込みが行われ、そのデータは圧縮符号化等の画像処理のために読み出される場合、一度読み出されたデータはもう必要でないため、ＤＲＡＭのそのアドレス部分のデータを示す電荷は消失しても問題ないことになる。 In other words, for example, this apparatus is applied to an image processing system in which moving image data used in a recorder or the like is input, and the moving image data is written to the same address area of the DRAM at regular intervals, and the data is compressed code. When the data is read for image processing such as conversion, the data once read is no longer necessary, and there is no problem even if the charge indicating the data in the address portion of the DRAM disappears.
従って、上記のように一定間隔でデータが書込まれ、かつ、読み出されるアドレス領域に対するリフレッシュ動作は、データの読み出し後は、データがなくなっても良いので、スキップできる。 Therefore, the refresh operation for the address area in which data is written and read at regular intervals as described above can be skipped because the data may be lost after the data is read.
そのため、リフレッシュ単位であるローアドレスが共通である記憶領域の複数のメモリセルへのアクセスサイクルのうち書込みタイミングから次の読出しタイミングまでのＴ４の期間のみデータが保証されていればよく、Ｔ５の期間はデータが消去されてもシステムとしては問題ないので、この第２実施形態では、図４（Ａ）に示すリフレッシュサイクルＴ３より書込みタイミングから次の読出しタイミングまでのアクセスサイクルＴ４が短い場合には、リフレッシュ動作をスキップする Therefore, it is sufficient that data is guaranteed only during the period T4 from the write timing to the next read timing among the access cycles to the plurality of memory cells in the storage area having the same row address as the refresh unit. In this second embodiment, when the access cycle T4 from the write timing to the next read timing is shorter than the refresh cycle T3 shown in FIG. Skip refresh operation
従って、第２実施形態によれば、例えば、ローアドレスが共通である記憶領域の複数のメモリセルへのアクセスサイクルのうち、書込みタイミングから読出しタイミングまでのアクセスサイクルが最長のものがリフレッシュサイクルより短い記憶領域についてはリフレッシュ動作を行わないようにしたので、ＤＲＡＭにおける無駄なリフレッシュ動作を削減して、アクセス不能期間の短縮および消費電力の抑制をさらに図ることができる。 Therefore, according to the second embodiment, for example, among the access cycles to a plurality of memory cells in the storage area having a common row address, the longest access cycle from the write timing to the read timing is shorter than the refresh cycle. Since the refresh operation is not performed on the storage area, the useless refresh operation in the DRAM can be reduced, and the inaccessible period can be shortened and the power consumption can be further reduced.
なお、本発明は、上述した実施形態には限定されない。すなわち、当業者は、本発明の技術的範囲またはその均等の範囲内において、上述した実施形態の構成要素に関し、様々な変更、コンビネーション、サブコンビネーション、並びに代替を行ってよく、例えば、上記実施形態の変形例として、例えば、上述した第１実施形態および第２実施形態のいずれか一方において指定された非リフレッシュアドレスをスキップアドレス用レジスタ２に設定するようにしてもよい。 In addition, this invention is not limited to embodiment mentioned above. That is, those skilled in the art may make various modifications, combinations, subcombinations, and alternatives to the components of the above-described embodiments within the technical scope of the present invention or equivalents thereof. As a modified example of the above, for example, the non-refresh address specified in one of the first embodiment and the second embodiment described above may be set in the skip address register 2.
また、上記実施形態では、リフレッシュ不要領域設定器１が、ＤＲＡＭ６を構成するメモリセルへの書込み信号であるアクセス信号と、各記憶領域へのリフレッシュサイクルを示すリフレッシュサイクル信号とに基づいて、リフレッシュ単位であるローアドレス毎に、ローアドレスが共通の記憶領域内の複数のメモリセルへのアクセスサイクルのうち最長のアクセスサイクルがリフレッシュサイクルより短いか否かを判断して、リフレッシュ動作を行わない記憶領域のローアドレスであるスキップ用アドレスを設定するように説明したが、本発明では、これに限らず、予めアクセスサイクルがリフレッシュサイクルより短くリフレッシュ動作を行う必要のない記憶領域のローアドレスが分かっている場合には、リフレッシュ不要領域設定器１は、アクセス信号とリフレッシュサイクル信号とに基づかずにスキップ用アドレスレジスタ２にスキップ用アドレスを設定するようにしても勿論よい。この場合、リフレッシュ不要領域設定器１へのアクセス信号とリフレッシュサイクル信号との入力は不要である。 Further, in the above embodiment, the refresh unnecessary area setting unit 1 is based on the access signal that is a write signal to the memory cells constituting the DRAM 6 and the refresh cycle signal that indicates the refresh cycle for each storage area. For each row address, a storage area in which the longest access cycle among access cycles to a plurality of memory cells in a storage area having a common row address is determined to be shorter than the refresh cycle, and no refresh operation is performed However, the present invention is not limited to this, and the row address of the storage area in which the access cycle is shorter than the refresh cycle and does not need to be refreshed is known in advance. In this case, a refresh unnecessary area setting device 1 , It may of course be possible to set a skip address in the skip address register 2 not based on the access signal and the refresh cycle signal. In this case, it is not necessary to input an access signal and a refresh cycle signal to the refresh unnecessary area setting device 1.
また、上述した実施形態では、本発明のダイナミック型メモリの一例としてＤＲＡＭ６を例示したが、それ以外のＥＤＲＡＭ等のダイナミック型メモリを用いても勿論よい。 In the embodiment described above, the DRAM 6 is illustrated as an example of the dynamic memory of the present invention. However, other dynamic memories such as EDRAM may be used.
１…リフレッシュ不要領域設定器
２…スキップ用アドレスレジスタ
３…リフレッシュアドレスカウンタ
４…アドレス比較器
５…リフレッシュ信号生成器
６…ＤＲＡＭ
DESCRIPTION OF SYMBOLS 1 ... Refresh unnecessary area setting device 2 ... Skip address register 3 ... Refresh address counter 4 ... Address comparator 5 ... Refresh signal generator 6 ... DRAM
Claims (4)
前記各記憶領域内の複数のメモリセルへのアクセスサイクルと、前記リフレッシュサイクルとに基づいて、前記各記憶領域の複数のメモリセルへのアクセスサイクルのうち最長のアクセスサイクルが前記リフレッシュサイクルより短い記憶領域をリフレッシュ不要領域として設定するリフレッシュ不要領域設定手段と、
前記リフレッシュサイクルに基づいて前記リフレッシュ動作を行うリフレッシュ候補の前記記憶領域を順次指定するリフレッシュ候補指定手段と、
前記リフレッシュ候補指定手段によって指定されたリフレッシュ候補の前記記憶領域が、前記リフレッシュ不要領域設定手段によって設定された前記リフレッシュ不要領域であるかを判断し、リフレッシュ候補の前記記憶領域が前記リフレッシュ不要領域である場合にはリフレッシュ信号を出力せず、リフレッシュ候補の前記記憶領域が前記リフレッシュ不要領域でない場合は、前記リフレッシュサイクルに基づいてリフレッシュ信号を出力して前記リフレッシュ動作を制御するリフレッシュ動作制御手段と、
を有するリフレッシュ制御装置。 A refresh control device that performs a refresh operation based on a predetermined refresh cycle for each storage area composed of a plurality of memory cells in a dynamic memory,
Based on the access cycle to the plurality of memory cells in each storage area and the refresh cycle, the longest access cycle among the access cycles to the plurality of memory cells in each storage area is shorter than the refresh cycle. A refresh unnecessary area setting means for setting the area as a refresh unnecessary area;
Refresh candidate designation means for sequentially designating the storage areas of refresh candidates for performing the refresh operation based on the refresh cycle;
It is determined whether the storage area of the refresh candidate designated by the refresh candidate designation means is the refresh unnecessary area set by the refresh unnecessary area setting means, and the storage area of the refresh candidate is the refresh unnecessary area A refresh operation control means for outputting a refresh signal based on the refresh cycle to control the refresh operation when a refresh signal is not output in some cases and the storage area of a refresh candidate is not the refresh unnecessary area;
A refresh control device.
請求項１に記載のリフレッシュ制御装置。 The access cycle to the data write cell is a write cycle of data to the data write cell.
The refresh control device according to claim 1.
請求項１に記載のリフレッシュ制御装置。 The access cycle to the data write cell is the time from when the data write cell is written to when the data is read.
The refresh control device according to claim 1.
前記各記憶領域内の複数のメモリセルへのアクセスサイクルと、前記リフレッシュサイクルとに基づいて、前記各記憶領域の複数のメモリセルへのアクセスサイクルのうち最長のアクセスサイクルが前記リフレッシュサイクルより短い記憶領域をリフレッシュ不要領域として設定するステップと、
前記リフレッシュサイクルに基づいて前記リフレッシュ動作を行うリフレッシュ候補の前記記憶領域を順次指定するステップと、
リフレッシュ候補の前記記憶領域が、前記リフレッシュ不要領域であるかを判断し、リフレッシュ候補の前記記憶領域が前記リフレッシュ不要領域である場合にはリフレッシュ信号を出力せず、リフレッシュ候補の前記記憶領域が前記リフレッシュ不要領域でない場合は、前記リフレッシュサイクルに基づいてリフレッシュ信号を出力して前記リフレッシュ動作を制御するステップと、
を有するリフレッシュ制御方法。 A refresh control method for performing a refresh operation based on a predetermined refresh cycle for each storage area composed of a plurality of memory cells in a dynamic memory,
Based on the access cycle to the plurality of memory cells in each storage area and the refresh cycle, the longest access cycle among the access cycles to the plurality of memory cells in each storage area is shorter than the refresh cycle. Setting the area as a refresh unnecessary area;
Sequentially specifying the storage areas of refresh candidates for performing the refresh operation based on the refresh cycle;
It is determined whether the storage area of the refresh candidate is the refresh unnecessary area. If the storage area of the refresh candidate is the refresh unnecessary area, a refresh signal is not output, and the storage area of the refresh candidate is If it is not a refresh unnecessary region, outputting a refresh signal based on the refresh cycle to control the refresh operation;
A refresh control method comprising:
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2007225337A JP2009059412A (en) | 2007-08-31 | 2007-08-31 | Refresh controller and method thereof |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
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| Publication Number | Publication Date |
|---|---|
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Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
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| Country | Link |
|---|---|
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Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8358554B2 (en) | 2009-12-24 | 2013-01-22 | Samsung Electronics Co., Ltd. | Semiconductor memory device performing partial self refresh and memory system including same |
| US8705302B2 (en) | 2010-09-24 | 2014-04-22 | Samsung Electronics Co., Ltd. | Semiconductor memory devices having self-refresh capability |
| US9147460B2 (en) | 2012-06-11 | 2015-09-29 | Renesas Electronics Corporation | Memory controller, memory control method, and memory control system |
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-
2007
- 2007-08-31 JP JP2007225337A patent/JP2009059412A/en active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8358554B2 (en) | 2009-12-24 | 2013-01-22 | Samsung Electronics Co., Ltd. | Semiconductor memory device performing partial self refresh and memory system including same |
| US8705302B2 (en) | 2010-09-24 | 2014-04-22 | Samsung Electronics Co., Ltd. | Semiconductor memory devices having self-refresh capability |
| US9147460B2 (en) | 2012-06-11 | 2015-09-29 | Renesas Electronics Corporation | Memory controller, memory control method, and memory control system |
| US9336851B2 (en) | 2013-02-07 | 2016-05-10 | Samsung Electronics Co., Ltd. | Memory device and method of refreshing in a memory device |
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