JP4713752B2 - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法 Download PDFInfo
- Publication number
- JP4713752B2 JP4713752B2 JP2001094245A JP2001094245A JP4713752B2 JP 4713752 B2 JP4713752 B2 JP 4713752B2 JP 2001094245 A JP2001094245 A JP 2001094245A JP 2001094245 A JP2001094245 A JP 2001094245A JP 4713752 B2 JP4713752 B2 JP 4713752B2
- Authority
- JP
- Japan
- Prior art keywords
- silicon
- gas
- plasma
- semiconductor device
- manufacturing
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 82
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 49
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 235
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 235
- 239000010703 silicon Substances 0.000 claims abstract description 235
- 239000007789 gas Substances 0.000 claims abstract description 164
- 238000000034 method Methods 0.000 claims abstract description 116
- 229910052739 hydrogen Inorganic materials 0.000 claims abstract description 104
- 239000001257 hydrogen Substances 0.000 claims abstract description 103
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 claims abstract description 81
- 239000011261 inert gas Substances 0.000 claims abstract description 70
- 150000003377 silicon compounds Chemical class 0.000 claims abstract description 40
- 239000003990 capacitor Substances 0.000 claims abstract description 8
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 117
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 106
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 88
- 239000000758 substrate Substances 0.000 claims description 80
- 150000004767 nitrides Chemical class 0.000 claims description 52
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 35
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 35
- 229910052743 krypton Inorganic materials 0.000 claims description 33
- 229910052786 argon Inorganic materials 0.000 claims description 28
- 238000002955 isolation Methods 0.000 claims description 28
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 claims description 26
- XKRFYHLGVUSROY-UHFFFAOYSA-N Argon Chemical compound [Ar] XKRFYHLGVUSROY-UHFFFAOYSA-N 0.000 claims description 24
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 claims description 22
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 claims description 22
- 229910052760 oxygen Inorganic materials 0.000 claims description 16
- 239000001301 oxygen Substances 0.000 claims description 16
- 229910021417 amorphous silicon Inorganic materials 0.000 claims description 14
- DNNSSWSSYDEUBZ-UHFFFAOYSA-N krypton atom Chemical compound [Kr] DNNSSWSSYDEUBZ-UHFFFAOYSA-N 0.000 claims description 14
- QGZKDVFQNNGYKY-UHFFFAOYSA-N Ammonia Chemical compound N QGZKDVFQNNGYKY-UHFFFAOYSA-N 0.000 claims description 10
- 150000002431 hydrogen Chemical class 0.000 claims description 10
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 claims description 9
- 229910052724 xenon Inorganic materials 0.000 claims description 9
- 229910021529 ammonia Inorganic materials 0.000 claims description 4
- 239000013078 crystal Substances 0.000 claims description 3
- FHNFHKCVQCLJFQ-UHFFFAOYSA-N xenon atom Chemical compound [Xe] FHNFHKCVQCLJFQ-UHFFFAOYSA-N 0.000 claims description 3
- 210000002381 plasma Anatomy 0.000 claims 29
- 239000000203 mixture Substances 0.000 claims 6
- 229910021421 monocrystalline silicon Inorganic materials 0.000 claims 1
- 239000010408 film Substances 0.000 description 425
- 239000010410 layer Substances 0.000 description 98
- 238000007254 oxidation reaction Methods 0.000 description 59
- 230000003647 oxidation Effects 0.000 description 57
- 230000008569 process Effects 0.000 description 55
- 230000015572 biosynthetic process Effects 0.000 description 30
- 238000010586 diagram Methods 0.000 description 20
- 230000005284 excitation Effects 0.000 description 18
- 125000004435 hydrogen atom Chemical group [H]* 0.000 description 12
- 229910052681 coesite Inorganic materials 0.000 description 10
- 229910052906 cristobalite Inorganic materials 0.000 description 10
- 238000010438 heat treatment Methods 0.000 description 10
- 239000002184 metal Substances 0.000 description 10
- 229910052751 metal Inorganic materials 0.000 description 10
- 229910052682 stishovite Inorganic materials 0.000 description 10
- 229910052905 tridymite Inorganic materials 0.000 description 10
- 230000015556 catabolic process Effects 0.000 description 9
- 239000011521 glass Substances 0.000 description 9
- 229910052757 nitrogen Inorganic materials 0.000 description 9
- 239000000377 silicon dioxide Substances 0.000 description 9
- 230000007246 mechanism Effects 0.000 description 8
- 238000004140 cleaning Methods 0.000 description 7
- 150000002500 ions Chemical class 0.000 description 7
- 230000007423 decrease Effects 0.000 description 6
- 230000006866 deterioration Effects 0.000 description 6
- 230000000694 effects Effects 0.000 description 6
- 230000010354 integration Effects 0.000 description 6
- 239000005380 borophosphosilicate glass Substances 0.000 description 5
- 238000009826 distribution Methods 0.000 description 5
- 238000005516 engineering process Methods 0.000 description 5
- 239000004973 liquid crystal related substance Substances 0.000 description 5
- 229910021332 silicide Inorganic materials 0.000 description 5
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 5
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 4
- 230000005684 electric field Effects 0.000 description 4
- 230000006872 improvement Effects 0.000 description 4
- 239000000463 material Substances 0.000 description 4
- 230000008859 change Effects 0.000 description 3
- 239000004020 conductor Substances 0.000 description 3
- 238000005530 etching Methods 0.000 description 3
- 238000002347 injection Methods 0.000 description 3
- 239000007924 injection Substances 0.000 description 3
- 238000005468 ion implantation Methods 0.000 description 3
- 238000005121 nitriding Methods 0.000 description 3
- 238000005245 sintering Methods 0.000 description 3
- 239000010409 thin film Substances 0.000 description 3
- MYMOFIZGZYHOMD-UHFFFAOYSA-N Dioxygen Chemical compound O=O MYMOFIZGZYHOMD-UHFFFAOYSA-N 0.000 description 2
- YZCKVEUIGOORGS-UHFFFAOYSA-N Hydrogen atom Chemical compound [H] YZCKVEUIGOORGS-UHFFFAOYSA-N 0.000 description 2
- 238000004458 analytical method Methods 0.000 description 2
- 230000005540 biological transmission Effects 0.000 description 2
- 238000006243 chemical reaction Methods 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 2
- 229910021419 crystalline silicon Inorganic materials 0.000 description 2
- 230000002542 deteriorative effect Effects 0.000 description 2
- 229910001882 dioxygen Inorganic materials 0.000 description 2
- 238000002474 experimental method Methods 0.000 description 2
- 239000011229 interlayer Substances 0.000 description 2
- 238000002156 mixing Methods 0.000 description 2
- 230000003287 optical effect Effects 0.000 description 2
- 238000000059 patterning Methods 0.000 description 2
- 230000001681 protective effect Effects 0.000 description 2
- 238000010926 purge Methods 0.000 description 2
- 238000003860 storage Methods 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- 206010021143 Hypoxia Diseases 0.000 description 1
- 229910005883 NiSi Inorganic materials 0.000 description 1
- 235000002597 Solanum melongena Nutrition 0.000 description 1
- 244000061458 Solanum melongena Species 0.000 description 1
- 238000000026 X-ray photoelectron spectrum Methods 0.000 description 1
- 238000000862 absorption spectrum Methods 0.000 description 1
- 238000010306 acid treatment Methods 0.000 description 1
- 230000009471 action Effects 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 239000000356 contaminant Substances 0.000 description 1
- 238000010924 continuous production Methods 0.000 description 1
- 238000006731 degradation reaction Methods 0.000 description 1
- 230000001419 dependent effect Effects 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 238000005401 electroluminescence Methods 0.000 description 1
- 238000010893 electron trap Methods 0.000 description 1
- 238000007667 floating Methods 0.000 description 1
- 239000001307 helium Substances 0.000 description 1
- 229910052734 helium Inorganic materials 0.000 description 1
- SWQJXJOGLNCZEY-UHFFFAOYSA-N helium atom Chemical compound [He] SWQJXJOGLNCZEY-UHFFFAOYSA-N 0.000 description 1
- 125000001967 indiganyl group Chemical group [H][In]([H])[*] 0.000 description 1
- 230000031700 light absorption Effects 0.000 description 1
- 230000014759 maintenance of location Effects 0.000 description 1
- 239000012528 membrane Substances 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- 229910052754 neon Inorganic materials 0.000 description 1
- GKAOGPIIYCISHV-UHFFFAOYSA-N neon atom Chemical compound [Ne] GKAOGPIIYCISHV-UHFFFAOYSA-N 0.000 description 1
- 229910000069 nitrogen hydride Inorganic materials 0.000 description 1
- 229910052756 noble gas Inorganic materials 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
- 239000002245 particle Substances 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 230000000704 physical effect Effects 0.000 description 1
- 238000001020 plasma etching Methods 0.000 description 1
- 238000009832 plasma treatment Methods 0.000 description 1
- 238000007517 polishing process Methods 0.000 description 1
- -1 radical nitrides Chemical class 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- LIVNPJMFVYWSIS-UHFFFAOYSA-N silicon monoxide Chemical compound [Si-]#[O+] LIVNPJMFVYWSIS-UHFFFAOYSA-N 0.000 description 1
- 238000009751 slip forming Methods 0.000 description 1
- 239000000243 solution Substances 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
- 238000005406 washing Methods 0.000 description 1
- 238000004876 x-ray fluorescence Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/28008—Making conductor-insulator-semiconductor electrodes
- H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
- H01L21/28158—Making the insulator
- H01L21/28167—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation
- H01L21/28202—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation in a nitrogen-containing ambient, e.g. nitride deposition, growth, oxynitridation, NH3 nitridation, N2O oxidation, thermal nitridation, RTN, plasma nitridation, RPN
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
- H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
- H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
- H01L21/02126—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing Si, O, and at least one of H, N, C, F, or other non-metal elements, e.g. SiOC, SiOC:H or SiONC
- H01L21/0214—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing Si, O, and at least one of H, N, C, F, or other non-metal elements, e.g. SiOC, SiOC:H or SiONC the material being a silicon oxynitride, e.g. SiON or SiON:H
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
- H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
- H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
- H01L21/02164—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon oxide, e.g. SiO2
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
- H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
- H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
- H01L21/0217—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon nitride not containing oxygen, e.g. SixNy or SixByNz
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
- H01L21/022—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being a laminate, i.e. composed of sublayers, e.g. stacks of alternating high-k metal oxides
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
- H01L21/02227—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process
- H01L21/0223—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate
- H01L21/02233—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate of the semiconductor substrate or a semiconductor layer
- H01L21/02236—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate of the semiconductor substrate or a semiconductor layer group IV semiconductor
- H01L21/02238—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate of the semiconductor substrate or a semiconductor layer group IV semiconductor silicon in uncombined form, i.e. pure silicon
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
- H01L21/02227—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process
- H01L21/02247—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by nitridation, e.g. nitridation of the substrate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
- H01L21/02227—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process
- H01L21/02252—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by plasma treatment, e.g. plasma oxidation of the substrate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02296—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer
- H01L21/02299—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer pre-treatment
- H01L21/02307—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer pre-treatment treatment by exposure to a liquid
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02296—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer
- H01L21/02299—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer pre-treatment
- H01L21/02312—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer pre-treatment treatment by exposure to a gas or vapour
- H01L21/02315—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer pre-treatment treatment by exposure to a gas or vapour treatment by exposure to a plasma
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
- H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
- H01L21/30604—Chemical etching
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/314—Inorganic layers
- H01L21/3143—Inorganic layers composed of alternated layers or of mixtures of nitrides and oxides or of oxinitrides, e.g. formation of oxinitride by oxidation of nitride layers
- H01L21/3144—Inorganic layers composed of alternated layers or of mixtures of nitrides and oxides or of oxinitrides, e.g. formation of oxinitride by oxidation of nitride layers on silicon
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/314—Inorganic layers
- H01L21/3143—Inorganic layers composed of alternated layers or of mixtures of nitrides and oxides or of oxinitrides, e.g. formation of oxinitride by oxidation of nitride layers
- H01L21/3145—Inorganic layers composed of alternated layers or of mixtures of nitrides and oxides or of oxinitrides, e.g. formation of oxinitride by oxidation of nitride layers formed by deposition from a gas or vapour
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/314—Inorganic layers
- H01L21/316—Inorganic layers composed of oxides or glassy oxides or oxide based glass
- H01L21/31604—Deposition from a gas or vapour
- H01L21/31608—Deposition of SiO2
- H01L21/31612—Deposition of SiO2 on a silicon body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/314—Inorganic layers
- H01L21/316—Inorganic layers composed of oxides or glassy oxides or oxide based glass
- H01L21/3165—Inorganic layers composed of oxides or glassy oxides or oxide based glass formed by oxidation
- H01L21/31654—Inorganic layers composed of oxides or glassy oxides or oxide based glass formed by oxidation of semiconductor materials, e.g. the body itself
- H01L21/31658—Inorganic layers composed of oxides or glassy oxides or oxide based glass formed by oxidation of semiconductor materials, e.g. the body itself by thermal oxidation, e.g. of SiGe
- H01L21/31662—Inorganic layers composed of oxides or glassy oxides or oxide based glass formed by oxidation of semiconductor materials, e.g. the body itself by thermal oxidation, e.g. of SiGe of silicon in uncombined form
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/314—Inorganic layers
- H01L21/318—Inorganic layers composed of nitrides
- H01L21/3185—Inorganic layers composed of nitrides of siliconnitrides
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/823462—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate insulating layers, e.g. different gate insulating layer thicknesses, particular gate insulator materials or particular gate insulator implants
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/105—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including field-effect components
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
- H01L29/4908—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET for thin film semiconductor, e.g. gate of TFT
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
- H01L29/51—Insulating materials associated therewith
- H01L29/511—Insulating materials associated therewith with a compositional variation, e.g. multilayer structures
- H01L29/513—Insulating materials associated therewith with a compositional variation, e.g. multilayer structures the variation being perpendicular to the channel plane
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
- H01L29/51—Insulating materials associated therewith
- H01L29/518—Insulating materials associated therewith the insulating material containing nitrogen, e.g. nitride, oxynitride, nitrogen-doped material
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66742—Thin film unipolar transistors
- H01L29/6675—Amorphous silicon or polysilicon transistors
- H01L29/66757—Lateral single gate single channel transistors with non-inverted structure, i.e. the channel layer is formed before the gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78603—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the insulating substrate or support
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
- H10B41/42—Simultaneous manufacture of periphery and memory cells
- H10B41/49—Simultaneous manufacture of periphery and memory cells comprising different types of peripheral transistor
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B99/00—Subject matter not provided for in other groups of this subclass
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78645—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with multiple gate
Description
【発明の属する技術分野】
本発明は、シリコン半導体上に酸化膜、窒化膜、酸窒化膜等が形成された半導体装置及びその形成方法に関する。
【0002】
【従来の技術】
MIS(金属/絶縁膜/シリコン)トランジスタのゲート絶縁膜には、低リーク電流特性、低界面準位密度、高耐圧性、高ホットキャリア耐性、均一なしきい値電圧特性など、様々な高性能電気特性および高信頼性特性が要求される。
【0003】
これらの要求を満たすゲート絶縁膜形成技術として、従来は、酸素分子や水分子を使用した約800°C程度以上の熱酸化技術が用いられてきた。
【0004】
熱酸化工程は、従来、その前工程として有機物、金属、パ−ティクルなどの表面付着汚染物を洗浄工程によって除去を施してから行われる。こうした従来の洗浄工程では、その最後に希フッ酸や水素添加水等を用いた洗浄を行い、シリコン表面のシリコン未結合手を水素で終端して、シリコン表面への自然酸化膜形成を抑制し、清浄な表面を有するシリコン基板を、次に続く熱酸化工程へと導入している。熱酸化工程では、この表面終端水素はアルゴン(Ar)などの不活性ガス雰囲気でシリコン基体を昇温していく過程で約600°C程度以上の温度で脱離する。シリコン表面の酸化は、その後約800°C以上で酸素分子ないしは水分子を導入した雰囲気で行われていた。
【0005】
従来、このような熱酸化技術を使用してシリコン表面にシリコン酸化膜を形成した場合、良好な酸化膜/シリコン界面特性、酸化膜の耐圧特性、リーク電流特性などが得られるのは、表面が(100)面方位に配向したシリコンを用いた時に限られていた。また、従来の熱酸化技術で作成されたシリコン酸化膜ではその膜厚を約2nm程度以下にすると著しいリーク電流の悪化が起こり、ゲート絶縁膜の薄膜化を要求する高性能微細トランジスタの実現が阻害されていた。
【0006】
また、(100)面以外の他の面方位に配向した結晶シリコンや、絶縁膜上において主として(111)面に配向する多結晶シリコン等では、熱酸化技術を使用してシリコン酸化膜を形成しても、(100)面方位に配向したシリコンのシリコン酸化膜に比べて酸化膜/シリコン界面の界面準位密度が著しく高く、このため膜厚が薄いシリコン酸化膜では耐圧特性、リーク電流特性などの電気的特性が劣悪であり、使用する場合にシリコン酸化膜の膜厚を増大させる必要があった。
【0007】
一方、近年においては半導体装置の生産性の効率を向上させるために大口径のシリコンウェ−ハ基板の使用、あるいは大面積のガラス基板の使用が進んでいる。こうした大型基板の全面で均一な特性のトランジスタを高いスループットで生産するためには、昇温降温の温度変化幅の少ない低温での、しかも温度依存性の少ない絶縁膜形成工程が求められる。従来の熱酸化工程では酸化反応速度の温度ゆらぎに対する変化が大きく、大面積基板を使って高いスループットで半導体装置の生産性を行うことは困難であった。
【0008】
こうした、従来の熱酸化工程における課題を解決しようとして、数多くの低温成膜プロセスが試みられている。なかでも、特開平11−279773公報記載の技術や、テクニカル・ダイジェスト・オブ・インターナショナル・エレクトロン・デバイセズ・ミーティング,1999(Technical Digest of International Electron Devices Meeting 1999)、pp.249−252記載の技術、あるいは2000シンポジウム・オン・ブイエルエスアイ・テクノロジ・ダイジェスト・オブ・テクニカル・ぺ一パ−ズ(2000 Symposium on VLSI Technology Digest of Technical Papers)、pp.76−177に記載の技術では、プラズマ中に不活性ガスと酸素気体分子を導入して、大きな準安定準位を有する不活性ガスに酸素分子の原子状化を効率的に行わせることで、原子状酸素によるシリコン表面の酸化を行い比較的良好な電気特性を得ている。
【0009】
これらの技術においては、不活性ガスのクリプトン(Kr)と酸素(O2)混合ガスにマイクロ波を照射し、KrとO2混合プラズマを発生させ原子状酸素O*を大量に生成して400°C程度の温度でシリコンの酸化を行い、従来の熱酸化に匹敵する低リーク電流特性、低界面準位密度、高耐圧性を実現している。また、この酸化技術によれば(100)面以外の他の面方位を有すシリコン表面にも高品質な酸化膜が得られる。
【0010】
【発明が解決しようとする課題】
しかしながら、こうした従来のマイクロ波励起プラズマによるシリコン酸化膜形成技術では、原子状酸素O*を使用した酸化を行っているにもかかわらず、従来の酸素分子あるいは水分子を使用した熱酸化工程と同等程度の電気的特性を有するシリコン酸化膜しか得られていない。特にシリコン基板表面において約2nm程度以下の酸化膜厚を有するシリコン酸化膜では良好な低いリーク電流特性を得ることが出来ず、ゲート絶縁膜のさらなる薄膜化を要求する高性能微細トランジスタの実現は、従来の熱酸化膜技術と同様に困難であった。
【0011】
また、トランジスタの酸化膜へのホットキャリア注入の影響によるコンダクタンスの劣化や、フラッシュメモリなど、シリコン酸化膜中に電子をトンネル伝導させる素子において、リーク電流の増加など電気特性の経時的劣化が、シリコン酸化膜を従来の熱工程により形成した場合よりも顕著に起こってしまうという課題を有していた。
【0012】
そこで本発明は、以上述べた課題を解決した新規で有用な半導体装置およびその製造方法を提供することを概括的課題とする。
【0013】
本発明のより具体的な課題は、従来の熱酸化技術に代わる低温プラズマ酸化技術を提供することにある。
【0014】
本発明の他の課題は、あらゆる面方位のシリコン面に適用可能な、低温での高品質絶縁膜形成技術を提供することにある。
【0015】
また本発明は、かかる低温での高品質絶縁膜形成技術を使った、信頼性の高い高品質な微細半導体装置、特にトランジスタ集積回路装置やフラッシュメモリ装置、更にはトランジスタや各種機能素子を複数備えた3次元集積回路装置、およびその製造方法を提供することを課題とする。
【0016】
【課題を解決するための手段】
本発明は、シリコン表面の上に形成されたシリコン化合物層を含む半導体装置であって、
前記シリコン化合物層は、少なくとも所定の不活性ガス元素を含み、水素含有量が面密度換算で1011/cm2以下であることを特徴とする半導体装置を提供する。
また本発明は、シリコン表面の上に第1のシリコン化合物層を介して形成された多結晶シリコン膜を有するトランジスタと、多結晶シリコン表面の上に形成された第2のシリコン化合物層を含むキャパシタとを、共通基板上に備えた半導体メモリ装置であって、前記第1および第2のシリコン化合物層の各々は少なくとも所定の不活性ガス元素を含み、水素含有量が面密度換算で1011/cm2以下であることを特徴とする半導体装置を提供する。
また本発明は、基板の上に形成された多結晶シリコン層又はアモルファスシリコン層を活性層とする半導体装置であって、前記シリコン層の表面には、少なくとも所定の不活性ガス元素を含み、水素含有量が面密度換算で1011/cm2以下のシリコン化合物層が形成され、前記半導体装置は、前記基板上に形成された表示素子を駆動することを特徴とする半導体装置を提供する。
また本発明は、シリコン表面上への半導体装置の製造方法であって、前記シリコン表面を第1の不活性ガスによる第1のプラズマに曝して、前記シリコン表面上の少なくとも一部にあらかじめ存在している水素を除去する工程と、第2の不活性ガスと一種類ないしは複数種類の気体分子の混合ガスによる第2のプラズマを形成し、前記第2のプラズマの下で前記シリコン表面に前記気体分子を構成する元素の少なくとも一部を含むシリコン化合物層を形成する工程とを含み、前記水素除去工程に先立って、前記シリコン表面を、水素を含む媒体で処理する工程を含み、前記媒体は、水素添加水であることを特徴とする半導体装置の製造方法を提供する。
また本発明は、シリコン表面上への半導体装置の製造方法であって、前記シリコン表面を第1の不活性ガスによる第1のプラズマに曝して、前記シリコン表面上の少なくとも一部にあらかじめ存在している水素を除去する工程と、第2の不活性ガスと一種類ないしは複数種類の気体分子の混合ガスによる第2のプラズマを形成し、前記第2のプラズマの下で前記シリコン表面に前記気体分子を構成する元素の少なくとも一部を含むシリコン化合物層を形成する工程とを含み、前記水素除去工程に先立って、前記シリコン表面を、水素を含む媒体で処理する工程を含み、前記媒体は、希フッ酸であることを特徴とする半導体装置の製造方法を提供する。
また本発明は、シリコン表面上への半導体装置の製造方法であって、前記シリコン表面を第1の不活性ガスによる第1のプラズマに曝して、前記シリコン表面上の少なくとも一部にあらかじめ存在している水素を除去する工程と、第2の不活性ガスと一種類ないしは複数種類の気体分子の混合ガスによる第2のプラズマを形成し、前記第2のプラズマの下で前記シリコン表面に前記気体分子を構成する元素の少なくとも一部を含むシリコン化合物層を形成する工程とを含み、前記第2の不活性ガスはクリプトン(Kr)ガスよりなり、前記気体分子は酸素(O2)分子よりなり、前記シリコン化合物層としてシリコン酸化膜が形成されることを特徴とする半導体装置の製造方法を提供する。
また本発明は、シリコン表面上への半導体装置の製造方法であって、前記シリコン表面を第1の不活性ガスによる第1のプラズマに曝して、前記シリコン表面上の少なくとも一部にあらかじめ存在している水素を除去する工程と、第2の不活性ガスと一種類ないしは複数種類の気体分子の混合ガスによる第2のプラズマを形成し、前記第2のプラズマの下で前記シリコン表面に前記気体分子を構成する元素の少なくとも一部を含むシリコン化合物層を形成する工程とを含み、前記第2の不活性ガスはアルゴン(Ar)ガス、又はクリプトン(Kr)ガス、又はアルゴンとクリプトンの混合ガスであり、前記気体分子はアンモニア(NH3)分子、または窒素(N2)分子と水素(H2)分子とよりなり、前記シリコン化合物層としてシリコン窒化膜が形成されることを特徴とする半導体装置の製造方法を提供する。
また本発明は、シリコン表面上への半導体装置の製造方法であって、前記シリコン表面を第1の不活性ガスによる第1のプラズマに曝して、前記シリコン表面上の少なくとも一部にあらかじめ存在している水素を除去する工程と、第2の不活性ガスと一種類ないしは複数種類の気体分子の混合ガスによる第2のプラズマを形成し、前記第2のプラズマの下で前記シリコン表面に前記気体分子を構成する元素の少なくとも一部を含むシリコン化合物層を形成する工程とを含み、前記第2の不活性ガスはアルゴン(Ar)ガス、又はクリプトン(Kr)ガス、又はアルゴンとクリプトンの混合ガスであり、前記気体分子は酸素(O2)分子とアンモニア(NH3)分子、または酸素(O2)分子と窒素(N2)分子と水素(H2)分子とよりなり、前記シリコン化合物層としてシリコン酸窒化膜が形成されることを特徴とする半導体装置の製造方法を提供する。
また本発明は、基板上への多結晶シリコン層又はアモルファスシリコン層を活性層とする半導体装置の製造方法であって、前記基板上に、多結晶シリコン層またはアモルファスシリコン層よりなるシリコン層を形成する工程と、前記シリコン層表面を第1の不活性ガスによるプラズマに曝して、前記シリコン層表面の少なくとも一部に存在する水素を除去する工程と、第2の不活性ガスと一種類ないしは複数種類の気体分子の混合ガスによるプラズマを発生させて、前記シリコン層表面に前記気体分子を構成する元素の少なくとも一部を含むシリコン化合物層を形成する工程とを含み、前記第1の不活性ガスは、Ar,KrおよびXeよりなる群より選ばれる少なくとも1種のガスよりなり、前記第2の不活性ガスはKrよりなり、前記第シリコン化合物層はシリコン酸化膜よりなることを特徴とする半導体装置の製造方法を提供する。
また本発明は、基板上への多結晶シリコン層又はアモルファスシリコン層を活性層とする半導体装置の製造方法であって、前記基板上に、多結晶シリコン層またはアモルファスシリコン層よりなるシリコン層を形成する工程と、前記シリコン層表面を第1の不活性ガスによるプラズマに曝して、前記シリコン層表面の少なくとも一部に存在する水素を除去する工程と、第2の不活性ガスと一種類ないしは複数種類の気体分子の混合ガスによるプラズマを発生させて、前記シリコン層表面に前記気体分子を構成する元素の少なくとも一部を含むシリコン化合物層を形成する工程とを含み、前記第1の不活性ガスは、Ar,KrおよびXeよりなる群より選ばれる少なくとも1種のガスよりなり、前記第2の不活性ガスはArまたはKrよりなり、前記シリコン化合物層は窒化膜または酸窒化膜よりなることを特徴とする半導体装置の製造方法を提供する。
[作用]
本発明者らは、従来の熱酸化工程において、熱酸化工程の前処理工程として希フッ酸や水素添加水等を用いた洗浄を行い、シリコン表面のシリコン未結合手を水素で終端することによりシリコン表面の自然酸化を抑制した場合に、Ar、Krなどの不活性ガス雰囲気中においてシリコン基体を昇温する過程における前記表面終端水素の離脱に伴ってシリコン表面に平坦性の劣化が生じることを見出した。かかるシリコン表面の平坦性の劣化は、それに続く熱酸化工程を経た後でも残り、シリコン/シリコン酸化膜界面における平坦性の劣化を生じるものと考えられる。かかるシリコン/シリコン酸化膜界面における平坦性の劣化は、リーク電流の増加やしきい値電圧の不均一性の原因の一つになっていたと考えられる。
【0017】
ところで従来のマイクロ波励起プラズマによるシリコン酸化膜形成工程では、熱酸化工程の場合と同様に、前処理工程において希フッ酸や水素添加水等の洗浄でシリコン表面を終端し、シリコン表面の自然酸化を抑制してからプラズマ酸化処理を行っている。しかしこのことは、マイクロ波プラズマ酸化工程ではシリコンの酸化は約400°C程度の低温で行われているので、シリコン表面を終端している水素は脱離せず表面に残ったままで酸化工程が行われていたことを意味する。すなわち本発明の発明者は、従来のマイクロ波プラズマ酸化工程では、シリコン酸化膜中に大量に水素が残留し、これがリーク電流の増加やホットキャリア耐性の悪化の原因になっていたという知見を得た。
【0018】
本発明による絶縁膜形成前の表面終端水素除去方法によれば、プラズマ処理されるシリコン表面を、前記シリコン表面への第2のプラズマによる酸化膜や窒化膜あるいは酸窒化膜などのシリコン化合物層形成工程に先立って、第1のプラズマにより処理することにより、表面の平坦性を悪化させることなく、400°C程度以下の低温で表面終端水素を完全に除去することが可能になる。特に、ラジアル・ライン・スロット・アンテナを使用したマイクロ波プラズマ装置(WO98/33362号公報参照)は大面積にわたり均一で時間的に揺らがない低電子温度の高密度なプラズマを発生させることができ、その結果、表面イオン照射エネルギを低く抑えることができ、シリコン表面に損傷を与えることなく、表面終端水素を除去し、引き続き酸化、窒化あるいは酸窒化を行うことができる。
【0019】
シリコン表面の損傷は不活性ガスの質量が重いほど少なくなり、ヘリウム(He),ネオン(Ne),アルゴン(Ar),クリプトン(Kr),キセノン(Xe)の順に減少する。例えばArを使用したプラズマの場合、前記マイクロ波励起プラズマ装置を使用すればイオン照射エネルギは、マイクロ波パワーが約1.2W/cm2で、圧力が約13.3Pa(100mTorr)以上の場合、約7eV以下にすることができる。
【0020】
イオン照射エネルギが7eV以下であれば、基板表面がシリコンであっても、またさらに損傷に弱いシリコン酸化膜であっても、表面に損傷が入ることはない。よりイオン照射エネルギを低くしたいときには不活性ガスとしてプラズマ電子温度がArよりも低いKrやXeを選択することが好ましい。
【0021】
前記表面終端水素を除去するための不活性ガスは、生産的な効率をあげる観点から、終端水素除去工程の次に続く工程で使われるガスを選択することが好ましい。例えば、プラズマ中で原子状酸素を大量に発生させシリコン表面の酸化を行う場合には、表面終端水素除去をKrプラズマで行い、原子状窒素やNHラジカルを発生させて窒化を行う場合には、表面終端水素の除去をArプラズマまたはKrプラズマを用いて行うのが好ましい。
【0022】
本発明によれば、従来の熱酸化工程やマイクロ波プラズマ工程で成膜したシリコン酸化膜より優れた特性、信頼性を有するシリコン酸化膜を約400°C程度の低温で形成することが可能となり、シリコン酸化膜の膜厚をより薄くした高性能微細トランジスタ集積回路を実現できる。本発明の誘電体膜の形成方法によれば、表面終端水素除去を行うのに従来のように800°Cのような高温は必要なく、550℃以下の低温で十分であり、表面終端水素除去を含め、誘電体膜の形成の全工程を低温で行うことが可能になる。誘電体膜の形成を550℃以下の低温でできるので、膜中のダングリングボンドを終端している水素を脱離させることなく、酸素欠損を回復させることができる。これは、窒化膜あるいは酸窒化膜の形成においても同じである。
【0023】
また、本発明によれば、優れた特性、信頼性を有するシリコン窒化膜あるいはシリコン酸窒化膜を、約500°C以下の低温で、あらゆる面方位のシリコン表面(多結晶シリコンを含む)上に形成することが可能となり、高誘電率ゲート絶縁膜をもった高性能なトランジスタ集積回路を実現できる。
【0024】
また、本発明によれば、シャロートレンチアイソレーションなどの素子分離構造の角部分や凹凸のある表面形状をもつシリコン表面にも、リーク電流や耐圧などの特性が良好な薄い高品質なシリコン酸化膜や、シリコン窒化膜、シリコン酸窒化膜等を形成することが可能となり、素子分離幅を狭くした大きな集積密度を有する半導体集積回路や、立体的構造を持つ高密度な半導体集積回路の実現が可能となる。
【0025】
本発明による絶縁膜は、フラッシュメモリ素子などに使用される高品質高信頼性ゲート絶縁膜や多結晶シリコン層間絶縁膜にも適応される。
【0026】
さらに本発明によれば、絶縁膜上に形成された、主として<111>方向に優先配向する結晶粒より構成される多結晶シリコン表面上にも、高品質なシリコン酸化膜やシリコン窒化膜、シリコン酸窒化膜をゲート絶縁膜として形成することが可能となり、大きな駆動能力を有する多結晶シリコントランジスタを実現することが可能になる。かかる多結晶シリコントランジスタを使って、液晶表示装置を含む様々な表示装置が実現でき、さらにはトランジスタや機能素子を複数積層した3次元集積回路素子を実現することもできる。
【0027】
【発明の実施の形態】
以下、本発明を適用した好適な諸実施形態について、図面を参照しながら詳細に説明する。
(第1の実施形態)
初めに、プラズマを用いた低温での酸化膜形成について説明する。
【0028】
図1は、本発明で使われるラジアルラインスロットアンテナを用いたプラズマ処理装置の一例を示す断面図である。
【0029】
本実施形態においては、シリコン表面の未結合手を終端している水素を除去するのに、次の酸化膜形成工程でプラズマ励起ガスとして使われるKrを使用し、同一処理室内で連続して表面終端水素除去処理と酸化処理とを行う。
【0030】
まず、真空容器(処理室)101内を真空にし、次にシャワープレート102から最初にArガスを導入し、それをKrガスに切替える。さらに、前記処理室101内の圧力を133Pa(1Torr)程度に設定する。
【0031】
次にシリコン基板103を、加熱機構を持つ試料台104に置き、試料の温度を400℃程度に設定する。前記シリコン基板103の温度が200−550℃の範囲内であれば、以下に述べる結果はほとんど同様のものとなる。前記シリコン基板103は、直前の前処理工程において希フッ酸洗浄が施され、その結果表面のシリコン未結合手が水素で終端されている。
【0032】
次に同軸導波管105からラジアルラインスロットアンテナ106に周波数が2.45GHzのマイクロ波を供給し、前記マイクロ波を前記ラジアルラインスロットアンテナ106から処理室101の壁面の一部に設けられた誘電体板107を通して、前記処理室101内に導入する。導入されたマイクロ波は前記シャワープレート102から前記処理室101内に導入されたKrガスを励起し、その結果前記シャワープレート102の直下に高密度のKrプラズマが形成される。供給するマイクロ波の周波数が900MHz程度以上約10GHz程度以下の範囲にあれば、以下に述べる結果はほとんど同様のものとなる。
【0033】
図1の構成においてシャワープレート102と基板103の間隔は、本実施形態では6cmに設定する。この間隔は狭いほうがより高速な成膜が可能となる。本実施形態では、ラジアルラインスロットアンテナを用いたプラズマ装置を用いて成膜した例を示しているが、他の方法を用いてマイクロ波を処理室内に導入してプラズマを励起してもよい。
【0034】
前記シリコン基板103をKrガスで励起されたプラズマに曝すことにより、前記シリコン基板103の表面は低エネルギのKrイオン照射を受け、その表面終端水素が除去される。
【0035】
図2は前記シリコン基板103表面におけるシリコン−水素結合を赤外分光器により分析した結果であり、前記処理室101中にマイクロ波を133Pa(1Torr)の圧力下、1.2W/cm2のパワーで導入することで励起したKrプラズマによる、シリコン表面終端水素の除去効果を示す。
【0036】
図2を参照するに、わずか1秒程度のKrプラズマ照射でシリコン−水素結合に特徴的な波数2100cm-1付近の光吸収がほとんど消滅し、約30秒の照射ではほぼ完全に消滅するのがわかる。すなわち、約30秒のKrプラズマ照射により、シリコン表面を終端していた水素が除去できることがわかる。本実施形態では、1分間のKrプラズマ照射を施して、表面終端水素を完全に除去する。
【0037】
次に、前記シャワープレート102から97/3の分圧比のKr/O2混合ガスを導入する。この際、処理室内の圧力は133Pa(1Torr)程度に維持しておく。KrガスとO2ガスが混合された高密度励起プラズマ中では、中間励起状態にあるKr*とO2分子が衝突し、原子状酸素O*を効率よく大量に発生できる。
【0038】
本実施例では、この原子状酸素O*により前記シリコン基板103の表面を酸化する。従来のシリコン表面の熱酸化法では、O2分子やH2O分子により酸化が行われ、800°C以上の極めて高い処理温度が必要であったが、本発明の原子状酸素による酸化処理では、400°C程度の非常に低い温度で酸化が可能である。Kr*とO2の衝突機会を大きくするには、処理室圧力は高い方が望ましいが、あまり高くすると、発生したO*同志が衝突し、O2分子に戻ってしまう。当然、最適ガス圧力が存在する。
【0039】
図3に、処理室内のKr/O2の圧力比を97/3に保持しつつ、前記処理室101内のガス圧力を変化させた場合の、形成される酸化膜の厚さと処理室内圧力との関係を示す。ただし図3では、シリコン基板103の温度を400°Cに設定し、10分間の酸化処理を行っている。
【0040】
図3を参照するに、前記処理室101内の圧力が約133Pa(1Torr)の時に最も酸化速度は速くなり、この圧力ないしはその近傍の圧力条件が最適であることがわかる。この最適圧力は、前記シリコン基板103の面方位が(100)面である場合に限らず、どの面方位のシリコン表面であっても同じである。
【0041】
所望の膜厚のシリコン酸化膜が形成されたところでマイクロ波パワーの導入を止めプラズマ励起を終了し、さらにKr/O2混合ガスをArガスに置換して酸化工程を終終了する。本工程の前後にArガスを使用するのはKrより安価なガスをパージガスに使用するためである。本工程に使用されたKrガスは回収再利用する。
【0042】
以上の酸化膜形成に続いて、電極形成工程、保護膜形成工程、水素シンタ処理工程等を施してトランジスタやキャパシタを含む半導体集積回路装置を完成さる。
【0043】
上記の手順で形成されたシリコン酸化膜中の水素含有量を昇温放出により測定したところ、3nmの膜厚のシリコン酸化膜において面密度換算で1012/cm2程度以下であった。特にリーク電流が少ない酸化膜においてはシリコン酸化膜内の水素含有量は、面密度換算で1011/cm2程度以下であることが確認された。一方、酸化膜形成前にKrプラズマの暴露を行わなかった酸化膜は面密度換算で1012/cm2を超える水素を含んでいた。
【0044】
また、上記の手順で形成されたシリコン酸化膜を剥離した後のシリコン表面と酸化膜形成前のシリコン表面の粗さを原子間力顕微鏡で測定して比較したところ、シリコン表面の荒さが変化していないのが確認された。すなわち、終端水素を除去して酸化した後でもシリコン表面が荒れることはない。
【0045】
図4は、上記の手順で形成されたシリコン酸化膜中のKr密度の深さ方向分布を、全反射蛍光X線分光装置を用いて調べたものである。ただし図4の結果はシリコンの(100)面についてのものであるが、(100)面に限らず他の方位でも同様の結果が得られる。
【0046】
図4の実験では、Kr中の酸素の分圧を3%に、また処理室内の圧力を133Pa(1Torr)に設定し、プラズマ酸化処理を基板温度400°Cで行っている。
【0047】
図4を参照するに、シリコン酸化膜中のKr密度は下地のシリコン表面から遠ざかるにつれて増大し、シリコン酸化膜表面では2×1011/cm2程度の密度に達する。このことから、上記の手順で得られるシリコン酸化膜は、下地のシリコン表面からの距離が4nm以上の領域において膜中のKr濃度が一定で、一方シリコン表面からの距離が4nm以下の領域においてはシリコン/シリコン酸化膜の界面に向かって減少している膜であることがわかる。
【0048】
図5は、上記の手順で得られたシリコン酸化膜について、リーク電流の印加電界依存性を示す。ただし図5の結果は、シリコン酸化膜の膜厚が4.4nmの場合についてのものである。比較のため、図5中には酸化膜形成前にKrプラズマの暴露を行わなかった場合について、同一膜厚の酸化膜のリーク電流特性を示している。
【0049】
図5を参照するに、Krプラズマへの暴露を行わなかった場合のシリコン酸化膜のリーク電流特性は、従来の熱酸化膜のリーク電流特性と同等であり、Kr/O2マイクロ波プラズマによる酸化処理を行っても、得られる酸化膜のリーク電流特性を余り改善することができないことがわかる。これに対し、Krプラズマ照射により終端水素除去を施してからKr/O2ガスを導入して酸化を行う本実施形態の方法により形成されたシリコン酸化膜は、従来のマイクロ波プラズマ酸化により形成されたシリコン酸化膜よりも同一電界におけるリーク電流が2〜3桁も減少し、非常に良好な低リーク特性を示していることがわかる。同様のリーク電流特性の改善は、さらに薄い1.7nm程度までの膜厚のシリコン酸化膜でも実現できることが確認されている。
【0050】
図6は、本実施形態によるシリコン酸化膜のリーク電流特性を、前記シリコン酸化膜の膜厚を変化させて測定した結果を示す。ただし図6中、△は従来の熱酸化膜のリーク電流特性を、また○はKrプラズマへの曝露を省略してKr/O2プラズマによる酸化を行った場合のシリコン酸化膜のリーク電流特性を、さらに●は、前記Krプラズマへの曝露の後、前記Kr/O2プラズマによる酸化を行った本実施例形態によるシリコン酸化膜のリーク電流特性を示す。なお図6中、■で示すデータは、後で説明する酸窒化膜についてのリーク電流特性を示す。
【0051】
図6を参照するに、○で示す、Krプラズマへの曝露工程を省略してプラズマ酸化工程で形成したシリコン酸化膜のリーク電流特性は、△で示す熱酸化膜のリーク電流特性と一致するのに対し、●で示す、本実施形態によるシリコン酸化膜のリーク電流特性は、○で示すリーク電流特性に対して2〜3桁も減少しているのがわかる。また、本実施形態によるシリコン酸化膜では、膜厚が約1.5nmであっても、厚さが2nmの熱酸化膜のリーク電流に匹敵する、1×10-2A/cm2のリーク電流を実現できることがわかる。
【0052】
また、本実施形態により得られたシリコン酸化膜について、シリコン/シリコン酸化膜界面準位密度の面方位依存性を測定してみると、どの面方位のシリコン表面においても、約1×1010cm-2eV-1の非常に低い界面準位密度が得られることを見出した。
【0053】
この他、耐圧特性、ホットキャリア耐性、ストレス電流を流したときのシリコン酸化膜が破壊に至るまでの電荷量QBD(Charge−to−Breakdown)などの電気的特性、信頼性的特性に関して、本実施形態により形成した酸化膜は、従来の熱酸化膜と同等ないしはそれ以上の良好な特性を示す。
【0054】
上述したように、表面終端水素を除去してからKr/O2高密度プラズマによりシリコン酸化工程を行うことで、400°Cという低温においても、あらゆる面方位のシリコンに優れたシリコン酸化膜を形成することができる。こうした効果が得られるのは、終端水素除去により酸化膜中の水素含有量が少なくなり、かつ、酸化膜中にKrが含有されることに起因していると考えられる。酸化膜中の水素が少ないことでシリコン酸化膜内の元素の弱い結合が少なくなり、またKrが含有されることにより、膜中やSi/SiO2界面でのストレスが緩和され、膜中電荷や界面準位密度が低減され、シリコン酸化膜の電気的特性が大幅に改善されているためと考えられる。
【0055】
特に、表面密度換算において水素濃度を1012/cm2以下、望ましくは1011/cm2程度以下にすることと、5×1011/cm2以下程度のKrを含むこととが、シリコン酸化膜の電気的特性、信頼性的特性の改善に寄与しているものと考えられる。
【0056】
本発明の酸化膜を実現するためには、図1の装置の他に、プラズマを用いた低温の酸化膜形成を可能とする別のプラズマプロセス用装置を使用してもかまわない。たとえば、マイクロ波によりプラズマを励起するためにKrガスを放出する第1のガス放出構造と、酸素ガスを放出する、前記第1のガス放出構造とは異なる第2のガス放出構造とを備えた2段シャワープレート型プラズマプロセス装置を使うことも可能である。
【0057】
なお、本実施形態では、所望の膜厚のシリコン酸化膜が形成されたところでマイクロ波パワーの導入を止めプラズマ励起を終了し、さらにKr/O2混合ガスをArガスに置換して酸化工程を終えているが、前記マイクロ波パワーを止める前に、圧力を133Pa(1Torr)程度に保ったままシャワープレート102から分圧比98/2のKr/NH3混合ガスを導入し、シリコン酸化膜の表面に約0.7nmのシリコン窒化膜を形成して処理を終えても良い。この方法によれば表面にシリコン窒化膜が形成されたシリコン酸窒化膜が得られ、より高い比誘電率を有する絶縁膜を形成することが可能になる。
(第2の実施形態)
次に、プラズマを用いた低温での窒化膜形成について述べる。窒化膜形成には図1と同様の装置を用いる。
【0058】
本実施形態においては、終端水素除去及び窒化膜形成時のためにArまたはKrをプラズマ励起ガスとして使用することが良質な窒化膜を形成する上で望ましい。
【0059】
以下Arを使用した際の一例を示す。
【0060】
まず、真空容器(処理室)101内を真空に排気し、次にシャワープレート102からArガスを導入して処理室内の圧力を13.3Pa(100mTorr)程度に設定する。
【0061】
次に、直前の前処理工程において水素添加水洗浄により表面のシリコン未結合手が水素で終端されたシリコン基板103を処理室101中に導入し、加熱機構を持つ試料台104に載置する。さらに試料の温度を500°Cに設定する。この温度が300−550°Cの範囲内であるならば、以下に述べる結果とはほとんど変わらない。
【0062】
次に、同軸導波管105から、ラジアルラインスロットアンテナ106および誘電体板107を通して、処理室内に、2.45GHzのマイクロ波を供給し、処理室内に高密度のArプラズマを生成する。供給するマイクロ波の周波数が900MHz程度以上10GHz程度以下の範囲にあれば、以下に述べる結果はほとんど変わらない。シャワープレート102と基板103の間隔は、本実施形態では6cmに設定している。この間隔は狭いほうがより高速な成膜が可能となる。なお本実施形態では、ラジアルラインスロットアンテナを用いたプラズマ装置を用いて成膜した例を示しているが、他の方法を用いてマイクロ波を処理室内に導入してもよい。
【0063】
このようにArガスで励起されたプラズマに曝されたシリコン表面は低エネルギのArイオン照射を受け、その表面終端水素が除去される。本実施形態では1分間のArプラズマ暴露を施す。
【0064】
次に、シャワープレート102からArガスに分圧比で2%のNH3ガスを混合して導入する。この際、処理室内の圧力は13.3Pa(100mTorr)程度に保つ。ArガスとNH3ガスが混合された高密度励起プラズマ中では、中間励起状態にあるAr*とNH3分子が衝突し、NH*ラジカルが効率よく発生する。このNH*ラジカルがシリコン基板表面を窒化する。
【0065】
次に、所望の膜厚のシリコン窒化膜が形成されたところでマイクロ波パワーの導入を止めプラズマ励起を終了し、さらにAr/NH3混合ガスをArガスに置換して窒化工程を終了する。
【0066】
以上の窒化膜形成に続いて、電極形成、保護膜形成、水素シンク処理等を行い、トランジスタやキャパシタなどを含む半導体集積装置を完成させる。
【0067】
本実施形態では、ラジアルラインスロットアンテナを用いたプラズマ装置を用いて窒化膜を成膜した例を示したが、他の方法を用いてマイクロ波を処理室内に導入してもよい。また本実施形態では、プラズマ励起ガスにArを使用しているが、Krを用いても同様の結果を得ることができる。また、本実施形態では、プラズマプロセスガスにNH3を用いているが、N2とH2などの混合ガスを用いても良い。
【0068】
本発明のシリコン窒化膜形成においては、表面終端水素を除去した後においても、プラズマ中に水素が存在することがひとつの重要な要件である。プラズマ中に水素が存在することにより、シリコン窒化膜中及び界面のダングリングボンドがSi−H、N−H結合を形成して終端され、その結果シリコン窒化膜及び界面の電子トラップが無くなると考えられる。
【0069】
Si−H結合、N−H結合が本発明の窒化膜に存在することは、それぞれ赤外吸収スペクトル、X線光電子分光スペクトルを測定することで確認されている。水素が存在することで、CV特性のヒステリシスも無くなり、シリコン/シリコン窒化膜界面準位密度も2×1010cm-2と低く抑えられる。希ガス(ArまたはKr)とN2/H2の混合ガスを使用してシリコン窒化膜を形成する場合には水素ガスの分圧を0.5%以上とすることで、膜中の電子や正孔のトラップを著しくに減少させることができる。
【0070】
図7は、上述の手順で作成したシリコン窒化膜厚の圧力依存性を示す。ただし図7の実験においてAr/NH3の分圧比は98/2に設定されており、成膜時間は30分である。
【0071】
図7を参照するに、窒化膜の成長速度は、処理室内の圧力を下げて希ガス(ArまたはKr)がNH3(またはN2/H2)に与えるエネルギ−を増やした方が速くなることがわかる。窒化膜形成効率の観点からは、ガス圧力は6.65〜13.3Pa(50〜100mTorr)の範囲が好ましいが、他の実施形態で述べるように、酸化と窒化を連続する工程では酸化に適した圧力、例えば133Pa(1Torr)程度に統一して窒化を行うことも、生産性の観点からは好ましい条件である。また、希ガス中のNH3(またはN2/H2)の分圧は1〜10%の範囲が良く、さらに好ましくは2〜6%が良い。
【0072】
本実施形態により得られたシリコン窒化膜の比誘電率は7.9であったが、この値はシリコン酸化膜の比誘電率の約2倍に相当する。
【0073】
本実施形態により得られたシリコン窒化膜の電流電圧特性を測定したところ、膜厚が3.0nm(誘電率換算酸化膜1.5nmに相当)のときに、1Vの電圧印加時において、膜厚が1.5nmの熱酸化膜よりも5−6桁以上も低いリーク電流特性が得られることが見出された。これは、本実施例によるシリコン窒化膜を使うことにより、ゲート絶縁膜にシリコン酸化膜を使用したトランジスタにおいて問題となっている微細化限界を突破できることが可能であることを意味する。
【0074】
上述した窒化膜の成膜条件、および物性的、電気的特性は、(100)面方位のシリコン表面上に限定されるものではなく、(111)面を含むあらゆる面方位のシリコンにおいて、同様に成立する。
【0075】
本実施形態により得られた好ましい結果は、終端水素が除去されたことによることだけが原因ではなく、窒化膜中にArまたはKrが含有されることにも関係すると考えられる。すなわち、本実施例形態による窒化膜では窒化膜中やシリコン/窒化膜界面でのストレスが、窒化膜中に含有されるArあるいはKrにより緩和され、その結果シリコン窒化膜中の固定電荷や界面準位密度が低減され、電気的特性、信頼性的特性が大幅に改善されたものと考えられる。
【0076】
特に、シリコン酸化膜の場合と同様に、表面密度において5×1011/cm2以下のArまたはKrを含むことがシリコン窒化膜の電気的特性、信頼性的特性の改善に寄与していると考えられる。
【0077】
本発明の窒化膜を実現するためには、図1の装置の他に、プラズマを用いた低温の酸化膜形成を可能とする別のプラズマプロセス用装置を使用してもかまわない。たとえば、マイクロ波によりプラズマを励起するためのArまたはKrガスを放出する第1のガス放出構造と、NH3(またはN2/H2ガス)ガスを放出する、前記第1のガス放出構造とは異なる第2のガス放出構造とをもつ2段シャワープレート型プラズマプロセス装置で形成することも可能である。
(第3の実施形態)
次に、ゲート絶縁膜にプラズマを用いた低温の酸化膜と窒化膜の2層構造を使用した実施形態を説明する。
【0078】
本実施形態で使われる酸化膜および窒化膜の形成装置は図1と同じである。本実施形態においては、酸化膜及び窒化膜形成のためにKrをプラズマ励起ガスとして使用する。
【0079】
まず、真空容器(処理室)101内を真空に排気し、シャワープレート102からArガスを前記処理室101中に導入する。次に導入されるガスを当初のArからKrガスに切り替え、前記処理室101内の圧力を133Pa(1Torr)程度に設定する。
【0080】
次に、直前の前処理工程で希フッ酸洗浄が施され表面のシリコン未結合手が水素で終端されているシリコン基板103を前記処理室101内に導入し、加熱機構を備えた試料台104に載置する。さらに試料の温度を400℃に設定する。
【0081】
次に前記同軸導波管105からラジアルラインスロットアンテナ106に周波数が2.45GHzのマイクロ波を1分間供給し、前記マイクロ波を前記誘電体板107を介して前記処理室101内に導入する。このようにして前記処理室101内に生成した高密度のKrプラズマに、前記シリコン基板103の表面を曝すことにより、表面終端水素を除去する。
【0082】
次に、前記処理室101内の圧力を133Pa(1Torr)程度に保持したまま、シャワープレート102から97/3の分圧比のKr/O2混合ガスを導入し、前記シリコン基板103の表面に厚さが1.5nmのシリコン酸化膜を形成する。
【0083】
次に、マイクロ波の供給を一時停止し、O2ガスの導入を停止する。さらに真空容器(処理室)1O1内をKrでパージした後、シャワープレート102から分圧比98/2のKr/NH3混合ガスを導入し、処理室内の圧力を133Pa(1Torr)程度に設定したまま、再び周波数が2.56GHzのマイクロ波を供給し、前記処理室101内に高密度のプラズマを生成して、前記シリコン酸化膜の表面に1nmのシリコン窒化膜を形成する。
【0084】
次に、所望の膜厚のシリコン窒化膜が形成されたところでマイクロ波パワーの導入を停止してプラズマ励起を終了し、さらにKr/NH3混合ガスをArガスに置換して酸化窒化工程を終了する。
【0085】
以上の酸化窒化膜形成に続いて、電極形成、保護膜形成、水素シンタ処理を施すことにより、トランジスタやキャパシタを有する半導体集積回路装置を完成させる。
【0086】
このようにして形成した積層ゲート絶縁膜の実効的な誘電率を測定したところ、約6の値が得られた。その他、リーク電流特性、耐圧特性、ホットキャリア耐性などの電気的特性、信頼性的特性も先の実施形態1の場合と同様に、優れたものであった。得られたゲート絶縁膜にはシリコン基板103の面方位に対する依存性も見られず、(100)面以外のどの面方位のシリコンにも優れた特性のゲート絶縁膜を形成できた。このようにして、酸化膜の低界面準位特性と窒化膜の高誘電率特性を兼ね備えたゲート絶縁膜を実現できた。
【0087】
本実施形態では、シリコン側に酸化膜を形成する酸化膜、窒化膜の2層構成を示したが、目的に応じて酸化膜、窒化膜の順序を入れ替えること、また酸化膜/窒化膜/酸化膜、窒化膜/酸化膜/窒化膜などのさらに複数の積層膜を形成することも可能である。
(第4の実施形態)
次に、ゲート絶縁膜にプラズマを用いた低温の酸窒化膜を使用した実施形態を説明する。
【0088】
本実施形態で使う酸窒化膜形成装置は、図1と同じである。本実施形態においては、Krをプラズマ励起ガスとして使用する。
【0089】
まず、真空容器(処理室)101内を真空に排気し、シャワープレート102から前記処理室101中にArガスを導入する。次に前記処理室101中に導入されるガスをArからKrガスに切り替え、処理室内の圧力を133Pa(1Torr)程度に設定する。
【0090】
さらに直前の前処理工程で希フッ酸洗浄が施され表面のシリコン未結合手が水素で終端されているシリコン基板103を前記処理室101中に導入し、加熱機構を備えた試料台104に載置する。さらに試料の温度を400℃に設定する。
【0091】
次に、同軸導波管105からラジアルラインスロットアンテナ106に周波数が2.45GHzのマイクロ波を1分間供給し、前記ラジアルラインスロットアンテナ106から誘電体板107を通して処理室101内に前記マイクロ波を導入し、前記処理室101内に高密度のKrプラズマを生成する。このようにしてKrガスで励起されたプラズマに前記シリコン基板103の表面を曝すことにより、その表面終端水素を除去する。
【0092】
次に、前記処理室101の圧力を133Pa(1Torr)程度に維持し、前記シャワープレート102から分圧比96.5/3/0.5のKr/O2/NH3混合ガスを導入し、シリコン表面に3.5nmのシリコン酸窒化膜を形成する。所望の膜厚のシリコン酸窒化膜が形成されたところでマイクロ波パワーの導入を止めプラズマ励起を終了し、さらにKr/O2/NH3混合ガスをArガスに置換して酸窒化工程を終える。
【0093】
以上の酸化膜形成に続いて、電極形成工程、保護膜形成工程、水素シンタ処理工程などを施し、トランジスタやキャパシタを含む半導体集積回路装置を完成させる。
【0094】
図8に示すように、発光分析により測定した原子状酸素O*の発生密度はKr/O2/NH3ガスの混合比が97/3/0〜95/3/2の範囲では実質的に変化しないが、それ以上NH3の比率を増大させると原子状酸素の発生量が減り、代わりに原子状水素の量が増加する。特にKr/O2/NH3ガスの混合比が96.5/3/0.5程度の場合にリーク電流が最も減少し、絶縁耐圧、電荷注入耐圧も向上する。
【0095】
図9は、2次イオン質量分析器で測定した、本実施の形態による酸窒化膜内のシリコン、酸素、窒素の濃度分布を示す。ただし図9中、横軸は酸窒化膜の表面からの深さを示す。図9中、シリコン、酸素、窒素の分布が膜内でなだらかに変化しているように見えるが、これは酸窒化膜の膜厚が不均一なわけではなく、エッチング均一性が悪いことに起因する。
【0096】
図9を参照するに、前記酸窒化膜中における窒素の濃度は、シリコン/シリコン酸窒化膜界面とシリコン酸窒化膜表面において高く、酸窒化膜中央部では減少するのがわかる。この酸窒化膜中に取り込まれた窒素の量はシリコンや酸素の比べて数割以下である。
【0097】
図10は本実施形態による酸窒化膜のリーク電流の印加電界依存性を示す。ただし図10中、比較のためにマイクロ波プラズマによる酸化膜形成の前にKrプラズマへの暴露処理を行わなかった同一膜厚の酸化膜のリーク電流特性と、熱酸化により形成された酸化膜のリーク電流特性も示している。
【0098】
図10を参照するに、Krプラズマ照射により終端水素除去を施してからKr/O2/NH3ガスを導入して酸窒化を行った本実施形態による酸窒化膜では、従来の手法で形成された酸化膜より、同一電界で比較したリーク電流の値が2〜4桁も減少して、良好な低リーク特性が得られていることがわかる。
【0099】
なお、先に説明した図6中には、このようにして形成された酸窒化膜のリーク電流特性と膜厚の関係が、■により示されている。
【0100】
図6を再び参照するに、本実施の形態によりKr照射を行った後で形成された酸窒化膜は、同様な工程で形成された酸化膜と同様なリーク電流特性を有し、特に膜厚が約1.6nmの場合においてもリーク電流の値が1×10-2A/cm2に過ぎないことがわかる。
【0101】
本実施形態による酸窒化膜では、その他、耐圧特性、ホットキャリア耐性などの電気的特性、信頼性的特性も、先の実施形態1の酸化膜以上に優れたものであった。またシリコン基板の面方位に対する依存も見られず、シリコンの(100)面のみならず、どの面方位のシリコン表面上にも、優れた特性のゲート絶縁膜を形成することができる。
【0102】
上述したように、表面終端水素を除去してからKr/O2/NH3高密度プラズマによりシリコン酸窒化工程を行うことで、400°Cという低温においても、あらゆる面方位のシリコン表面上に、優れた特性および膜質のシリコン酸窒化膜を形成することができる。
【0103】
本実施の形態においてこのような好ましい効果が得られるのは、終端水素除去により酸窒化膜中の水素含有量が減少していることだけでなく、酸窒化膜中に数割以下の窒素が含有されることにも起因しているものと考えられる。本実施形態の酸窒化膜ではKrの含有量は実施形態1の酸化膜に比べ約1/10以下であり、Krの代わりに窒素が多く含有されている。すなわち本実施の形態では、酸窒化膜中の酸窒化膜中の水素が少ないため、シリコン酸窒化膜中において弱い結合の割合が減少し、また窒素が含有されることにより、膜中やSi/SiO2界面でのストレスが緩和され、その結果膜中電荷や界面準位の密度が低減し、よって前記酸窒化膜の電気的特性が大幅に改善されていると考えられる。特に前記酸窒化膜中の水素濃度が、表面密度換算において1012cm-2以下、望ましくは1011cm-2程度以下に減少していること、および膜中にシリコンあるいは酸素の数割以下濃度の窒素を含むことが、シリコン酸窒化膜の電気的特性、信頼性的特性の改善に寄与していると考えられる。
【0104】
なお、本実施形態では、所望の膜厚のシリコン酸窒化膜が形成された時点でマイクロ波パワーの導入を止めプラズマ励起を終了し、さらにKr/O2/NH3混合ガスをArガスに置換して酸窒化工程を終えているが、このマイクロ波パワーを止める前に、圧力を133Pa(1Torr)程度に保持したまま、前記シャワープレート102から分圧比98/2のKr/NH3混合ガスを導入し、シリコン酸窒化膜の表面に約0.7nmのシリコン窒化膜を形成してから酸窒化工程を終了してもよい。この方法によればシリコン酸窒化膜の表面にシリコン窒化膜が形成され、より高誘電率な絶縁膜が形成できる。
(第5の実施形態)
次に、シャロートレンチアイソレーションを構成する素子分離側壁部の角部分や、凹凸を有する表面形状をもつシリコン表面に高品質なシリコン酸化膜を形成した、本発明の第5の実施の形態による半導体装置の形成方法を示す。
【0105】
図11(a)はシャロートレンチアイソレーションの概念図を示す。
【0106】
図11(a)を参照するに、図示のシャロートレンチアイソレーションはシリコン基板1003表面にプラズマエッチングによりアイソレーショントレンチを形成し、形成されたトレンチをCVD法により形成されたシリコン酸化膜1002により充填し、さらに、前記シリコン酸化膜1002を例えばCMP法などにより平坦化することにより形成される。
【0107】
本実施の形態では、CMP法による前記シリコン酸化膜1002の研磨工程の後、シリコン基板を800−900°Cの酸化性の雰囲気に曝すことにより犠牲酸化を行い、犠牲酸化により形成されたシリコン酸化膜をフッ酸を含む薬液中でエッチングし、水素終端されたシリコン表面を得る。本実施形態では、実施形態1と同様の手順で、Krプラズマにより表面終端水素を除去し、その後Kr/02ガスを導入してシリコン酸化膜を約2.5nm形成する。
【0108】
本実施の形態によれば、図11(c)に示すように、シャロートレンチアイソレーションの角部においても、シリコン酸化膜は一様な厚さで形成され、シリコン酸化膜の膜厚の減少が生じることはない。このKrプラズマを用いたプラズマ酸化法により形成されたシャロートレンチアイソレーション部分を含めた全体のシリコン酸化膜のQBD(Charge to Breakdown)特性は、非常に良好で、注入電荷量102C/cm2でもリーク電流上昇が起きず、デバイスの信頼性が大幅に改善される。
【0109】
前記シリコン酸化膜を従来の熱酸化法によって形成した場合には、図11(b)に示すように、シャロートレンチアイソレーションのテーパ角が大きくなるに従って、シャロートレンチアイソレーション角部での薄膜化が激しくなるが、本発明のプラズマ酸化によれば、テーパ角が大きくなっても、シャロートレンチアイソレーション角部でのシリコン酸化膜の薄膜化は起こらない。そこで本実施例ではシャロートレンチアイソレーション構造において、トレンチのテーパ角を直角に近づけることで素子分離領域の面積を減少でき。半導体素子のさらなる集積度向上が可能となる。従来の熱酸化などの技術では、図11(b)に示したトレンチ角部での熱酸化膜の薄膜化に起因する制約により、素子分離部に約70度程度のテーパ角が用いられていたが、本発明によれば、90度の角度を使うことが可能である。
【0110】
図12は、シリコン基板を約90度にエッチングした凹凸表面形状を持つシリコン基板に実施形態1の手順に従って3nmの厚さに形成したシリコン酸化膜の断面を示す。
【0111】
図12を参照するに、どの面上にも均一な膜厚のシリコン酸化膜が形成できていることが確認できる。
【0112】
このようにして形成された酸化膜ではリーク電流や耐圧などの電気的特性は良好であり、従って本発明により縦型構造などの複数の面方位をもつシリコン立体的構造を持つ高密度な半導体集積化装置を実現することが可能となる。
(第6の実施形態)
次に、上述したプラズマを用いた低温での酸化膜および窒化膜、あるいは酸窒化膜の形成技術を使用した本発明の第6の実施の形態によるフラッシュメモリ素子について説明する。なお以下の説明では、フラッシュメモリ素子を一例として開示するが、本発明は同様の積層構造を有するEPROM、EEPROM等にも適用可能である。
【0113】
図13は、本実施の形態によるフラッシュメモリ素子の概略断面構造図を示す。
【0114】
図13を参照するに、前記フラッシュメモリ素子はシリコン基板1201上に形成されており、前記シリコン基板1201上に形成されたトンネル酸化膜1202と、前記トンネル酸化膜1202上に形成されたフローティングゲート電極となる第1の多結晶シリコンゲート電極1203と、前記多結晶シリコンゲート電極1203上に順次形成されたシリコン酸化膜1204およびシリコン窒化膜1205と、前記シリコン窒化膜1205上に形成されコントロールゲート電極を構成する第2の多結晶シリコンゲート電極1206とから構成されている。また図13中、ソース領域、ドレイン領域、コンタクトホール、配線パターンなどの図示は省略して記載している。前記シリコン酸化膜1202は第1の実施形態で説明したシリコン酸化膜形成方法により、また、シリコン酸化膜1204および窒化膜1205の積層構造は、実施形態3で説明したシリコン窒化膜の形成方法により形成する。
【0115】
図14〜図17は本実施形態のフラッシュメモリ素子の製造方法を段階的に説明するための概略断面図である。
【0116】
図14を参照するに、シリコン基板1301上にはフィールド酸化膜1302によりフラッシュメモリセル領域A、高電圧用トランジスタ領域B及び低電圧用トランジスタ領域Cが画成されており、前記領域A〜Cの各々において前記シリコン基板301の表面にシリコン酸化膜1303が形成されている。前記フィールド酸化膜1302は選択酸化法(LOCOS法)やシャロートレンチアイソレーション法などで形成すればよい。
【0117】
本実施形態においては、表面終端水素除去、酸化膜及び窒化膜形成のためにKrをプラズマ励起ガスとして使用する。酸化膜、窒化膜形成装置は図1と同じである。
【0118】
次に図15の工程において、メモリセル領域Aから前記シリコン酸化膜1303を除去し、希フッ酸洗浄によりシリコン表面を水素終端する。さらに先の実施の形態1と同様にして、トンネル酸化膜1304を形成する。
【0119】
すなわち、先の実施形態1と同様に、前記真空容器(処理室)101内を真空に排気し、前記処理室101中にシャワープレート102からArガスを導入する。次に前記ArガスをKrガスに切替え、処理室101中の圧力を1Torr程度に設定する。
【0120】
次に、前記シリコン酸化膜1303を除去しシリコン表面を希フッ酸処理した前記シリコン基板1301を、図1のシリコン基板103として前記処理室101内に導入し、加熱機構を備えた試料台104に載置する。さらに試料の温度を400℃に設定する。
【0121】
さらに前記同軸導波管105からラジアルラインスロットアンテナ106に周波数が2.45GHzのマイクロ波を1分間供給し、前記マイクロ波を前記ラジアルラインスロットアンテナ106から前記誘電体板107を通して前記処理室101内に導入する。前記シリコン基板1301の表面を、このようにして前記処理室101中に形成される高密度Krプラズマに曝露することにより、前記基板1301のシリコン表面から終端水素が除去される。
【0122】
次に、次に前記シャワープレート102からKrガス、O2ガスを導入して前記領域Aに前記トンネル絶縁膜となるシリコン酸化膜1304を、3.5nmの厚さに形成し、続いて第1の多結晶シリコン層1305を、前記シリコン酸化膜1304を覆うように堆積する。
【0123】
次に、高電圧用及び低電圧用トランジスタ形成領域B、Cにおいて前記第1の多結晶シリコン層1305パターニングにより除去し、メモリセル領域Aのトンネル酸化膜1304上にのみ、第1の多結晶シリコンパターン1305を残す。
【0124】
このエッチング後、洗浄を行い、多結晶シリコンパターン1305の表面は水素終端される。
【0125】
次に図16の工程において、先の第3の実施形態と同様にして、下部酸化膜1306A及び上部窒化膜1306BのON構造を有する絶縁膜1306を、前記多結晶シリコンパターン1305の表面を覆うように形成する。
【0126】
このON膜は、次のようにして形成する。
【0127】
真空容器(処理室)101内を真空に排気し、シャワープレート102から導入されていたArガスをKrガスに切替えて導入し、処理室内の圧力を133Pa(1Torr)程度に設定する。次に、前記水素終端された多結晶シリコンパターン1305を有するシリコン基板1301を前記処理室101内に導入し、加熱機構を持つ試料台104に載置する。さらに試料の温度を400℃に設定する。
【0128】
次に、同軸導波管105から周波数が2.45GHzのマイクロ波を前記ラジアルラインスロットアンテナ106に1分間ほど供給し、前記マイクロ波を前記ラジアルラインスロットアンテナ106から前記誘電体板107を介して前記処理室101内に導入し、高密度のKrプラズマを生成する。その結果、前記多結晶シリコンパターン1305の表面はKrガスに曝露され、表面終端水素が除去される。
【0129】
次に前記処理室101内の圧力を133Pa(1Torr)程度に維持したまま、前記シャワープレート102から前記処理室101内にKr/O2混合ガスを導入し、多結晶シリコン表面に3nmのシリコン酸化膜を形成する。
【0130】
次に、マイクロ波の供給を一時停止した後、Krガス、O2ガスの導入を停止し、真空容器(処理室)101内を排気してから、シャワープレート102からKrガスおよびNH3ガスを導入する。前記処理室101内の圧力を13.3Pa(100mTorr)程度に設定し、再び2.45GHzのマイクロ波を前記処理室101内に前記ラジアルラインスロットアンテナ106から供給し、処理室内に高密度のプラズマを生成して、シリコン酸化膜表面に6nmのシリコン窒化膜を形成する。
【0131】
このようにしてON膜を9nm形成したところ、得られたON膜の膜厚は一様で、多結晶シリコンの面方位に対する依存性も見られず、極めて均一な膜が得られるのがわかった。
【0132】
このようにして前記ON膜を形成した後、図17の工程において高電圧用及び低電圧用トランジスタ領域B,Cにから絶縁膜1306をパターニングにより除去し、次に高電圧用及び低電圧用トランジスタ領域B,C上に閾値電圧制御用のイオン注入を行う。さらに前記領域B、C上に形成された酸化膜1303を除去し、前記領域Bにはゲート酸化膜1307を5nmの厚さに形成し、その後、前記領域Cにゲート酸化膜1308を3nmの厚さに形成する。
【0133】
その後、フィールド酸化膜1302を包含する全体構造上に第2の多結晶シリコン層1309及びシリサイド層1310を順次に形成し、さらに前記第2の多結晶シリコン層1309及びシリサイド層1310をパターニングして前記高電圧用トランジスタ領域Bおよび低電圧用トランジスタ領域Cにゲート電極1311Bおよび1311Cをそれぞれ形成する。さらに前記メモリセル領域Aに対応してゲート電極1311Aを形成する。
【0134】
図17の工程の後、標準的な半導体工程に準拠して、ソ−ス領域およびドレイン領域を形成し、層間絶縁膜およびコンタクトホールの形成や配線パターンの形成などを行って素子を完成させる。
【0135】
本発明では、これらの絶縁膜1306A,1306Bは、その膜厚を従来の酸化膜や窒化膜の約半分に減少させても良好な電気的特性を維持する。すなわち、これらのシリコン酸化膜1306A及びシリコン窒化膜1306Bは薄膜化しても良好な電気的特性を有し、緻密で高品質である。なお本発明では前記シリコン酸化膜1306A及びシリコン窒化膜1306Bは低温で形成されるのでゲート多結晶シリコンと酸化膜との界面でサーマルバジェット等が発生することはなく、良好な界面が得られている。
【0136】
本発明のフラッシュメモリ素子は、情報の書き込み及び消去動作が低電圧で行え、基板電流の発生を抑制することができ、トンネル絶縁膜の劣化が抑えられる。このため、本発明のフラッシュメモリ素子を二次元配列して形成された不揮発性半導体メモリ装置は、高い歩留りで製造でき、安定した特性を示す。
【0137】
本発明によるフラッシュメモリ素子は前記絶縁膜1306A,1306Bが優れた膜質を有することに対応してリーク電流が小さく、またリーク電流を増やすことなく膜厚を減少させることができるため、書き込みあるいは消去動作が5V程度の動作電圧で可能になる。その結果、フラッシュメモリ素子のメモリ保持時間が従来よりも2桁以上増大し、書き換え可能回数も約2桁以上増大する。
【0138】
なお、絶縁膜1306の膜構成は上記ON構造に限ったものでなく、実施形態1と同様の酸化膜からなるO構造、実施形態2と同様の窒化膜からなるN構造、あるいは実施形態4と同様な酸窒化膜であってもよい。また、前記絶縁膜1306は、窒化膜および酸化膜からなるNO構造、酸化膜、窒化膜および酸化膜を順次積層したONO構造、窒化膜、酸化膜、窒化膜、酸化膜を順次積層したNONO構造などであってもよい。前記絶縁膜1306としていずれの構造を選ぶかは、周辺回路の高電圧トランジスタ及び低電圧トランジスタのゲート酸化膜との整合性や共用可能性などを考慮して、目的に応じて選択することができる。
(第7の実施形態)
図1の装置を用いた、Kr/O2マイクロ波励起高密度プラズマによるゲート酸化膜の形成、あるいはAr(またはKr)/NH3(またはN2/H2)マイクロ波励起高密度プラズマによるゲート窒化膜の形成は、従来のような高温工程を用いることができない金属層が下地シリコン内に存在するシリコン・オン・シンシュレータ(金属基板SOI)ウエハ上の半導体集積回路装置の形成に適用可能である。特に、シリコンの膜厚が薄い完全空乏化動作を行うSOI構造において、本発明による終端水素除去の効果が顕著である。
【0139】
図18は、金属基板SOI構造を有するMOSトランジスタの断面図を示す。
【0140】
図18を参照するに、1701は、n+型あるいはp+型の低抵抗半導体層、1702は、NiSiなどのシリサイド層、1703は、TaN、TiNなどの導電性窒化物層、1704はCu等の金属層、1705はTaN,TiNなどの導電性窒化物層、1706はn+型あるいはp+型の低抵抗半導体層、1707は、AlN、Si3N4等の窒化物絶縁膜、1708はSi02膜、1709は、SiO2層、BPSG層、もしくはそれらを組み合わせた絶縁膜層、1710はn+型ドレイン領域、1711は、n+型ソース領域、1712はp+型ドレイン領域、1713は、p+型ソース領域、1714、1715は<111>方向に配向したシリコン半導体層、1716は本発明の実施形態1の手順によりKrプラズマ照射で表面終端水素が除去された後Kr/O2マイクロ波励起高密度プラズマで形成されたSiO2膜、1717および1718は、それぞれTa,Ti,TaN/Ta,TiN/Ti等で形成されるnMOSトランジスタおよびpMOSトランジスタのゲート電極、1719はnMOSトランジスタのソース電極、1720はnMOSトランジスタ及びpMOSトランジスタのドレイン電極である。1721はpMOSトランジスタのソース電極である。1722は基板表面電極である。
【0141】
このようなTaNやTiNで保護された、Cu層を含む基板では、Cuの拡散を押さえるために、熱処理温度は、約700°C以下でなければならない。n+型あるいはp+型のソースあるいはドレイン領域は、As+,AsF2 +あるいはBF2 +のイオン注入後、550°Cの熱処理で形成する。
【0142】
図18のデバイス構造を有する半導体装置において、ゲート絶縁膜に熱酸化膜を用いた場合と、Krプラズマ照射で表面終端水素が除去された後でKr/O2マイクロ波励起高密度プラズマ処理で形成されたゲート絶縁膜を用いた場合でトランジスタのサブスレッショールド特性の比較を行うと、ゲート絶縁膜を熱酸化により形成した場合にはサブスレッショールド特性にはキンクやリークが観察されるが、本発明によりゲート絶縁膜を形成した場合にはサブスレッショールド特性は極めて良好である。
【0143】
また、メサ型素子分離構造をもちいると、メサ素子分離構造の側壁部にはシリコン平面部とは別の面方位のシリコン表面が現れるが、Krを用いたプラズマ酸化によりゲート絶縁膜を形成することで、メサ素子分離側壁部の酸化も平面部と同様にほぼ均一に行うことができ、良好な電気的特性、高い信頼性を得ることができる。
【0144】
また、第2の実施形態の手順により、Ar/NH3を用いて形成したシリコン窒化膜をゲート絶縁膜に使用した場合にも、非常に良好な電気的特性、高い信頼性を持った金属基板SOI集積回路装置を作成することができる。
【0145】
本実施形態においても、シリコン窒化膜の厚さを3nm(シリコン酸化膜厚誘電率換算1.5nm)としても良好な電気的特性を得ることができ、3nmのシリコン酸化膜を使用したときよりもトランジスタの駆動能力を約2倍上げることができた。
(第8の実施形態)
図19は、液晶表示素子や有機エレクトロルミネッセンス素子などが形成されるガラス基板やプラスチック基板などの大型長方形基板上に形成された多結晶シリコンやアモルファスシリコン層に対して酸化処理、窒化処理、あるいは酸窒化処理を行うための、本発明第8の実施形態による製造装置の一例を示す概念図を示す。
【0146】
図19を参照するに、真空容器(処理室)1807内を減圧状態にし、次に前記処理室1807内に設けられたシャワープレート1801からKr/O2混合ガスを導入し、さらに前記処理室1807内をネジ溝ポンプ1802によって排気することにより、前記処理室1807内の圧力を133Pa(1Torr)に設定する。さらにガラス基板1803を、加熱機構を持つ試料台1804に置き、ガラス基板の温度を300°Cに設定する。
【0147】
前記処理室1807には多数の方形導波管1805が設けられており、次に前記多数の方形導波管1805の各々のスリット部から、誘電体板1806を通して前記処理室内1807内にマイクロ波を導入し、前記処理室1807内に高密度のプラズマを生成する。その際、前記処理室1807中に設けられたシャワープレート1801は導波管から放射されたマイクロ波を、左右に表面波として伝搬させる導波路の役割をも果たす。
【0148】
図20は、図19の装置を使用して本発明のゲート酸化膜またはゲート窒化膜を作成し、液晶表示素子、有機EL発光素子等の駆動、あるいは処理回路用の多結晶シリコン薄膜トランジスタ(TFT)を形成した例を示す。
【0149】
まず、シリコン酸化膜を形成し使用した例を述べる。
【0150】
図20を参照するに、1901はガラス基板、1902はSi3N4膜、1903は(111)面に主に配向した多結晶シリコンnMOSのチャネル層、1905、1906はそれぞれ多結晶シリコンのnMOSのソース領域、ドレイン領域、1904は(111)面に主に配向した多結晶シリコンpMOSのチャネル層、1907、1908はそれぞれ多結晶シリコンpMOSのソース領域、ドレイン領域である。1910は多結晶シリコンnMOSのゲート電極、1911は多結晶シリコンpMOSのゲート電極、1912はSiO2、BSG、BPSG等の絶縁膜、1913、1914は多結晶シリコンnMOSのソース電極(同時に多結晶シリコンp−MOSのドレイン電極)、1915は多結晶シリコンp−MOSのソース電極である。
【0151】
絶縁膜上に形成される多結晶シリコンは絶縁膜に対して垂直方向に(111)面方位を向くときが安定であり、かつ緻密で結晶性が良く高品質なものとなる。本実施形態では、1909は図19の装置を使用して実施形態1と同様の手順で作成した厚さ0.2μmの本発明のシリコン酸化膜層であり、(111)面を向いた多結晶シリコン上に400°Cで厚さ3nmで形成している。
【0152】
本実施形態によれば、トランジスタ間の素子分離領域の鋭い角部においても酸化膜は薄くならず、平坦部、エッジ部ともに均一な膜厚のシリコン酸化膜が多結晶シリコン上に形成されるのが確認された。ソース、ドレイン領域を形成するためのイオン注入はゲート酸化膜を通さずに行い、400°Cで電気的活性化して形成した。この結果、全工程を400°C以下の温度で実行でき、ガラス基板上にトランジスタを形成できた。このトランジスタの移動度は、電子で約300cm2/Vsec以上、正孔で約150cm2/Vsec以上、ソース、ドレイン耐圧及びゲート耐圧は12V以上あった。チャネル長1.5−2.0nm程度のトランジスタでは、100MHzを越える高速動作が可能となった。シリコン酸化膜のリーク特性、多結晶シリコン/酸化膜の界面準位特性も良好であった。
【0153】
本実施形態のトランジスタを使用することで液晶表示素子、有機EL発光素子は大画面、低価格、高速動作、高信頼性を持つことができる。
【0154】
本実施形態は本発明のゲート酸化膜またはゲート窒化膜を多結晶シリコンに適応した実施形態であるが、液晶表示素子等に使用されるアモルファスシリコン薄膜トランジスタ(TFT)、特にスタガー型の薄膜トランジスタ(TFT)のゲート酸化膜またはゲート窒化膜にも同様に適用できる。
(第9の実施形態)
次に、金属層を有するSOI素子、多結晶シリコン素子、アモルファスシリコン素子を積層した3次元積層LSIの実施形態を説明する。
【0155】
図21は本発明の3次元LSIの断面構造の概念図である。
【0156】
図21において、2001は第1のSOI及び配線層、2002は第2のSOI及び配線層、2003は第1の多結晶シリコン素子及び配線層、2004は第2の多結晶シリコン素子及び配線層、2005はアモルファス半導体素子及び機能材料素子及び配線層である。
【0157】
前記第1のSOI及び配線層2001、および前記第2のSOI及び配線層2002には、実施形態7で説明したSOIトランジスタを用いてデジタル演算処理部、高精度高速アナログ部、シンクロナスDRAM部、電源部、インターフェース回路部などが作成される。
【0158】
前記第1の多結晶シリコン素子及び配線層2003には、先の実施形態6、8で説明した多結晶シリコントランジスタ、フラッシュメモリなどを用いて並列デジタル演算部、機能ブロック間リピータ部、記憶素子部などが作成される。
【0159】
一方前記第2の多結晶シリコン素子及び配線層2004には前記実施形態8で説明した多結晶シリコントランジスタを用いてアンプ、AD変換器などの並列アナログ演算部が作成される。アモルファス半導体素子及び機能材料素子及び配線層2005には光センサ、音センサ、触覚センサ、電波送信受信部などが作成される。
【0160】
前記アモルファス半導体素子及び機能材料素子及び配線層2005内に設けられた光センサ、音センサ、触覚センサ、電波送信受信部の信号は、前記第2の多結晶シリコン素子及び配線層2004に設けられた多結晶シリコントランジスタを用いたアンプ、AD変換などの並列アナログ演算部で処理され、さらに前記第1の多結晶シリコン素子及び配線層2003あるいは前記第2の多結晶シリコン素子及び配線層2004に設けられた多結晶シリコントランジスタ、フラッシュメモリを用いた並列デジタル演算部、記憶素子部にその処理が引き継がれ、さらに前記第1のSOI及び配線層2001あるいは前記第2のSOI及び配線層2002に設けられたSOIトランジスタを用いたデジタル演算処理部、高精度高速アナログ部、シンクロナスDRAMで処理される。
【0161】
また、前記第1の多結晶シリコン素子及び配線層2003に設けられた機能ブロック間リピータ部は、複数設けても大きなチップ面積を占有することなくLSI全体の信号同期を調整することができる。
【0162】
こうした3次元LSIが作成可能になったのは、上記の実施形態に詳細に説明した本発明の技術によることは明らかである。
【0163】
【発明の効果】
本発明によれば、シリコン表面の平坦性を悪化させることなく、真空を破らない連続的な工程で、400℃程度以下の低温でも完全に表面終端水素を除去することが可能になり、従来の熱酸化工程やマイクロ波プラズマ工程で成膜したシリコン酸化膜より優れた特性、信頼性を有するシリコン酸化膜、シリコン窒化膜、シリコン酸窒化膜を約500℃程度以下の低温であらゆる面方位のシリコンに形成でき、信頼性の高い、高性能な微細トランジスタ集積回路を実現できるようになった。
【0164】
また、本発明によれば、シャロートレンチアイソレーションなどの素子分離側壁部の角部分や凹凸のある表面形状をもつシリコン表面にもリーク電流や耐圧などの特性が良好な薄い高品質なシリコン酸化膜、シリコン窒化膜、シリコン酸窒化膜を形成することが可能となり、素子分離幅を狭くした高密度な素子集積化、立体的構造を持つ高密度な素子集積化が可能となった。
【0165】
さらに、本発明のゲート絶縁膜を使用することで、書き換え回数が圧倒的に増加可能なフラッシュメモリ素子などを実現することができた。
【0166】
さらに、本発明によれば、絶縁膜上に形成される主として(111)面に配向する多結晶シリコンにも高品質なシリコンゲート酸化膜、シリコンゲート窒化膜を形成することが可能となり、高駆動能力を有する多結晶シリコントランジスタを使用した表示装置、さらにはトランジスタ、機能素子を複数積層した3次元集積回路素子を実現することができるようになり、その技術的波及効果は大きい。
【図面の簡単な説明】
【図1】ラジアルラインスロットアンテナを用いたプラズマ装置の概念図である。
【図2】赤外分光器で測定したシリコン表面終端水素とシリコンの結合のKrプラズマ暴露依存性を示す特性図である。
【図3】シリコン酸化膜厚の処理室ガス圧力依存性を示す特性図である。
【図4】シリコン酸化膜中のKr密度の深さ方向分布を示す特性図である。
【図5】シリコン酸化膜の電流電圧特性を示す特性図である。
【図6】シリコン酸化膜およびシリコン酸窒化膜のリーク電流特性と膜厚の関係を示す図である。
【図7】シリコン窒化膜厚の処理室内ガス圧力依存性を示す特性図である。
【図8】シリコン酸窒化膜形成時の原子状酸素と原子状水素の発光強度を示す特性図である。
【図9】シリコン酸窒化膜の元素分布を示す特性図である。
【図10】シリコン酸窒化膜の電流電圧特性を示す特性図である。
【図11】シャロートレンチアイソレーションの。概念的断面図である。
【図12】凹凸のあるシリコン表面に形成した立体的トランジスタの断面構造図である。
【図13】フラッシュメモリ素子の断面構造の概略図である。
【図14】本発明のフラッシュメモリ素子の形成方法を段階的に説明する概略断面構造図である。
【図15】本発明のフラッシュメモリ素子の形成方法を段階的に説明する概略断面構造図である。
【図16】本発明のフラッシュメモリ素子の形成方法を段階的に説明する概略断面構造図である。
【図17】本発明のフラッシュメモリ素子の形成方法を段階的に説明する概略断面構造図である。
【図18】金属基板SOI上に作製されたMOSトランジスタの断面構造の概略図である。
【図19】ガラス基板やプラスチック基板などに適応されるプラズマ装置の概念図である
【図20】絶縁膜状の多結晶シリコントランジスタの断面構造の概略図である。
【図21】3次元LSIの断面構造の概念図である。
【符号の説明】
101 処理室
102 シャワープレート
103 シリコンウェーハ
104 加熱機構を持つ試料台
105 同軸導波管
106 ラジアルラインスロットアンテナ
107 マイクロ波導入窓
1001 ゲート絶縁膜
1002 シリコン酸化膜
1003 シリコン基板
1004 従来のシャロートレンチアイソレーションの角部
1005 本発明のシャロートレンチアイソレーションの角部
1201 シリコン基板
1202 トンネル酸化膜
1203 多結晶シリコンゲート電極
1204 シリコン窒化膜
1205 シリコン酸化膜
1206 第2多結晶シリコンゲート電極
1301 シリコン基板
1302 フィ−ルド酸化膜
1303 シリコン酸化膜
1304 シリコン酸化膜
1305 多結晶シリコン電極
1306 ON膜
1307 シリコン酸化膜
1308 シリコン酸化膜
1309 多結晶シリコン電極
1310 シリサイド電極
1311A フラッシュメモリセル
1311B 高電圧用トランジスタ電極
1311C 低電圧用トランジスタ電極
1701 n+型、p+型低抵抗半導体
1702 シリサイド層
1703 導電性窒化物層
1704 金属層
1705 導電性窒化物層
1706 n+型、p+型低抵抗半導体層
1707 窒化物絶縁膜
1708 SiO2膜
1709 SiO2膜、BPSGもしくはそれらを組み合わせた絶縁膜層
1710 n+型ドレイン領域
1711 n+型ソース領域
1712 p+型ドレイン領域
1713 p+型ソース領域
1714,1315 (111)面に配向したシリコン半導体層
1716 SiO2膜
1717,1318 nMOSゲート電極ならびに、pMOSのゲート電極
1719 nMOSソース電極
1720 nMOS及びpMOSのドレイン電極
1721 MOSのソース電極
1722 基板表面電極
1801 シャワープレート
1802 ネジ溝ポンプ
1803 ガラス基板
1804 加熱機構を持つ試料台
1805 方形導波管
1806 マイクロ波導入窓
1807 真空容器
1901 ガラス基板
1902 SiO2膜
1903 多結晶シリコンnMOSのチャネル層
1904 多結晶シリコンpMOSのチャネル層
1905 多結晶シリコンnMOSのソース領域
1906 多結晶シリコンnMOSのドレイン領域
1907 多結晶シリコンpMOSのソース領域
1908 多結晶シリコンpMOSのソース領域
1909 SiO2膜層
1910 多結晶シリコンnMOSのゲート電極
1911 多結晶シリコンpMOSのゲート電極
1912 SiO2、BPSG、BPSG等の絶縁膜
1913 多結晶シリコンnMOSのソース電極
1914 多結晶シリコンnMOSのドレイン電極
1915 多結晶シリコンpMOSのソース電極
2001 第1のSOI及び配線層
2002 第2のSOI及び配線層
2003 第1の多結晶シリコン素子及び配線層
2004 第2の多結晶シリコン素子及び配線層
2005 アモルファス半導体素子及び機能材料素子及び配線層
Claims (28)
- シリコン表面の上に形成されたシリコン化合物層を含む半導体装置であって、
前記シリコン化合物層は、少なくとも所定の不活性ガス元素を含み、水素含有量が面密度換算で1011/cm2以下であることを特徴とする半導体装置。 - シリコン表面の上に第1のシリコン化合物層を介して形成された多結晶シリコン膜を有するトランジスタと、多結晶シリコン表面の上に形成された第2のシリコン化合物層を含むキャパシタとを、共通基板上に備えた半導体メモリ装置であって、
前記第1および第2のシリコン化合物層の各々は少なくとも所定の不活性ガス元素を含み、水素含有量が面密度換算で1011/cm2以下であることを特徴とする半導体装置。 - 基板の上に形成された多結晶シリコン層又はアモルファスシリコン層を活性層とする半導体装置であって、
前記シリコン層の表面には、少なくとも所定の不活性ガス元素を含み、水素含有量が面密度換算で1011/cm2以下のシリコン化合物層が形成され、
前記半導体装置は、前記基板上に形成された表示素子を駆動することを特徴とする半導体装置。 - 前記不活性ガス元素は、アルゴン(Ar),クリプトン(Kr),キセノン(Xe)のうちの少なくとも1種であることを特徴とする請求項1〜3のいずれか1項に記載の半導体装置。
- シリコン表面上への半導体装置の製造方法であって、
前記シリコン表面を第1の不活性ガスによる第1のプラズマに曝して、前記シリコン表面上の少なくとも一部にあらかじめ存在している水素を除去する工程と、
第2の不活性ガスと一種類ないしは複数種類の気体分子の混合ガスによる第2のプラズマを形成し、前記第2のプラズマの下で前記シリコン表面に前記気体分子を構成する元素の少なくとも一部を含むシリコン化合物層を形成する工程とを含み、
前記水素除去工程に先立って、前記シリコン表面を、水素を含む媒体で処理する工程を含み、
前記媒体は、水素添加水であることを特徴とする半導体装置の製造方法。 - シリコン表面上への半導体装置の製造方法であって、
前記シリコン表面を第1の不活性ガスによる第1のプラズマに曝して、前記シリコン表面上の少なくとも一部にあらかじめ存在している水素を除去する工程と、
第2の不活性ガスと一種類ないしは複数種類の気体分子の混合ガスによる第2のプラズマを形成し、前記第2のプラズマの下で前記シリコン表面に前記気体分子を構成する元素の少なくとも一部を含むシリコン化合物層を形成する工程とを含み、
前記水素除去工程に先立って、前記シリコン表面を、水素を含む媒体で処理する工程を含み、
前記媒体は、希フッ酸であることを特徴とする半導体装置の製造方法。 - シリコン表面上への半導体装置の製造方法であって、
前記シリコン表面を第1の不活性ガスによる第1のプラズマに曝して、前記シリコン表面上の少なくとも一部にあらかじめ存在している水素を除去する工程と、
第2の不活性ガスと一種類ないしは複数種類の気体分子の混合ガスによる第2のプラズマを形成し、前記第2のプラズマの下で前記シリコン表面に前記気体分子を構成する元素の少なくとも一部を含むシリコン化合物層を形成する工程とを含み、
前記第2の不活性ガスはクリプトン(Kr)ガスよりなり、前記気体分子は酸素(O2)分子よりなり、前記シリコン化合物層としてシリコン酸化膜が形成されることを特徴とする半導体装置の製造方法。 - シリコン表面上への半導体装置の製造方法であって、
前記シリコン表面を第1の不活性ガスによる第1のプラズマに曝して、前記シリコン表面上の少なくとも一部にあらかじめ存在している水素を除去する工程と、
第2の不活性ガスと一種類ないしは複数種類の気体分子の混合ガスによる第2のプラズマを形成し、前記第2のプラズマの下で前記シリコン表面に前記気体分子を構成する元素の少なくとも一部を含むシリコン化合物層を形成する工程とを含み、
前記第2の不活性ガスはアルゴン(Ar)ガス、又はクリプトン(Kr)ガス、又はアルゴンとクリプトンの混合ガスであり、前記気体分子はアンモニア(NH3)分子、または窒素(N2)分子と水素(H2)分子とよりなり、前記シリコン化合物層としてシリコン窒化膜が形成されることを特徴とする半導体装置の製造方法。 - シリコン表面上への半導体装置の製造方法であって、
前記シリコン表面を第1の不活性ガスによる第1のプラズマに曝して、前記シリコン表面上の少なくとも一部にあらかじめ存在している水素を除去する工程と、
第2の不活性ガスと一種類ないしは複数種類の気体分子の混合ガスによる第2のプラズマを形成し、前記第2のプラズマの下で前記シリコン表面に前記気体分子を構成する元素の少なくとも一部を含むシリコン化合物層を形成する工程とを含み、
前記第2の不活性ガスはアルゴン(Ar)ガス、又はクリプトン(Kr)ガス、又はアルゴンとクリプトンの混合ガスであり、前記気体分子は酸素(O2)分子とアンモニア(NH3)分子、または酸素(O2)分子と窒素(N2)分子と水素(H2)分子とよりなり、前記シリコン化合物層としてシリコン酸窒化膜が形成されることを特徴とする半導体装置の製造方法。 - 前記シリコン表面は、単結晶シリコン表面であることを特徴とする請求項5〜9のうち、いずれか一項記載の半導体装置の製造方法。
- 前記シリコン表面は、(100)面よりなることを特徴とする請求項10記載の半導体装置の製造方法。
- 前記シリコン表面は、(111)面よりなることを特徴とする請求項10記載の半導体装置の製造方法。
- 前記シリコン表面は、複数の異なった結晶面を有することを特徴とする請求項10記載の半導体装置の製造方法。
- 前記複数の異なった結晶面は、素子分離溝を画成することを特徴とする請求項13記載の半導体装置の製造方法。
- 前記シリコン表面は、多結晶シリコン表面であることを特徴とする請求項5〜9のうち、いずれか一項記載の半導体装置の製造方法。
- 前記シリコン表面は、アモルファスシリコン表面であることを特徴とする請求項5〜9のうち、いずれか一項記載の半導体装置の製造方法。
- 前記第1の不活性ガス及び前記第2の不活性ガスは、いずれもアルゴン(Ar)ガス,クリプトン(Kr)ガスおよびキセノン(Xe)ガスよりなる群より選択される少なくとも1種のガスであることを特徴とする請求項5〜16のうち、いずれか一項記載の半導体装置の製造方法。
- 前記第1の不活性ガスと前記第2の不活性ガスとは同一であることを特徴とする請求項17記載の半導体装置の製造方法。
- 前記第1のプラズマおよび前記第2のプラズマは、マイクロ波により励起されることを特徴とする請求項5〜18のうち、いずれか一項記載の半導体装置の製造方法。
- シリコン表面上に第1の絶縁膜を介して形成された多結晶シリコン膜を有するトランジスタと、多結晶シリコン表面上に形成された第2の絶縁膜を含むキャパシタとを共通基板上に備えた半導体メモリ装置の製造方法であって、
前記シリコン表面を第1の不活性ガスによる第1のプラズマに曝して前記シリコン表面の少なくとも一部に予め存在する水素を除去する工程と、
第2の不活性ガスと一種類ないしは複数種類の気体分子の混合ガスによる第2のプラズマを形成し、前記第2のプラズマの下で、前記シリコン表面に前記気体分子を構成する元素の少なくとも一部を含むシリコン化合物層を、前記第1の絶縁膜として形成する工程とを含むことを特徴とする半導体装置の製造方法。 - さらに、前記多結晶シリコン表面を第3の不活性ガスによる第3のプラズマに曝して前記シリコン表面の少なくとも一部に予め存在する水素を除去する工程と、
第4の不活性ガスと一種類ないしは複数種類の気体分子の混合ガスによる第4のプラズマを形成し、前記第4のプラズマの下で、前記多結晶シリコン表面に前記気体分子を構成する元素の少なくとも一部を含むシリコン化合物層を、前記第2の絶縁膜として形成する工程とを含むことを特徴とする請求項20記載の半導体装置の製造方法。 - 前記第1および第3の不活性ガスは、Ar,KrおよびXeよりなる群より選ばれる少なくとも1種のガスよりなることを特徴とする請求項21記載の半導体装置の製造方法。
- 前記第2および第4の不活性ガスはKrよりなり、前記第1および第2の絶縁膜はシリコン酸化膜よりなることを特徴とする請求項21または22記載の半導体装置の製造方法。
- 前記第2および第4の不活性ガスはArまたはKrよりなり、前記第1よび第2の絶縁膜は窒化膜または酸窒化膜よりなることを特徴とする請求項21または22記載の半導体装置の製造方法。
- 前記第1および第2のプラズマは、マイクロ波により励起されることを特徴とする請求項20〜24のうち、いずれか一項記載の半導体装置の製造方法。
- 基板上への多結晶シリコン層又はアモルファスシリコン層を活性層とする半導体装置の製造方法であって、
前記基板上に、多結晶シリコン層またはアモルファスシリコン層よりなるシリコン層を形成する工程と、
前記シリコン層表面を第1の不活性ガスによるプラズマに曝して、前記シリコン層表面の少なくとも一部に存在する水素を除去する工程と、
第2の不活性ガスと一種類ないしは複数種類の気体分子の混合ガスによるプラズマを発生させて、前記シリコン層表面に前記気体分子を構成する元素の少なくとも一部を含むシリコン化合物層を形成する工程とを含み、
前記第1の不活性ガスは、Ar,KrおよびXeよりなる群より選ばれる少なくとも1種のガスよりなり、
前記第2の不活性ガスはKrよりなり、前記第シリコン化合物層はシリコン酸化膜よりなることを特徴とする半導体装置の製造方法。 - 基板上への多結晶シリコン層又はアモルファスシリコン層を活性層とする半導体装置の製造方法であって、
前記基板上に、多結晶シリコン層またはアモルファスシリコン層よりなるシリコン層を形成する工程と、
前記シリコン層表面を第1の不活性ガスによるプラズマに曝して、前記シリコン層表面の少なくとも一部に存在する水素を除去する工程と、
第2の不活性ガスと一種類ないしは複数種類の気体分子の混合ガスによるプラズマを発生させて、前記シリコン層表面に前記気体分子を構成する元素の少なくとも一部を含むシリコン化合物層を形成する工程とを含み、
前記第1の不活性ガスは、Ar,KrおよびXeよりなる群より選ばれる少なくとも1種のガスよりなり、
前記第2の不活性ガスはArまたはKrよりなり、前記シリコン化合物層は窒化膜または酸窒化膜よりなることを特徴とする半導体装置の製造方法。 - 前記第1および第2のプラズマは、マイクロ波により励起されることを特徴とする請求項26または27記載の半導体装置の製造方法。
Priority Applications (14)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2001094245A JP4713752B2 (ja) | 2000-12-28 | 2001-03-28 | 半導体装置およびその製造方法 |
CA002433565A CA2433565C (en) | 2000-12-28 | 2001-12-27 | Semiconductor device and fabrication method therof |
CNB018215378A CN100352016C (zh) | 2000-12-28 | 2001-12-27 | 半导体器件及其制造方法 |
TW092125032A TWI249182B (en) | 2000-12-28 | 2001-12-27 | Semiconductor device |
KR1020037008861A KR100662310B1 (ko) | 2000-12-28 | 2001-12-27 | 반도체 장치 및 그 제조 방법 |
PCT/JP2001/011597 WO2002054473A1 (fr) | 2000-12-28 | 2001-12-27 | Dispositif à semi-conducteurs et son procédé de fabrication |
KR1020067011455A KR100797432B1 (ko) | 2000-12-28 | 2001-12-27 | 반도체 장치 및 그 제조 방법 |
US10/452,000 US6975018B2 (en) | 2000-12-28 | 2001-12-27 | Semiconductor device |
EP01272543A EP1347506A4 (en) | 2000-12-28 | 2001-12-27 | SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING THE SAME |
AU2002217545A AU2002217545B2 (en) | 2000-12-28 | 2001-12-27 | Semiconductor device and its manufacturing method |
IL15661901A IL156619A0 (en) | 2000-12-28 | 2001-12-27 | Semiconductor device and its manufacturing method |
TW090132522A TW587273B (en) | 2000-12-28 | 2001-12-27 | Method of producing semiconductor device |
US11/193,390 US20050272266A1 (en) | 2000-12-28 | 2005-08-01 | Semiconductor device and its manufacturing method |
IL181060A IL181060A (en) | 2000-12-28 | 2007-01-30 | Method for manufacturing a semiconductor device |
Applications Claiming Priority (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000402834 | 2000-12-28 | ||
JP2000-402834 | 2000-12-28 | ||
JP2000402834 | 2000-12-28 | ||
JP2001094245A JP4713752B2 (ja) | 2000-12-28 | 2001-03-28 | 半導体装置およびその製造方法 |
Publications (3)
Publication Number | Publication Date |
---|---|
JP2002261091A JP2002261091A (ja) | 2002-09-13 |
JP2002261091A5 JP2002261091A5 (ja) | 2008-03-06 |
JP4713752B2 true JP4713752B2 (ja) | 2011-06-29 |
Family
ID=26607204
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2001094245A Expired - Fee Related JP4713752B2 (ja) | 2000-12-28 | 2001-03-28 | 半導体装置およびその製造方法 |
Country Status (10)
Country | Link |
---|---|
US (2) | US6975018B2 (ja) |
EP (1) | EP1347506A4 (ja) |
JP (1) | JP4713752B2 (ja) |
KR (2) | KR100662310B1 (ja) |
CN (1) | CN100352016C (ja) |
AU (1) | AU2002217545B2 (ja) |
CA (1) | CA2433565C (ja) |
IL (2) | IL156619A0 (ja) |
TW (2) | TW587273B (ja) |
WO (1) | WO2002054473A1 (ja) |
Families Citing this family (51)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP1115147A4 (en) * | 1999-05-26 | 2007-05-02 | Tadahiro Ohmi | DEVICE FOR PLASMA TREATMENT |
JP4713752B2 (ja) * | 2000-12-28 | 2011-06-29 | 財団法人国際科学振興財団 | 半導体装置およびその製造方法 |
JP4048048B2 (ja) * | 2001-12-18 | 2008-02-13 | 東京エレクトロン株式会社 | 基板処理方法 |
US7517751B2 (en) | 2001-12-18 | 2009-04-14 | Tokyo Electron Limited | Substrate treating method |
JP4164324B2 (ja) * | 2002-09-19 | 2008-10-15 | スパンション エルエルシー | 半導体装置の製造方法 |
JP4320167B2 (ja) | 2002-12-12 | 2009-08-26 | 忠弘 大見 | 半導体素子及びシリコン酸化窒化膜の製造方法 |
WO2004070816A1 (ja) | 2003-02-06 | 2004-08-19 | Tokyo Electron Limited | プラズマ処理方法,半導体基板及びプラズマ処理装置 |
JP2004265916A (ja) * | 2003-02-06 | 2004-09-24 | Tokyo Electron Ltd | 基板のプラズマ酸化処理方法 |
JP2004319907A (ja) * | 2003-04-18 | 2004-11-11 | Tadahiro Omi | 半導体装置の製造方法および製造装置 |
JP5014566B2 (ja) * | 2003-06-04 | 2012-08-29 | 国立大学法人東北大学 | 半導体装置およびその製造方法 |
JP4723797B2 (ja) * | 2003-06-13 | 2011-07-13 | 財団法人国際科学振興財団 | Cmosトランジスタ |
JP2005005620A (ja) * | 2003-06-13 | 2005-01-06 | Toyota Industries Corp | スイッチトキャパシタ回路及びその半導体集積回路 |
US6992370B1 (en) * | 2003-09-04 | 2006-01-31 | Advanced Micro Devices, Inc. | Memory cell structure having nitride layer with reduced charge loss and method for fabricating same |
WO2005059988A1 (ja) * | 2003-12-18 | 2005-06-30 | Tokyo Electron Limited | 成膜方法 |
US7161833B2 (en) * | 2004-02-06 | 2007-01-09 | Sandisk Corporation | Self-boosting system for flash memory cells |
US7466590B2 (en) * | 2004-02-06 | 2008-12-16 | Sandisk Corporation | Self-boosting method for flash memory cells |
JP2005285942A (ja) * | 2004-03-29 | 2005-10-13 | Tadahiro Omi | プラズマ処理方法及びプラズマ処理装置 |
US7091089B2 (en) * | 2004-06-25 | 2006-08-15 | Freescale Semiconductor, Inc. | Method of forming a nanocluster charge storage device |
DE112004002976T5 (de) * | 2004-09-24 | 2007-11-08 | Ohmi, Tadahiro, Sendai | Organisches lichtemittierendes Element, Herstellungsverfahren hierfür und Anzeigevorrichtung |
US7361543B2 (en) | 2004-11-12 | 2008-04-22 | Freescale Semiconductor, Inc. | Method of forming a nanocluster charge storage device |
KR100673205B1 (ko) * | 2004-11-24 | 2007-01-22 | 주식회사 하이닉스반도체 | 플래쉬 메모리소자의 제조방법 |
US20060270066A1 (en) * | 2005-04-25 | 2006-11-30 | Semiconductor Energy Laboratory Co., Ltd. | Organic transistor, manufacturing method of semiconductor device and organic transistor |
JP4734019B2 (ja) * | 2005-04-26 | 2011-07-27 | 株式会社東芝 | 半導体記憶装置及びその製造方法 |
US7410839B2 (en) | 2005-04-28 | 2008-08-12 | Semiconductor Energy Laboratory Co., Ltd. | Thin film transistor and manufacturing method thereof |
JP2006310601A (ja) * | 2005-04-28 | 2006-11-09 | Toshiba Corp | 半導体装置およびその製造方法 |
TWI408734B (zh) * | 2005-04-28 | 2013-09-11 | Semiconductor Energy Lab | 半導體裝置及其製造方法 |
US8318554B2 (en) | 2005-04-28 | 2012-11-27 | Semiconductor Energy Laboratory Co., Ltd. | Method of forming gate insulating film for thin film transistors using plasma oxidation |
US7364954B2 (en) | 2005-04-28 | 2008-04-29 | Semiconductor Energy Laboratory Co., Ltd. | Method for manufacturing semiconductor device |
US7785947B2 (en) | 2005-04-28 | 2010-08-31 | Semiconductor Energy Laboratory Co., Ltd. | Method for manufacturing semiconductor device comprising the step of forming nitride/oxide by high-density plasma |
CN101238555B (zh) * | 2005-06-20 | 2011-12-07 | 国立大学法人东北大学 | 层间绝缘膜、布线结构以及它们的制造方法 |
US7820495B2 (en) * | 2005-06-30 | 2010-10-26 | Semiconductor Energy Laboratory Co., Ltd. | Method for manufacturing semiconductor device |
US8198195B2 (en) | 2005-09-26 | 2012-06-12 | Tadahiro Ohmi | Plasma processing method and plasma processing apparatus |
EP1818989A3 (en) | 2006-02-10 | 2010-12-01 | Semiconductor Energy Laboratory Co., Ltd. | Nonvolatile semiconductor storage device and manufacturing method thereof |
JP5222478B2 (ja) * | 2006-02-10 | 2013-06-26 | 株式会社半導体エネルギー研究所 | 不揮発性半導体記憶装置の作製方法 |
US7428165B2 (en) | 2006-03-30 | 2008-09-23 | Sandisk Corporation | Self-boosting method with suppression of high lateral electric fields |
US7511995B2 (en) * | 2006-03-30 | 2009-03-31 | Sandisk Corporation | Self-boosting system with suppression of high lateral electric fields |
JP5235333B2 (ja) * | 2006-05-26 | 2013-07-10 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
CN102332471B (zh) | 2006-05-26 | 2015-10-07 | 株式会社半导体能源研究所 | 半导体器件及其制造方法 |
JP2007324185A (ja) * | 2006-05-30 | 2007-12-13 | Canon Inc | プラズマ処理方法 |
US8895388B2 (en) * | 2006-07-21 | 2014-11-25 | Semiconductor Energy Laboratory Co., Ltd. | Method of manufacturing a semiconductor device and a non-volatile semiconductor storage device including the formation of an insulating layer using a plasma treatment |
JP5010222B2 (ja) * | 2006-09-21 | 2012-08-29 | 株式会社東芝 | 不揮発性半導体記憶装置 |
KR101070568B1 (ko) * | 2006-09-29 | 2011-10-05 | 도쿄엘렉트론가부시키가이샤 | 실리콘 산화막의 형성 방법, 플라즈마 처리 장치 및 기억 매체 |
US8581260B2 (en) * | 2007-02-22 | 2013-11-12 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device including a memory |
CN102033361B (zh) * | 2008-03-21 | 2013-03-06 | 北京京东方光电科技有限公司 | 液晶取向层的制作方法 |
CN102239571B (zh) | 2008-12-04 | 2014-03-19 | 三菱电机株式会社 | 薄膜光电变换装置的制造方法 |
KR101096909B1 (ko) | 2009-12-04 | 2011-12-22 | 주식회사 하이닉스반도체 | 반도체 소자의 트랜지스터 및 그 형성방법 |
CN103451620A (zh) * | 2013-09-02 | 2013-12-18 | 上海华力微电子有限公司 | 金属硅化物阻挡层的表面处理方法 |
EP3161872B1 (en) * | 2014-06-27 | 2023-09-06 | Tahoe Research, Ltd. | Multi-gate transistor with variably sized fin |
CN108807165B (zh) * | 2018-06-14 | 2021-04-13 | 上海华力集成电路制造有限公司 | 氧化层的制造方法 |
US10666353B1 (en) * | 2018-11-20 | 2020-05-26 | Juniper Networks, Inc. | Normal incidence photodetector with self-test functionality |
DE112018008193T5 (de) * | 2018-12-05 | 2021-10-14 | Mitsubishi Electric Corporation | Halbleitereinheit und verfahren zur herstellung einer halbleitereinheit |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0563172A (ja) * | 1991-09-02 | 1993-03-12 | Hitachi Ltd | 半導体装置とその製造方法 |
JPH06120152A (ja) * | 1992-10-06 | 1994-04-28 | Nippondenso Co Ltd | 水素ドープ非晶質半導体膜の製造方法 |
JP2000022185A (ja) * | 1998-07-03 | 2000-01-21 | Sharp Corp | 太陽電池セル及びその製造方法 |
Family Cites Families (36)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US3447238A (en) * | 1965-08-09 | 1969-06-03 | Raytheon Co | Method of making a field effect transistor by diffusion,coating with an oxide and placing a metal layer on the oxide |
US4089992A (en) * | 1965-10-11 | 1978-05-16 | International Business Machines Corporation | Method for depositing continuous pinhole free silicon nitride films and products produced thereby |
US3650042A (en) * | 1969-05-19 | 1972-03-21 | Ibm | Gas barrier for interconnecting and isolating two atmospheres |
US3765935A (en) * | 1971-08-10 | 1973-10-16 | Bell Telephone Labor Inc | Radiation resistant coatings for semiconductor devices |
DE3280026D1 (en) * | 1981-05-29 | 1989-12-21 | Kanegafuchi Chemical Ind | Process for preparing amorphous silicon semiconductor |
FR2519770B1 (fr) * | 1982-01-08 | 1985-10-04 | Thomson Csf | Systeme d'antenne a pouvoir separateur eleve |
EP0115204B1 (en) * | 1982-12-27 | 1989-03-29 | Mitsubishi Kasei Polytec Company | Epitaxial wafer for use in the production of an infrared led |
EP0211634B1 (en) * | 1985-08-02 | 1994-03-23 | Sel Semiconductor Energy Laboratory Co., Ltd. | Method and apparatus for manufacturing semiconductor devices |
US4895734A (en) * | 1987-03-31 | 1990-01-23 | Hitachi Chemical Company, Ltd. | Process for forming insulating film used in thin film electroluminescent device |
FR2614317B1 (fr) * | 1987-04-22 | 1989-07-13 | Air Liquide | Procede de protection de substrat polymerique par depot par plasma de composes du type oxynitrure de silicium et dispositif pour sa mise en oeuvre. |
US4854263B1 (en) * | 1987-08-14 | 1997-06-17 | Applied Materials Inc | Inlet manifold and methods for increasing gas dissociation and for PECVD of dielectric films |
US5164040A (en) * | 1989-08-21 | 1992-11-17 | Martin Marietta Energy Systems, Inc. | Method and apparatus for rapidly growing films on substrates using pulsed supersonic jets |
JPH0740569B2 (ja) * | 1990-02-27 | 1995-05-01 | エイ・ティ・アンド・ティ・コーポレーション | Ecrプラズマ堆積方法 |
US5225366A (en) * | 1990-06-22 | 1993-07-06 | The United States Of America As Represented By The Secretary Of The Navy | Apparatus for and a method of growing thin films of elemental semiconductors |
JP2880322B2 (ja) * | 1991-05-24 | 1999-04-05 | キヤノン株式会社 | 堆積膜の形成方法 |
US5340754A (en) * | 1992-09-02 | 1994-08-23 | Motorla, Inc. | Method for forming a transistor having a dynamic connection between a substrate and a channel region |
JP3190745B2 (ja) * | 1992-10-27 | 2001-07-23 | 株式会社東芝 | 気相成長方法 |
DE4340590A1 (de) * | 1992-12-03 | 1994-06-09 | Hewlett Packard Co | Grabenisolation unter Verwendung dotierter Seitenwände |
US5543356A (en) * | 1993-11-10 | 1996-08-06 | Hitachi, Ltd. | Method of impurity doping into semiconductor |
US5716709A (en) * | 1994-07-14 | 1998-02-10 | Competitive Technologies, Inc. | Multilayered nanostructures comprising alternating organic and inorganic ionic layers |
JP3146113B2 (ja) * | 1994-08-30 | 2001-03-12 | シャープ株式会社 | 薄膜トランジスタの製造方法および液晶表示装置 |
US5656834A (en) * | 1994-09-19 | 1997-08-12 | Philips Electronics North America Corporation | IC standard cell designed with embedded capacitors |
JP3016701B2 (ja) * | 1995-02-07 | 2000-03-06 | 三洋電機株式会社 | 水素化非晶質シリコンの製造方法 |
US5601656A (en) * | 1995-09-20 | 1997-02-11 | Micron Technology, Inc. | Methods for cleaning silicon wafers with an aqueous solution of hydrofluoric acid and hydriodic acid |
US5763327A (en) * | 1995-11-08 | 1998-06-09 | Advanced Micro Devices, Inc. | Integrated arc and polysilicon etching process |
US6106678A (en) * | 1996-03-29 | 2000-08-22 | Lam Research Corporation | Method of high density plasma CVD gap-filling |
US5702869A (en) * | 1996-06-07 | 1997-12-30 | Vanguard International Semiconductor Corporation | Soft ashing method for removing fluorinated photoresists layers from semiconductor substrates |
JP3220645B2 (ja) | 1996-09-06 | 2001-10-22 | 富士通株式会社 | 半導体装置の製造方法 |
JPH10275913A (ja) * | 1997-03-28 | 1998-10-13 | Sanyo Electric Co Ltd | 半導体装置、半導体装置の製造方法及び薄膜トランジスタの製造方法 |
JP3222404B2 (ja) * | 1997-06-20 | 2001-10-29 | 科学技術振興事業団 | 半導体基板表面の絶縁膜の形成方法及びその形成装置 |
US20010052323A1 (en) * | 1999-02-17 | 2001-12-20 | Ellie Yieh | Method and apparatus for forming material layers from atomic gasses |
JP4119029B2 (ja) * | 1999-03-10 | 2008-07-16 | 東京エレクトロン株式会社 | 半導体装置の製造方法 |
KR100745495B1 (ko) * | 1999-03-10 | 2007-08-03 | 동경 엘렉트론 주식회사 | 반도체 제조방법 및 반도체 제조장치 |
US6461909B1 (en) * | 2000-08-30 | 2002-10-08 | Micron Technology, Inc. | Process for fabricating RuSixOy-containing adhesion layers |
JP4713752B2 (ja) * | 2000-12-28 | 2011-06-29 | 財団法人国際科学振興財団 | 半導体装置およびその製造方法 |
US6586792B2 (en) * | 2001-03-15 | 2003-07-01 | Micron Technology, Inc. | Structures, methods, and systems for ferroelectric memory transistors |
-
2001
- 2001-03-28 JP JP2001094245A patent/JP4713752B2/ja not_active Expired - Fee Related
- 2001-12-27 AU AU2002217545A patent/AU2002217545B2/en not_active Ceased
- 2001-12-27 WO PCT/JP2001/011597 patent/WO2002054473A1/ja active Application Filing
- 2001-12-27 CN CNB018215378A patent/CN100352016C/zh not_active Expired - Fee Related
- 2001-12-27 TW TW090132522A patent/TW587273B/zh not_active IP Right Cessation
- 2001-12-27 US US10/452,000 patent/US6975018B2/en not_active Expired - Lifetime
- 2001-12-27 KR KR1020037008861A patent/KR100662310B1/ko not_active IP Right Cessation
- 2001-12-27 EP EP01272543A patent/EP1347506A4/en not_active Withdrawn
- 2001-12-27 IL IL15661901A patent/IL156619A0/xx not_active IP Right Cessation
- 2001-12-27 KR KR1020067011455A patent/KR100797432B1/ko not_active IP Right Cessation
- 2001-12-27 TW TW092125032A patent/TWI249182B/zh not_active IP Right Cessation
- 2001-12-27 CA CA002433565A patent/CA2433565C/en not_active Expired - Fee Related
-
2005
- 2005-08-01 US US11/193,390 patent/US20050272266A1/en not_active Abandoned
-
2007
- 2007-01-30 IL IL181060A patent/IL181060A/en not_active IP Right Cessation
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0563172A (ja) * | 1991-09-02 | 1993-03-12 | Hitachi Ltd | 半導体装置とその製造方法 |
JPH06120152A (ja) * | 1992-10-06 | 1994-04-28 | Nippondenso Co Ltd | 水素ドープ非晶質半導体膜の製造方法 |
JP2000022185A (ja) * | 1998-07-03 | 2000-01-21 | Sharp Corp | 太陽電池セル及びその製造方法 |
Also Published As
Publication number | Publication date |
---|---|
IL156619A0 (en) | 2004-01-04 |
CA2433565C (en) | 2008-04-08 |
US20050272266A1 (en) | 2005-12-08 |
EP1347506A4 (en) | 2005-04-20 |
US20040102052A1 (en) | 2004-05-27 |
IL181060A (en) | 2011-03-31 |
TWI249182B (en) | 2006-02-11 |
KR100662310B1 (ko) | 2006-12-28 |
CA2433565A1 (en) | 2002-07-11 |
IL181060A0 (en) | 2007-07-04 |
EP1347506A1 (en) | 2003-09-24 |
TW200404332A (en) | 2004-03-16 |
TW587273B (en) | 2004-05-11 |
CN100352016C (zh) | 2007-11-28 |
KR20030068570A (ko) | 2003-08-21 |
KR100797432B1 (ko) | 2008-01-23 |
JP2002261091A (ja) | 2002-09-13 |
CN1592957A (zh) | 2005-03-09 |
WO2002054473A1 (fr) | 2002-07-11 |
US6975018B2 (en) | 2005-12-13 |
KR20060083232A (ko) | 2006-07-20 |
AU2002217545B2 (en) | 2005-03-17 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP4713752B2 (ja) | 半導体装置およびその製造方法 | |
JP5068402B2 (ja) | 誘電体膜およびその形成方法、半導体装置、不揮発性半導体メモリ装置、および半導体装置の製造方法 | |
US6551948B2 (en) | Flash memory device and a fabrication process thereof, method of forming a dielectric film | |
JP4397491B2 (ja) | 111面方位を表面に有するシリコンを用いた半導体装置およびその形成方法 | |
US7759598B2 (en) | Substrate treating method and production method for semiconductor device | |
WO2002059956A1 (fr) | Procede de fabrication d'un materiau de dispositif electronique |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A711 Effective date: 20040414 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A821 Effective date: 20040415 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080121 |
|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20080121 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20110104 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20110214 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20110315 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20110325 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140401 Year of fee payment: 3 |
|
S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140401 Year of fee payment: 3 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
LAPS | Cancellation because of no payment of annual fees |