JP4710205B2 - フリップチップ実装方法 - Google Patents

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Description

【０００１】
【発明の属する技術分野】
本発明はフリップチップ実装方法及び装置、半導体装置に関する。
【０００２】
【従来の技術】
従来、ＩＣもしくは半導体チップの回路面を基板（配線基板ともいう）側に向けて電気的接続をとるフリップチップ実装では、ＩＣの端子にバンプを形成し、ＩＣと基板との間に異方性導電膜（ＡＣＦ：Anisotropic Conductive Film ）を介在させて、加熱加圧することによってＩＣの固定および電気的接続を行う、いわゆるＡＣＦ実装という技術がある。エレクトロニクス実装学会誌Ｖｏｌ．２．Ｎｏ．２（１９９９）によれば、現在、市場で製品化されているＡＣＦのほとんどはバインダ成分にエポキシ樹脂を使用した熱硬化型であり、含有する導電粒子として樹脂粒子に金属めっきを施したものを一般的に用いている。
【０００３】
図１０はＡＣＦ実装を説明するための概略図である。ＩＣ１は回路面を下方に向けた状態で、外部との接続端子に形成されたバンプ２と基板３に形成されたＩＣ１との接続用端子（電極）４とが接触することによって電気的に導通されている。ここで基板３は片面板、両面板あるいは、多層板である。すなわち、それぞれ基板の片面にのみ配線を施した配線基板、両面に配線を施した配線基板、および多層に配線を施した配線基板である。ＩＣ１と基板３との間にはＡＣＦ４が介在し、樹脂の硬化によってＩＣ１を基板３に固定している。場合によっては、ＩＣ１は図１１で示すように実装された状態で、その周辺を樹脂ｇで封止される（モールド）こともある。
【０００４】
図１２は従来技術によるＡＣＦ実装のプロセスフローを示す。図１２Ａで示すようにウエハ上に回路が形成されたものを切り出して得られるＩＣ１の回路面に作られた外部との接続端子にバンプ２を形成する（いわゆるベアチップと呼ばれる状態である）。一方、基板３には配線パターンが形成されているが、この電極もしくは端子４にＡＣＦ５が貼着される（図１２Ｂ）。
ついで図１２Ｃに示すようにＩＣ１の回路面を下にした状態で、装着装置Ｐで搬送し、ＩＣ１側のバンプ２と基板３の基板側の接続端子４とが重なり合うように位置合わせが行われる。そして加熱、加圧する。樹脂を硬化させるために一定の加熱時間１０〜４０秒程度が必要である。また，基板３の端子４が基板３内に沈み込む方向に数μｍ以上変形する程度に加圧することによって、ＩＣ１のバンプ２と基板３の接続端子４とが高い信頼性のもとに電気的導通を保つことができる。図１３はこのようにして得られた半導体装置Ｈの拡大側面図であるが図示するように異方性導電膜５がＩＣ１の側方から外方へとはみ出している。ＩＣ１が薄く加工されている場合には、このはみ出し量はさらに大きくなる。このはみ出し部分はほとんど加圧されていない。工程としてはここで終了させる場合もあるが、このように実装されたＩＣの周辺を図１２Ｄで示すように樹脂ｇで封止する場合もある。
【０００５】
特開２０００−２２３５３４号公報でも異方性導電性ペーストが半導体チップの両側方へ大きくはみ出ししている図が示されされているが，これに対する対策は何ら説明されていない。殆んどこのはみ出し部分は加圧されていないと思われる。
【０００６】
【発明が解決しようとする課題】
以上、従来の技術によると１個のＩＣを実装するためにそれぞれ１０〜４０秒ずつ加熱加圧する必要があったため、低い生産性や生産コストの高さが問題となっていた。これに対しては図１４で示すように１個の装着装置Ｐ’に２個のＩＣ１’を装着して基板３’にフリップチップ実装することも考えられるが２個のＩＣ１’、１’間にわずかに厚みの差があるだけでも加圧力、すなわち基板３’内への電極沈み込み量に大きな差が出てくる。また２台の装着装置Ｐを用いて同時に加圧するにしても装着装置Ｐ、Ｐと基板３’、３’との平行度を同一に現出することはきわめて困難である。
また品質上も、ＡＣＦ５のＩＣ１からはみ出した部分については、熱と圧力が十分に伝わらないために樹脂の硬化を制御することが困難である、という問題点があった。また樹脂硬化後のＡＣＦ５はみだし部分に空隙が残ってしまうという問題もあり信頼性を低下させる原因となっていた。これについては、はみ出し部分で顕著であり、特にＩＣ１周辺を樹脂ｇで図１１で示すように封止した場合に、信頼性に大きな影響が見られた。また、はみ出し部分には、配線や他の部品を配置させることができないため、回路設計上の制約となっていた。
本発明は以上の問題点に鑑みてなされ、これら問題点を解決するフリップチップ実装方法及び装置、半導体装置を提供することを課題とする。
【０００７】
【課題を解決するための手段】
以上の課題は、複数の電極端子を有する配線基板と対向させて、複数の接続端子を有する半導体チップを配設し、異方性導電膜を介して前記配線基板の前記電極端子と前記半導体チップの前記接続端子とを電気的に接続するフリップチップ実装方法において、前記配線基板に対し、前記半導体チップを位置決め配設した後、加熱して前記異方性導電膜を硬化度１５〜３０％の範囲内で半硬化させる工程と、この工程の後、少なくとも前記半導体チップ及び前記異方性導電膜に等方位に均等な圧力を加えながら、かつ加熱しながら前記異方性導電膜を硬化させて、前記配線基板に１個又は複数個の前記半導体チップを固定させる工程と、を有することを特徴とするフリップチップ実装方法、
又は、複数の電極端子を有する配線基板と対向させて、複数の接続端子を有する半導体チップを配設し、異方性導電膜を介して前記配線基板の前記電極端子と前記半導体チップの前記接続端子とを電気的に接続するフリップチップ実装方法において、複数枚の前記配線基板の各々に一個または複数個の前記半導体チップを対向して位置決め配設した後、加熱して前記異方性導電膜を硬化度１５〜３０％の範囲内で半硬化させる工程と、この工程の後、少なくとも前記半導体チップ及び前記異方性導電膜に等方位に均等な圧力を加えながら、かつ加熱しながら前記異方性導電膜を硬化させて、各前記配線基板に前記半導体チップを固定させる工程と、を有することを特徴とするフリップチップ実装方法、
又は、複数の電極端子を有する配線基板と対向させて、複数の接続端子を有する半導体チップを配設し、異方性導電膜を介して前記配線基板の前記電極端子と前記半導体チップの前記接続端子とを電気的に接続するフリップチップ実装装置において、前記配線基板に対し、前記半導体チップを位置決め配設する手段と、前記位置決めされた配設基板と半導体チップを加熱し前記異方性導電膜を硬化度１５〜３０％の範囲内で半硬化させる手段と、少なくとも前記半導体チップ及び前記異方性導電膜に等方位に均等な圧力を加える加圧手段とを設け、前記加圧手段により圧力を加えながら、かつ加熱しながら前記異方性導電膜を硬化させて、前記配線基板に前記半導体チップを固定させるようにしたことを特徴とするフリップチップ実装装置、
又は、複数の電極端子を有する配線基板と対向させて、複数の接続端子を有する半導体チップを配設し、異方性導電膜を介して前記配線基板の前記電極端子と前記半導体チップの前記接続端子とを電気的に接続するフリップチップ実装装置において、複数枚の前記配線基板の各々に一個または複数個の前記半導体チップを位置決め配設する手段と、加熱して前記異方性導電膜を硬化度１５〜３０％の範囲内で半硬化させる手段と、前記半硬化させた後、少なくとも前記半導体チップ及び前記異方性導電膜に等方位に均等な圧力を加える加圧手段とを設け、前記加圧手段により圧力を加えながら、かつ加熱しながら前記異方性導電膜を硬化させて、各前記配線基板に前記半導体チップを固定させるようにしたことを特徴とするフリップチップ実装装置、
又は、請求項１又は６に記載のフリップチップ実装方法により製造された半導体装置、
又は、請求項１０又は１５に記載のフリップチップ実装装置により製造された半導体装置
又は、複数の電極端子を有する配線基板と対向させて、複数の接続端子を有する半導体チップを配設し、絶縁性樹脂膜を介して加圧して前記配線基板の前記電極端子と前記半導体チップの前記接続端子とを電気的に接続するフリップチップ実装方法において、前記配線基板に対し、前記半導体チップを位置決め配設した後、加熱して前記樹脂を硬化度１５〜３０％の範囲内で半硬化させる工程と、この工程の後、少なくとも前記半導体チップ及び前記絶縁性樹脂膜に等方位に均等な圧力を加えながら、かつ加熱しながら前記絶縁性樹脂膜を硬化させて、前記配線基板に１個又は複数個の前記半導体チップを固定させるようにしたことを特徴とするフリップチップ実装方法、
又は、複数の電極端子を有する配線基板と対向させて、複数の接続端子を有する半導体チップを配設し、絶縁性樹脂膜を介して加圧して前記配線基板の前記電極端子と前記半導体チップの前記接続端子とを電気的に接続するフリップチップ実装方法において、複数枚の前記配線基板の各々に一個または複数個の前記半導体チップを位置決め配設した後、加熱して前記絶縁性樹脂膜を硬化度１５〜３０％の範囲内で半硬化させる工程と、この工程の後、少なくとも前記半導体チップ及び前記絶縁性樹脂膜に等方位に均等な圧力を加えながら、かつ加熱しながら前記絶縁性樹脂膜を硬化させて、各前記配線基板に前記半導体チップを固定させるようにしたことを特徴とするフリップチップ実装方法、
又は、複数の電極端子を有する配線基板と対向させて、複数の接続端子を有する半導体チップを配設し、絶縁性樹脂膜を介して加圧して前記配線基板の前記電極端子と前記半導体チップの前記接続端子とを電気的に接続するフリップチップ実装装置において、前記配線基板に一個又は複数個の前記半導体チップを位置決め配設する手段と、加熱して前記絶縁性樹脂膜を硬化度１５〜３０％の範囲内で半硬化させる手段と、少なくとも前記半導体チップ及び前記絶縁性樹脂膜に等方位に均等な圧力を加える加圧手段を設け、前記加圧手段により圧力を加えながら、かつ加熱しながら前記絶縁性樹脂膜を硬化させて、前記配線基板に前記半導体チップを固定させるようにしたことを特徴とするフリップチップ実装装置、
又は、複数の電極端子を有する配線基板と対向させて、複数の接続端子を有する半導体チップを配設し、絶縁性樹脂膜を介して加圧して前記配線基板の前記電極端子と前記半導体チップの前記接続端子とを電気的に接続するフリップチップ実装装置において、複数枚の前記配線基板の各々に一個または複数個の前記半導体チップを対向して位置決め配設する手段と、加熱して前記絶縁性樹脂膜を硬化度１５〜３０％の範囲内で半硬化させる手段と、前記半硬化させた後、少なくとも前記半導体チップ及び前記絶縁性樹脂膜に等方位に均等な圧力を加える加圧手段を設け、前記加圧手段により圧力を加えながら、かつ加熱しながら前記絶縁性樹脂膜を硬化させて、各前記配線基板に前記半導体チップを固定させるようにしたことを特徴とするフリップチップ実装装置、
又は、請求項２２又は２７に記載のフリップチップ実装方法により製造された半導体装置、
又は、請求項３１又は３４に記載のフリップチップ実装装置により製造された半導体装置、によって解決される。
【０００８】
【発明の実施の形態】
以下、本発明の実施の形態によるフリップチップ実装方法および装置について図面を参照して説明する。
【０００９】
図１は本実施の形態によるフリップチップ実装プロセスを示すが、図１Ａにおいて、ＩＣ１の外部接続用端子にはバンプ２が形成されている。これは例えば金属ワイヤーを超音波接合することによって形成してもよいし、めっき法、印刷法によって形成してもよい。基板３は片面、両面あるいは多層板でありＩＣ１のバンプ２に対応した端子４が表面に形成されている。基板３の上にはあらかじめ異方性導電膜５が形成されている（図１Ｂ）。これはエポキシ樹脂の中に導電性の粒子が含有されているもので、プロセス条件のばらつきを吸収し安定した導通を得る、という効果がある。
異方性導電膜（ＡＣＦとも言う）５としては例えば、フイルム状のものを貼り付けてもよいし、ペースト状のものを塗布あるいは印刷によって形成してもよい。なお、ＡＣＦ５を貼付するときには、若干の加熱加圧をこれに施すことが好ましい。例えば９．６ｍｍ角のＩＣに対して４０μｍ厚さで１０．０ｍｍ角のＡＣＦでは、８０℃、５秒間の加熱で１０Ｋｇｆの荷重をかけることが好ましい。
次に、図１Ｃで示すように、ＩＣ位置決め装置１０によってＩＣ１を真空吸着させて、基板３の直上方にまで搬送し、異方性導電膜５とＩＣ１の回路面が密着するように搭載する。このときＩＣ１のバンプ２と基板３の端子４とが正確に重なり合うように位置あわせする。位置決め装置１０はこれを実現するだけの性能を有するものである。例えばＩＣ１が９．６ｍｍ平方の大きさで、厚さ１００μｍであれば、このような場合、位置決めと共に１Ｋｇｆ（９．８Ｎ）の荷重が３秒間加えられる。これによって、より確実に正確な位置決めが行われる。次いで４Ｋｇｆ／ｃｍ2 （４．３Ｋｇ／ｃｍ2 もしくは３９．２×１０4 Ｐａ）の荷重で１７５℃の温度で２秒間加熱される。これが図１Ｄの状態である。これでＡＦＣの半硬化の状態が得られる。本実施の形態では以下のようにして硬化度もしくは反応率が測定される
ＡＣＦの硬化前のエポキシ量に対し、ある時間硬化後のそれがどれくらいの割合で減少しているかを比較することによって反応率を算出する。
１．ＡＣＦ（硬化前）を測定する。
２．ある時間硬化後のＡＣＦを測定する（サンプルを採取するときは圧着部（ＩＣ下部）から取る）。
＜反応率の算出＞
図３に示すような吸収スペクトルのチャートからメチル基（−ＣＨ３）とエポキシ基の吸光度を算出する。
メチル基の吸収波長は２９２２ｃｍ−１、エポキシ基は９１４ｃｍ−１
＜算出方法＞
エポキシ残存率（Ｘ）＝（ａ／ｂ）／（Ａ／Ｂ）×１００（％）
反応率＝１００−Ｘ（％）
Ａ：圧着前（硬化前）のエポキシ基吸収強度
Ｂ：圧着前（硬化前）のメチル基吸収強度
ａ：圧着後（硬化後）のエポキシ基吸収強度
ｂ：圧着後（硬化後）のメチル基吸収強度
本発明の実施の形態によれば、上述の反応率が１５〜３０％の範囲内の半硬化状態とされる。なお、メチル基の吸収強度は硬化前と硬化後とで図３のＡ、Ｂで示すように吸収強度は殆んど変化していない。すなわち、ｂ＝Ｂである。よってＸはエポキシ基の硬化前後の吸収強度の比によって決定し得る。
位置決め装置１０は異方性導電膜５が半硬化の状態になった後、ＩＣ１から離れて外方へと搬出される。次いで図２Ａで示すように本発明にかかわる等方加圧装置１２が半導体装置Ｈ’の直上方へと搬送され、そのケース１４がシール部材１６を介してステージ１７に圧設される。ケース１４内には柔軟な材質でなる袋状物２２が気密に取り付け板１８に固定されている。この取り付け板１８は図示せずともケース１４の内壁に固定されている。取り付け板１８の中央部に形成した開口には気密にパイプ２８が固定されており、油圧室２９内に連通している。油圧室２９内には、パイプ２８を介して高圧の油が供給される。袋状物２２はこれにより図示のように膨張し、ＩＣ１およびＡＦＣ５に袋状物２２を介して矢印で示すように等方的に均等な圧力が加えられる。他方、ステージ１７内に設けられたヒータ３２によって所定の温度で加熱される。所定の時間後ＡＣＦ５が本硬化する。なお、ヒータ３２により所定の温度（例えば約１８０℃）で加熱するとしたが、これに代えてパイプ２８を介して供給される油を油圧室２９で所定の温度に加熱するようにしてもよい。
またケース１４内にはパイプ２６を介して排気装置（図示せず）が接続されケース１４と袋状物２２との間の空間２０を真空状態に保つ。これにより袋状物２２の膜はぴったりとＩＣ１およびＡＣＦ５に押さえつけられる。よってＩＣ１およびＡＦＣ５にはより均一的で等方的な圧力（例えば約２０Ｋｇ／ｃｍ2 もしくは１９．６×１０4 Ｐａ）が加えられる。なお、図１Ｄで示すようにしてＡＣＦ５が半硬化状態とされているので、以上の操作で本硬化されるときには、位置ずれは全く生じない。
以上により、基板３の端子４が基板内に数μｍ以上沈み込む変形をし安定な電気的な導通を得る事ができる。またはみ出しているＡＦＣ５にも均一的に圧力を加えることができるので、はみ出し量も従来より大幅に小さくすることができ、またこの硬化状態も制御することができる。さらに真空状態に置かれることによって、より均一的な圧力を加えられることにより異方性導電膜５内の空隙（ｖｏｉｄ）を軽減することができる。これにより図２Ｂで示すように樹脂ｇで封止しも空隙が原因となる弊害はほとんど生ずることはない。
上述の反応率（本願では硬化度ともいう）１５〜３０％というのは、すなわちボイドが発生せず、かつ位置ずれがしない程度の硬化条件範囲である。図１Ｄの状態で反応を促進させ過ぎるとボイドの発生やはみ出し部の残存による信頼性の劣化が現れてくる。
【００１０】
図４は本発明の第２の実施の形態によるフリップチップ実装装置を示す。圧力容器３０内にはパイプ３９をとおって供給された加圧油３４が充填されている。圧力容器３０の底壁部３０ａにはヒータ３２が設けられておりこの上に上述のようにしてＡＣＦ５は半硬化状態とされている半導体装置ＨＡが配設されている。そしてこの上に柔軟なシート３８が被せられている。圧力容器３０の底壁３０ａには開口が形成されこれに気密にパイプ３６が接続され、これを介してシート３８の下方空間が排気されシート３８はぴったりと半導体装置ＨＡの外周面および圧力容器３０の底壁３０ａに吸着する。よって油３４の油圧が半導体装置ＨＡの外周面に等圧的に均等に加えられる。よって第一の実施の形態と同じ効果を奏することができる。
【００１１】
図５は本発明の第３の実施の形態によるフリップチップ実装装置を示す。ステージ４８上に基板４０が配設され、この上に高さもしくは厚さの相異なる半導体チップＩＣＡ、ＩＣＢ、ＩＣＣが上述と同様にしてフリップチップ実装されている。柔軟な材質でなる袋状物４２は取り付け板４４に気密に取り付けられている。これはケース４６に固定されており、このケース４６の内壁と袋状物４２との間の空間５２は上記第一の発明の実施の形態と同様に排気される。すなわち、半導体チップＩＣＡ，ＩＣＢ、ＩＣＣおよびＡＣＦ５1 、５2 、５3 （いずれも半硬化状態とされている）の表面は真空と接する。この上で袋状物４２内に加圧油５４が供給されると図示のように膨張し半導体チップＩＣＡ、ＩＣＢ、ＩＣＣおよびＡＣＦ５1 、５2 、５3 にぴったりと密着し加圧油５４の圧力がこの膜部材を介して等方的に、均等に加えられる。よって異なる厚さにもかかわらず各半導体チップＩＣＡ、ＩＣＢ、ＩＣＣのバンプはほぼ同等に基板４０内に、ほぼ所定量沈んだ電極（端子）４と当接し安定な導電性を得る事ができる。その他の効果は第一の実施の形態と同様である。また一度に複数枚の基板に半導体チップを固定させることができるので、従来の一枚ずつの処理に比べ、大幅に一枚あたりの時間を短縮することができ、生産効率を向上させることができる。
【００１２】
図６は本発明の第４の実施の形態を示しステージ６０の上には二枚の基板６２および６４が載置される。それぞれに半導体チップＩＣＤおよびＩＣＥ、ＩＣＦがフリップチップ実装されている。ＡＣＦ５1 〜５3 はいずれも半硬化状態とされている。その他の構成は第３の実施の形態と同様であるので同一の符号を符しその詳細な説明は省略する。本実施の形態では異なる厚さの基板６２、６４の上に異なる厚さの半導体チップＩＣＤ、ＩＣＥ、ＩＣＦが実装されているにもかかわらず各半導体チップＩＣＤ、ＩＣＥ、ＩＣＦが当接する基板の電極４の基板内への沈み量はほぼ同一であり安定な導電状態を得る事ができる。その他の効果は上記の実施の形態と同様である。
【００１３】
図７及び図８は、本発明の第５の実施の形態を示すが、図において油圧シリンダＡから突出する駆動ピストンＢの上端には、下型７１が固定されており、この上にパッキン７３が取り付けられている。またこれに対向して上壁体Ｄには、上型７２が固定されており、これに対向する環状サイド型７５が配設され、これは４本の案内ボルト７４により上下動をガイドされている。以上の構成要素は図７で断面で明確に示されている。図８において、塊状弾性部材Ｇが環状のサイド型７５と上型７２との間に弾接して配設されている。この材質としては、天然ゴムＳＢＲ、ＢＲ、ＩＲ及びＣＲ等のジエンコム、ＩＩＲ、ＥＰＭ及びＥＰＤＭ等のオレフィンゴム、アクリロニトリルブタジエンゴム、シリコーンゴム、フッ素ゴム、クロロスルホン化ポリエチレン、塩素化ポリエチレン、塩素化ブチルゴム、多流化ゴム、ウレタンゴム、アクリルゴム、エピクロルヒドリンゴム、ポリプロピレンオキシド、エチレン酢酸ビニル共重合体などの特殊合成ゴム、並びに熱可塑性エラストマ等のゴム弾性を有する柔軟弾性材料を挙げることができる。
【００１４】
図８において下型７１の載置面７１ａには基板３が載置され、更に上記の実施の形態と同様にしてこの上に位置決め装置により搬送されてきた半導体チップＩＣが載せられる。またＡＣＦ５は半硬化の状態とされている。シリンダＡを駆動し、ピストンＢを上昇させると、下型７１は上型７２に近接し、ついには基板３と半導体チップＩＣとで構成されている半導体装置ＨＤは塊状弾性部材Ｇに埋まるような形で圧接される。なお、上型７２及び下型７１にはヒーターが内蔵されており、弾性部材Ｇはこの加熱によりその柔軟性を増大せており、容易に半導体装置ＨＤは塊状弾性部材Ｇ中に埋め込まれるが如く、等方的かつ均等に圧接される。なお、弾性部材Ｇは、その外周面がサイド型７５及びその上面は上型７２の底面によってその変形を規制されており、結果として下型７１の載置面７１ａに載置されている半導体装置ＨＤの全体を等方的に均等加圧する。また下型７１に真空用孔ｈが形成されており、これを介して半導体装置ＨＤのまわりが真空とされている。よって、上記実施の形態と同様な効果を奏するものである。
【００１５】
図９は図７及び図８の装置を使って実験した載置面７１ａ上の半導体装置の載置図を示すものであるが、１４４ｍｍ角の載置面７１ａ上に、４隅及び中央にほぼ方形の配線基板８０を配設し、これらにＩＣを上述の実施の形態と同様にしてフリップチップ実装させた。また介在されているＡＣＦは半硬化の状態とされている。図７及び図８の装置により加圧して、柔軟な弾性部材Ｇの加圧により得られた結果を表１に示す。これによると、各基板８０内での電極（端子）の沈み込み量は平均値１７．１μｍ及び標準偏差σが１．２であり、十分に均等に沈み込んでいることがわかる。よってバンプと電極端子との電気的導通は安定に保たれていることがわかる。またＡＣＦが半硬化の状態とされてから、加圧されたので、ＩＣの基板に対する位置ずれは全くなかった。
【００１６】
【表１】
Figure 0004710205
【００１７】
更に図７及び図８の装置を使って、１枚の基板上に１００μｍと３００μｍの厚さの半導体チップをフリップチップ実装させ、同時に圧着する実験を行ったが、それぞれの沈み込み量は１００μｍ厚さで１６．３μｍ、３００μｍ厚さで１５．８μｍであり、良好な結果を得た。
なお、図７、図８の装置は、例えば特開２０００−７９６１１に開示された装置と類似の構成を有するものである。
【００１８】
以上、本発明の各実施の形態について説明したが、勿論、本発明はこれらに限定されることなく、本発明の技術的思想に基づいて種々の変形が可能である。
【００１９】
例えば以上の実施の形態では、圧力媒体として油が用いられたが、これに限ることなく他の流体、例えば水や空気であってもよい。
【００２０】
また、第２の実施の形態では、圧力容器３０内に油を充填させ、圧力容器３０の底壁３０ａに基板３を載置させ、この上に半導体チップをフリップチップ実装させて得られる半導体装置ＨＡ全体に柔軟な膜３８を覆うようにして等方的かつ、均等な圧力を加えるようにしたが、レトルト食品の如く、全体を柔軟な袋状物内に収容し、図２に示す圧力容器３０のほぼ中央部で浮遊させるような形で加熱、加圧させるようにしてもよい。
【００２１】
また、以上の実施の形態ではいわゆるフリップチップ実装を説明したが、本発明はこの技術的用語の範囲内に限定されることはない。一方の配線基板に対し、半導体素子を上記実施の形態のように単に搬送するだけでほとんど両者が静的な状態で行われたが、これに限ることなく、フィルム状に形成した配線基板をロール状に巻いて、これから一つずつ繰り出して所定の位置で半導体素子を加圧、加熱して電気的導通をとるようにした、いわゆるワイヤレスボンディング方式（フリップチップ実装もこの方式に属する）のＴＡＢ（Tape Automated Bonding）実装技術にも本発明は適用可能である。
【００２２】
また、以上の実施の形態ではＡＣＦ膜を用いたが、これに代えて絶縁性の樹脂を用いてもよい。この場合にも、勿論、図１Ｄに示す状態で加熱され半硬化の状態とされてから、全硬化の状態とすべく加熱と等方的加圧が行われる。
【００２３】
また、以上の実施の形態ではＡＣＦとして絶縁材で成る球に導電材をメッキしたものを含有させたものを用いたが、これに代えてカーボンファイバ、金属等を含有させたものを用いてもよい。
【００２４】
また、以上の実施の形態ではＩＣと基板との表面は真空に接するとしたが、大気であってもよい。しかし、真空の方が、より低い流体の加圧力で袋状物の膜材がぴったりとＩＣと基板の表面に密着する。
【００２５】
以上述べた本発明の実施の形態及び変形例の効果を要約すれば以下のようになる。
１．ＩＣと基板との間に位置ずれを生ずることなく、また生じてもわずかにして本発明による等方加圧方式により以下のような効果を奏することができる。
２．基板の端子とＩＣのバンプとを電気的に接続し、固定する工程において、ＩＣ上部とその周辺部を含む領域を等方位に均一な圧力を負荷することによって、異方性導電膜、あるいは樹脂のはみ出し部分の硬化条件を制御できるようになった。これによって信頼性の向上という効果が得られる。
３．基板の端子とＩＣのバンプとを電気的に接続し、固定する工程において、ＩＣ上部とその周辺部を含む領域を等方位に均一な圧力を負荷することによって、異方性導電膜、あるいは樹脂の中に生じる空隙を低減させることができるようになった。これによって信頼性の向上という効果が得られる。
４．上記の工程において周囲を真空状態に保つことによって、異方性導電膜あるいは樹脂に生じる空隙を激減させることができるようになった。これによって信頼性の向上という効果が得られる。
５．上記の工程において複数のＩＣに対して、同時に処理することができるようになった。これによって実装工程の大幅な製造時間の短縮と、それによるコスト削減という効果が得られる。例えば、１つのＩＣの実装に４０秒かかるとすれば、２つ同時に加圧すると製造時間は半分、３つ同時の場合製造時間は１／３となる。
６．上記工程において、複数の基板を同時に処理することができるようになった。これによって実装工程の大幅な製造時間の短縮と、それによるコスト削減という効果が得られる。例えば、２つのＩＣを実装する基板２枚を同時に処理した場合、その効果は従来方法の１／４となる。
７．複数のチップに対して均一な圧力を負荷することによって、大きさ・形の異なるＩＣを同時に処理することができるようになった。
８．複数のチップに対して均一な圧力を負荷することによって、厚さの異なるＩＣを同時に処理することができるようになった。
９．複数のチップに対して同時に異方性導電膜あるいは樹脂を硬化させることによって、ＩＣ間の距離を小さくすることができるようになった。従来方法によれば、はみ出し部分を考慮して、０．５ｍｍ〜１ｍｍ以上あけていたが、理論上０ｍｍとすることも可能となる。
なお、半硬化後のＡＦＣの硬化度は１週間放置しても殆んど変化がなく、直ちに本硬化せずとも上述と同等な効果が得られるので、生産管理上も好都合である。
【００２６】
【発明の効果】
以上述べたように本発明のフリップチップ実装方法及び装置、半導体装置によれば、低コストで生産性を高くして、高信頼性の半導体装置を製造することができる。
【図面の簡単な説明】
【図１】本発明の実施の形態による半導体装置の製造プロセスを示すが、ＡはＩＣの側面図、Ｂは配線基板の端子上に異方性導電膜を貼着した状態を示す側面図、Ｃは位置決め装置により、ＩＣを配線基板の上に位置決めして搭載した状態を示す側面図である。
【図２】図１に続く工程を示す図でＡは半導体装置に等方的かつ、均等的な圧力を加える装置を適用した状態を示す側面図、Ｂは図２Ａで得られた半導体装置に、更に樹脂をモールドさせて得られた半導体装置の断面図である。
【図３】半硬化状態の反応率を測定する赤外線吸収スペクトルチャートでＡは未硬化及びＢは半硬化状態のエポキシ樹脂の赤外線吸収スペクトルである。
【図４】本発明の第２の実施の形態によるフリップチップ実装装置の断面図である。
【図５】本発明の第３の実施の形態によるフリップチップ実装装置の要部の拡大断面図である。
【図６】本発明の第４の実施の形態によるフリップチップ実装装置の要部の拡大断面図である。
【図７】本発明の第５の実施の形態によるフリップチップ実装装置の側面図である。
【図８】同装置の要部の拡大断面図である。
【図９】図７及び図８の装置を使った半導体装置の加圧実験方法を示す模式図である。
【図１０】従来の方法により製造した半導体装置の断面図である。
【図１１】図１０の半導体装置に樹脂でモールドした状況を示す断面図である。
【図１２】従来例のフリップチップ実装方法を示す工程図で、Ａは半導体チップの側面図、Ｂは配線基板の電極にＡＣＦを貼着した状況を示す側面図、Ｃは図１２Ａの半導体チップを図１２Ｂの配線基板に搭載した状態を示す側面図、Ｄは図１２Ｃで得られた半導体装置を樹脂で封止した状況を示す側面図である。
【図１３】図１２Ｃで得られた半導体装置の拡大断面図である。
【図１４】従来例で２個のＩＣを一台の装着装置で加圧する状況を示す側面図である。
【符号の説明】
１……ＩＣ、２……バンプ、３……基板、４……電極、５……異方性導電膜、５1 、５2 、５3 ……異方性導電膜、１２……等方加圧装置、２０……真空空間、２２……袋状物、３０……圧力容器、３４……加圧油、３８……柔軟な膜、４２……袋状物、６０……基板、Ｇ……塊状弾性部材、Ｈ、Ｈ’、ＨＡ、ＨＢ、ＨＣ、ＨＤ……半導体装置、ＩＣＡ、ＩＣＢ、ＩＣＣ、ＩＣＤ、ＩＣＥ、ＩＣＦ……半導体チップ。

Claims (4)

  1. 配線基板の上に異方性導電膜を形成し、
    前記異方性導電膜を形成した配線基板に対し、半導体チップを位置決め配設し、
    前記異方性導電膜を加熱して硬化度１５％以上３０％以下の範囲内で半硬化させ、
    前記半導体チップが配設された前記配線基板をステージに載置し、
    下方が開放されたケースを前記半導体チップが配設された前記配線基板を収容するように前記ステージに圧設し、
    前記ケースの内部に取り付けられた袋状物に所定の温度に加熱された油を加圧供給して前記袋状物を膨張させ、かつ前記ケースと前記袋状物の間の空間を真空状態にすることにより、前記半導体チップ、前記配線基板の一部、前記半導体チップの周囲にはみ出る前記異方性導電膜に前記袋状物の膜を密着させ、
    前記密着した袋状物の膜を介して前記袋状物内の加熱され加圧された油により前記半導体チップ、前記配線基板の一部、前記半導体チップの周囲にはみ出る異方性導電膜に均等な圧力が加えられ、かつ加熱されることにより前記異方性導電膜を硬化させて、前記配線基板に１個又は複数個の前記半導体チップを固定する
    フリップチップ実装方法。
  2. 請求項１に記載のフリップチップ実装方法であって、
    前記複数個の半導体チップのいずれかは、他と高さが異なる
    フリップチップ実装方法。
  3. 複数枚の配線基板の上に異方性導電膜を形成し、
    前記異方性導電膜を形成した複数枚の配線基板の各々に対し、１個または複数個の半導体チップを位置決め配設し、
    前記異方性導電膜を加熱して硬化度１５％以上３０％以下の範囲内で半硬化させ、
    前記半導体チップが配設された前記複数枚の配線基板をステージに載置し、
    下方が開放されたケースを前記半導体チップが配設された前記複数枚の配線基板を収容するように前記ステージに圧設し、
    前記ケースの内部に取り付けられた袋状物に所定の温度に加熱された油を加圧供給して前記袋状物を膨張させ、かつ前記ケースと前記袋状物の間の空間を真空状態にすることにより、各々の前記半導体チップ、前記配線基板の一部、前記半導体チップの周囲にはみ出る前記異方性導電膜に前記袋状物の膜を密着させ、
    前記密着した袋状物の膜を介して前記袋状物内の加熱され加圧された油により前記半導体チップ、前記配線基板の一部、前記半導体チップの周囲にはみ出る異方性導電膜に均等な圧力が加えられ、かつ加熱されることにより前記異方性導電膜を硬化させて、各前記配線基板に前記半導体チップを固定する
    フリップチップ実装方法。
  4. 配線基板の上に絶縁性樹脂膜を形成し、
    前記絶縁性樹脂膜を形成した配線基板に対し、半導体チップを位置決め配設し、
    前記絶縁性樹脂膜を加熱して硬化度１５％以上３０％以下の範囲内で半硬化させ、
    前記半導体チップが配設された前記配線基板をステージに載置し、
    下方が開放されたケースを前記半導体チップが配設された前記配線基板を収容するように前記ステージに圧設し、
    前記ケースの内部に取り付けられた袋状物に所定の温度に加熱された油を加圧供給して前記袋状物を膨張させ、かつ前記ケースと前記袋状物の間の空間を真空状態にすることにより、前記半導体チップ、前記配線基板の一部、前記半導体チップの周囲にはみ出る前記絶縁性樹脂膜に前記袋状物の膜を密着させ、
    前記密着した袋状物の膜を介して前記袋状物内の加熱され加圧された油により前記半導体チップ、前記配線基板の一部、前記半導体チップの周囲にはみ出る絶縁性樹脂膜に均等な圧力が加えられ、かつ加熱されることにより前記絶縁性樹脂膜を硬化させて、前記配線基板に１個又は複数個の前記半導体チップを固定する
    フリップチップ実装方法。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11688716B2 (en) 2020-05-12 2023-06-27 Samsung Electronics Co., Ltd. Semiconductor chip mounting tape and method of manufacturing semiconductor package using the tape

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2003063140A1 (en) * 2002-01-26 2003-07-31 Sae Magnetics (H. K.) Ltd. Method and apparatus for the prevention of electrostatic discharge (esd) by a hard drive magnetic head involving the utilization of anisotropic conductive paste (acp) in the securement to a head-gimbal assembly (hga)
JP4841431B2 (ja) 2005-02-02 2011-12-21 ソニーケミカル＆インフォメーションデバイス株式会社 電気部品の実装装置
JP4925669B2 (ja) * 2006-01-13 2012-05-09 ソニーケミカル＆インフォメーションデバイス株式会社 圧着装置及び実装方法
CN101517720A (zh) * 2006-09-15 2009-08-26 琳得科株式会社 半导体器件的制造方法
JP2010034423A (ja) * 2008-07-30 2010-02-12 Fujitsu Ltd 加圧加熱装置及び方法
JP5842322B2 (ja) * 2010-10-15 2016-01-13 住友ベークライト株式会社 樹脂組成物、及び電子装置の製造方法
JP2013214619A (ja) * 2012-04-02 2013-10-17 Sekisui Chem Co Ltd 半導体装置の製造方法
TWM450049U (zh) * 2012-11-20 2013-04-01 Ableprint Technology Co Ltd 具有延伸連通腔道結構之半導體封裝載熱裝置
JP6172654B2 (ja) * 2013-03-14 2017-08-02 アルファーデザイン株式会社 部品加圧装置及び部品加圧装置を用いた加熱システム
US10147702B2 (en) * 2016-10-24 2018-12-04 Palo Alto Research Center Incorporated Method for simultaneously bonding multiple chips of different heights on flexible substrates using anisotropic conductive film or paste
EP3428954B1 (en) * 2017-07-14 2021-05-19 Infineon Technologies AG Method for establishing a connection between two joining partners
WO2020152980A1 (ja) * 2019-01-23 2020-07-30 Ｊｍエナジー株式会社 電極製造システム及び電極製造方法

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01199440A (ja) * 1988-02-04 1989-08-10 Matsushita Electric Ind Co Ltd 半導体装置の製造方法
JPH02122531A (ja) * 1988-11-01 1990-05-10 Matsushita Electric Ind Co Ltd 電子部品の実装装置
JPH1050930A (ja) * 1996-08-06 1998-02-20 Hitachi Chem Co Ltd マルチチップ実装法
JPH10107048A (ja) * 1996-08-06 1998-04-24 Hitachi Chem Co Ltd マルチチップ実装法、接着剤付チップ連、および接着剤付チップの製造方法
JPH10294563A (ja) * 1997-04-18 1998-11-04 Hitachi Chem Co Ltd マルチチップ実装法
JPH10294422A (ja) * 1997-04-18 1998-11-04 Hitachi Chem Co Ltd 電子部品実装法
JP2000286298A (ja) * 1999-01-29 2000-10-13 Matsushita Electric Ind Co Ltd 電子部品の実装方法及びその装置
JP2002016108A (ja) * 2000-06-30 2002-01-18 Toshiba Corp 半導体装置及びその製造装置

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01199440A (ja) * 1988-02-04 1989-08-10 Matsushita Electric Ind Co Ltd 半導体装置の製造方法
JPH02122531A (ja) * 1988-11-01 1990-05-10 Matsushita Electric Ind Co Ltd 電子部品の実装装置
JPH1050930A (ja) * 1996-08-06 1998-02-20 Hitachi Chem Co Ltd マルチチップ実装法
JPH10107048A (ja) * 1996-08-06 1998-04-24 Hitachi Chem Co Ltd マルチチップ実装法、接着剤付チップ連、および接着剤付チップの製造方法
JPH10294563A (ja) * 1997-04-18 1998-11-04 Hitachi Chem Co Ltd マルチチップ実装法
JPH10294422A (ja) * 1997-04-18 1998-11-04 Hitachi Chem Co Ltd 電子部品実装法
JP2000286298A (ja) * 1999-01-29 2000-10-13 Matsushita Electric Ind Co Ltd 電子部品の実装方法及びその装置
JP2002016108A (ja) * 2000-06-30 2002-01-18 Toshiba Corp 半導体装置及びその製造装置

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11688716B2 (en) 2020-05-12 2023-06-27 Samsung Electronics Co., Ltd. Semiconductor chip mounting tape and method of manufacturing semiconductor package using the tape

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