JP2004294424A - スキャンテスト制御方法、及びスキャンテスト回路 - Google Patents
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Abstract
【課題】 従来、半導体集積回路内のスキャン記憶素子に対してスキャンインデータやスキャン選択信号を半導体集積回路の外から直接入力する必要があり、実動作速度までスキャンテストを行えず、周波数に依存する遅延故障を、検出できなかった。
【解決手段】 複数個のスキャン記憶素子25,26,27を有するスキャンチェーンを内蔵し、1個目からn−1個目のスキャン記憶素子にシフトインするための第1のクロックの周波数と、n個目のスキャン記憶素子にシフトインし、かつ実動作を行うための第2のクロックの周波数とを独立に制御可能とするスキャンクロック生成回路33と、第2のクロックに同期するスキャン選択内部信号を生成するスキャン選択内部信号生成回路31とを備えた。
【選択図】 図1
【解決手段】 複数個のスキャン記憶素子25,26,27を有するスキャンチェーンを内蔵し、1個目からn−1個目のスキャン記憶素子にシフトインするための第1のクロックの周波数と、n個目のスキャン記憶素子にシフトインし、かつ実動作を行うための第2のクロックの周波数とを独立に制御可能とするスキャンクロック生成回路33と、第2のクロックに同期するスキャン選択内部信号を生成するスキャン選択内部信号生成回路31とを備えた。
【選択図】 図1
Description
本発明は、半導体集積回路内の、縮退故障及び遅延故障を検出するためのスキャンテスト制御方法及びスキャンテスト回路に関するものある。
近年、半導体の微細化技術の進展に伴い、数百万を超えるトランジスタを、1チップの中に集積することが可能となっており、このような半導体集積回路に対するテスト方法の1つとして、故障検出率が極めて高いスキャンテストが挙げられる。
図18は、従来のスキャンテスト回路の一例である。図18において、スキャンテスト回路は、外部入力端子111、112及び114と、組合せ回路118と、通常データ線119〜121と、外部出力端子124と、複数(n>1)個のスキャン記憶素子を有するスキャンチェーンとを備える。図18に示すスキャンテスト回路では、3(n=3)個のスキャン記憶素子、スキャン記憶素子125〜127を備える。また、スキャン記憶素子125の出力データ線122と、スキャン記憶素子126の出力データ線123とを備える。
外部入力端子111は、通常動作とスキャン動作とを切り替えるためのスキャン選択外部信号を入力する。外部入力端子112はスキャンインデータを入力する。外部入力端子114はテストクロックを入力する。スキャン記憶素子125〜127は、外部入力端子114が入力したテストクロックの立上がりに同期して、データを記憶して出力する。外部出力端子124はスキャン記憶素子127の出力データを出力する。組合せ回路118は、出力データ線122〜123からのデータを入力とし、通常データ線119〜121にデータを出力する。図18に示すスキャンテスト回路では、組み合わせ回路118をテストする。
図19は、図18のスキャン記憶素子125〜127の具体例を示す回路構成図である。図19において、スキャン記憶素子125〜127は、セレクタ回路1と、スキャン選択信号入力端子2と、通常データ入力端子3と、スキャンイン入力端子4と、スキャンクロック入力端子5と、記憶素子6と、出力端子7とを備える。
通常データ入力端子3は通常データを入力する。スキャンイン入力端子4はスキャンインデータを入力する。スキャンクロック入力端子5はスキャンクロックを入力する。スキャン選択信号入力端子2は、後述するスキャン選択外部信号を入力する。セレクタ回路1は、通常データ、スキャンインデータ及びスキャン選択外部信号を入力し、前記スキャン選択外部信号の信号が“0”のとき、通常データを出力し、前記スキャン選択外部信号が“1”のとき、スキャンインデータを出力する。記憶素子6は、スキャンクロック入力端子5が入力したスキャンクロックの立上がりに同期してセレクタ回路1の出力信号を記憶して出力する。出力端子7は、記憶素子6が出力した信号を外部に出力する。
図20は、以上のように構成されたスキャンテスト回路の動作を説明するためのタイムチャート図である。図20において、符号1200〜1204は外部入力端子112が入力するスキャンインデータ、符号1210〜1212及び1250〜1251は通常データ線119の通常データ、符号1220〜1222及び1260〜1261は通常データ線120の通常データ、符号1230〜1232及び1270〜1271は通常データ線121の通常データ、符号1198はスキャン記憶素子127がスキャン動作で記憶している初期データ、符号1199はスキャン記憶素子126がスキャン動作で記憶している初期データを示す。また、符号350〜355は、イベントタイミングを示す。他の符号については、図18の符号と一致する信号線または外部端子における信号の波形を示す。
以下、図18〜図20に基づいて、このスキャンテスト回路の動作を説明する。外部入力端子111が入力したスキャン選択外部信号が“0”の時、スキャン記憶素子125〜127は、通常動作モードとなり通常動作を行う。すなわち、通常の記憶素子として働く。具体的には、外部入力端子114が入力したテストクロックの立上がりに同期して、スキャン記憶素子125は通常データ線119の通常データを、スキャン記憶素子126は通常データ線120の通常データを、スキャン記憶素子127は通常データ線121の通常データをそれぞれ記憶し出力する。
外部入力端子111が入力したスキャン選択外部信号が“1”の時、スキャン記憶素子125〜127は、スキャンモードとなりスキャン動作を行う。すなわち、スキャン動作を行う記憶素子として働く。具体的には、外部入力端子114が入力したテストクロックの立上がりに同期して、スキャン記憶素子125は外部入力端子112が入力したスキャンインデータを、スキャン記憶素子126はスキャン記憶素子125の出力データを、スキャン記憶素子127はスキャン記憶素子126の出力データをそれぞれ記憶し出力する。
イベントタイミング350において、スキャン選択外部信号は“1”のため、スキャン記憶素子125〜127はスキャンモードとなる。テストクロックの立ち上がりに同期して、スキャン記憶素子125は外部入力端子112が入力したスキャンインデータ1201を、スキャン記憶素子126はスキャン記憶素子125の出力データ1200を、スキャン記憶素子127はスキャン記憶素子126の出力データ1199をそれぞれ記憶し出力する。外部出力端子124はスキャン記憶素子127の出力データ1199を出力する。
イベントタイミング351においてスキャン選択外部信号は“1”のため、スキャン記憶素子125〜127はスキャンモードとなる。テストクロックの立ち上がりに同期して、スキャン記憶素子125は外部入力端子112からのスキャンインデータ1202を、スキャン記憶素子126はスキャン記憶素子125の出力データ1201を、スキャン記憶素子127はスキャン記憶素子126の出力データ1200をそれぞれ記憶し出力する。外部出力端子124は、スキャン記憶素子127の出力データ1200を出力する。
イベントタイミング352において、スキャン選択外部信号が“0”に遷移し、スキャン記憶素子125〜127は通常動作モードに切替る。
イベントタイミング353において、テストクロックの立ち上がりに同期して、スキャン記憶素子125は通常データ線119の通常データ1212を、スキャン記憶素子126は通常データ線120の通常データ1222を、スキャン記憶素子127は通常データ線121の通常データ1232をそれぞれ記憶し出力する。外部出力端子124は、スキャン記憶素子127の出力データ1232を出力する。
イベントタイミング354において、スキャン選択外部信号が“1”に遷移し、スキャン記憶素子125〜127はスキャンモードに切替る。
イベントタイミング355において、テストクロックの立ち上がりに同期して、スキャン記憶素子125は外部入力端子112からのスキャンインデータ1204を、スキャン記憶素子126はスキャン記憶素子125の出力データ1212を、スキャン記憶素子127はスキャン記憶素子126の出力データ1222をそれぞれ記憶し出力する。外部出力端子124はスキャン記憶素子127の出力データ1222を出力する。
以上の説明のように、従来のスキャンテスト回路及びスキャンテスト制御方法では、複数(n>0の整数)個のスキャン記憶素子を含むスキャンチェーンを有するスキャンテスト回路に対して、スキャン記憶素子125〜127にスキャンモードでスキャンインデータをセットし、通常動作モードで組合せ回路118が出力する通常データをスキャン記憶素子125〜127でそれぞれ記憶し、スキャンモードでスキャン記憶素子125〜127に記憶された通常データを、シフトインして外部出力端子124を介して外部に出力して(スキャンアウト)観測することにより、半導体集積回路の故障を検出していた(例えば、非特許文献1参照。)。
R.G.ベネッツ、原田章美訳、「テスタブルな論理回路の設計」
R.G.ベネッツ、原田章美訳、「テスタブルな論理回路の設計」
従来のスキャンテスト回路及びスキャンテスト制御方法では、半導体集積回路内のスキャン記憶素子に対して、スキャンインデータやスキャン選択信号を半導体集積回路の外から直接入力する必要があった。このため、半導体集積回路のI/Oでデータの流れる速度が律速し、その結果、通常動作速度でスキャンテストを実施することができなかった。このことから、高速な周波数を保証する半導体集積回路において、従来のスキャンテスト回路及びスキャンテスト制御方法では、周波数に依存しない縮退故障は検出することはできたが、周波数に依存する遅延故障を検出することはできなかった。
本発明は、上記課題を解決するためになされたもので、従来のスキャンテスト回路及びスキャンテスト制御方法のように半導体集積回路の外からシフトインデータやスキャン選択外部信号を入力する場合でも、縮退故障だけでなく遅延故障をも検出することのできるスキャンテスト回路、及びスキャンテスト制御方法を提供することを目的とする。
上記目的を達成するために、本発明(請求項1)に係るスキャンテスト制御方法は、複数(n>1の整数)個のスキャン記憶素子を含むスキャンチェーンを有するスキャンテスト回路に対するスキャンテスト制御方法において、前記1個目からn−1個目のスキャン記憶素子にデータをシフトインするために用いる第1のクロックの周波数と、n個目のスキャン記憶素子にデータをシフトインし、かつ通常動作するために用いる第2のクロックの周波数とを独立に制御することを特徴とする。
本発明(請求項2)に係るスキャンテスト制御方法は、請求項1記載のスキャンテスト制御方法において、前記第1のクロックの周波数と前記第2のクロックの周波数とが異なることを特徴とする。
本発明(請求項3)に係るスキャンテスト制御方法は、請求項1記載のスキャンテスト制御方法において、前記第2のクロックの周波数が通常動作で用いるクロック周波数であることを特徴とする。
本発明(請求項4)に係るスキャンテスト制御回路は、複数(n>1の整数)個のスキャン記憶素子を有するスキャンチェーンと、第1及び第2のクロックを入力して、前記第1及び第2のクロックのうちのいずれかを前記複数のスキャン記憶素子を動作させるスキャンクロックとして出力するスキャンクロック生成回路と、前記1個目からn−1個目のスキャン記憶素子にデータをシフトインするために用いる前記スキャンクロックとして第1のクロックを選択し、前記n個目のスキャン記憶素子にデータをシフトインし、かつ通常動作するために用いる前記スキャンクロックとして第2のクロックを選択する選択回路とを備えたことを特徴とする。
本発明(請求項5)に係るスキャンテスト制御回路は、請求項4記載のスキャンテスト回路において、通常動作とスキャンテスト動作とを切替えるためのスキャン選択外部信号を外部から入力し、前記第2のクロックに同期して、前記複数のスキャン記憶素子にデータをシフトインする動作と通常動作とを選択的に切替えるためのスキャン選択内部信号を生成するスキャン選択信号生成回路を有することを特徴とする。
本発明(請求項6)に係るスキャンテスト制御回路は、請求項5記載のスキャンテスト回路において、前記スキャン選択信号生成回路は、前記第2のクロックを任意のクロック数だけ発生させる制御信号を生成することを特徴とする。
本発明(請求項7)に係るスキャンテスト制御回路は、請求項6記載のスキャンテスト回路において、前記スキャン選択信号生成回路は、前記スキャンクロック生成回路が前記第2のクロックを前記スキャンクロックとして生成する第1のタイミングと、前記スキャン選択内部信号を生成する第2のタイミングとを変更することを特徴とする。
本発明(請求項8)に係るスキャンテスト制御回路は、請求項7記載のスキャンテスト回路において、前記スキャン選択信号生成回路は、前記第1のタイミングと、前記第2のタイミングとを任意に選択することを特徴とする。
本発明(請求項9)に係るスキャンテスト制御回路は、請求項8記載のスキャンテスト回路において、前記スキャンチェーンの前段に記憶素子を有することを特徴とする。
本発明(請求項10)に係るスキャンテスト制御回路は、請求項9記載のスキャンテスト回路において、スキャンテストパターン生成時に、前記スキャンクロック生成回路を、前記第1のクロックを入力する端子と前記スキャンクロックを出力するための信号線とを直結する回路に置換え、前記スキャン選択信号生成回路を、前記スキャン選択外部信号を入力する端子と前記スキャン選択内部信号を出力する信号線とを直結する回路に置換え、前記記憶素子を、前記記憶素子のデータを入力する信号線とデータを出力する信号線とを直結する回路に置換えることを特徴とする。
本発明(請求項11)に係るスキャンテスト制御方法は、第1及び第2のクロックに同期して動作する第1のスキャンテスト回路を有する第1のブロックと、前記第1のクロックにのみ同期する第2のスキャンテスト回路を有する第2のブロックとを備えるスキャンテスト回路に対するスキャンテスト制御方法において、前記第1のブロックにおけるスキャンテストの通常動作時刻と、前記第2のブロックにおけるスキャンテストの通常動作時刻とが異なることを特徴とする。
本発明(請求項12)に係るスキャンテスト回路は、第1及び第2のクロックに同期して動作する第1のスキャンテスト回路を有する第1のブロックと、前記第1のクロックにのみ同期する第2のスキャンテスト回路を有する第2のブロックとを備えるスキャンテスト回路において、前記第1のクロックに同期する第1の複数の記憶素子と、前記第1及び第2のクロックに同期する第2の複数の記憶素子と、前記第1の複数の記憶素子と前記第2のブロックとの間の第1の経路、及び前記第2の複数の記憶素子と前記第1のブロックとの間の第2の経路のうちのいずれかを、第1のブロックから第2のブロックへデータを受け渡す経路として選択する選択回路とを、前記第1のブロックと、前記第2のブロックとの間に備えたことを特徴とする。
本発明(請求項13)に係るスキャンテスト回路は、請求項12記載のスキャンテスト回路において、前記第1の複数の記憶素子と前記第2の複数の記憶素子とは、第2のブロックに入力される信号を制御する複数の可制御用スキャン記憶素子、または第1のブロックが出力する信号を記憶する複数の観測用記憶素子であることを特徴とする。
本発明(請求項14)に係るスキャンテスト回路は、請求項13記載のスキャンテスト回路において、前記複数の観測用記憶素子を1つの観測用記憶素子で構成することを特徴とする。
本発明(請求項15)に係るスキャンテスト回路は、請求項14記載のスキャンテスト回路において、スキャンテストパターン生成時、前記選択回路を、前記第1の経路と前記第2の経路とを分割する回路に置換えることを特徴とする。
以上のように本発明の請求項1乃至請求項8に係るスキャンテスト制御方法及びスキャンテスト回路によれば、複数(n>1の整数)個のスキャン記憶素子を含むスキャンチェーンを有するスキャンテスト回路に対して、1個目からn−1個目のスキャン記憶素子にデータを外部端子よりシフトインするための第1のクロックの周波数と、n個目のスキャン記憶素子にデータを外部端子よりシフトインし、かつ通常動作するための第2のクロックの周波数とを選択的に制御することにより、スキャン記憶素子に対して安定したシフトインデータの入力(スキャン動作)と通常動作との両立を実現し、半導体集積回路の縮退故障の検出のみならず遅延故障の検出も効果的に行うことができる。
また、本発明(請求項9)に係るスキャンテスト回路によれば、上記複数(n>1の整数)個のスキャン記憶素子を有するスキャンチェーンの前段に記憶素子を追加するようにしたので、通常動作時にスキャン記憶素子が記憶したデータと従来のスキャンテストでのそれとが同じになり、従来のスキャンテストのシフトインデータをそのままスキャンテストすることができる、また、半導体集積回路の縮退故障の検出率も従来のスキャンテストの検出率をそのまま保つことができる。
また、本発明の請求項10に係るスキャンテスト回路によれば、請求項9記載のスキャンテスト回路において、スキャン制御回路及び追加した記憶素子を、別の回路にそれぞれ置換えるようにしたので、半導体集積回路の外部から入力するスキャン選択外部信号とスキャン選択内部信号とが同一の信号でなくてはならなく、かつ半導体集積回路の外部から入力するスキャンインデータとスキャン記憶素子へのスキャンインデータとが単一のクロックで同期しなければならないというスキャン設計規約があっても、そのスキャン設計規約に反することなくスキャンテストパターンを生成することができ、半導体集積回路の縮退故障の検出のみならず遅延故障の検出も効果的に行うことができる。
また、本発明の請求項11乃至請求項14に係るスキャンテスト制御方法及びスキャンテスト回路によれば、上記請求項1記載のスキャンテスト制御方法を実施する第1のブロックと従来のスキャンテストを実施する第2のブロックとの間に、可制御用のスキャン記憶素子と観測用の記憶素子とセレクタ回路とを設けるようにしたので、第1のブロックと第2のブロックとの間に所望のデータの受け渡しが可能となり、第1のブロックと第2のブロックとに対して同時にスキャンテストを行うことができ、上記第1のブロックと第2のブロックとの間の縮退故障をも検出することができる。
また、本発明の請求項15に係るスキャンテスト回路によれば、上記請求項14に係るスキャンテスト回路のセレクタ回路を別の回路に置換えるようにしたので、第1のブロックと第2のブロックの間において、第1のクロックに同期する記憶素子間の第1のパスと、スキャンクロック生成手段により生成されたスキャンクロックに同期する記憶素子間の第2のパスのそれぞれに対してスキャンテストパターンを生成して、このスキャンパターンで上記請求項11から請求項14のスキャンテスト制御方法及びスキャンテスト回路でのスキャンテストを実施することができる。
以下、本発明の実施の形態について図面を参照しながら説明する。
(実施の形態1)
図1は、本発明の実施の形態1に係るスキャンテスト回路の回路構成図である。図1において、スキャンテスト回路は、外部入力端子11〜14と、スキャン制御回路15と、スキャン選択内部信号線16と、スキャンクロック信号線17と、組合せ回路18と、通常データ線19〜21と、外部出力端子24と、複数(n>1)個のスキャン記憶素子を有するスキャンチェーンとを備える。図1に示すスキャンテスト回路は、3(n=3)個のスキャン記憶素子、スキャン記憶素子25〜27を備える。さらに、スキャン記憶素子25の出力データ線22と、スキャン記憶素子26の出力データ線23とを備える。
図1は、本発明の実施の形態1に係るスキャンテスト回路の回路構成図である。図1において、スキャンテスト回路は、外部入力端子11〜14と、スキャン制御回路15と、スキャン選択内部信号線16と、スキャンクロック信号線17と、組合せ回路18と、通常データ線19〜21と、外部出力端子24と、複数(n>1)個のスキャン記憶素子を有するスキャンチェーンとを備える。図1に示すスキャンテスト回路は、3(n=3)個のスキャン記憶素子、スキャン記憶素子25〜27を備える。さらに、スキャン記憶素子25の出力データ線22と、スキャン記憶素子26の出力データ線23とを備える。
外部入力端子11はスキャン選択外部信号を入力する。外部入力端子12はスキャンインデータを入力する。外部入力端子13は通常動作クロックを入力する。外部入力端子14はテストクロックを入力する。スキャン制御回路15は、外部入力端子11からスキャン選択外部信号を、外部入力端子13から通常動作クロックを、外部入力端子14からテストクロックを入力し、スキャン記憶素子における通常動作モードとスキャンモードとを切替えるためのスキャン選択内部信号と、スキャン記憶素子の動作クロックであるスキャンクロックを生成する。そして、スキャン選択内部信号をスキャン選択内部信号線16に、スキャンクロックをスキャンクロック信号線17に出力する。スキャン記憶素子25〜27は、スキャン制御回路15より生成されたスキャンクロックの立上がりに同期してデータを記憶し出力する。外部出力端子24はスキャン記憶素子27の出力データを外部に出力する。組合せ回路18は、出力データ線22〜23からのデータを入力とし、通常データ線19〜21にデータを出力する。図1に示すスキャンテスト回路では、組み合わせ回路18をテストする。
図2は、図1に示すスキャン制御回路15の具体例を示す回路構成図である。図1と同一のものには同じ符号を付してある。図2において、スキャン制御回路15は、スキャン選択内部信号生成回路31と、通常動作クロックマスク信号線32と、出力信号線42と、スキャンクロック生成回路33とを備える。
スキャン選択内部信号生成回路31は、外部入力端子11からスキャン選択外部信号を、外部入力端子13から通常動作クロックを、外部入力端子14からテストクロックを入力して、スキャン選択内部信号と通常動作クロックマスク信号とを生成する。そして、スキャン選択内部信号をスキャン選択内部信号線16と出力信号線42とに、通常動作クロックマスク信号を通常動作クロックマスク信号線32に出力する。スキャンクロック生成回路33は、外部入力端子11からスキャン選択外部信号を、外部入力端子13から通常動作クロックを、外部入力端子14からテストクロックを、通常動作クロックマスク信号線32から通常動作クロックマスク信号を、出力信号線42からスキャン内部選択信号を入力して、スキャン記憶素子25〜27の動作クロックとしてスキャンクロックを生成し、スキャンクロック信号線17に出力する。
図3は、図2に示すスキャン選択内部信号生成回路31の具体例を示す回路構成図である。図2と同一のものには同じ符号を付してある。図3において、スキャン選択内部信号生成回路31は、記憶素子41と、記憶素子41の出力信号線42と、インバータ回路44と、インバータ回路44の出力信号線43、m(m>0の整数)段のシフトレジスタ45と、m(m>0の整数)+2段のシフトレジスタ46と、m段のシフトレジスタ45の出力信号線47と、m+2段のシフトレジスタ46の出力信号線48と、EXNOR回路49と、ラッチ回路50と、EXNOR回路49の出力信号線52と、通常動作マスク信号線32と、記憶素子51と、記憶素子51の出力信号線53と、OR回路54とを備える。
記憶素子41は、外部入力端子14が入力したテストクロックの立上がりに同期して、外部入力端子11が入力したスキャン選択外部信号を記憶し出力する。m段のシフトレジスタ45は、外部入力端子13が入力した通常動作クロックの立ち上がりに同期して出力信号線42の信号を記憶する。m+2段のシフトレジスタ46は、外部入力端子13が入力した通常動作クロックの立ち上がりに同期して出力信号線43の信号を記憶する。EXNOR回路49は、出力信号線47及び出力信号線48の信号が一致した時に信号“1”を出力し不一致の時に信号“0”を出力する。ラッチ回路50は、外部入力端子13が入力した通常動作クロックの立下り時には、出力信号線52の信号をそのまま出力し、通常動作クロックの立上がり時には出力信号線52の信号を記憶する。通常動作マスク信号線32はラッチ回路50の出力信号を通常動作マスク信号として出力するための信号線である。記憶素子51は、外部入力端子13が入力した通常動作クロックの立下りエッジに同期して通常動作マスク信号線32の信号の論理値を反転させた信号を記憶する。OR回路54は、出力信号線47の信号と、出力信号線53の信号とを入力とし、スキャン選択内部信号線16に出力する。
図4は、図2に示すスキャンクロック生成回路33の具体例を示す回路構成図である。図2及び図3と同一のものには同じ符号を付してある。図4において、スキャンクロック生成回路33は、AND回路61及び63と、AND回路61の出力信号線62と、AND回路63の出力信号線64と、セレクタ回路65とを備える。
AND回路61は、外部入力端子13から通常動作クロックを、通常動作マスク信号線32から通常動作マスク信号を入力し、通常動作クロックを出力する。AND回路63は、外部入力端子14からテストクロックを、外部入力端子11からスキャン選択外部信号を入力し、テストクロックを出力する。セレクタ回路65は、出力信号線42から入力する信号が“0”のとき、出力信号線62から入力する通常動作クロックをスキャンクロック信号線17に、出力信号線42から入力する信号が“1”のとき、出力信号線64から入力するテストクロックをスキャンクロック信号線17に、スキャンクロックとして出力する。
図5は、図3に示すm段のシフトレジスタの具体例を示す回路構成図である。図3と同一のものには同じ符号を付してある。図5において、m段のシフトレジスタ45は、外部入力端子13が入力した通常動作クロックの立上がりに同期して出力信号線42の信号を記憶し出力信号線47に出力する記憶素子70を備える。
図6は、図3に示すm+2段のシフトレジスタの具体例を示す回路構成図である。図3と同一のものには同じ符号を付してある。図6において、m+2段のシフトレジスタ46は、記憶素子71〜73を備える。記憶素子71は、外部入力端子13が入力した通常動作クロックの立ち上がりに同期して出力信号線43の信号を記憶して出力する。記憶素子72は、通常動作クロックの立ち上がりに同期して記憶素子71の出力信号を記憶して出力する。記憶素子73は、通常動作クロックの立ち上がりに同期して記憶素子72の出力信号を記憶し出力信号線48に出力する。
図7は、以上のように構成されたスキャンテスト回路の動作を説明するためのタイムチャート図である。図7において、符号200〜204は外部入力端子12が入力するスキャンインデータ、符号210〜215は通常データ線19の通常データ、符号220〜225は通常データ線20の通常データ、符号230〜235は通常データ線21の通常データ、符号198はスキャン記憶素子27がスキャン動作で記憶している初期データ、199はスキャン記憶素子26がスキャン動作で記憶している初期データを示す。また、符号300〜313は、符号イベントタイミングを示す。他の符号については、図1〜図6の符号と一致する信号線または外部端子における信号の波形を示す。
以下、図1〜図7に基づいて、このスキャンテスト回路の動作を説明する。外部入力端子13が入力する通常動作クロックは、外部入力端子14が入力するテストクロックの6逓倍であるとする。また、m=1とし、記憶素子41、51、70は“1”を、記憶素子71、72、73、ラッチ回路50には“0”をそれぞれ初期値として記憶しているものとする。
スキャン選択内部信号線16の信号が“0”の時、スキャン記憶素子25〜27は、通常動作モードとなり通常動作を行う。すなわち、通常の記憶素子として働く。具体的には、スキャンクロック信号線17から入力するスキャンクロックの立上がりに同期して、スキャン記憶素子25は通常データ線19の通常データを、スキャン記憶素子26は通常データ線20の通常データを、スキャン記憶素子27は通常データ線21の通常データをそれぞれ記憶し出力する。
スキャン選択内部信号線16の信号が“1”の時、スキャン記憶素子25〜27は、スキャンモードとなりスキャン動作を行う。すなわち、記憶素子として働く。具体的には、スキャンクロック信号線17から入力するスキャンクロックの立上がりに同期して、スキャン記憶素子25は外部入力端子12からのスキャンインデータを、スキャン記憶素子26はスキャン記憶素子25の出力データを、スキャン記憶素子27はスキャン記憶素子26の出力データをそれぞれ記憶し出力する。
イベントタイミング300において、記憶素子41は、テストクロックの立ち上がりに同期してスキャン選択外部信号“1”を記憶し出力信号線42に出力する。しかし、記憶素子41が記憶している初期値は変わらない。このとき、セレクタ回路65は、出力信号線42の信号が“1”であることから、出力信号線64を選択し、かつAND回路63は、スキャン選択外部信号が“1”を維持しているため、テストクロックを出力信号線64に出力する。よって、スキャンクロック信号線17から出力される信号はテストクロックとなる。
また、記憶素子51、記憶素子70〜73、ラッチ回路50が記憶している初期値も記憶素子41と同様に変わらない。よって、スキャン選択信号線16のスキャン選択内部信号は“1”を維持するため、スキャン記憶素子25〜27はスキャンモードとなる。テストクロックの立ち上がりに同期して、スキャン記憶素子25は外部入力端子12からのスキャンインデータ201を、スキャン記憶素子26はスキャン記憶素子25の出力データ200を、スキャン記憶素子27はスキャン記憶素子26の出力データ199をそれぞれ記憶し出力する。外部出力端子24は、スキャン記憶素子27の出力データ199を出力する。つまり、イベントタイミング300におけるスキャン動作は、テストクロックを用いてスキャンイン・スキャンアウトする動作になる。
イベントタイミング301において、イベントタイミング300と同様、スキャン選択外部信号は“1”を維持しているため、スキャンクロック信号線17の信号はテストクロックとなる。また、スキャン選択信号線16は“1”を維持するため、スキャン記憶素子25〜27はスキャンモードとなる。テストクロックの立ち上がりに同期して、スキャン記憶素子25は外部入力端子12からのスキャンインデータ202を、スキャン記憶素子26はスキャン記憶素子25の出力データ201を、スキャン記憶素子27はスキャン記憶素子26の出力データ200をそれぞれ記憶し出力する。外部出力端子24は、スキャン記憶素子27の出力データ200を出力する。つまり、イベントタイミング301におけるスキャン動作は、テストクロックを用いてスキャンイン・スキャンアウトする動作になる。
イベントタイミング302において、スキャン選択外部信号は“0”に遷移する。そのためAND回路63は信号“0”を出力信号線64に出力し、セレクタ回路65を介してスキャンクロック信号線17から出力されるスキャンクロックを“0”に維持する。
イベントタイミング303において、記憶素子41は、テストクロックの立ち上がりに同期して、スキャン選択外部信号“0”を記憶し出力信号線42に出力する。また、インバータ回路44は、記憶素子41の出力信号“0”を入力し出力信号線43に信号“1”を出力する。セレクタ回路65は、出力信号線42からの信号が“0”であることから出力信号線62を選択し、通常動作クロックをスキャンクロック信号線17に出力する。このとき、通常動作クロックマスク信号線32からの信号は“0”であるため、AND回路61は通常動作クロックをマスクする。このため、出力信号線62の信号は“0”となる。よって、スキャンクロック信号線17のスキャンクロックは“0”のままである。
イベントタイミング304において、m段シフトレジスタ45の記憶素子70は、通常動作クロックの立ち上がりに同期して、記憶素子41の出力信号“0”を記憶し出力する。また、通常動作クロックの立ち上がりに同期して、m+2段のシフトレジスタ46の記憶素子71は、出力信号線43の信号“1”を記憶して出力し、記憶素子72は、記憶素子71の出力信号“0”を記憶して出力し、記憶素子73は、記憶素子72の出力信号“0”を記憶し出力する。そして、EXNOR回路49は、出力信号線47の信号“0”と出力信号線48の信号“0”を入力して、出力信号線52に信号“1”を出力する。
イベントタイミング305において、記憶素子51は、通常動作クロックの立ち下がりに同期して、ラッチ回路50の出力信号“0”の反転値“1”を記憶し出力する。このとき出力信号線47の信号は“0”であるため、OR回路54は、記憶素子51の出力信号“1”をスキャン選択内部信号線16に出力する。しかしスキャン選択内部信号線16のスキャン選択内部信号の値は変わらない。一方、ラッチ回路50は、通常動作クロックの立ち下がり時、出力信号線52の信号“1”を通常動作クロックマスク信号線32に出力する。これにより、AND回路61は通常動作クロックを出力信号線62に出力し、セレクタ回路65は出力信号線62の信号をスキャンクロック信号線17に出力する。このため、スキャンクロック信号線17のスキャンクロックは通常動作クロックとなる。
イベントタイミング306において、m段シフトレジスタ45の記憶素子70は、通常動作クロックの立ち上がりに同期して、記憶素子41の出力信号“0”を記憶し出力信号線47に出力するが記憶している値は変わらない。また、通常動作クロックの立ち上がりに同期して、m+2段シフトレジスタ46の記憶素子71は出力信号線43の信号“1”を記憶して出力し、記憶素子72は記憶素子71の出力信号“1”を記憶して出力し、記憶素子73は記憶素子72の出力信号“0”を記憶し出力する。そして、EXNOR回路49は、出力信号線47の信号“0”と出力信号線48の信号“0”を入力して、出力信号線52に信号“1”を出力するが記憶している値は変わらない。一方、スキャン選択内部信号線16の信号が“1”を維持しているため、スキャンクロック信号線17から入力した通常動作クロックの立ち上がりに同期して、スキャン記憶素子25は外部入力端子12からのスキャンインデータ203を記憶して出力し、スキャン記憶素子26はスキャン記憶素子25の出力データ202を記憶して出力し、スキャン記憶素子27はスキャン記憶素子26の出力データ201を記憶し出力する。外部出力端子24はスキャン記憶素子27の出力データ201を出力する。つまり、イベントタイミング306における最後のスキャン動作は、通常動作クロックを用いてスキャンイン・スキャンアウトする動作になる。
イベントタイミング307において、記憶素子51は、通常動作クロックの立ち下がりに同期して、ラッチ回路50の出力信号“1”の反転値“0”を記憶し出力する。このとき出力信号線47の信号は“0”であるため、OR回路54は、記憶素子51の出力信号“0”をスキャン選択内部信号線16に出力する。すなわち、スキャン内部選択信号は“0”になる。このため、スキャン記憶素子25〜27は、スキャンモードから通常動作モードに切替る。
イベントタイミング308において、スキャン選択外部信号は“1”に遷移する。そのため、AND回路63はテストクロックを出力信号線64に出力するが、セレクタ回路65は、出力信号線62を選択しているため、スキャンクロック信号線17から出力されるスキャンクロックには影響しない。一方、m段シフトレジスタ45の記憶素子70は、通常動作クロックの立ち上がりに同期して、記憶素子41の出力信号“0”を記憶し出力する。また、通常動作クロックの立ち上がりに同期して、m+2段シフトレジスタ46の記憶素子71は、出力信号線43の信号“1”を記憶して出力し、記憶素子72は記憶素子71の出力信号“1”を記憶して出力し、記憶素子73は記憶素子72の出力信号“1”を記憶し出力する。そして、EXNOR回路49は、出力信号線47の信号“0”と出力信号線48の信号“1”を入力して、出力信号線52に信号“0”を出力する。通常動作モードに切替ったスキャン記憶素子25〜27は、通常動作クロックの立ち上がりに同期して、スキャン記憶素子25は通常データ線19の通常データ213を記憶して出力し、スキャン記憶素子26は通常データ線20の通常データ223を記憶して出力し、スキャン記憶素子27は通常データ線21の通常データ233を記憶し出力する。外部出力端子24はスキャン記憶素子27の出力データ233を出力する。つまり、イベントタイミング308における通常動作は、通常動作クロックを用いて行われる。
イベントタイミング309において、記憶素子51は、通常動作クロックの立ち下がりに同期して、ラッチ回路50の出力信号“1”の反転値“0”を記憶し出力する。このとき出力信号線47の信号は“0”であるため、OR回路54は、記憶素子51の出力信号“0”をスキャン選択内部信号線16に出力する。しかしスキャン選択内部信号線16の信号の値は変わらない。一方、ラッチ回路50は、通常動作クロックの立ち下がり時、出力信号線52の信号“0”を通常動作クロックマスク信号線32に出力する。AND回路61は、信号“0”を出力信号線62に出力し、通常動作クロックをマスクする。
イベントタイミング310において、記憶素子51は、通常動作クロックの立ち下がりに同期して、ラッチ回路50の出力信号“0”の反転値“1”を記憶し出力する。このとき出力信号線47の信号は“0”であるため、OR回路54は、記憶素子51の出力信号“1”をスキャン選択内部信号線16に出力する。このため、スキャン記憶素子25〜27は通常動作モードからスキャンモードに切替る。一方、ラッチ回路50は、通常動作クロックの立ち下がり時、出力信号線52の信号“0”を通常動作クロックマスク信号線32に出力するが通常動作クロックマスク信号線32の信号の値は変わらない。
イベントタイミング311において、記憶素子41は、テストクロックの立ち上がりに同期して、スキャン選択外部信号“1”を記憶し出力信号線42に出力する。また、インバータ回路44は、記憶素子41の出力信号“1”を入力し、出力信号線43に信号“0”を出力する。セレクタ回路65は、出力信号線42の信号が“1”であるため出力信号線64からの信号を選択してスキャンクロック信号線17に出力する。このとき、AND回路63は、スキャン選択外部信号が“1”であることからテストクロックを出力信号線64に出力する。よって、スキャンクロック信号線17のスキャンクロックはテストクロックになる。テストクロックの立ち上がりに同期して、スキャン記憶素子25は外部入力端子12からのスキャンインデータ204を、スキャン記憶素子26はスキャン記憶素子25の出力データ213を、スキャン記憶素子27はスキャン記憶素子26の出力データ223をそれぞれ記憶し出力する。外部出力端子24はスキャン記憶素子27の出力データ223を出力する。つまり、イベントタイミング311におけるスキャン動作は、テストクロックを用いてスキャンイン・スキャンアウトする動作になる。
イベントタイミング312において、m段シフトレジスタ45の記憶素子70は、通常動作クロックの立ち上がりに同期して、記憶素子41の出力信号“1”を記憶し出力信号線42に出力する。また、通常動作クロックの立ち上がりに同期して、m+2段シフトレジスタ46の記憶素子71は、出力信号線43の信号“0”を記憶して出力し、記憶素子72は記憶素子71の出力信号“1”を記憶して出力し、記憶素子73は記憶素子72の出力信号“1”を記憶し出力する。そして、EXNOR回路49は、出力信号線47の信号“1”と出力信号線48の信号“1”を入力して、出力信号線52に信号“1”を出力する。
イベントタイミング313において、記憶素子51は、通常動作クロックの立ち下がりに同期して、ラッチ回路50の出力信号“0”の反転値“1”を記憶し出力する。このとき、出力信号線47の信号は“1”であるため、OR回路54は、記憶素子51の出力信号“1”をスキャン選択内部信号線16に出力する。その結果、スキャン選択内部信号線16の信号の値は変わらずスキャン記憶素子25〜27はスキャンモードを維持する。一方、ラッチ回路50は、通常動作クロックの立ち下がり時、出力信号線52の信号“1”を通常動作クロックマスク信号線32に出力する。よって、AND回路61は通常動作クロックを出力信号線62に出力する。しかし、セレクタ回路65は、出力信号線42の信号が “1”に維持されているため出力信号線64からの信号を選択しスキャンクロック信号線17に出力する。よって、スキャンクロック信号線17から出力されるスキャンクロックはテストクロックのままである。
以上説明してきた動作について、図8に示すフローを参照して、本発明の実施形態を用いた検査系列生成の処理動作の概略を説明する。
(1)ステップ800〜802での処理
まず、本実施の形態1に係るスキャンテスト回路は、外部入力端子14がテストクロックを、外部入力端子13が通常動作クロックを、外部入力端子11がスキャン選択外部信号を入力する。スキャン制御回路15は、スキャンクロック信号線17のスキャンクロックをテストクロックにし、またスキャン選択外部信号からスキャン選択内部信号線16のスキャン選択内部信号を生成してn(n=3)個のスキャン記憶素子25〜27をスキャンモードにする。
まず、本実施の形態1に係るスキャンテスト回路は、外部入力端子14がテストクロックを、外部入力端子13が通常動作クロックを、外部入力端子11がスキャン選択外部信号を入力する。スキャン制御回路15は、スキャンクロック信号線17のスキャンクロックをテストクロックにし、またスキャン選択外部信号からスキャン選択内部信号線16のスキャン選択内部信号を生成してn(n=3)個のスキャン記憶素子25〜27をスキャンモードにする。
(2)ステップ803での処理
n(n=3)−1個目のスキャン記憶素子26にスキャンインデータが記憶されているかどうかを判定する。図7において、イベントタイミング300では、まだスキャン記憶素子26にスキャンインデータ201が記憶されていないため判定はNOとなり、ステップ804に進む。
n(n=3)−1個目のスキャン記憶素子26にスキャンインデータが記憶されているかどうかを判定する。図7において、イベントタイミング300では、まだスキャン記憶素子26にスキャンインデータ201が記憶されていないため判定はNOとなり、ステップ804に進む。
(3)ステップ804での処理
スキャン記憶素子25〜26は、テストクロックの立ち上がりに同期して外部入力端子12が入力したスキャンインデータを記憶し出力する。
スキャン記憶素子25〜26は、テストクロックの立ち上がりに同期して外部入力端子12が入力したスキャンインデータを記憶し出力する。
(4)ステップ803での処理
n(n=3)−1個目のスキャン記憶素子26にスキャンインデータが記憶されているかどうかを判断する。図7において、イベントタイミング301では、スキャン記憶素子26にスキャンインデータ201が記憶されているため判定はYESとなり、ステップ805に進む。
n(n=3)−1個目のスキャン記憶素子26にスキャンインデータが記憶されているかどうかを判断する。図7において、イベントタイミング301では、スキャン記憶素子26にスキャンインデータ201が記憶されているため判定はYESとなり、ステップ805に進む。
(5)ステップ805での処理
図7において、イベントタイミング302で、スキャン選択外部信号が通常動作モードに切替わる。しかし、スキャン制御回路15は、スキャン選択内部信号線16のスキャン選択内部信号を現状のスキャンモードを維持させる。よって、n(n=3)個のスキャン記憶素子25〜27はスキャンモードのままである。
図7において、イベントタイミング302で、スキャン選択外部信号が通常動作モードに切替わる。しかし、スキャン制御回路15は、スキャン選択内部信号線16のスキャン選択内部信号を現状のスキャンモードを維持させる。よって、n(n=3)個のスキャン記憶素子25〜27はスキャンモードのままである。
(6)ステップ806での処理
図7において、イベントタイミング303で、スキャン制御回路15はスキャンクロック信号線17のスキャンクロックを通常動作クロックに切替える。しかし、スキャン制御回路15は、通常動作クロックをマスクしてn(n=3)個のスキャン記憶素子25〜27にクロックが入らないようにする。
図7において、イベントタイミング303で、スキャン制御回路15はスキャンクロック信号線17のスキャンクロックを通常動作クロックに切替える。しかし、スキャン制御回路15は、通常動作クロックをマスクしてn(n=3)個のスキャン記憶素子25〜27にクロックが入らないようにする。
(7)ステップ807での処理
スキャン制御回路15は、通常動作クロックのマスクを外し、図7において、イベントタイミング306で、n(n=3)個のスキャン記憶素子25〜27は、通常動作クロックに同期して外部入力端子12からのスキャンインデータを記憶し出力する。
スキャン制御回路15は、通常動作クロックのマスクを外し、図7において、イベントタイミング306で、n(n=3)個のスキャン記憶素子25〜27は、通常動作クロックに同期して外部入力端子12からのスキャンインデータを記憶し出力する。
(8)ステップ808での処理
図7において、イベントタイミング307で、スキャン制御回路15は、スキャン選択内部信号線16のスキャン選択内部信号を通常動作モードに切替える。
図7において、イベントタイミング307で、スキャン制御回路15は、スキャン選択内部信号線16のスキャン選択内部信号を通常動作モードに切替える。
(9)ステップ809での処理
図7において、イベントタイミング308で、n(n=3)個のスキャン記憶素子25〜27は、通常動作クロックに同期して通常データを記憶し出力する。このときスキャン選択外部信号はスキャンモードに切替わるが、スキャン制御回路15は、スキャン選択内部信号線16のスキャン選択内部信号を通常動作モードに維持させる。
図7において、イベントタイミング308で、n(n=3)個のスキャン記憶素子25〜27は、通常動作クロックに同期して通常データを記憶し出力する。このときスキャン選択外部信号はスキャンモードに切替わるが、スキャン制御回路15は、スキャン選択内部信号線16のスキャン選択内部信号を通常動作モードに維持させる。
(10)ステップ810での処理
図7において、イベントタイミング310で、スキャン制御回路15は、スキャン選択内部信号線16のスキャン選択内部信号をスキャンモードに切替える。また、イベントタイミング311で、スキャンクロック信号線17のスキャンクロックをテストクロックに切替える。
図7において、イベントタイミング310で、スキャン制御回路15は、スキャン選択内部信号線16のスキャン選択内部信号をスキャンモードに切替える。また、イベントタイミング311で、スキャンクロック信号線17のスキャンクロックをテストクロックに切替える。
(11)ステップ811での処理
ここでは終了の判定を行う。テストすべきスキャンインデータがまだ残っている場合、判定はNOとなり、ステップ803に進み、以上説明してきた処理を繰り返す。テストすべきスキャンインデータが残っていない場合、判定はYESとなり、ステップ812に進む。
ここでは終了の判定を行う。テストすべきスキャンインデータがまだ残っている場合、判定はNOとなり、ステップ803に進み、以上説明してきた処理を繰り返す。テストすべきスキャンインデータが残っていない場合、判定はYESとなり、ステップ812に進む。
(12)ステップ812での処理
ステップ809でn(n=3)個のスキャン記憶素子25〜27が記憶した通常データの全てをテストクロックに同期して外部出力端子24に出力して終了する。
ステップ809でn(n=3)個のスキャン記憶素子25〜27が記憶した通常データの全てをテストクロックに同期して外部出力端子24に出力して終了する。
以上のように本発明の実施の形態1によれば、複数(n>1の整数)個のスキャン記憶素子を含むスキャンチェーンを有し、1個目からn−1個目のスキャン記憶素子にデータをシフトインするための第1のクロックの周波数と、n個目のスキャン記憶素子にデータをシフトインし、かつ通常動作するための第2のクロックの周波数とを独立に制御することにより、スキャン記憶素子に対して安定したシフトインデータの入力(スキャン動作)と、通常動作との両立を実現し、縮退故障の検出のみならず、遅延故障の検出をも効果的に行うことができる。
(実施の形態2)
上記実施の形態1で説明したスキャンテストでは、従来のスキャンテストと比較してスキャン動作が1回多くなる。従来のスキャンテストのタイミングチャート(図20)と、実施の形態1に係るスキャンテストのタイミングチャート(図7)とを比較すれば明らかであるが、従来のスキャンテストでは、図20において、イベントタイミング351でスキャン記憶素子125〜127は最後のスキャン動作を行い、外部入力端子111のスキャン選択外部信号が“0”に切替った後のイベントタイミング353で、スキャン記憶素子125〜127は通常動作を行う。しかしながら、実施の形態1に係るスキャンテストでは、図7において、イベントタイミング301でスキャン記憶素子25〜27は最後から2番目のスキャン動作、ずなわち、n−1番目のスキャン動作を行い、外部入力端子11のスキャン選択外部信号が“0”に切替った後のイベントタイミング353では、まだスキャン記憶素子25〜27は最後のスキャン動作、すなわちn番目のスキャン動作を行わない。スキャン記憶素子25〜27が最後のスキャン動作を行うのは、イベントタイミング306である。つまり、従来のスキャンテストで用いたシフトインデータをそのまま実施の形態1に係るスキャンテストに適用すると、スキャン動作が1回多くなるため、通常動作時に、スキャン記憶素子25〜27が記憶したデータが、従来のスキャンテストにおいてスキャン記憶素子125〜127が記憶したデータと異なってしまう。そこで本実施の形態2では、通常動作時にスキャン記憶素子25〜27が記憶するデータが従来のスキャンテストにおいてスキャン記憶素子125〜127が記憶したデータと同じになるように、スキャン記憶素子25〜27のスキャンチェーンに所要の回路を付加する。
上記実施の形態1で説明したスキャンテストでは、従来のスキャンテストと比較してスキャン動作が1回多くなる。従来のスキャンテストのタイミングチャート(図20)と、実施の形態1に係るスキャンテストのタイミングチャート(図7)とを比較すれば明らかであるが、従来のスキャンテストでは、図20において、イベントタイミング351でスキャン記憶素子125〜127は最後のスキャン動作を行い、外部入力端子111のスキャン選択外部信号が“0”に切替った後のイベントタイミング353で、スキャン記憶素子125〜127は通常動作を行う。しかしながら、実施の形態1に係るスキャンテストでは、図7において、イベントタイミング301でスキャン記憶素子25〜27は最後から2番目のスキャン動作、ずなわち、n−1番目のスキャン動作を行い、外部入力端子11のスキャン選択外部信号が“0”に切替った後のイベントタイミング353では、まだスキャン記憶素子25〜27は最後のスキャン動作、すなわちn番目のスキャン動作を行わない。スキャン記憶素子25〜27が最後のスキャン動作を行うのは、イベントタイミング306である。つまり、従来のスキャンテストで用いたシフトインデータをそのまま実施の形態1に係るスキャンテストに適用すると、スキャン動作が1回多くなるため、通常動作時に、スキャン記憶素子25〜27が記憶したデータが、従来のスキャンテストにおいてスキャン記憶素子125〜127が記憶したデータと異なってしまう。そこで本実施の形態2では、通常動作時にスキャン記憶素子25〜27が記憶するデータが従来のスキャンテストにおいてスキャン記憶素子125〜127が記憶したデータと同じになるように、スキャン記憶素子25〜27のスキャンチェーンに所要の回路を付加する。
図10は、本実施の形態2に係るスキャンテスト回路の回路構成図である。図10において、図1と同一のものには同じ符号を付してある。図10において、本実施の形態2に係るスキャンテスト回路は、記憶素子28と、記憶素子28の出力信号線29とを新たに追加する。その他の回路構成については、実施の形態1に係るスキャンテスト回路と同様である。
図11は、以上のように構成されたスキャンテスト回路の動作を説明するためのタイムチャート図である。図7と同一のものには同じ符号を付してある。符号400〜403は通常データ線19の通常データ、符号410〜413は通常データ線20の通常データ、符号420〜423は通常データ線21の通常データ、符号180はスキャン記憶素子25がスキャン動作で記憶している初期データを示す。また、符号360〜364はイベントタイミングを示す。他の符号については、図1〜図6及び図10の符号と一致する信号線または外部端子における信号の波形を示す。
以下、図10及び図11に基づいて、このスキャンテスト回路の動作を、記憶素子28及びスキャン記憶素子25〜27のデータについてのみ説明する。その他の動作については実施の形態1と同様であるため、説明を省略する。
イベントタイミング360において、記憶素子28は、テストクロックの立上がりに同期して外部入力端子12が入力したスキャンインデータ201を記憶し出力する。このタイミングでスキャン記憶素子25〜27はスキャンモードであることから、スキャン記憶素子25は、テストクロックの立上がりに同期して記憶素子28の出力データ200を記憶し出力する。スキャン記憶素子26は、テストクロックの立上がりに同期してスキャン記憶素子25の出力データ180を記憶し出力する。スキャン記憶素子27は、テストクロックの立上がりに同期してスキャン記憶素子26の出力データ199を記憶し出力する。外部出力端子24はスキャン記憶素子27の出力データ199を出力する。
イベントタイミング361において、記憶素子28は、テストクロックの立上がりに同期して、外部入力端子12からのスキャンインデータ202を記憶し出力する。このタイミングでスキャン記憶素子25〜27はスキャンモードであることから、スキャン記憶素子25は、テストクロックの立上がりに同期して記憶素子28の出力データ201を記憶し出力する。スキャン記憶素子26は、テストクロックの立上がりに同期してスキャン記憶素子25の出力データ200を記憶し出力する。スキャン記憶素子27は、テストクロックの立上がりに同期してスキャン記憶素子26の出力データ180を記憶し出力する。外部出力端子24はスキャン記憶素子27の出力データ180を出力する。
イベントタイミング362において、記憶素子28は、通常動作クロックの立上がりに同期してスキャンインデータ203を記憶し出力する。このタイミングでスキャン記憶素子25〜27はスキャンモードであることから、スキャン記憶素子25は、通常動作クロックの立上がりに同期して記憶素子28の出力データ202を記憶し出力する。スキャン記憶素子26は、通常動作クロックの立上がりに同期してスキャン記憶素子25の出力データ201を記憶し出力する。スキャン記憶素子27は、通常動作クロックの立上がりに同期してスキャン記憶素子26の出力データ200を記憶し出力する。外部出力端子24はスキャン記憶素子27の出力データ200を出力する。このとき、スキャン記憶素子25〜27は、従来のスキャンテストの図20におけるイベントタイミング351と同じデータを記憶しているため、通常データ線19〜21の通常データも、図20におけるイベントタイミング351と同じ通常データとなる。つまり、通常データ線19の通常データはデータ212に、通常データ線20の通常データはデータ222に、通常データ線21の通常データはデータ232になる。
イベントタイミング363において、記憶素子28は、通常動作クロックの立上がりに同期してスキャンインデータ203を記憶し出力する。このタイミングでスキャン記憶素子25〜27は通常動作であることから、スキャン記憶素子25は、通常動作クロックの立上がりに同期して通常データ線19の通常データ212を記憶し出力する。スキャン記憶素子26は、通常動作クロックの立上がりに同期して通常データ線20の通常データ222を記憶し出力する。スキャン記憶素子27は、通常動作クロックの立上がりに同期して通常データ線21の通常データ232を記憶し出力する。外部出力端子24はスキャン記憶素子27の出力データ232を出力する。
イベントタイミング364において、記憶素子28は、外部入力端子14が入力したテストクロックの立上がりに同期して外部入力端子12が入力したスキャンインデータ204を記憶し出力する。このタイミングでスキャン記憶素子25〜27はスキャンモードであることから、スキャン記憶素子25は、テストクロックの立上がりに同期して記憶素子28の出力データ203を記憶し出力する。スキャン記憶素子26は、テストクロックの立上がりに同期してスキャン記憶素子25の出力データ212を記憶し出力する。スキャン記憶素子27は、テストクロックの立上がりに同期してスキャン記憶素子26の出力データ222を記憶し出力する。外部出力端子24はスキャン記憶素子27の出力データ222を出力する。
以上のように本発明の実施の形態2に係るスキャンテスト回路及びスキャンテスト制御方法によれば、実施の形態1の効果に加えて、以下に示す効果が得られる。すなわち、n個のスキャン記憶素子を有するスキャンチェーンの前段に記憶素子を設けるようにしたので、通常動作時にスキャン記憶素子が記憶したデータが従来のスキャンテストでのそれと同じになり、従来のスキャンテストで用いたシフトインデータをそのままスキャンテストすることができる。また、半導体集積回路の縮退故障の検出率を従来のスキャンテストと同じ検出率に保つことができる。
(実施の形態3)
本実施の形態2に係るスキャンテスト回路では、通常動作時にスキャン記憶素子が記憶したデータと従来のスキャンテストでのそれと同じになるため、従来のスキャンテストのシフトインデータをそのままスキャンテストすることが可能である。しかしながら、スキャンテストパターンを生成する際、半導体集積回路の外部から入力するスキャン選択外部信号とスキャン選択内部信号とが同一の信号でなくてはならず、かつ半導体集積回路の外部から入力するスキャンインデータとスキャン記憶素子へのスキャンインデータとが単一のクロックで同期しなければならないというスキャン設計規約がある場合、実施の形態2に係るスキャンテスト回路ではそのスキャン設計規約に反してしまう。そこで本実施の形態3に係るスキャンテスト回路では、スキャンテストパターン生成時にスキャン制御回路15及び記憶素子28を別の回路に置換えて、従来のスキャンテスト回路と同等の回路構成にすることによって前述のスキャン設計規約に反さないようにする。
本実施の形態2に係るスキャンテスト回路では、通常動作時にスキャン記憶素子が記憶したデータと従来のスキャンテストでのそれと同じになるため、従来のスキャンテストのシフトインデータをそのままスキャンテストすることが可能である。しかしながら、スキャンテストパターンを生成する際、半導体集積回路の外部から入力するスキャン選択外部信号とスキャン選択内部信号とが同一の信号でなくてはならず、かつ半導体集積回路の外部から入力するスキャンインデータとスキャン記憶素子へのスキャンインデータとが単一のクロックで同期しなければならないというスキャン設計規約がある場合、実施の形態2に係るスキャンテスト回路ではそのスキャン設計規約に反してしまう。そこで本実施の形態3に係るスキャンテスト回路では、スキャンテストパターン生成時にスキャン制御回路15及び記憶素子28を別の回路に置換えて、従来のスキャンテスト回路と同等の回路構成にすることによって前述のスキャン設計規約に反さないようにする。
図12は、本発明の実施の形態3に係るスキャンテスト回路の回路構成図である。このスキャンテスト回路は、スキャンテストパターンを生成するための回路である。図10と同一のものには同じ符号を付してある。図12において、スキャンテスト回路は、図10に示すスキャン制御回路15に代えて、スキャン選択外部信号を入力する外部入力端子11をスキャン選択内部信号線16に直接接続するとともに、テストクロックを入力する外部入力端子14をスキャンクロック信号線17に直接接続する置換え回路80と、図10の記憶素子28に代えて、スキャンインデータを入力する外部入力端子12を記憶素子28の出力信号線29に直接接続する置換え回路81とを備える。その他の回路構成については、実施の形態2と同様である。
以上のような回路構成をとることにより、図18に示す従来のスキャンテスト回路と同等の回路構成となり、前述のスキャン設計規約を満足することができる。よって、実施の形態3に係るスキャンテスト回路で生成したスキャンテストパターンを実施の形態2で説明したスキャンテストで適用することにより、前述したスキャン設計規約の反することなく、実施の形態2で説明したスキャンテスト動作が可能となる。
(実施の形態4)
本発明に係るスキャンテストと、従来で説明したスキャンテストを、同じ半導体集積回路で行うことも考えられる。例えば、半導体集積回路内の第1のブロックは実施の形態2で説明したスキャンテストを実施し、第2のブロックは従来のスキャンテストを実施する場合が考えられる。しかし、この場合、通常動作時において、第1のブロックから第2のブロックへの意図したデータの受け渡しがうまく行われないという課題がある。
本発明に係るスキャンテストと、従来で説明したスキャンテストを、同じ半導体集積回路で行うことも考えられる。例えば、半導体集積回路内の第1のブロックは実施の形態2で説明したスキャンテストを実施し、第2のブロックは従来のスキャンテストを実施する場合が考えられる。しかし、この場合、通常動作時において、第1のブロックから第2のブロックへの意図したデータの受け渡しがうまく行われないという課題がある。
この課題を説明するために、半導体集積回路内の第1のブロックは実施の形態2に係るスキャンテストを実施し、第2のブロックは従来のスキャンテストを実施するスキャンテスト回路を図13に示す。図13において、図10及び図18と同一のものには同じ符号を付してある。
図13において、組合せ回路158は、スキャン記憶素子26の出力データ線23からデータを入力し通常データ線119にデータを出力する。その他の回路構成について、第1のブロックは図10と同様で、第2のブロックは通常データ線119が組合せ回路158に接続されること以外は図18と同様である。
図14は、以上のように構成されたスキャンテスト回路の動作を説明するためのタイムチャートである。図13と同一のものには同じ符号を付してある。符号700は、スキャン記憶素子127がスキャン動作で記憶している初期データ、符号701は、スキャン記憶素子126がスキャン動作で記憶している初期データ、符号702〜706は、外部入力端子112が入力するスキャンインデータ、符号708〜713は通常データ線119の通常データ、符号751はスキャン記憶素子126が通常動作で記憶するデータ、符号752はスキャン記憶素子127が通常動作で記憶するデータ、符号720は、スキャン記憶素子27がスキャン動作で記憶している初期データ、721は、スキャン記憶素子26がスキャン動作で記憶している初期データ、符号722は、スキャン記憶素子25がスキャン動作で記憶している初期データ、符号723〜727は外部入力端子12が入力するスキャンインデータ、符号730はスキャン記憶素子25が通常動作で記憶するデータ、符号735は、スキャン記憶素子26が通常動作で記憶するデータ、736は、スキャン記憶素子27が通常動作で記憶するデータ、370〜371はイベントタイミングを示す。他の符号については、図13の符号と一致する信号線または外部端子における信号の波形を示す。
以下、図13及び図14に基づいて、通常データ線119と、スキャン記憶素子26と、スキャン記憶素子125との動作について説明する。その他の動作については、従来の技術及び実施の形態2と同様であるため、説明を省略する。
イベントタイミング370において、n−1個目のスキャン記憶素子26は、スキャンモードで、最後から2番目のスキャン動作を行う。すなわち、スキャン記憶素子25の出力データ723を記憶して出力し続けている。組合せ回路158は、出力データ723を入力して通常データ線119に通常データ710を出力し続けている。通常動作モードであるスキャン記憶素子125は、通常データ710を外部入力端子14が入力したテストクロックの立ち上がりに同期して記憶し出力する。
イベントタイミング371において、n−1個目のスキャン記憶素子67は、スキャンモードで、最後のスキャン動作を行う。すなわち、スキャン記憶素子25の出力データ724を外部入力端子13の通常動作クロックの立上がりに同期して記憶し出力する。また、組合せ回路158は、出力データ724を入力して通常データ線119に通常データ711を出力する。
本来、スキャン記憶素子125は、この出力データ711を通常動作モードで記憶して出力しなければならない。しかしながら、第1のブロックの最後のスキャン動作タイミング及び通常動作タイミングと第2のブロックのそれとが異なるため、スキャン記憶素子125は、通常動作モードで出力データ711を記憶し出力することはできず、出力データ710を記憶して出力してしまう。
そこで、本実施の形態4では、実施の形態2に係るスキャンテストと従来のスキャンテストとを同時に行ってもブロック間で意図したデータの受け渡しを可能とし、かつブロック間の縮退故障を検出できるように、ブロック間に所要の回路を加える。
図15は、本発明の実施の形態4に係るスキャンテスト回路を示すものである。図13と同一のものには同じ符号を付してある。図15において、スキャンテスト回路は、固定データ線150と、スキャンインデータを入力する外部入力端子151と、可制御用のスキャン記憶素子152と、スキャン記憶素子152の出力データ線153と、観測用の記憶素子154と、記憶素子154の出力データを出力する外部出力端子155と、セレクタ回路156と、セレクタ回路156の出力データ線157とを備える。
固定データ線150は、電源等の常に論理値“1”を出力するものに接続するデータ線である。セレクタ回路156は、スキャン選択内部信号線16から入力するスキャン選択内部信号が“0”のとき、出力データ線23からのデータを出力し、スキャン選択内部信号線16から入力するスキャン選択内部信号が“1”のとき、出力データ線153からのデータを出力する。その他の回路構成については、図13と同様である。
図16は、以上のように構成されたスキャンテスト回路の動作を説明するためのタイムチャート図である。図14と同一のものには同じ符号を付してある。符号714及び715は通常データ線119の通常データを示す。他の符号については、図13及び図15の符号と一致する信号線及び外部端子における信号の波形を示す。
以下、図15及び図16に基づいて、通常データ線119と、スキャン記憶素子26と、スキャン記憶素子125と、スキャン記憶素子152と、記憶素子154の動作について説明する。その他の動作については、従来の技術及び実施の形態2と同様であるため、説明を省略する。
イベントタイミング372において、n−1個目のスキャン記憶素子26は、スキャンモードで、最後から2番目のスキャン動作を行う。スキャン記憶素子25の出力データ723を記憶して出力し続ける。一方、セレクタ回路156は、スキャン選択内部信号線16からのスキャン選択内部信号が“1”であるため、スキャン記憶素子152の出力データ724を出力し続ける。組合せ回路158は、出力データ724を入力して通常データ線119に通常データ711を出力し続ける。また、外部入力端子11が入力するスキャン選択外部信号は“0”に遷移するため、スキャン記憶素子125は通常動作モードに切替る。
イベントタイミング373において、通常動作モードであるスキャン記憶素子125は、外部入力端子14が入力したテストクロックの立ち上がりに同期して通常データ711を記憶し出力する。セレクタ回路156は、スキャン選択内部信号線16からのスキャン選択内部信号が“1”であるため、可制御用のスキャン記憶素子152の出力データ“1”を出力する。組合せ回路158は、可制御用のスキャン記憶素子152の出力データ“1”を入力して通常データ線119に通常データ714を出力する。
イベントタイミング374において、n−1個目のスキャン記憶素子26は、スキャンモードで、スキャン記憶素子25の出力データ724を記憶し出力する。セレクタ回路156は、スキャン選択内部信号線16からのスキャン選択内部信号が“1”であるため、可制御用のスキャン記憶素子152の出力データ“1”を出力し続ける。組合せ回路158は、可制御用のスキャン記憶素子152の出力データ“1”を入力して通常データ線119に通常データ714を出力し続ける。
イベントタイミング375において、セレクタ回路156は、スキャン選択内部信号線16からのスキャン選択内部信号が“0”に遷移するため、スキャン記憶素子26の出力データ724を出力する。組合せ回路158は、スキャン記憶素子26の出力データ724を入力して通常データ線119に通常データ711を出力する。しかし、スキャン記憶素子125にはクロックが入らないため通常データ線119のデータ711を記憶することはない。
イベントタイミング376において、観測用の記憶素子154は、スキャン記憶素子26の出力データ724を外部入力端子13が入力した通常動作クロックの立上がりに同期して記憶し外部出力端子155に出力する。セレクタ回路156は、スキャン選択内部信号線16からのスキャン選択内部信号が“0”であるため、スキャン記憶素子26の出力データ735を出力する。組合せ回路158は、スキャン記憶素子26の出力データ735を入力して通常データ線119に通常データ712を出力する。一方、外部入力端子11が入力するスキャン選択外部信号は“1”に遷移するため、スキャン記憶素子125はスキャンモードに切替る。
以上のように、本実施の形態4におけるスキャンテスト回路及びスキャンテスト制御方法によれば、実施の形態2のスキャンテストを実施する第1のブロックと、従来のスキャンテストを実施する第2のブロックとの間に、可制御用のスキャン記憶素子と、観測用の記憶素子と、セレクタ回路を設けることにより、第1のブロックと第2のブロックとの所望のデータの受け渡しを可能とする。更に、第1のブロックと第2のブロックとの間の通常動作パスである、出力データ線23、出力データ線157、組合せ回路158、通常データ線119に対して、イベントタイミング373で通常動作パスの出力データ線157、組合せ回路158、通常データ線119の縮退故障を検出し、イベントタイミング376で通常動作パスの出力データ線23の縮退故障を検出することを可能とする。すなわち、第1のブロックと第2のブロックとの間の縮退故障も検出することを可能とする。
なお、実施の形態4では、第1と第2のブロックの動作パスとして、スキャン記憶素子26の出力データ線23の縮退故障を検出する例について説明したが、本発明はこれに限るものではなく、第1ブロック内の他の記憶素子の出力データ線の縮退故障を検出することでも良い。
(実施の形態5)
実施の形態4では、図15において、スキャン記憶素子152とスキャン記憶素子125間の第1のパス及びスキャン記憶素子26と記憶素子154間の第2のパスにセレクタ回路156を介する為、スキャンテストパターンを生成する際、第1のパスと第2のパスのうちどちらか一方のパスに対してしかスキャンテストパターンを生成することができない。そこで本実施の形態5では、スキャンテストパターン生成時にセレクタ回路156を別の回路に置換えることによって、第1のパスと第2のパスの両方のパスに対してスキャンテストパターンを生成することを可能とする。
実施の形態4では、図15において、スキャン記憶素子152とスキャン記憶素子125間の第1のパス及びスキャン記憶素子26と記憶素子154間の第2のパスにセレクタ回路156を介する為、スキャンテストパターンを生成する際、第1のパスと第2のパスのうちどちらか一方のパスに対してしかスキャンテストパターンを生成することができない。そこで本実施の形態5では、スキャンテストパターン生成時にセレクタ回路156を別の回路に置換えることによって、第1のパスと第2のパスの両方のパスに対してスキャンテストパターンを生成することを可能とする。
図17は、実施の形態5に係るスキャンテスト回路が、図15に示すセレクタ回路156に代えて備える置換え回路を示す図である。図15と同一のものには同じ符号を付してある。図17において、セレクタ回路156の置換え回路82は、出力データ線23を出力データ線157に接続し、出力データ線153を記憶素子154の通常データ入力端子に接続する。
以上のような回路構成をとることにより、実施の形態5に係るスキャンテスト回路で生成したスキャンテストパターンを、実施の形態4で説明したスキャンテストに適用することにより、実施の形態4で説明したスキャンテスト動作が可能となる。
なお、上記実施の形態では、スキャン選択内部信号の生成するとともに、n個目のスキャン記憶素子にデータをシフトインし、かつ通常動作するための通常動作クロックを生成することから、図3に示すようなm(m=1)段シフトレジスタ45と、m+2段シフトレジスタ46とを備えたスキャン選択内部信号生成回路で通常動作クロックマスク信号を生成するようにした。しかし、mをm>1の整数としたシフトレジスタの構成にすることによって、通常動作クロックマスク信号の生成タイミングを変更し、スキャン選択内部信号の生成タイミングと、n個目のスキャン記憶素子にデータをシフトインし、かつ通常動作するための通常動作クロックの生成タイミングとを変更するようにしてもよい。
また、図3におけるインバータ回路44とm(m>0の整数)段シフトレジスタ45と、m+2段シフトレジスタ46とEXNOR回路49との構成を、例えば図9に示すように、複数のEXNOR回路の出力信号をセレクタ回路で切替え可能な回路構成にすることにより、シフトレジスタの段数を変更することなく、通常動作クロックマスク信号の複数の生成タイミングを選択可能とし、その結果、スキャン選択内部信号の生成タイミングと、n個目のスキャン記憶素子にデータをシフトインし、かつ通常動作するための通常動作クロックの生成タイミングと、を任意に選択することができる。
また、上記実施の形態では、シフトインデータ、通常動作クロック、テストクロック、スキャン選択外部信号を半導体集積回路の外部から入力する例を示したが、シフトインデータ、通常動作クロック、テストクロック、スキャン選択外部信号を半導体集積回路の内部で生成したものを本発明のスキャンテスト回路に入力するようにしても良い。
また、上記実施の形態4では、一つのブロック間の通常動作パスに対して、一つの観測用の記憶素子を用意したが、複数のブロック間の通常動作パスに対して、複数のセレクタ回路の出力データ線をAND回路等で束ねて任意のブロック間の観測用の記憶素子に入力することで、観測用の記憶素子の数を減らすようにしても良い。
本発明に係るスキャンテスト制御方法及びスキャンテスト回路は、半導体集積回路内の縮退故障及び遅延故障を検出するのに好適である。
1 セレクタ回路
2 スキャン選択信号入力端子
3 通常データ入力端子
4 スキャンイン入力端子
5 スキャンクロック入力端子
6 記憶素子
7 出力端子
11 スキャン選択外部信号の外部入力端子
12 スキャンインデータの外部入力端子
13 通常動作クロックの外部入力端子
14 テストクロックの外部入力端子
15 スキャン制御回路
16 スキャン選択内部信号線
17 スキャンクロック信号線
18 組合せ回路
19〜21 通常データ線
22〜23 出力データ線
24 スキャン記憶素子27の出力データを出力する外部出力端子
25〜27 スキャン記憶素子
28 記憶素子
29 記憶素子28の出力信号線
31 スキャン選択内部信号生成回路
32 通常動作クロックマスク信号線
33 スキャンクロック生成回路
41 記憶素子
42 記憶素子41の出力信号線
43 インバータ回路44の出力信号線
44 インバータ回路
45 m(m>0の整数)段シフトレジスタ
46 m(m>0の整数)+2段シフトレジスタ
47 出力信号線
48 出力信号線
49 EXNOR回路
50 ラッチ回路
51 記憶素子
52 出力信号線
53 出力信号線
54 OR回路
61 AND回路
62 出力信号線
63 AND回路
64 出力信号線
65 セレクタ回路
70〜73 記憶素子
80 スキャン制御回路15の置換え回路
81 記憶素子28の置換え回路
82 セレクタ回路156の置換え回路
90〜95 記憶素子
96 インバータ
97、98 EXNOR回路
99 セレクタ回路
100 セレクタ回路99の選択信号の外部入力端子
111 スキャン選択外部信号の外部入力端子
112 スキャンインデータの外部入力端子
114 テストクロックの外部入力端子
118 組合せ回路
119〜121 通常データ線
122〜123 出力データ線
124 スキャン記憶素子127の出力データを出力する外部出力端子
125〜127 スキャン記憶素子
150 固定データ線
151 スキャンインデータの外部入力端子
152 可制御用のスキャン記憶素子
153 スキャン記憶素子152の出力データ線
154 観測用の記憶素子
155 記憶素子154の出力データを出力する外部出力端子
156 セレクタ回路
157 セレクタ回路156の出力データ線
158 組合せ回路
180 記憶素子28がスキャン動作で記憶している初期データ
198 スキャン記憶素子27がスキャン動作で記憶している初期データ
199 スキャン記憶素子26がスキャン動作で記憶している初期データ
200〜204 外部入力端子12のスキャンインデータ
210〜215 通常データ線19の通常データ
220〜225 通常データ線20の通常データ
230〜235 通常データ線21の通常データ
250〜251 通常データ線19の通常データ
260〜261 通常データ線20の通常データ
270〜271 通常データ線21の通常データ
300〜313 イベントタイミング
350〜355 イベントタイミング
360〜364 イベントタイミング
370〜376 イベントタイミング
400〜403 通常データ線19の通常データ
410〜413 通常データ線20の通常データ
420〜423 通常データ線21の通常データ
700 スキャン記憶素子127がスキャン動作で記憶している初期データ
701 スキャン記憶素子126がスキャン動作で記憶している初期データ
702〜706 外部入力端子112のスキャンインデータ
708〜715 通常データ線119の通常データ
720 スキャン記憶素子27がスキャン動作で記憶している初期データ
721 スキャン記憶素子26がスキャン動作で記憶している初期データ
722 スキャン記憶素子25がスキャン動作で記憶している初期データ
723〜727 外部入力端子12のスキャンインデータ
730 スキャン記憶素子25の通常動作で記憶するデータ
735 スキャン記憶素子26の通常動作で記憶するデータ
736 スキャン記憶素子27の通常動作で記憶するデータ
751 スキャン記憶素子126が通常動作で記憶するデータ
752 スキャン記憶素子127が通常動作で記憶するデータ
800〜812 ステップ
1198 スキャン記憶素子127がスキャン動作で記憶している初期データ
1199 スキャン記憶素子126がスキャン動作で記憶している初期データ
1200〜1204 外部入力端子112のスキャンインデータ
1210〜1212 通常データ線119の通常データ
1220〜1222 通常データ線120の通常データ
1230〜1232 通常データ線121の通常データ
1250〜1251 通常データ線119の通常データ
1260〜1261 通常データ線120の通常データ
1270〜1271 通常データ線121の通常データ
2 スキャン選択信号入力端子
3 通常データ入力端子
4 スキャンイン入力端子
5 スキャンクロック入力端子
6 記憶素子
7 出力端子
11 スキャン選択外部信号の外部入力端子
12 スキャンインデータの外部入力端子
13 通常動作クロックの外部入力端子
14 テストクロックの外部入力端子
15 スキャン制御回路
16 スキャン選択内部信号線
17 スキャンクロック信号線
18 組合せ回路
19〜21 通常データ線
22〜23 出力データ線
24 スキャン記憶素子27の出力データを出力する外部出力端子
25〜27 スキャン記憶素子
28 記憶素子
29 記憶素子28の出力信号線
31 スキャン選択内部信号生成回路
32 通常動作クロックマスク信号線
33 スキャンクロック生成回路
41 記憶素子
42 記憶素子41の出力信号線
43 インバータ回路44の出力信号線
44 インバータ回路
45 m(m>0の整数)段シフトレジスタ
46 m(m>0の整数)+2段シフトレジスタ
47 出力信号線
48 出力信号線
49 EXNOR回路
50 ラッチ回路
51 記憶素子
52 出力信号線
53 出力信号線
54 OR回路
61 AND回路
62 出力信号線
63 AND回路
64 出力信号線
65 セレクタ回路
70〜73 記憶素子
80 スキャン制御回路15の置換え回路
81 記憶素子28の置換え回路
82 セレクタ回路156の置換え回路
90〜95 記憶素子
96 インバータ
97、98 EXNOR回路
99 セレクタ回路
100 セレクタ回路99の選択信号の外部入力端子
111 スキャン選択外部信号の外部入力端子
112 スキャンインデータの外部入力端子
114 テストクロックの外部入力端子
118 組合せ回路
119〜121 通常データ線
122〜123 出力データ線
124 スキャン記憶素子127の出力データを出力する外部出力端子
125〜127 スキャン記憶素子
150 固定データ線
151 スキャンインデータの外部入力端子
152 可制御用のスキャン記憶素子
153 スキャン記憶素子152の出力データ線
154 観測用の記憶素子
155 記憶素子154の出力データを出力する外部出力端子
156 セレクタ回路
157 セレクタ回路156の出力データ線
158 組合せ回路
180 記憶素子28がスキャン動作で記憶している初期データ
198 スキャン記憶素子27がスキャン動作で記憶している初期データ
199 スキャン記憶素子26がスキャン動作で記憶している初期データ
200〜204 外部入力端子12のスキャンインデータ
210〜215 通常データ線19の通常データ
220〜225 通常データ線20の通常データ
230〜235 通常データ線21の通常データ
250〜251 通常データ線19の通常データ
260〜261 通常データ線20の通常データ
270〜271 通常データ線21の通常データ
300〜313 イベントタイミング
350〜355 イベントタイミング
360〜364 イベントタイミング
370〜376 イベントタイミング
400〜403 通常データ線19の通常データ
410〜413 通常データ線20の通常データ
420〜423 通常データ線21の通常データ
700 スキャン記憶素子127がスキャン動作で記憶している初期データ
701 スキャン記憶素子126がスキャン動作で記憶している初期データ
702〜706 外部入力端子112のスキャンインデータ
708〜715 通常データ線119の通常データ
720 スキャン記憶素子27がスキャン動作で記憶している初期データ
721 スキャン記憶素子26がスキャン動作で記憶している初期データ
722 スキャン記憶素子25がスキャン動作で記憶している初期データ
723〜727 外部入力端子12のスキャンインデータ
730 スキャン記憶素子25の通常動作で記憶するデータ
735 スキャン記憶素子26の通常動作で記憶するデータ
736 スキャン記憶素子27の通常動作で記憶するデータ
751 スキャン記憶素子126が通常動作で記憶するデータ
752 スキャン記憶素子127が通常動作で記憶するデータ
800〜812 ステップ
1198 スキャン記憶素子127がスキャン動作で記憶している初期データ
1199 スキャン記憶素子126がスキャン動作で記憶している初期データ
1200〜1204 外部入力端子112のスキャンインデータ
1210〜1212 通常データ線119の通常データ
1220〜1222 通常データ線120の通常データ
1230〜1232 通常データ線121の通常データ
1250〜1251 通常データ線119の通常データ
1260〜1261 通常データ線120の通常データ
1270〜1271 通常データ線121の通常データ
Claims (15)
- 複数(n>1の整数)個のスキャン記憶素子を含むスキャンチェーンを有するスキャンテスト回路に対するスキャンテスト制御方法において、
前記1個目からn−1個目のスキャン記憶素子にデータをシフトインするために用いる第1のクロックの周波数と、n個目のスキャン記憶素子にデータをシフトインし、かつ通常動作するために用いる第2のクロックの周波数とを独立に制御する、
ことを特徴とするスキャンテスト制御方法。 - 請求項1記載のスキャンテスト制御方法において、
前記第1のクロックの周波数と前記第2のクロックの周波数とが異なる、
ことを特徴とするスキャンテスト制御方法。 - 請求項1記載のスキャンテスト制御方法において、
前記第2のクロックの周波数は通常動作で用いるクロック周波数である、
ことを特徴とするスキャンテスト制御方法。 - 複数(n>1の整数)個のスキャン記憶素子を有するスキャンチェーンと、
第1及び第2のクロックを入力して、前記第1及び第2のクロックのうちのいずれかを前記複数のスキャン記憶素子を動作させるスキャンクロックとして出力するスキャンクロック生成回路と、
前記1個目からn−1個目のスキャン記憶素子にデータをシフトインするために用いる前記スキャンクロックとして第1のクロックを選択し、前記n個目のスキャン記憶素子にデータをシフトインし、かつ通常動作するために用いる前記スキャンクロックとして第2のクロックを選択する選択回路とを備えた、
ことを特徴とするスキャンテスト回路。 - 請求項4記載のスキャンテスト回路において、
通常動作とスキャンテスト動作とを切替えるためのスキャン選択外部信号を外部から入力し、前記第2のクロックに同期して、前記複数のスキャン記憶素子にデータをシフトインする動作と通常動作とを選択的に切替えるためのスキャン選択内部信号を生成するスキャン選択信号生成回路を有する、
ことを特徴とするスキャンテスト回路。 - 請求項5記載のスキャンテスト回路において、
前記スキャン選択信号生成回路は前記第2のクロックを任意のクロック数だけ発生させる制御信号を生成する、
ことを特徴とするスキャンテスト回路。 - 請求項6記載のスキャンテスト回路において、
前記スキャン選択信号生成回路は、
前記スキャンクロック生成回路が前記第2のクロックを前記スキャンクロックとして生成する第1のタイミングと、前記スキャン選択内部信号を生成する第2のタイミングとを変更する、
ことを特徴とするスキャンテスト回路。 - 請求項7記載のスキャンテスト回路において、
前記スキャン選択信号生成回路は前記第1のタイミングと前記第2のタイミングとを任意に選択する、
ことを特徴とするスキャンテスト回路。 - 請求項8記載のスキャンテスト回路において、
前記スキャンチェーンの前段に記憶素子を有する、
ことを特徴とするスキャンテスト回路。 - 請求項9記載のスキャンテスト回路において、
スキャンテストパターン生成時に、
前記スキャンクロック生成回路を、前記第1のクロックを入力する端子と前記スキャンクロックを出力するための信号線とを直結する回路に置換え、
前記スキャン選択信号生成回路を、前記スキャン選択外部信号を入力する端子と前記スキャン選択内部信号を出力する信号線とを直結する回路に置換え、
前記記憶素子を、前記記憶素子のデータを入力する信号線とデータを出力する信号線とを直結する回路に置換える、
ことを特徴とするスキャンテスト回路。 - 第1及び第2のクロックに同期して動作する第1のスキャンテスト回路を有する第1のブロックと、前記第1のクロックにのみ同期する第2のスキャンテスト回路を有する第2のブロックとを備えるスキャンテスト回路に対するスキャンテスト制御方法において、
前記第1のブロックにおけるスキャンテストの通常動作時刻と、前記第2のブロックにおけるスキャンテストの通常動作時刻とが異なる、
ことを特徴とするスキャンテスト制御方法。 - 第1及び第2のクロックに同期して動作する第1のスキャンテスト回路を有する第1のブロックと、前記第1のクロックにのみ同期する第2のスキャンテスト回路を有する第2のブロックとを備えるスキャンテスト回路において、
前記第1のクロックに同期する第1の複数の記憶素子と、
前記第1及び第2のクロックに同期する第2の複数の記憶素子と、
前記第1の複数の記憶素子と前記第2のブロックとの間の第1の経路、及び前記第2の複数の記憶素子と前記第1のブロックとの間の第2の経路のうちのいずれかを、第1のブロックから第2のブロックへデータを受け渡す経路として選択する選択回路とを、
前記第1のブロックと前記第2のブロックとの間に備えた、
ことを特徴とするスキャンテスト回路。 - 請求項12記載のスキャンテスト回路において、
前記第1の複数の記憶素子と前記第2の複数の記憶素子とは、
第2のブロックに入力される信号を制御する複数の可制御用スキャン記憶素子、または第1のブロックが出力する信号を記憶する複数の観測用記憶素子である、
ことを特徴とするスキャンテスト回路。 - 請求項13記載のスキャンテスト回路において、
前記複数の観測用記憶素子を1つの観測用記憶素子で構成する、
ことを特徴とするスキャンテスト回路。 - 請求項14記載のスキャンテスト回路において、
スキャンテストパターン生成時、前記選択回路を、前記第1の経路と前記第2の経路とを分割する回路に置換える、
ことを特徴とするスキャンテスト回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003398706A JP2004294424A (ja) | 2003-03-12 | 2003-11-28 | スキャンテスト制御方法、及びスキャンテスト回路 |
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003067170 | 2003-03-12 | ||
JP2003398706A JP2004294424A (ja) | 2003-03-12 | 2003-11-28 | スキャンテスト制御方法、及びスキャンテスト回路 |
Publications (1)
Publication Number | Publication Date |
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JP2004294424A true JP2004294424A (ja) | 2004-10-21 |
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Family Applications (1)
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JP2003398706A Pending JP2004294424A (ja) | 2003-03-12 | 2003-11-28 | スキャンテスト制御方法、及びスキャンテスト回路 |
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Country | Link |
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JP (1) | JP2004294424A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2006132329A1 (ja) * | 2005-06-10 | 2006-12-14 | International Business Machines Corporation | マイクロコンピュータ及びそのテスト方法 |
US7941720B2 (en) | 2007-04-27 | 2011-05-10 | Renesas Electronics Corporation | Scan test circuit and scan test control method |
CN111624478A (zh) * | 2020-06-12 | 2020-09-04 | 山东云海国创云计算装备产业创新中心有限公司 | 一种时钟信号控制电路及设备 |
-
2003
- 2003-11-28 JP JP2003398706A patent/JP2004294424A/ja active Pending
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Publication number | Priority date | Publication date | Assignee | Title |
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