JP4700967B2 - チップ・パッケージの内の複数の基板の階層システム - Google Patents

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Description

本発明は、一般に、チップ・パッケージの設計に関し、特に、導体パッドの配列パターンとそれに関連するネット・リストとをファミリのチップに予め割り当てるようにした改良設計に関する。
半導体チップは、一般に、プリント回路基板に取り付けられたパッケージに入れられる。パッケージは、環境要因による劣化からチップを保護し、プリント回路基板に対する電力供給及び信号接続を形成する。チップは、通常は、異なる機能を実行し、その幾つかは他のものに比べ複雑ではない。そのため、多くの場合、チップは（時に、それらの複雑性に対応して）異なる大きさを有する。
設計者らが直面する問題の１つは、新しく設計されたチップの各々について、チップ・パッケージ（基板）の各々が独自に設計される必要があるということである。このことは、同一ファミリ（同一の技術ノード及びデバイスの種類に対応しており、かつ、時に同一のトポロジー及び／又はＩ／Ｏ構造とピン配列にまで及ぶ同一ファミリ）内にあるチップにも当てはまる。以下に記載する本発明は、チップ・パッケージ上に予め割り当てられたピン配列パターンを利用することによって、こうした問題を克服する。
本発明は、従来型のチップ・パッケージにおける前述の及び他の問題、不都合及び欠点と、これに関連する設計手法の制限を考慮して開発されたものであり、改良されたチップ・パッケージ及び設計手法のための構造及び方法を提供することが、本発明の目的である。
本発明の態様の１つによると、マスタ基板と該マスタ基板の少なくとも１つのサブセット基板とを有するチップ・パッケージのメニューが提供される。サブセット基板は、マスタ基板の一部であり、マスタ基板のその一部と同一のピン配列パターンを有する。サブセット基板は、マスタ基板のその一部と同一の内部ネット・リストを有する。サブセット基板は、マスタ基板より小さいチップを受け入れるようになっている。マスタ基板は、そのメニューにおける最大基板である。本発明はまた、チップ・パッケージのメニューをも備える。本発明はマスタ基板を選択し、次に、そのマスタ基板のサブセット基板を選択する。
マスタ設計は、所与のダイとパッケージとの組み合わせを可能にする最大の可能な論理的ネット・リストと最大の物理的配線とを表す。さらに、論理的ネット・リストは、（例えば、最外側のＩ／Ｏから、必要に応じて順次内側に進行する）プログラム的な削除が許容される場合を除くと、いかなる場合においても変更又は修正されることはない。そのため、派生した従属ネット・リスト／パッケージは、親マスタのネット・リスト／パッケージの正に同一サブセットである。
従って、上で説明したように、異なる大きさの同一ファミリ由来のチップが多層基板の大きさに合わせて配置されるときには、本発明によれば、最大の大きさの本体を有する基板が最初に設計される。次に、より小さい大きさの本体のための設計が元に設計のサブセットになる。物理的位置の各々についての底部面パッドの割り当ては、各々の基板の大きさの間で共通にされ、設計構造のこの共有を可能にし、本発明に関連する経費及び時間の節約を実現する。
これまでは、基板ごとに設計がスクラッチから行われ、これは、より多くの設計資源を利用し、かつ、設計又はネット・リストの各々を作成するのに長期のサイクル・タイムを必要とするものであった。本発明によれば、サブセットのネット・リストを取得するプログラムをそのまま起動するだけで、顧客にサブセットのネット・リストをさらに一層迅速に届けることができ、かつ、設計のサイクル・タイムを短縮しながら、より小さな設計を速やかに取得することができるようになる。
前述の及び他の目的と態様及び利点は、図面を参照する本発明の好ましい実施形態についての以下の詳細な説明から、より深く理解されるであろう。
上記したように、本発明は、必要とされる設計時間と労力の量を減らし、これによって、新製品がより速やかに市場に提供されるようにし、これら製品の製造にかかる経費を削減するものである。一般的に言えば、本発明は、パッケージが汎用的に多種多様な半導体チップに用いられるようにするパッケージの配線接続を設計するものである。本発明は、基板のメニュー内に含まれることになる最大基板（チップ・パッケージ）のマスタ（又はスーパー基板）設計を作成する。マスタ基板より小さい基板が、マスタ設計のサブセットである。すなわち、本発明は、スーパー基板設計の再利用がそのための設計サブセットの全てにおいて役立つようにする改良された設計手法と、共通の（Ｉ／Ｏ及び機能的）ネット・リスト階層の考慮に基づく異なる大きさの多数のダイ（チップ）のための多数の新しいパッケージを、ネットの簡単なプログラム的削除によってスーパー基板から得ることができる改良されたパッケージの両方を表現するものである。
したがって、一旦マスタ設計が完成されると、プログラムに従い、より大きなマスタ基板からネット・リストを削除することによって、より小さな基板を作成することができる。本発明によれば、（フリップ・チップの***部における）基板最上部から（底部面金属（ＢＳＭ）パッドにおける）基板底部までのピン配列が、基板のメニューとして予め設定される。すなわち、本発明によれば、所与のメニュー内の基板（パッケージ）の全てについて、ＢＳＭパッドのパターンが予め割り当てられており、異なるチップの各々のために基板をカスタマイズする必要がない。これは、スーパー基板のネット・リストが下位の（より小さい、従属の）ネット・リストの論理的スーパーセットであり、Ｉ／Ｏ（最上面金属ＴＳＭ及びＢＳＭの両平面）の物理的トポロジーが、従属パッケージにとって不要なネットを論理的に削除する改良された設計再利用手法によって、可能とされるものである。不要なネットの論理的又はプログラム的な削除は、ＴＳＭ平面における最外側のＩ／ＯがＢＳＭ平面における最外側の列に残る（そのため、ネットが物理的に交差しない）ようなパッケージによる、前記ネットの三次元ファンアウトを前提とするものである。この手順は、得られた従属チップのパッケージにおいてネットをプログラム的に削除するのに役立つものであり、チップに対応するそのネットにおいては、ダイの最外周のＩ／Ｏが最初に削除され、必要に応じてさらに内部のＩ／Ｏに向け内側に削除が継続することになる。
例えば、図１にマスタ基板のＢＳＭ設計が示される。この実施例においては、マスタ基板は、４２．５×４２．５ｍｍの大きさを有する。さらに図１は、２５×２５ｍｍの最小基板まで小さくした（異なる大きさで示される）マスタ基板の多数のサブセットを表わす。図１に示すように、マスタ基板のサブセットを作成するためには、マスタ基板の選択された部分を取り除くことだけが必要である。残りのＢＳＭパッドは再設計される必要がないだけでなく、再設計されなければならないＢＳＭパッドの上に形成される電気接続も必要としない。基板は、セラミック、有機体、プラスチック、半導体などから構成することができる。
図２Ａ及び図２Ｂは、チップ・パッケージ内（基板）の内部配線ネット・リストを示す。図２Ａにおけるネット・リストはマスタ基板であり、図２Ｂに示されるものは図２Ａに示されるマスタのサブセットである。図２Ａと図２Ｂを比較することによって明らかになるように、図２Ａにおけるマスタ設計の外側部分（外周部分）が図２Ｂにおけるサブセット設計から削除されていることを除くと、設計は同一である。図２Ａに示される基板は、図２Ｂに示される基板より実質的に大きく、かつ、実質的大きいチップを用いることが有益である。図２Ａにおける最も外側の不要なネットを簡単にプログラム的に削除することによって、図２Ｂのパッケージを僅か数時間以内に設計することができる。そうではなく、図２Ｂに示されるパッケージを新たに設計しようとすると、約２週間かかる。したがって、再記すると、本件発明は、本発明の２つの特徴、すなわち、１）マスタ又はスーパー基板を採用する論理的スーパーネット・リスト（例えば、チップとパッケージとの組み合わせのための利用可能な最大のネット・リスト）法、及び、２）最初に最外側ダイのＩ／Ｏ由来の不要なネットを削除し、必要に応じて内側に削除を進行させながら、交差しない物理的ネットを採用する物理的スーパートポロジーの２つの特徴を前提とした、設計の再利用に基づく設計手法の改良を提供するものである。
図３Ａないし図１４Ｂは、２つの異なる基板（チップ・パッケージ）内の様々な層を表わす。さらに詳細には、「Ａ」図がマスタ基板を表わし、「Ｂ」図が同一メニュー内のマスタのサブセットを表わす。図３Ａと図３Ｂ及び図１４Ａと図１４Ｂは、それぞれに、基板の最上部及び底部を表わす。図４Ａから図１３Ｂは、基板内の連続層を図解したものである。
異なる基板の各層内の「Ａ」及び「Ｂ」の図を比較することによって明らかになるように、サブセットがマスタ基板内に含まれる外周領域３０を含まないことを除くと、マスタ及びサブセットのための電気接続及び配線の位置は、同一である。上で説明したように、これにより、マスタのサブセットを極めて容易かつ迅速に設計することが可能になり、それは、製品を市場に提供するまでの経費節約を実現し、時間を削減する。基板又はパッケージの設計者は、本発明すなわち新しい設計再利用手法を利用し、時間と費用を節約しながら迅速かつ容易に従属の論理的ネット・リスト及び基板／パッケージを得ることができる。
マスタ設計は、所与のダイとパッケージとの組み合わせを可能にする最大の可能なネット・リストと最大の物理的配線を表わす。さらに、論理的ネット・リストは、プログラム的な（例えば、最外側のＩ／Ｏから、必要に応じて順次内側に進行させる）削除を許容することを除くと、いかなる場合にも変更又は修正されることはない。そのため、派生した従属ネット・リスト／パッケージは、親マスタのネット・リスト／パッケージと正に同一のサブセットである。各事例の「Ａ」及び「Ｂ」の図の比較により、各層について、マスタ・チップ・パッケージ（Ａ）から各層上の配線を削除することによって、サブセット・チップ・パッケージ（Ｂ）が簡単に得られることが示される。
本発明は、マスタ基板及びそのマスタ基板の少なくとも１つのサブセット基板を有する、合同論理性（ｃｏｎｇｒｕｅｎｔ ｌｏｇｉｃａｌ）がありトポロジー的にコヒーレントなチップ・パッケージの階層システムを開示するものである。マスタ基板は、チップ・パッケージにより支持される（ｓｕｐｐｏｒｔａｂｌｅ）最大の論理的及び物理的表現（ｒｅｎｄｉｔｉｏｎ）を有する。サブセット基板は、マスタ基板から不要なネットをプログラム的に削除することによって得られる。合同なチップ・パッケージとは、少なくとも１つのマスタ・チップ・パッケージと、派生したより小さいチップ・パッケージとを有するチップ・パッケージの所与のメニューのために、派生したより小さいチップ・パッケージの配線ネットの全てが、マスタ・チップ・パッケージの配線ネットのサブセットに共通であり、かつ、合同（即ち一致）であることを意味する。
従って、上で説明したように、異なる大きさの同一ファミリ由来のチップが多層基板の大きさに合わせて配置されるときには、本発明は、最大の大きさ本体を有する基板が最初に設計される。次に、より小さい大きさの本体のための設計が元の設計のサブセットになる。物理的位置の各々についての底部面パッドの割り当ては、各々の基板の大きさの間で共通にされ、設計構造のこの共有を可能にし、本発明に関連する経費及び時間の節約を実現する。
これまでは、基板ごとに設計がスクラッチから行われ、これは、より多くの設計資源を利用し、かつ、設計又はネット・リストの各々を作成するのに長期のサイクル・タイムを必要とするものであった。本発明によれば、サブセットのネット・リストを取得するプログラムをそのまま起動するだけで、顧客にサブセットのネット・リストをさらに一層迅速に届けることができ、かつ、設計のサイクル・タイムを短縮しながら、より小さな設計を速やかに取得することができるようになる。
本発明を好ましい実施形態に関して記載してきたが、当業者であれば、添付した特許請求の範囲に記載の精神及び範囲内で修正を行うことによって、本発明を実施できることを認識するであろう。
より小さなチップ・パッケージの配列パターンが、マスタの配列パターンのサブセットになることを示す異なるボール格子配列パターンの概略図である。 マスタのネット・リスト（Ａ）及びマスタのネット・リストの内のサブセットのネット・リスト（Ｂ）を用いるチップ・パッケージのＢＳＭの割り当てについての概略図である。 マスタのネット・リスト（Ａ）及びマスタのネット・リストの内のサブセットのネット・リスト（Ｂ）のＴＳＭ上にあるダイ占有スペースの概略図である。 マスタのネット・リスト（Ａ）及びマスタのネット・リストの内のサブセットのネット・リスト（Ｂ）を用いるチップ・パッケージのためのＶ２電源レベル接続による第１内部層配線の概略図である。 マスタのネット・リスト（Ａ）及びマスタのネット・リストの内のサブセットのネット・リスト（Ｂ）を用いるチップ・パッケージのためのアース接続による第１内部層配線の概略図である。 マスタのネット・リスト（Ａ）及びマスタのネット・リストの内のサブセットのネット・リスト（Ｂ）を用いるチップ・パッケージのためのＶ１電源レベル接続による第１内部層配線の概略図である。 チップ・パッケージ内における中間レベルのマスタのネット・リスト（Ａ）及びマスタのネット・リストの内のサブセットのネット・リスト（Ｂ）を用いるチップ・パッケージのための信号接続による第１内部層配線の概略図である。 マスタのネット・リスト（Ａ）及びマスタのネット・リストの内のサブセットのネット・リスト（Ｂ）を用いるチップ・パッケージのためのアース接続による第２内部層配線の概略図である。 マスタのネット・リスト（Ａ）及びマスタのネット・リストの内のサブセットのネット・リスト（Ｂ）を用いるチップ・パッケージのための信号接続による第２内部層配線の概略図である。 マスタのネット・リスト（Ａ）及びマスタのネット・リストの内のサブセットのネット・リスト（Ｂ）を用いるチップ・パッケージのためのＶ１電源レベル接続による第２内部層配線の概略図である。 マスタのネット・リスト（Ａ）及びマスタのネット・リストの内のサブセットのネット・リスト（Ｂ）を用いるチップ・パッケージのための信号接続による第３内部層配線の概略図である。 マスタのネット・リスト（Ａ）及びマスタのネット・リストの内のサブセットのネット・リスト（Ｂ）を用いるチップ・パッケージのためのアース接続による第３内部層配線の概略図である。 マスタのネット・リスト（Ａ）及びマスタのネット・リストの内のサブセットのネット・リスト（Ｂ）を用いるチップ・パッケージのためのＶ２電源レベル接続による第２内部層配線の概略図である。 マスタのネット・リスト（Ａ）及びマスタのネット・リストの内のサブセットのネット・リスト（Ｂ）を用いるチップ・パッケージのためのＢＳＭの配列パターンの概略図である。

Claims (1)

  1. 配線ネットリストを有するマスタ基板と、前記マスタ基板から不要な前記配線ネットリストを削除することによって、前記マスタ基板から派生した、前記マスタ基板より小さいチップパッケージであって、前記マスタ基板より小さいチップパッケージの配線ネットの全てが、前記マスタ基板の前記配線ネットリストのサブセットに共通であり、かつ合同であるサブセット基板とを含む、チップパッケージの階層システムにおいて、前記マスタ基板は、当該階層システムにおける最大の論理的及び物理的配線を有する最大基板である、チップ・パッケージ内の複数の基板の階層システム。
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006202977A (ja) * 2005-01-20 2006-08-03 Sony Corp 基板及び基板の製造方法、並びに半導体パッケージ及び半導体パッケージの製造方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10150120A (ja) * 1996-11-19 1998-06-02 Denso Corp プリント配線基板，ｂｇａ型ｌｓｉパッケージ及び電子装置
JPH11345908A (ja) * 1998-03-31 1999-12-14 Altera Corp 互換性を有するｉｃパッケ―ジおよびマイグレ―ション経路を確保する方法
JP2000171965A (ja) * 1998-12-08 2000-06-23 Toshiba Corp 半導体装置の製造方法、フォトマスクの製造方法および原板

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5608638A (en) * 1995-02-06 1997-03-04 Advanced Micro Devices Device and method for automation of a build sheet to manufacture a packaged integrated circuit
US5953236A (en) * 1995-10-31 1999-09-14 Vlsi Technology, Inc. Method and apparatus for implementing engineering change orders in integrated circuit designs
US5777383A (en) * 1996-05-09 1998-07-07 Lsi Logic Corporation Semiconductor chip package with interconnect layers and routing and testing methods

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10150120A (ja) * 1996-11-19 1998-06-02 Denso Corp プリント配線基板，ｂｇａ型ｌｓｉパッケージ及び電子装置
JPH11345908A (ja) * 1998-03-31 1999-12-14 Altera Corp 互換性を有するｉｃパッケ―ジおよびマイグレ―ション経路を確保する方法
JP2000171965A (ja) * 1998-12-08 2000-06-23 Toshiba Corp 半導体装置の製造方法、フォトマスクの製造方法および原板

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