JP4692835B2 - Semiconductor test system - Google Patents

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Description

本発明は、半導体装置について複数の検査項目に関して試験する半導体試験システムに関するものである。   The present invention relates to a semiconductor test system for testing a semiconductor device with respect to a plurality of inspection items.

従来、ＩＣ（Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）デバイスの製造ラインにおいては、半導体試験システム（以下「ＩＣテストシステム」と呼称する）が利用されている。このＩＣテストシステムは、テストサーバ及びＩＣテスタを備えている。ＩＣテスタは、ＩＣデバイスの製造ラインに設置されている。このＩＣテスタは、テストサーバの制御に従って、製造されたＩＣデバイスを複数の検査項目に関して既定の順序に従って試験し、不良デバイスを検出する。ＩＣテスタは、ＩＣデバイスに関して各検査項目について試験を実施すると、その試験結果としての良否結果データを収集している。   2. Description of the Related Art Conventionally, semiconductor test systems (hereinafter referred to as “IC test systems”) have been used in IC (Integrated Circuit) device manufacturing lines. This IC test system includes a test server and an IC tester. The IC tester is installed in the IC device production line. This IC tester tests manufactured IC devices according to a predetermined order with respect to a plurality of inspection items under the control of a test server, and detects defective devices. The IC tester collects pass / fail result data as a test result when the test is performed for each inspection item regarding the IC device.

従来のＩＣテストシステムでは、試験時間を短縮するために、各検査項目に関して所定回数以上にわたり試験を実施して良否結果データを収集し、例えば、ある特定の検査項目に関する不良回数が所定回数以下である場合、その特定の検査項目を検査項目から削除することとしている（特許文献１参照）。   In the conventional IC test system, in order to shorten the test time, the test is performed for a predetermined number of times or more for each inspection item, and pass / fail result data is collected. For example, the number of defects for a specific inspection item is less than the predetermined number. In some cases, the specific inspection item is deleted from the inspection item (see Patent Document 1).

特開平１１−２４３１２５号公報（図３，図４）JP-A-11-243125 (FIGS. 3 and 4)

しかしながら、従来の半導体試験システムでは、複数の検査項目のうちどの検査項目を削除すべきであるかに関して判断するにあたり、同種の検査項目による検出状況（同種の検査項目についての良否結果データ）しか考慮しておらず、これら複数の検査項目による各検出状況の相関関係を考慮していないため、削除できる検査項目も試験していた。   However, in the conventional semiconductor test system, in determining which inspection item should be deleted from among a plurality of inspection items, only the detection status of the same type of inspection item (good / bad result data for the same type of inspection item) is considered. In addition, since the correlation between the detection states of the plurality of inspection items is not considered, the inspection items that can be deleted were also tested.

そこで本発明は、半導体装置に関する不良の検出精度を維持しつつも短時間で試験を実施することができる半導体試験システムを提供する。   Therefore, the present invention provides a semiconductor test system capable of performing a test in a short time while maintaining the accuracy of detecting a defect related to a semiconductor device.

上記目的を解決するための第１の発明は、半導体装置に関して試験を実施すべき複数の検査項目について管理する検査項目管理手段と、前記複数の検査項目に従って前記半導体装置について試験を実施する試験実施手段と、前記試験実施手段による試験結果に基づいて、前記複数の検査項目に含まれる特定検査項目によって検出可能な特定の不良が、前記複数の検査項目に含まれる他の検査項目によって検出可能であるか否かを判断する検出可否判断手段と、前記検出可否判断手段によって前記特定の不良が前記他の検査項目で検出可能であると判断された場合、前記検査項目管理手段で管理している前記複数の検査項目から前記特定検査項目を削除する検査項目削除手段とを備え、前記検出可否判断手段は、前記複数の検査項目に対して前記特定の不良が検出された回数をカウントする不良検出回数カウント手段と、前記特定検査項目に対する前記他の検査項目で、前記不良検出回数カウント手段によりカウントされた前記特定の不良が検出された回数が予め定められた回数以上となった場合、前記特定検査項目の代わりに前記他の検出項目によって前記特定の不良が検出可能であると判断する判断手段とを備えることを特徴とする半導体試験システムである。




According to a first aspect of the present invention, there is provided an inspection item management means for managing a plurality of inspection items to be tested on a semiconductor device, and a test execution for performing a test on the semiconductor device according to the plurality of inspection items. And a specific defect that can be detected by the specific inspection item included in the plurality of inspection items can be detected by another inspection item included in the plurality of inspection items based on the test result by the means and the test execution unit. When it is determined that the specific defect can be detected in the other inspection item by the detection possibility determination unit that determines whether or not the detection is possible, the inspection item management unit manages the specific defect. and a test item deleting means for deleting the specific inspection item from the plurality of inspection items, the detection availability determination means, prior to the plurality of inspection items A defect detection number counting means for counting the number of times a particular defect is detected, in the other tests from the specific inspection item, the number of times that the specific defect that is counted by the defect detection number counting means is detected A semiconductor test system comprising: a determination unit that determines that the specific defect can be detected by the other detection item instead of the specific inspection item when the predetermined number of times is exceeded. is there.




本発明の半導体試験システムでは、試験実施手段が複数の検査項目に従って半導体装置を試験した結果、検出可否判断手段が、複数の検査項目のいずれかの組み合わせによって特定の不良を共通して検出可能であると判断すると、検査項目削除手段は、検査項目管理手段が管理する複数の検査項目から特定検査項目を自動的に削除する。   In the semiconductor test system of the present invention, as a result of the test execution means testing the semiconductor device according to the plurality of inspection items, the detection possibility determination means can detect a specific defect in common by any combination of the plurality of inspection items. If it is determined that there is, the inspection item deletion unit automatically deletes the specific inspection item from the plurality of inspection items managed by the inspection item management unit.

従って試験実施手段は、それ以降、その特定検査項目について試験を実施しないようになるものの、その特定の不良に関しては、他の検査項目について試験を実施することにより確実に検出することができる。このため本発明の半導体試験システムでは、複数の検査項目との相対的な検出状況との関係で検査項目数を減らすことができ、不良の検出感度を維持しながら、各半導体装置に関する試験時間を短縮することができる。   Therefore, although the test execution unit will not perform the test for the specific inspection item thereafter, the specific defect can be reliably detected by performing the test for the other inspection items. Therefore, in the semiconductor test system of the present invention, the number of inspection items can be reduced in relation to the relative detection status with a plurality of inspection items, and the test time for each semiconductor device can be reduced while maintaining the detection sensitivity of defects. It can be shortened.

しかも、本発明の半導体試験システムは、半導体装置の量産ラインに設置された場合においては、試験対象である半導体装置を試験すればするほどさらに検査項目を減らすことができるとともに、さらに短時間で半導体装置を試験することができるため、大量の半導体装置についても効率よく短時間で試験を実施することができる。   Moreover, when the semiconductor test system of the present invention is installed in a mass production line of semiconductor devices, the number of inspection items can be further reduced as the semiconductor device to be tested is tested, and the semiconductor can be further shortened. Since the device can be tested, a large amount of semiconductor devices can be tested efficiently and in a short time.

さらに、検出可否判断手段は、特定の不良に関して他の検出項目によって検出可能であるか否かについて明確な判断基準に従ってより正確に判断することができることから、検査項目削除手段が、複数の検査項目のうち削除すべき特定検査項目を的確なものとすることができる。しかも検出可否判断手段は、誤って不良が検出されていた場合でも１回の検出で判断しないことから、特定の不良に関して他の検出項目によって検出可能であるか否かについて正確に判断することができる。

 Furthermore, since the detection possibility determination means can more accurately determine whether or not a specific defect can be detected by other detection items according to a clear determination criterion, the inspection item deletion means includes a plurality of inspection items. The specific inspection items to be deleted can be made accurate. Moreover, since the detection possibility determination means does not make a determination by one detection even when a defect is detected by mistake, it can accurately determine whether or not a specific defect can be detected by other detection items. it can.

第２の発明は、第１の発明の構成において、前記検出可否判断手段は、前記特定の不良が前記他の検査項目によっても検出できないと判断された場合に、前記複数の検査項目に含まれるさらに別の検査項目によって検出できるか否かを判断する別の検査項目判断手段と、前記別の検査項目判断手段によって前記特定の不良が検出可能であると判断された場合、前記検査項目削除手段に対して、前記検査項目管理手段で管理している前記複数の検査項目から前記特定検査項目を削除させる削除指示手段とを備えることを特徴とする。

According to a second aspect of the invention, in the configuration of the first aspect of the invention, the detection possibility determination means is included in the plurality of inspection items when it is determined that the specific defect cannot be detected even by the other inspection items. Further, another inspection item determining means for determining whether or not it can be detected by another inspection item, and when it is determined by the another inspection item determination means that the specific defect is detectable, the inspection item deleting means On the other hand, it comprises a deletion instruction means for deleting the specific inspection item from the plurality of inspection items managed by the inspection item management means.

第２の発明によれば、第１の発明の作用に加えて、検出可否判断手段が、他の検査項目によっても特定の不良を検出できない場合でも、その特定の不良を検出可能な検査項目の組み合わせを探し出して、不良の検出精度を維持しつつも最小数の検査項目となるよう検査項目を削減し、半導体装置の試験時間を最小限度に抑制することができる。

According to the second invention, in addition to the operation of the first invention, even if the detection possibility determination means cannot detect a specific defect even by other inspection items, the inspection item that can detect the specific defect By searching for a combination, the number of inspection items can be reduced so that the minimum number of inspection items can be maintained while maintaining the defect detection accuracy, and the test time of the semiconductor device can be minimized.

第３の発明は、第１の発明または第２の発明の構成において、前記半導体装置は、半導体メモリであることを特徴とする。







According to a third invention, in the configuration of the first invention or the second invention, the semiconductor device is a semiconductor memory.







本発明の半導体試験システムは、半導体装置に関する不良の検出精度を維持しつつも短時間で試験を実施することができる半導体試験システムを提供することができる。   The semiconductor test system of the present invention can provide a semiconductor test system capable of performing a test in a short time while maintaining the detection accuracy of a defect related to a semiconductor device.

＜第１実施形態＞
図１は、本発明の第１実施形態としての半導体試験システム１の電気的な構成例を示すブロック図である。
半導体試験システム１は、ＩＣ（Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）テスタ３、外部記憶装置７及び演算解析装置５を備えている。ＩＣテスタ３は、ＩＣデバイスの製造ラインに設置される試験装置である。このＩＣテスタ３では、試験プログラムが動作しており、この試験プログラムが、この製造ラインにおいて製造されたＩＣデバイス（半導体装置）について試験の実施を制御し、その試験結果に基づく良否結果データを生成する。ＩＣテスタ３は、生成した良否結果データを外部記憶装置７に対して送信する機能を有する。 <First Embodiment>
FIG. 1 is a block diagram showing an example of the electrical configuration of a semiconductor test system 1 as a first embodiment of the present invention.
The semiconductor test system 1 includes an IC (Integrated Circuit) tester 3, an external storage device 7, and an arithmetic analysis device 5. The IC tester 3 is a test apparatus installed in an IC device production line. In this IC tester 3, a test program is operated, and this test program controls the execution of a test on an IC device (semiconductor device) manufactured in this manufacturing line, and generates pass / fail result data based on the test result. To do. The IC tester 3 has a function of transmitting the generated pass / fail result data to the external storage device 7.

外部記憶装置７は、例えばハードディスクのような大容量の記憶装置であり、ＩＣデバイスについての試験結果に関する良否結果データを蓄積するための記憶装置である。外部記憶装置７は、ＩＣテスタ３から受信した良否結果データを記憶可能であるとともに、記憶済みの良否結果データを提供可能な構成となっている。なお、この外部記憶装置７は、ＩＣテスタ３及び演算解析装置５のいずれかによって内蔵されている形態であっても良い。   The external storage device 7 is a large-capacity storage device such as a hard disk, for example, and is a storage device for accumulating pass / fail result data relating to test results for IC devices. The external storage device 7 can store the pass / fail result data received from the IC tester 3 and can provide stored pass / fail result data. Note that the external storage device 7 may be built in either the IC tester 3 or the arithmetic analysis device 5.

演算解析装置５は、不良解析プログラムが動作しており、この不良解析プログラムが、外部記憶装置７に蓄積されている良否結果データに基づいてＩＣデバイスに関する不良解析を実施する。なお、本実施形態では、ＩＣデバイスのうち不良が生じているＩＣデバイスを「不良デバイス」と呼称する。   The arithmetic analysis apparatus 5 operates a defect analysis program, and the defect analysis program performs defect analysis on the IC device based on the pass / fail result data stored in the external storage device 7. In the present embodiment, an IC device in which a defect occurs among the IC devices is referred to as a “defective device”.

図２は、図１に示す半導体試験システム１の電気的な構成例を示すブロック図である。
半導体試験システム１のうちＩＣテスタ３は、試験実施部１１（試験実施手段）、検出可否判断部２１（検出可否判断手段）及び検査項目削除部１３（検査項目削除手段）を有するとともに、この試験実施部１１が使用する検査項目記憶部９（検査項目管理手段）を有している。一方、外部記憶装置７は、良否結果データ１５を記憶可能な構成となっている。 FIG. 2 is a block diagram showing an example of the electrical configuration of the semiconductor test system 1 shown in FIG.
The IC tester 3 in the semiconductor test system 1 includes a test execution unit 11 (test execution unit), a detection availability determination unit 21 (detection availability determination unit), and an inspection item deletion unit 13 (inspection item deletion unit). An inspection item storage unit 9 (inspection item management means) used by the implementation unit 11 is included. On the other hand, the external storage device 7 is configured to store the pass / fail result data 15.

検査項目記憶部９は、ＩＣデバイスに関して試験を実施すべき複数の検査項目について管理する記憶部である。試験実施部１１は、検査項目記憶部９において管理されているこれら複数の検査項目の順に従って、試験プログラムにより半導体デバイスの試験を実施する機能を有する。   The inspection item storage unit 9 is a storage unit that manages a plurality of inspection items to be tested for IC devices. The test execution unit 11 has a function of performing a test of a semiconductor device by a test program according to the order of the plurality of inspection items managed in the inspection item storage unit 9.

検出可否判断部２１は、試験実施部１１による試験結果に基づいて、複数の検査項目に含まれる特定検査項目によって検出可能なある不良（以下「特定の不良」と呼称する）が、これら複数の検査項目に含まれる他の検査項目によって検出可能であるか否かについて判断する機能を有する。   Based on the test result by the test execution unit 11, the detectability determination unit 21 detects a certain defect (hereinafter referred to as “specific defect”) that can be detected by a specific inspection item included in the plurality of inspection items. It has a function of determining whether or not it can be detected by other inspection items included in the inspection item.

具体的には検出可否判断部２１は、不良検出回数カウント部１７（不良検出回数カウント手段）及び判断部１９（判断手段）を含んでいる。不良検出回数カウント部１７は、外部記憶装置７に蓄積された良否結果データ１５に基づいて、その特定の不良が検出された回数をカウントする機能を有する。判断部１９は、その特定の不良が検出された回数が予め定められた所定回数以上となった場合、上記他の検出項目によってその特定の不良が検出可能であると判断する機能を有する。   Specifically, the detection possibility determination unit 21 includes a defect detection number counting unit 17 (failure detection number counting unit) and a determination unit 19 (determination unit). The defect detection number counting unit 17 has a function of counting the number of times that the specific defect is detected based on the pass / fail result data 15 stored in the external storage device 7. The determination unit 19 has a function of determining that the specific defect can be detected by the other detection items when the number of times that the specific defect is detected is equal to or greater than a predetermined number of times.

検査項目削除部１３は、検出可否判断部２１によってその特定の不良が他の検査項目で検出可能であると判断された場合、検査項目記憶部９で管理している複数の検査項目からこの特定検査項目を削除する機能を有する。   The inspection item deletion unit 13 determines that the specific defect from the plurality of inspection items managed by the inspection item storage unit 9 when the detection possibility determination unit 21 determines that the specific defect can be detected by other inspection items. It has a function to delete inspection items.

半導体試験システム１は以上のような構成であり、次に図１及び図２を参照しつつ具体的に説明する。
図３は、半導体試験システム１の試験動作例を示すフローチャートである。
図４及び図５は、それぞれ検査項目Ｘ及び検査項目Ｙによる不良ビットの検出状況に関する１対１の包含比較イメージ例を示す図であり、図６は、検査項目Ｘ、検査項目Ｙ及び検査項目Ｚによる不良ビットの検出状況に関する１対複数の包含比較イメージ例を示す図である。
この半導体試験システム１では、ＩＣテスタ３が、複数の検査項目に関する累積的な良否結果データ（いわゆる不良ビットデータ）１５を生成するとともに、例えばこれと同時に各検査項目に関する良否結果データ１５を生成している。 The semiconductor test system 1 is configured as described above, and will be described in detail with reference to FIGS.
FIG. 3 is a flowchart showing an example of a test operation of the semiconductor test system 1.
4 and 5 are diagrams showing examples of one-to-one inclusion comparison images regarding the detection status of defective bits by the inspection item X and the inspection item Y, respectively. FIG. 6 shows the inspection item X, the inspection item Y, and the inspection item. It is a figure which shows the example of 1 to several inclusion comparison image regarding the detection condition of the defective bit by Z.
In this semiconductor test system 1, the IC tester 3 generates cumulative pass / fail result data (so-called defective bit data) 15 relating to a plurality of inspection items, and simultaneously, for example, simultaneously generates pass / fail result data 15 relating to each inspection item. ing.

本実施形態では、一例として同一種類のＩＣデバイスの数がｍ個であり、そのＩＣデバイス１個に対する検査項目数（テスト数）がｎ個であるものと仮定する。ＩＣテスタ３においては、まず、試験実施部１１がｍ個のＩＣデバイス各々についてｎ個の検査項目について試験を実施し、それぞれの良否結果データ１５を全て収集し、外部記憶装置７に格納させる（図３のステップＳ１）。なお、これら複数の良否結果データ１５は、同一のＩＣテスタ３によって収集されても良いし、異なる複数のＩＣテスタ３によって収集されても良い。   In this embodiment, as an example, it is assumed that the number of IC devices of the same type is m, and the number of inspection items (number of tests) for one IC device is n. In the IC tester 3, first, the test execution unit 11 performs a test on n inspection items for each of the m IC devices, collects all the pass / fail result data 15, and stores them in the external storage device 7 ( Step S1) in FIG. The plurality of pass / fail result data 15 may be collected by the same IC tester 3 or may be collected by a plurality of different IC testers 3.

検出可否判断部２１は、例えば検査項目数ｍ個中のある２つの検査項目Ｘ及び検査項目Ｙに着目しつつ次のように処理する。すなわち検出可否判断部２１は、図４（Ａ）に示す検査項目Ｘに関する良否結果データ１５に基づく検出状況と、図４（Ｂ）に示す検査項目Ｙに関する良否結果データ１５に基づく検出状況とを１対１で比較し、両検査項目Ｘ，Ｙによって検出可能な不良ビットの包含関係を把握する。図示の例では、黒塗りのビットが不良ビットであることを表している。検出可否判断部２１は、「検査項目Ｘ⊆検査項目Ｙ」という包含関係が成立していることを見出すことができる。検出可否判断部２１は、このような比較処理を、１つのＩＣデバイスに関する各検査項目のいずれかの組み合わせに従って行う（図３のステップＳ２）。   The detectability determination unit 21 performs the following process while paying attention to, for example, two inspection items X and inspection items Y out of m inspection items. That is, the detectability determination unit 21 determines the detection status based on the pass / fail result data 15 related to the inspection item X shown in FIG. 4A and the detection status based on the pass / fail result data 15 related to the test item Y shown in FIG. A one-to-one comparison is made to grasp the inclusion relationship of defective bits that can be detected by both inspection items X and Y. In the example shown in the drawing, the black bit indicates a defective bit. The detectability determination unit 21 can find out that the inclusion relationship “inspection item X⊆inspection item Y” is established. The detectability determination unit 21 performs such a comparison process according to any combination of inspection items related to one IC device (step S2 in FIG. 3).

検出可否判断部２１は、ｍ個のＩＣデバイスについてそれぞれ、このような比較処理を実行し、各検査項目間の検出状況の包含関係を統計的に算出する。このとき、検出可否判断部２１は、検査対象としたＩＣデバイスが規定数（例えばｍ個）以上であり、かつ、そのうち予め定められた回数（所定回数）以上において検査項目Ｘと検査項目Ｙで、「検査項目Ｘ⊆検査項目Ｙ」という包含関係が成立するか否かを判断する（図３のステップＳ３）。   The detectability determination unit 21 performs such a comparison process for each of the m IC devices, and statistically calculates the inclusion relationship of the detection status between the inspection items. At this time, the detectability determination unit 21 determines whether the inspection item X and the inspection item Y are equal to or more than a predetermined number (for example, m) of IC devices to be inspected, and more than a predetermined number of times (predetermined number). Then, it is determined whether or not the inclusion relationship “inspection item X⊆inspection item Y” is established (step S3 in FIG. 3).

検出可能判断部２１は、このような包含関係が成立する場合、検査項目Ｘで検出可能な不良ビット（特定の不良）は検査項目Ｙで全て検出できると判断し（図３のステップＳ４）、検査項目Ｘを実行しなくても良い（削除しても良い）検査項目であると判断する。   When such an inclusion relationship is established, the detectability determining unit 21 determines that all the defective bits (specific defects) that can be detected in the inspection item X can be detected in the inspection item Y (step S4 in FIG. 3). It is determined that the inspection item X is an inspection item that does not need to be executed (may be deleted).

一方、検出可否判断部２１は、「検査項目Ｘ⊆検査項目Ｙ」という包含関係が成立しない場合、検査項目Ｘで検出可能な不良ビットは検査項目Ｙで全て検出できないと判断し（図３のステップＳ５）、検査項目Ｘを実行すべき（削除してはいけない）検査項目と判断する。   On the other hand, when the inclusion relationship “inspection item X⊆inspection item Y” is not established, the detection possibility determination unit 21 determines that all the defective bits detectable in the inspection item X cannot be detected in the inspection item Y (FIG. 3). Step S5), it is determined that the inspection item X is an inspection item to be executed (not to be deleted).

ここで検出可否判断部２１は、図５に示すように検査項目Ｘと検査項目Ｙとの包含関係において「検査項目Ｘ⊆検査項目Ｙ」が成立しない場合には、さらに、図６及び図７に示すように検査項目Ｚにも着目して判断を行うようにしている。具体的には、検出可否判断部２１は、図６（Ａ）に示す検査項目Ｘに関する良否結果データ１５に基づく検出状況と、図６（Ｂ）に示す検査項目Ｙに関する良否結果データ１５に基づく検出状況と、図６（Ｃ）に示す検査項目Ｚに関する良否結果データ１５に基づく検出状況とによって、不良ビットの検出状況を比較する。   Here, when the “inspection item X⊆inspection item Y” is not established in the inclusion relationship between the inspection item X and the inspection item Y as shown in FIG. As shown in FIG. 6, the determination is made also paying attention to the inspection item Z. Specifically, the detectability determination unit 21 is based on the detection status based on the pass / fail result data 15 related to the inspection item X shown in FIG. 6A and the pass / fail result data 15 related to the test item Y shown in FIG. 6B. The detection status of the defective bit is compared with the detection status based on the detection status based on the pass / fail result data 15 regarding the inspection item Z shown in FIG.

具体的には検出可否判断部２１は、図６（Ｂ）に示す検査項目Ｙによる検出状況及び図６（Ｃ）に示す検出項目Ｚによる検出状況によって、図６（Ａ）に示す検出項目Ｘによる検出状況を包含できる場合、つまり検出項目Ｘにより検出可能な不良ビットが、検出項目Ｙにより検出可能な不良ビット又は検出項目Ｚにより検出可能な不良ビットである場合、次のように判断する。すなわち検出可否判断部２１は、「検査項目Ｘ⊆検査項目Ｙ∪検査項目Ｚ」が成立すると判断し、検査項目Ｘに関して試験を実施しなくても良い（削除しても良い）と判断する。   Specifically, the detection possibility determination unit 21 detects the detection item X shown in FIG. 6A according to the detection situation based on the inspection item Y shown in FIG. 6B and the detection situation based on the detection item Z shown in FIG. In the case where the detection status by the detection item X can be included, that is, the defective bit detectable by the detection item X is a defective bit detectable by the detection item Y or a defective bit detectable by the detection item Z, the following determination is made. That is, the detectability determination unit 21 determines that “inspection item X⊆inspection item Y∪inspection item Z” is established, and determines that the test need not be performed on the inspection item X (it may be deleted).

このように検出可否判断部２１が、検査項目Ｘ（特定検査項目）に関して試験を実施しなくても良いと判断した場合、検査項目削除部１３に、検査項目記憶部９において管理されている複数の検査項目Ｘ，Ｙ，Ｚなどから検査項目Ｘを削除させる（図３のステップＳ６）。試験実施部１１は、検査項目記憶部９に登録されている検査項目についてのみ試験を実施することから、このように検査項目Ｘが検査項目記憶部９から削除されたことにより、次のＩＣデバイスに関して試験を実施するときには、この検査項目Ｘに関する試験を実施せず、検査項目Ｙ，Ｚに関する試験を実施する。   As described above, when the detection possibility determination unit 21 determines that the test need not be performed on the inspection item X (specific inspection item), the inspection item deletion unit 13 manages a plurality of items managed in the inspection item storage unit 9. The inspection item X is deleted from the inspection items X, Y, Z, etc. (step S6 in FIG. 3). Since the test execution unit 11 performs the test only on the inspection items registered in the inspection item storage unit 9, the inspection item X is deleted from the inspection item storage unit 9 in this way, so that the next IC device When the test is carried out, the test relating to the inspection items Y and Z is carried out without conducting the test relating to the inspection item X.

演算解析装置５は、外部記憶装置７に蓄積された各検査項目に関する良否結果データ１５及び、累積した全ての検査項目に関する良否結果データ１５に基づいて、不良デバイスに関してビット毎に不要解析をする。   The arithmetic analysis device 5 performs unnecessary analysis for each defective bit on the basis of the pass / fail result data 15 relating to each inspection item stored in the external storage device 7 and the pass / fail result data 15 relating to all accumulated inspection items.

第１実施形態によれば、試験実施部１１が複数の検査項目Ｘ，Ｙ，Ｚに従ってＩＣデバイスを試験した結果、検出可否判断部２１が、複数の検査項目Ｘ，Ｙ，Ｚのいずれかの組み合わせによって特定の不良を共通して検出可能であると判断すると、検査項目削除部１３は、検査項目記憶部９が管理する複数の検査項目Ｘ，Ｙ，Ｚから自動的に特定検査項目Ｘを削除する。   According to the first embodiment, as a result of the test execution unit 11 testing the IC device according to the plurality of inspection items X, Y, and Z, the detection availability determination unit 21 is one of the plurality of inspection items X, Y, and Z. If it is determined that a specific defect can be detected in common by the combination, the inspection item deletion unit 13 automatically selects the specific inspection item X from the plurality of inspection items X, Y, and Z managed by the inspection item storage unit 9. delete.

従って試験実施部１１は、それ以降、その特定検査項目Ｘについて試験を実施しないようになるものの、その特定の不良に関しては、他の検査項目Ｙ，Ｚについて試験を実施することにより確実に検出することができる。このため本実施形態では、複数の検査項目Ｘ，Ｙ，Ｚとの相対的な検出状況との関係で検査項目数を減らすことができ、不良の検出感度を維持しながら、各ＩＣデバイスに関する試験時間を短縮することができる。   Therefore, although the test execution unit 11 will not perform the test for the specific inspection item X thereafter, the specific defect is surely detected by performing the test for the other inspection items Y and Z. be able to. For this reason, in the present embodiment, the number of inspection items can be reduced in relation to the relative detection status of a plurality of inspection items X, Y, and Z, and the test for each IC device is performed while maintaining the detection sensitivity of defects. Time can be shortened.

しかも第１実施形態では、半導体試験システム１がＩＣデバイスの量産ラインに設置された場合においては、試験対象であるＩＣデバイスを試験すればするほどさらに検査項目を減らすことができるとともに、さらに短時間でＩＣデバイスを試験することができるため、大量のＩＣデバイスについても効率よく短時間で試験を実施することができる。   Moreover, in the first embodiment, when the semiconductor test system 1 is installed in the IC device mass production line, the number of inspection items can be further reduced as the IC device to be tested is tested, and the time can be shortened. Since the IC device can be tested by the test, a large amount of IC devices can be tested efficiently in a short time.

また第１実施形態では、検出可否判断部２１が、各検査項目によって特定の不良が検出された回数をカウントする不良検出回数カウント部１７を備えているとともに、他の検査項目によって特定の不良が検出された回数が予め設定された回数以上となった場合、特定検査項目の代わりに他の検出項目によってその特定の不良が検出可能であると判断する判断部１９（判断手段）を備えている。   In the first embodiment, the detectability determination unit 21 includes the defect detection number counting unit 17 that counts the number of times a specific defect is detected by each inspection item, and a specific defect is detected by another inspection item. When the number of detected times is equal to or greater than a preset number, a determination unit 19 (determination unit) is provided that determines that the specific defect can be detected by another detection item instead of the specific inspection item. .

このような構成とすると、検出可否判断部２１は、特定の不良に関して他の検出項目によって検出可能であるか否かについて明確な判断基準に従ってより正確に判断することができることから、検査項目削除部１３が、複数の検査項目のうち削除すべき特定検査項目を的確なものとすることができる。しかも検出可否判断部２１は、誤って不良が検出されていた場合でも１回の検出で判断しないことから、特定の不良に関して他の検出項目によって検出可能であるか否かについて正確に判断することができる。   With such a configuration, the detection possibility determination unit 21 can more accurately determine whether a specific defect can be detected by other detection items according to a clear determination criterion. 13 can make the specific inspection item to be deleted out of the plurality of inspection items accurate. In addition, even if a defect is detected by mistake, the detection possibility determination unit 21 does not make a determination with a single detection, and therefore accurately determines whether or not a specific defect can be detected by other detection items. Can do.

また第１実施形態では、検出可否判断部２１が、特定の不良が他の検査項目によっても検出できないと判断された場合に、これら複数の検査項目に含まれるさらに別の検査項目によって検出できるか否かを判断する（別の検査項目判断手段）を備えている。さらに検出可否判断部２１は、この判断によって、その特定の不良が検出可能であると判断された場合、検査項目削除部１３に対して、検査項目記憶部９で管理している複数の検査項目から特定検査項目を削除させる指示を行う（削除指示手段）。   Moreover, in 1st Embodiment, when it is judged that the detection possibility judgment part 21 cannot detect a specific defect also by other test | inspection items, can it be detected by another test | inspection item contained in these some test | inspection items? (Other inspection item determination means) is determined. Further, when it is determined that the specific defect can be detected by this determination, the detection possibility determination unit 21 performs a plurality of inspection items managed by the inspection item storage unit 9 with respect to the inspection item deletion unit 13. An instruction to delete the specific inspection item is issued (deletion instruction means).

このようにすると、検出可否判断部２１が、他の検査項目によっても特定の不良を検出できない場合でも、その特定の不良を検出可能な検査項目の組み合わせを探し出して、不良の検出精度を維持しつつも最小数の検査項目となるよう検査項目を削減し、ＩＣデバイスの試験時間を最小限度に抑制することができる。   In this way, even if the detection possibility determination unit 21 cannot detect a specific defect even by other inspection items, it searches for a combination of inspection items that can detect the specific defect, and maintains the detection accuracy of the defect. However, the number of inspection items can be reduced to minimize the number of inspection items, and the test time of the IC device can be minimized.

＜第２実施形態＞
第２実施形態における半導体試験システム１ａは、第１実施形態としての半導体試験システム１とほぼ同様の構成であるとともにほぼ同様の動作を行うことから、同様の構成および動作についてはその説明を省略し、以下異なる点を中心として説明する。なお、第２実施形態において第１実施形態と同様の構成および動作について説明が及ぶ場合は、第１実施形態における符号と同一の符号を用いる。 Second Embodiment
The semiconductor test system 1a according to the second embodiment has substantially the same configuration as the semiconductor test system 1 as the first embodiment and performs substantially the same operation, so that the description of the same configuration and operation is omitted. Hereinafter, the different points will be mainly described. In the second embodiment, when the same configuration and operation as in the first embodiment are explained, the same reference numerals as those in the first embodiment are used.

第２実施形態では、第１実施形態における検査項目の削除基準に代えて、或いはこれと併せて、次のような検査項目の削除基準を採用している。具体的には、第２実施形態における半導体試験システム１ａは次のような構成となっている。   In the second embodiment, the following inspection item deletion criterion is adopted instead of or in combination with the inspection item deletion criterion in the first embodiment. Specifically, the semiconductor test system 1a in the second embodiment has the following configuration.

半導体試験システム１ａは、上記良否結果データを保持する保持部、その良否結果データを解析する解析部、条件テーブルメモリ、判別部及び変更部を備えている。条件テーブルメモリは、検査項目を削除するための条件及び検査項目の順番を入れ替えるための条件を示した条件テーブルを格納している。判別部は、その解析部の解析結果及びその条件テーブルの条件に基づいて検査項目の削除または入れ替えが必要であるかどうかを判別する。変更部は、その判別部が削除または入れ替えが必要であると判別した検査項目について削除または入れ替えを実行する。   The semiconductor test system 1a includes a holding unit that holds the pass / fail result data, an analysis unit that analyzes the pass / fail result data, a condition table memory, a determination unit, and a change unit. The condition table memory stores a condition table showing conditions for deleting inspection items and conditions for changing the order of inspection items. The determination unit determines whether or not the inspection item needs to be deleted or replaced based on the analysis result of the analysis unit and the condition of the condition table. The changing unit deletes or replaces the inspection item determined to be deleted or replaced by the determining unit.

このようにすると、ＩＣデバイスの量産開始から現在までに至る長期間の良否結果データの解析結果と、条件テーブルに基づいて自動的に検査項目の削除や入れ替えを行っている。これによって第２実施形態では、検査効率を低減することなく検査項目の削除や入れ替えを行うことができ、しかも長期間にわたる良否結果データに基づく決定により、検査項目の削除に関する判断ミスを防止することができる。   In this way, the inspection items are automatically deleted or replaced based on the analysis result of long-term quality result data from the start of mass production of IC devices to the present and the condition table. Accordingly, in the second embodiment, inspection items can be deleted or replaced without reducing inspection efficiency, and a determination based on pass / fail result data over a long period of time can be used to prevent determination errors related to deletion of inspection items. Can do.

またさらに第２実施形態では、その良否結果データを、検査項目を所定のまとまりに従ってグループ化してカテゴリーとし、カテゴリー内にある検査項目毎にＩＣデバイスの良否判定結果を集計したサマリデータとしている。このようにすると、検査結果の生データ（良否結果データ）ではなくサマリデータを収集して検査項目の削除や入れ替えを自動的に行っているため、余計なデータを収集することなく検査項目の削除や入れ替えを効率よく行うことができる。   Furthermore, in the second embodiment, the pass / fail result data is summary data in which the inspection items are grouped according to a predetermined group into categories, and the IC device pass / fail judgment results are tabulated for each inspection item in the category. In this way, the summary data is collected instead of the raw data (acceptance result data) of the inspection results, and the inspection items are automatically deleted or replaced, so the inspection items can be deleted without collecting unnecessary data. And can be replaced efficiently.

またさらに第２実施形態では、半導体試験システム１ａが次のような予測部及び照合部を備えていてもよい。この予測部は、上記変更部で検査項目の順番を入れ替えたときに、入れ替えた検査項目の順番で既知のＩＣデバイスについて検査を行ったときの検査結果を予測する機能を有する。この照合部は、入れ替えた検査項目の順番で実際にＩＣデバイスについて検査を行ったときに得られた検査結果と、その予測部から得られた検査結果とを照合する機能を有する。このようにすると、ＩＣテスタ３が正常に動作しているかどうかを確認できる。   Furthermore, in the second embodiment, the semiconductor test system 1a may include the following prediction unit and verification unit. The predicting unit has a function of predicting the inspection result when the inspection is performed on the known IC devices in the order of the inspection items replaced when the order of the inspection items is replaced by the changing unit. The collation unit has a function of collating the inspection result obtained when the IC device is actually inspected in the order of the exchanged inspection items with the inspection result obtained from the prediction unit. In this way, it can be confirmed whether or not the IC tester 3 is operating normally.

またさらに第２実施形態では、半導体試験システム１ａが、次のような第１のカウンタ及び入替部を備えていても良い。まず第１のカウンタは、不良が発生した検査項目について、その検査項目で発生した不良回数をカウントするものである。この入替部は、この第１のカウンタのカウント及びその条件テーブルの条件を基準とし、不良回数が所定値を超えてしまった検査項目を、現在の検査順番よりも前の検査順番とするよう移す機能を有する。このようにすると、不良回数が起こる確率が高い検査項目ほど前方の検査順番に持ってくるため、早い検査順番で不良が発生してテストが終了する確率が高くなる。これによって、無駄な検査項目を省くことができる。   Furthermore, in the second embodiment, the semiconductor test system 1a may include the following first counter and replacement unit. First, the first counter counts the number of defects occurring in the inspection item for the inspection item in which the defect has occurred. Based on the count of the first counter and the conditions of the condition table, the replacement unit moves the inspection items whose number of defects has exceeded a predetermined value to be the inspection order before the current inspection order. It has a function. In this way, since the inspection items having a higher probability of occurrence of defects are brought to the front inspection order, there is a high probability that a defect will occur in the earlier inspection order and the test will end. Thereby, useless inspection items can be omitted.

また第２実施形態では、半導体試験システム１ａが第２のカウンタ、第３のカウンタ及び削除部を備えていても良い。この第２のカウンタは、試験を実施したＩＣデバイスの総数をカウントする。第３のカウンタは、各検査項目について試験を実施しなかった回数をカウントする。削除部は、第２のカウンタのカウント、第３のカウンタのカウント及び条件テーブルをもとに、所定のテスト回数以上連続して不良が発生していない検査項目を削除する機能を有する。このようにすると、不良でないと常時判断する検査項目を複数の検査項目から削除しているため、検査効率を向上することができる。また、このような構成とすると、ＩＣデバイスの量産実績を積めば積むほど、削除の検討対象となる検査項目が増えていき、検査項目の削除の実施により検査効率が向上する確率を高めることができる。   In the second embodiment, the semiconductor test system 1a may include a second counter, a third counter, and a deletion unit. This second counter counts the total number of IC devices that have been tested. The third counter counts the number of times the test is not performed for each inspection item. The deletion unit has a function of deleting inspection items in which no defect has been continuously generated for a predetermined number of times or more based on the count of the second counter, the count of the third counter, and the condition table. In this way, the inspection items that are always judged not defective are deleted from the plurality of inspection items, so that the inspection efficiency can be improved. In addition, with such a configuration, as the mass production results of IC devices are accumulated, the number of inspection items to be considered for deletion increases, and the probability that inspection efficiency is improved by performing the deletion of inspection items can be increased. it can.

またさらに第２実施形態では、ＩＣデバイスの量産ラインに複数のＩＣテスタ３を設置し、演算解析装置５（テスタサーバ）により複数のＩＣテスタ３を管理する形態を採用している場合に、ＩＣテストシステム１ａが、次のような稼働状況監視部を備えている形態でも良い。具体的には、この稼働状況監視部は、各ＩＣテスタ３の稼動状況を監視し、稼動が停止したときに停止要因を収集分析して、ＩＣテスタ３の停止要因の改善指令を出す機能を有する。このようにすると、ＩＣテスタ３の停止要因を的確に分析して改善指令を出すことができる。   Furthermore, in the second embodiment, when a plurality of IC testers 3 are installed in a mass production line of IC devices and the plurality of IC testers 3 are managed by the arithmetic analysis device 5 (tester server), the IC is used. The test system 1a may be provided with the following operating status monitoring unit. Specifically, this operating status monitoring unit has a function of monitoring the operating status of each IC tester 3, collecting and analyzing the stop factors when the operation is stopped, and issuing an instruction to improve the stop factors of the IC tester 3. Have. In this way, it is possible to accurately analyze the cause of stoppage of the IC tester 3 and issue an improvement command.

また第２実施形態では、同様に、ＩＣデバイスの量産ラインに複数のＩＣテスタ３を設置し、演算解析装置５により複数のＩＣテスタ３を管理する形態を採用する場合に、ＩＣテストシステム１ａが判断部を備えている形態でも良い。この判断部は、各ＩＣテスタの検査結果をもとに、各ＩＣテスタ３が正常であるか否かについて判定したり、ＩＣデバイスが正常に検査されているかどうかについて判定する機能を有する。   Similarly, in the second embodiment, when a plurality of IC testers 3 are installed in a mass production line of IC devices and the plurality of IC testers 3 are managed by the arithmetic analysis device 5, the IC test system 1a is The form provided with the judgment part may be sufficient. This determination unit has a function of determining whether or not each IC tester 3 is normal based on the inspection result of each IC tester and determining whether or not the IC device is normally inspected.

以上は、一実施形態についての説明であるが、本発明の実施の形態がこれに制約されることはない。上記実施形態の各構成は、上述のような形態のみならず、適宜組み合わせを変更することができる。
また上記実施形態では、半導体試験システム１による試験対象が半導体メモリであると例示しているが、このようなメモリデバイスに限られず、システムオンチップ（Ｓｙｓｔｅｍ Ｏｎ Ｃｈｉｐ）ＩＣデバイスについて試験を実施することに適用することができる。また上記実施形態では、複数の検査項目Ｘ，Ｙ，Ｚを検査項目記憶部９で管理しているが、これに限られず、検査項目削除部１３がこれら複数の検査項目Ｘ，Ｙ，Ｚを削除可能な形態であればいかなる形態で管理していても良い。また上記実施形態では、試験実施部１１内部に試験プログラムを有する構成を示したが、この試験実施部１１が試験プログラムを読み出す構成であっても良い。
The above is the description of one embodiment, but the embodiment of the present invention is not limited to this. Each composition of the above-mentioned embodiment can change not only the above-mentioned form but a combination suitably.
In the above embodiment, the test target by the semiconductor test system 1 is exemplified as a semiconductor memory. However, the test is not limited to such a memory device, and a test is performed on a system-on-chip (System On Chip) IC device. Can be applied to. In the above embodiment, the inspection item storage unit 9 manages a plurality of inspection items X, Y, and Z. However, the present invention is not limited to this, and the inspection item deletion unit 13 stores these inspection items X, Y, and Z. Any form that can be deleted may be managed. Moreover, although the structure which has a test program in the test execution part 11 was shown in the said embodiment, the structure which this test execution part 11 reads a test program may be sufficient.

半導体試験システムの電気的な構成例を示すブロック図である。It is a block diagram which shows the electrical structural example of a semiconductor test system. 図１に示す半導体試験システムの電気的な構成例を示すブロック図である。It is a block diagram which shows the electrical structural example of the semiconductor test system shown in FIG. 半導体試験システムの試験動作例を示すフローチャートである。It is a flowchart which shows the example of test operation | movement of a semiconductor test system. 検査項目による検出状況に関する１対１の包含比較イメージ例を示す図である。It is a figure which shows the example of a 1-to-1 inclusion comparison image regarding the detection condition by an inspection item. 検査項目による検出状況に関する１対１の包含比較イメージ例を示す図である。It is a figure which shows the example of a 1-to-1 inclusion comparison image regarding the detection condition by an inspection item. 検査項目による検出状況に関する１対複数の包含比較イメージ例を示す図である。It is a figure which shows the example of 1 to several inclusion comparison image regarding the detection condition by a test | inspection item.

符号の説明Explanation of symbols

１ 半導体試験システム
９ 検査項目記憶部（検査項目管理手段）
１１ 試験実施部（試験実施手段）
１３ 検査項目削除部（検査項目削除手段）
１５ 良否結果データ（試験結果）
１７ 不良検出回数カウント部（不良検出回数カウント手段）
１９ 判断部（判断手段）
２１ 検出可否判断部（検出可否判断手段） 1 Semiconductor Test System 9 Inspection Item Storage Unit (Inspection Item Management Means)
11 Test execution department (Test execution means)
13 Inspection item deletion part (Inspection item deletion means)
15 Pass / fail result data (test results)
17 Defect detection count section (Defect detection count section)
19 Judgment part (judgment means)
21 Detectability determination unit (detection determination means)

Claims (3)

半導体装置に関して試験を実施すべき複数の検査項目について管理する検査項目管理手段と、
前記複数の検査項目に従って前記半導体装置について試験を実施する試験実施手段と、
前記試験実施手段による試験結果に基づいて、前記複数の検査項目に含まれる特定検査項目によって検出可能な特定の不良が、前記複数の検査項目に含まれる他の検査項目によって検出可能であるか否かを判断する検出可否判断手段と、
前記検出可否判断手段によって前記特定の不良が前記他の検査項目で検出可能であると判断された場合、前記検査項目管理手段で管理している前記複数の検査項目から前記特定検査項目を削除する検査項目削除手段とを備え、
前記検出可否判断手段は、
前記複数の検査項目に対して前記特定の不良が検出された回数をカウントする不良検出回数カウント手段と、
前記特定検査項目に対する前記他の検査項目で、前記不良検出回数カウント手段によりカウントされた前記特定の不良が検出された回数が予め定められた回数以上となった場合、前記特定検査項目の代わりに前記他の検出項目によって前記特定の不良が検出可能であると判断する判断手段と
を備えることを特徴とする半導体試験システム。 Inspection item management means for managing a plurality of inspection items to be tested for semiconductor devices;
Test execution means for performing a test on the semiconductor device according to the plurality of inspection items;
Whether or not a specific defect that can be detected by a specific inspection item included in the plurality of inspection items can be detected by another inspection item included in the plurality of inspection items based on a test result by the test execution unit. Detectability determination means for determining whether or not
When the specific defect is determined to be detectable in the other inspection items by the detection possibility determination unit, the specific inspection item is deleted from the plurality of inspection items managed by the inspection item management unit Inspection item deletion means,
The detection possibility determination means includes
A defect detection number counting means for counting the number of times the specific defect is detected for the plurality of inspection items ;
In the case where the number of times that the specific defect counted by the defect detection number counting means is detected in the other inspection item for the specific inspection item is equal to or more than a predetermined number of times, instead of the specific inspection item A semiconductor test system, comprising: a determination unit that determines that the specific defect can be detected by the other detection items. 前記検出可否判断手段は、
前記特定の不良が前記他の検査項目によっても検出できないと判断された場合に、前記複数の検査項目に含まれるさらに別の検査項目によって検出できるか否かを判断する別の検査項目判断手段と、
前記別の検査項目判断手段によって前記特定の不良が検出可能であると判断された場合、前記検査項目削除手段に対して、前記検査項目管理手段で管理している前記複数の検査項目から前記特定検査項目を削除させる削除指示手段と
を備えることを特徴とする請求項１に記載の半導体試験システム。 The detection possibility determination means includes
Another inspection item determination means for determining whether or not the specific defect can be detected by another inspection item included in the plurality of inspection items when it is determined that the specific defect cannot be detected by the other inspection item; ,
When it is determined that the specific defect can be detected by the different inspection item determination unit, the specific item is determined from the plurality of inspection items managed by the inspection item management unit with respect to the inspection item deletion unit. The semiconductor test system according to claim 1, further comprising: deletion instruction means for deleting an inspection item. 前記半導体装置は、半導体メモリであることを特徴とする請求項１または請求項２に記載の半導体試験システム。   The semiconductor test system according to claim 1, wherein the semiconductor device is a semiconductor memory.
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