JP4691960B2 - Pll回路 - Google Patents
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Description
特許文献1には、ロックアップ時間を早くするためにPLL回路のVCOに、その発振周波数の一定範囲内の位相変動を制御するループフィルタの出力の制御電圧とは別に、このVCOの自走周波数を決定するための固定の制御電圧を予め記憶しておき、VCOの自走周波数をある周波数から別の周波数に変更する時に、記憶した制御電圧を切り換えてVCOに供給するVCOの自走周波数制御電圧供給手段の技術について開示されている。
このLPFの応答速度遅延を改善するために、図10(a)のようにLPFの抵抗Rに並列にダイオード(Da,Db)を挿入する技術が公知技術として存在する。このダイオードにより、図10(b)に示すように、VCOの自走周波数制御電圧供給手段の出力電圧(Vi:波形23)が変化した際、LPFの入出力電圧差がダイオードの順方向電圧である0.7V程度以下になるまで(P点)はLPFの応答による遅延を無視できるようになり、更にロックアップが高速になる。しかし、LPFの入出力電圧差が0.7V以下(P点)になってから0.0Vになるまでの間(Q点)はLPFの応答の影響を受けてゆっくりとLPFの出力電圧が変化する(波形24)。これはVCO出力波形にリファレンスリークを発生させる原因となる。
本発明は、かかる課題に鑑みてなされたものであり、ダイオードを回路に並列に接続したLPFにおいて、LPFに供給するVCOの自走周波数制御電圧供給手段の出力電圧を2段階に分けて異なる電圧を供給することにより、ダイオードの順方向電圧の影響をキャンセルし、更にLPFの応答速度を改善したPLL回路を提供することを目的とする。
PLL回路に新しい分周比を設定して異なった周波数にVCOをロックさせるときは、自走周波数制御電圧供給手段の出力電圧を変化させる必要がある。このとき問題となるのは、その電圧の変化点においてLPFの時定数によりLPFの入出力間に応答遅延が発生することである。この遅延時間は本質的にPLL回路のロックアップの応答速度特性となる。この遅延時間は理想的にはゼロが好ましいので、可能な限り応答速度を改善するためにダイオードをLPFの回路に並列に接続している。しかし、この回路で問題となるのはダイオードの順方向電圧(約0.7V)により、VCO出力波形にリファレンスリークを発生させることである。そこで本発明では、このリファレンスリークの発生を抑圧するために、自走周波数制御電圧供給手段の出力電圧を変化させる時に、2回に分けて異なった電圧を設定する。本発明は、低い電圧から高い電圧に変化させる場合であり、電圧を変化させるときにダイオードの順方向電圧を目的の電圧に加算し、ダイオードをバイパスするようにして、その後、目的の電圧に戻すものである。
また、LPFの回路に並列にダイオードを接続した場合の制御電圧の印加時間は、少なくともVCOの出力周波数の位相が基準周波数信号の位相に位相同期するために十分な時間印加する必要がある。
本発明は、高い電圧から低い電圧に変化させる場合であり、電圧を変化させるときにダイオードの順方向電圧を目的の電圧から減算し、ダイオードをバイパスするようにして、その後、目的の電圧に戻す。
LPFの回路に並列にダイオードを接続した場合の制御電圧の印加時間は、少なくともVCOの出力周波数の位相が基準周波数信号の位相に位相同期するために十分な時間印加する必要がある。
短縮することができる。更に、LPFのカットオフ周波数を下げることができるため、VCO出力信号のC/N,S/Nを改善することができる。
また、所定の時間を少なくとも電圧制御発振器の出力周波数が基準周波数信号に位相同期するのに十分な時間設定するので、ロックアップ動作が安定して確実に位相同期することができる。
また請求項2では、自走周波数制御電圧供給手段から出力する制御電圧を高い電圧から低い電圧に変化させるとき、制御手段が自走周波数が分周器により設定される周波数と等しくなる制御電圧値からダイオードの順方向電圧値を引いた第2の電圧値を所定の時間発生させ、その後、元の制御電圧値に戻すように自走周波数制御電圧供給手段を制御するので、ダイオードの順方向電圧を順バイアスしてダイオードを等価的にバイパスすることができ、VCOの自走周波数制御電圧が安定するまでの時間が短縮してPLL回路のロックアップ時間を短縮することができる。また、VCOの自走周波数制御電圧が安定する前にPLL回路の引き込みが完了してロックする場合は、VCO出力波形にロック直後に現れるリファレンスリークのレベルを下げることができる。また、リファレンスリークが発生している時間を短縮することができる。更に、LPFのカットオフ周波数を下げることができるため、VCO出力信号のC/N,S/Nを改善することができる。
所定の時間を少なくとも電圧制御発振器の出力周波数が基準周波数信号に位相同期するのに十分な時間設定するので、ロックアップ動作が安定して確実に位相同期することができる。
図1は本発明の実施形態に係るPLL回路の機能ブロック図である。このPLL回路100は、位相同期用制御電圧v、及び制御電圧Voに基づいて発振周波数fが制御されるVCO(電圧制御発振器)1と、このVCO1により発振された発振信号の周波数fを所定の分周比により分周する分周器2bと、基準周波数信号Fを発生する基準周波数信号発生器3と、分周器2bにより分周された信号と基準周波数信号Fの位相とを比較する位相比較器2cと、この位相比較器2cにより比較された位相誤差εを積分するループフィルタ4と、VCO1の自走周波数を決定するための制御電圧Vi(i=1,2,・・・n)を供給する自走周波数制御電圧供給手段5と、この自走周波数制御電圧供給手段5の制御電圧Viに含まれるノイズを除去するローパスフィルタ(以下、LPFと記す)6と、PLL−IC2及び自走周波数制御電圧供給手段5を制御するCPU(制御手段)7と、を備えて構成される。
尚、基準周波数信号発生器3はPLL−IC2に内蔵された分周器2aにより所定の周波数に分周される。この例では、PLL−IC2には分周器2a、分周器2b、位相比較器2cが含まれる。また、自走周波数制御電圧供給手段4は、例えばROMに複数の制御電圧Viのデータを記憶し、ROMから読み出されたデジタル信号である制御電圧Viのデータに基づいてD/A変換器によりアナログ電圧に変換してLPF6に供給するものとする。
いま、VCO1がある発振周波数f1で一定範囲の位相差にロックしているとすれば、VCO1の自走周波数f1を定める制御電圧Viは固定電圧V1であり、その一定範囲に位相変動を抑圧する位相同期用制御電圧はvである。この状態の発振周波数f1を周波数f2に変更する場合、図示しない操作部からCPU7に周波数変更の指令データを与えると、CPU7は、周波数f1を周波数f2に変えるための分周比データを分周器2bに送出すると共に、VCO1の自走発振周波数fをf1からf2に変えるための電圧V2に対応するデジタルデータD2をROMから読出してD/A変換器に与える。この時、周波数f2が設定されるタイミングとD/A変換器の出力V2が発生するタイミングとを同時にする。そしてD/A変換器の出力V2はLPF6のIN端子に供給され、LPF6のOUT端子から制御電圧Voが出力されてVCO1に印加される。この時、PLL―IC2の位相比較器2cで基準周波数信号Fと位相比較して生じた一定範囲内の位相誤差εを積分したループフィルタ4の出力であって、VCO1に印加されている位相同期用制御電圧vは、変更前の周波数f1の時と殆ど同じ値なので、PLL回路100は変更後の新しい発振周波数f2を直ぐPLLループに引き込みロックすることができる。
図2は本発明のPLL回路100で使用するLPF6の内部構成の一例を示す図である。このLPF6は、最も単純な構成として抵抗RとコンデンサCにより構成され、抵抗Rに極性を互いに異なるように接続したダイオードDa,Dbが並列に接続されている。このLPF6を使用したPLL回路の問題は、図10により説明したとおり、LPF6の入出力電圧差がダイオードDa,Dbの順方向電圧0.7V以下になってから0.0Vになるまでの間はLPF6の応答の影響を受けてゆっくりとLPFの出力電圧が変化する(図10(b)波形24参照)ため、VCO出力波形にリファレンスリークを発生させる原因となることである。そこで本発明では、以下に説明するように、自走周波数制御電圧供給手段5から出力する制御電圧Viを変化させる時に、2回に分けて異なった電圧を設定するものである。
これにより、VCO1の自走周波数制御電圧が安定するまでの時間が短縮してPLL回路のロックアップ時間を短縮することができる。また、VCO1の自走周波数制御電圧Voが安定する前にPLL回路の引き込みが完了してロックする場合は、VCO出力波形にロック直後に現れるリファレンスリークのレベルを下げることができる。また、リファレンスリークが発生している時間を短縮することができる。更に、LPF6のカットオフ周波数を下げることができるため、VCO出力信号のC/N,S/Nを改善することができる。
尚、LPF6の回路に並列にダイオードを接続した場合の制御電圧Viの印加時間は、少なくともVCO1の出力周波数fの位相が基準周波数信号Fの位相に同期するために十分な時間印加される。
図7は本発明のPLL回路200で使用するLPF20の内部構成の一例を示す図である。このLPF20は、最も単純な構成として抵抗RとコンデンサCにより構成され、抵抗Rの両端にJ−FET21のドレイン電極(D)とソース電極(S)が接続されている。そしてドレイン電極(D)とゲート電極(G)間に抵抗Raを接続し、そのゲート電極(G)とCNT端子をダイオードDcを介して接続する。本実施形態では、以下に説明するように、自走周波数制御電圧供給手段5から出力する制御電圧Viを変化させる時に、CPU7からCNT信号を出力し、J−FET21のドレイン(D)とソース(S)間を電気的に接続するものである。
尚、LPF20の回路に並列に接合型電界効果トランジスタを接続した場合のCNT信号の印加時間は、少なくともVCO1の出力周波数の位相が基準周波数信号の位相に位相同期するために十分な時間印加される。また、図7ではJ−FET21を使用したが、抵抗の両端をリレー等のメカ的な接点により接続しても構わない。即ち、J−FET21は一例に過ぎず、他の電子的な手段により実現しても本発明を逸脱するものではない。
Claims (2)
- 2つの制御用端子に印加する制御用の電圧に基づいて発振周波数が制御される電圧制御発振器と、
前記電圧制御発振器により発振された発振信号の周波数を所定の分周比により分周する分周器と、
前記分周器の出力信号の位相を基準周波数信号の位相と比較する位相比較器と、
前記位相比較器により検出された位相誤差を積分し、前記制御用端子の一方に印加するループフィルタと、
前記電圧制御発振器の自走周波数を決定するための制御電圧を供給する自走周波数制御電圧供給手段と、
前記自走周波数制御電圧供給手段に接続される入力端子と、前記電圧制御発振器に接続される出力端子と、の間に接続された抵抗器と、前記抵抗器と前記出力端子との接続点に接続され、且つ接地された容量素子と、前記抵抗器と並列に接続された第1のダイオード及び第2のダイオードと、により構成され、前記自走周波数制御電圧供給手段から出力される制御電圧のノイズを除去し、前記制御用端子の他方に印加するローパスフィルタと、
前記分周器及び自走周波数制御電圧供給手段を制御する制御手段と、を備え、
前記第1のダイオードは、前記入力端子と前記抵抗器との接続点にアノードを接続され、前記抵抗器と前記出力端子との接続点にカソードを接続され、
前記第2のダイオードは、前記入力端子と前記抵抗器との接続点にカソードを接続され、前記抵抗器と前記出力端子との接続点にアノードを接続され、
前記制御手段は、前記自走周波数制御電圧供給手段から出力する制御電圧を低い電圧から高い電圧に変化させる際、前記自走周波数が前記分周器により設定される周波数と等しくなる制御電圧に対して前記第1のダイオードの順方向電圧を加えた第1の電圧を少なくとも前記電圧制御発振器の出力周波数の位相と前記基準周波数信号の位相とが同期するために十分な時間発生させ、その後、前記自走周波数が前記分周器により設定される周波数と等しくなる制御電圧に戻すように前記自走周波数制御電圧供給手段を制御することを特徴とするPLL回路。 - 前記制御手段は、前記自走周波数制御電圧供給手段から出力する制御電圧を高い電圧から低い電圧に変化させる際、前記自走周波数が前記分周器により設定される周波数と等しくなる制御電圧から前記第2のダイオードの順方向電圧を減じた第2の電圧を少なくとも前記電圧制御発振器の出力周波数の位相と前記基準周波数信号の位相とが同期するために十分な時間発生させ、その後、前記自走周波数が前記分周器により設定される周波数と等しくなる制御電圧に戻すように前記自走周波数制御電圧供給手段を制御することを特徴とする請求項1に記載のPLL回路。
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