JP4691960B2

JP4691960B2 - Ｐｌｌ回路

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Publication number: JP4691960B2
Application number: JP2004325504A
Authority: JP
Inventors: 直人佐野
Original assignee: Kenwood KK
Current assignee: Kenwood KK
Priority date: 2004-11-09
Filing date: 2004-11-09
Publication date: 2011-06-01
Anticipated expiration: 2024-11-09
Also published as: JP2006135902A

Description

本発明は、ＰＬＬ回路に関し、さらに詳しくは、電圧制御発振器の自走周波数を決定するための制御電圧を供給する自走周波数制御電圧供給手段と電圧制御発振器との間に挿入するローパスフィルタの入出力電圧の応答遅延を改善したＰＬＬ回路に関するものである。

ＰＬＬ回路は、一般に電圧制御発振器（以下、ＶＣＯと記す）の出力周波数が定常状態になってからの特性（定常特性）と、基準周波数信号に位相同期するまでの引込み特性（同期特性）とは互に相反する関係にある。例えば同期特性の周波数引込み範囲を広くし且つ同期速度を速くすると、ループの雑音帯域が広くなって定常時の特性が劣化することが知られている。従って、ＰＬＬ回路としては、ＶＣＯの発振周波数が基準周波数信号に引込まれて位相同期するまでのロックアップ時間を早くすることが望まれている。
特許文献１には、ロックアップ時間を早くするためにＰＬＬ回路のＶＣＯに、その発振周波数の一定範囲内の位相変動を制御するループフィルタの出力の制御電圧とは別に、このＶＣＯの自走周波数を決定するための固定の制御電圧を予め記憶しておき、ＶＣＯの自走周波数をある周波数から別の周波数に変更する時に、記憶した制御電圧を切り換えてＶＣＯに供給するＶＣＯの自走周波数制御電圧供給手段の技術について開示されている。
特開平０５−３２７４９０号公報

特許文献１では、ＶＣＯの自走周波数制御電圧供給手段から出力される電圧データに基づいてアナログ電圧に変換するＤ／Ａ変換器が備えられており、このＤ／Ａ変換器の出力をＶＣＯに直接接続するように記述されているが、実際にはＤ／Ａ変換器より出力される雑音により、ＶＣＯ出力信号のＣ／Ｎ（Carrier to Noise）やＳ／Ｎが悪化するのを避けるために、図９（ａ）に示すように抵抗ＲとコンデンサＣにより構成されるＬＰＦを間に挿入して使用している。しかし、この場合、ロックアップの高速化のために、ＶＣＯの自走周波数制御電圧供給手段を設けているにも関わらず、ＬＰＦの応答の遅れ（図９（ｂ）波形２２参照）があるため、ＬＰＦの遅延時間以上の高速化は不可能であった。
このＬＰＦの応答速度遅延を改善するために、図１０（ａ）のようにＬＰＦの抵抗Ｒに並列にダイオード（Ｄａ，Ｄｂ）を挿入する技術が公知技術として存在する。このダイオードにより、図１０（ｂ）に示すように、ＶＣＯの自走周波数制御電圧供給手段の出力電圧（Ｖｉ：波形２３）が変化した際、ＬＰＦの入出力電圧差がダイオードの順方向電圧である０．７Ｖ程度以下になるまで（Ｐ点）はＬＰＦの応答による遅延を無視できるようになり、更にロックアップが高速になる。しかし、ＬＰＦの入出力電圧差が０．７Ｖ以下（Ｐ点）になってから０．０Ｖになるまでの間（Ｑ点）はＬＰＦの応答の影響を受けてゆっくりとＬＰＦの出力電圧が変化する（波形２４）。これはＶＣＯ出力波形にリファレンスリークを発生させる原因となる。
本発明は、かかる課題に鑑みてなされたものであり、ダイオードを回路に並列に接続したＬＰＦにおいて、ＬＰＦに供給するＶＣＯの自走周波数制御電圧供給手段の出力電圧を２段階に分けて異なる電圧を供給することにより、ダイオードの順方向電圧の影響をキャンセルし、更にＬＰＦの応答速度を改善したＰＬＬ回路を提供することを目的とする。

本発明はかかる課題を解決するために、請求項１は、２つの制御用端子に印加する制御用の電圧に基づいて発振周波数が制御される電圧制御発振器と、前記電圧制御発振器により発振された発振信号の周波数を所定の分周比により分周する分周器と、前記分周器の出力信号の位相を基準周波数信号の位相と比較する位相比較器と、前記位相比較器により検出された位相誤差を積分し、前記制御用端子の一方に印加するループフィルタと、前記電圧制御発振器の自走周波数を決定するための制御電圧を供給する自走周波数制御電圧供給手段と、前記自走周波数制御電圧供給手段に接続される入力端子と、前記電圧制御発振器に接続される出力端子と、の間に接続された抵抗器と、前記抵抗器と前記出力端子との接続点に接続され、且つ接地された容量素子と、前記抵抗器と並列に接続された第１のダイオード及び第２のダイオードと、により構成され、前記自走周波数制御電圧供給手段から出力される制御電圧のノイズを除去し、前記制御用端子の他方に印加するローパスフィルタと、前記分周器及び自走周波数制御電圧供給手段を制御する制御手段と、を備え、前記第１のダイオードは、前記入力端子と前記抵抗器との接続点にアノードを接続され、前記抵抗器と前記出力端子との接続点にカソードを接続され、前記第２のダイオードは、前記入力端子と前記抵抗器との接続点にカソードを接続され、前記抵抗器と前記出力端子との接続点にアノードを接続され、前記制御手段は、前記自走周波数制御電圧供給手段から出力する制御電圧を低い電圧から高い電圧に変化させる際、前記自走周波数が前記分周器により設定される周波数と等しくなる制御電圧に対して前記第１のダイオードの順方向電圧を加えた第１の電圧を少なくとも前記電圧制御発振器の出力周波数の位相と前記基準周波数信号の位相とが同期するために十分な時間発生させ、その後、前記自走周波数が前記分周器により設定される周波数と等しくなる制御電圧に戻すように前記自走周波数制御電圧供給手段を制御することを特徴とする。
ＰＬＬ回路に新しい分周比を設定して異なった周波数にＶＣＯをロックさせるときは、自走周波数制御電圧供給手段の出力電圧を変化させる必要がある。このとき問題となるのは、その電圧の変化点においてＬＰＦの時定数によりＬＰＦの入出力間に応答遅延が発生することである。この遅延時間は本質的にＰＬＬ回路のロックアップの応答速度特性となる。この遅延時間は理想的にはゼロが好ましいので、可能な限り応答速度を改善するためにダイオードをＬＰＦの回路に並列に接続している。しかし、この回路で問題となるのはダイオードの順方向電圧（約０．７Ｖ）により、ＶＣＯ出力波形にリファレンスリークを発生させることである。そこで本発明では、このリファレンスリークの発生を抑圧するために、自走周波数制御電圧供給手段の出力電圧を変化させる時に、２回に分けて異なった電圧を設定する。本発明は、低い電圧から高い電圧に変化させる場合であり、電圧を変化させるときにダイオードの順方向電圧を目的の電圧に加算し、ダイオードをバイパスするようにして、その後、目的の電圧に戻すものである。
また、ＬＰＦの回路に並列にダイオードを接続した場合の制御電圧の印加時間は、少なくともＶＣＯの出力周波数の位相が基準周波数信号の位相に位相同期するために十分な時間印加する必要がある。

請求項２は、請求項１に記載のＰＬＬ回路において、前記制御手段は、前記自走周波数制御電圧供給手段から出力する制御電圧を高い電圧から低い電圧に変化させる際、前記自走周波数が前記分周器により設定される周波数と等しくなる制御電圧から前記第２のダイオードの順方向電圧を減じた第２の電圧を少なくとも前記電圧制御発振器の出力周波数の位相と前記基準周波数信号の位相とが同期するために十分な時間発生させ、その後、前記自走周波数が前記分周器により設定される周波数と等しくなる制御電圧に戻すように前記自走周波数制御電圧供給手段を制御することを特徴とする
本発明は、高い電圧から低い電圧に変化させる場合であり、電圧を変化させるときにダイオードの順方向電圧を目的の電圧から減算し、ダイオードをバイパスするようにして、その後、目的の電圧に戻す。
ＬＰＦの回路に並列にダイオードを接続した場合の制御電圧の印加時間は、少なくともＶＣＯの出力周波数の位相が基準周波数信号の位相に位相同期するために十分な時間印加する必要がある。

請求項１の発明によれば、自走周波数制御電圧供給手段から出力する制御電圧を低い電圧から高い電圧に変化させるとき、制御手段が自走周波数が分周器により設定される周波数と等しくなる制御電圧値にダイオードの順方向電圧値を加えた第１の電圧値を所定の時間発生させ、その後、元の制御電圧値に戻すように自走周波数制御電圧供給手段を制御するので、ＶＣＯの自走周波数制御電圧が安定するまでの時間が短縮してＰＬＬ回路のロックアップ時間を短縮することができる。また、ＶＣＯの自走周波数制御電圧が安定する前にＰＬＬ回路の引き込みが完了してロックする場合は、ＶＣＯ出力波形にロック直後に現れるリファレンスリークのレベルを下げることができる。また、リファレンスリークが発生している時間を
短縮することができる。更に、ＬＰＦのカットオフ周波数を下げることができるため、ＶＣＯ出力信号のＣ／Ｎ，Ｓ／Ｎを改善することができる。
また、所定の時間を少なくとも電圧制御発振器の出力周波数が基準周波数信号に位相同期するのに十分な時間設定するので、ロックアップ動作が安定して確実に位相同期することができる。
また請求項２では、自走周波数制御電圧供給手段から出力する制御電圧を高い電圧から低い電圧に変化させるとき、制御手段が自走周波数が分周器により設定される周波数と等しくなる制御電圧値からダイオードの順方向電圧値を引いた第２の電圧値を所定の時間発生させ、その後、元の制御電圧値に戻すように自走周波数制御電圧供給手段を制御するので、ダイオードの順方向電圧を順バイアスしてダイオードを等価的にバイパスすることができ、ＶＣＯの自走周波数制御電圧が安定するまでの時間が短縮してＰＬＬ回路のロックアップ時間を短縮することができる。また、ＶＣＯの自走周波数制御電圧が安定する前にＰＬＬ回路の引き込みが完了してロックする場合は、ＶＣＯ出力波形にロック直後に現れるリファレンスリークのレベルを下げることができる。また、リファレンスリークが発生している時間を短縮することができる。更に、ＬＰＦのカットオフ周波数を下げることができるため、ＶＣＯ出力信号のＣ／Ｎ，Ｓ／Ｎを改善することができる。
所定の時間を少なくとも電圧制御発振器の出力周波数が基準周波数信号に位相同期するのに十分な時間設定するので、ロックアップ動作が安定して確実に位相同期することができる。

以下、本発明を図に示した実施形態を用いて詳細に説明する。但し、この実施形態に記載される構成要素、種類、組み合わせ、形状、その相対配置などは特定的な記載がない限り、この発明の範囲をそれのみに限定する主旨ではなく単なる説明例に過ぎない。
図１は本発明の実施形態に係るＰＬＬ回路の機能ブロック図である。このＰＬＬ回路１００は、位相同期用制御電圧ｖ、及び制御電圧Ｖｏに基づいて発振周波数ｆが制御されるＶＣＯ（電圧制御発振器）１と、このＶＣＯ１により発振された発振信号の周波数ｆを所定の分周比により分周する分周器２ｂと、基準周波数信号Ｆを発生する基準周波数信号発生器３と、分周器２ｂにより分周された信号と基準周波数信号Ｆの位相とを比較する位相比較器２ｃと、この位相比較器２ｃにより比較された位相誤差εを積分するループフィルタ４と、ＶＣＯ１の自走周波数を決定するための制御電圧Ｖｉ（ｉ＝１，２，・・・ｎ）を供給する自走周波数制御電圧供給手段５と、この自走周波数制御電圧供給手段５の制御電圧Ｖｉに含まれるノイズを除去するローパスフィルタ（以下、ＬＰＦと記す）６と、ＰＬＬ−ＩＣ２及び自走周波数制御電圧供給手段５を制御するＣＰＵ（制御手段）７と、を備えて構成される。
尚、基準周波数信号発生器３はＰＬＬ−ＩＣ２に内蔵された分周器２ａにより所定の周波数に分周される。この例では、ＰＬＬ−ＩＣ２には分周器２ａ、分周器２ｂ、位相比較器２ｃが含まれる。また、自走周波数制御電圧供給手段４は、例えばＲＯＭに複数の制御電圧Ｖｉのデータを記憶し、ＲＯＭから読み出されたデジタル信号である制御電圧Ｖｉのデータに基づいてＤ／Ａ変換器によりアナログ電圧に変換してＬＰＦ６に供給するものとする。

次に本実施形態のＰＬＬ回路１００の基本的な動作について説明する。例えば、自走周波数制御電圧供給手段５は、ＶＣＯ１の自走周波数ｆ１，ｆ２・・ｆｎを決定する固定の制御電圧Ｖ１，Ｖ２・・Ｖｎを予めデジタルデータＤ１，Ｄ２・・Ｄｎとして図示しないＲＯＭに書込んでおく。そしてデジタルデータＤ１，Ｄ２・・Ｄｎを図示しないＤ／Ａ変換器によりアナログ量の固定の電圧Ｖ１，Ｖ２・・Ｖｎに変換してＬＰＦ６のＩＮ端子に供給するものとする。
いま、ＶＣＯ１がある発振周波数ｆ１で一定範囲の位相差にロックしているとすれば、ＶＣＯ１の自走周波数ｆ１を定める制御電圧Ｖｉは固定電圧Ｖ１であり、その一定範囲に位相変動を抑圧する位相同期用制御電圧はｖである。この状態の発振周波数ｆ１を周波数ｆ２に変更する場合、図示しない操作部からＣＰＵ７に周波数変更の指令データを与えると、ＣＰＵ７は、周波数ｆ１を周波数ｆ２に変えるための分周比データを分周器２ｂに送出すると共に、ＶＣＯ１の自走発振周波数ｆをｆ１からｆ２に変えるための電圧Ｖ２に対応するデジタルデータＤ２をＲＯＭから読出してＤ／Ａ変換器に与える。この時、周波数ｆ２が設定されるタイミングとＤ／Ａ変換器の出力Ｖ２が発生するタイミングとを同時にする。そしてＤ／Ａ変換器の出力Ｖ２はＬＰＦ６のＩＮ端子に供給され、ＬＰＦ６のＯＵＴ端子から制御電圧Ｖｏが出力されてＶＣＯ１に印加される。この時、ＰＬＬ―ＩＣ２の位相比較器２ｃで基準周波数信号Ｆと位相比較して生じた一定範囲内の位相誤差εを積分したループフィルタ４の出力であって、ＶＣＯ１に印加されている位相同期用制御電圧ｖは、変更前の周波数ｆ１の時と殆ど同じ値なので、ＰＬＬ回路１００は変更後の新しい発振周波数ｆ２を直ぐＰＬＬループに引き込みロックすることができる。
図２は本発明のＰＬＬ回路１００で使用するＬＰＦ６の内部構成の一例を示す図である。このＬＰＦ６は、最も単純な構成として抵抗ＲとコンデンサＣにより構成され、抵抗Ｒに極性を互いに異なるように接続したダイオードＤａ，Ｄｂが並列に接続されている。このＬＰＦ６を使用したＰＬＬ回路の問題は、図１０により説明したとおり、ＬＰＦ６の入出力電圧差がダイオードＤａ，Ｄｂの順方向電圧０．７Ｖ以下になってから０．０Ｖになるまでの間はＬＰＦ６の応答の影響を受けてゆっくりとＬＰＦの出力電圧が変化する（図１０（ｂ）波形２４参照）ため、ＶＣＯ出力波形にリファレンスリークを発生させる原因となることである。そこで本発明では、以下に説明するように、自走周波数制御電圧供給手段５から出力する制御電圧Ｖｉを変化させる時に、２回に分けて異なった電圧を設定するものである。

図３は本発明の第１の実施形態に係る自走周波数制御電圧供給手段５から出力する制御電圧Ｖｉの波形を示す図である。縦軸に制御電圧Ｖｉの電圧レベルを示し、横軸は時間を示す。ＣＰＵ７は、自走周波数制御電圧供給手段５から出力する制御電圧を低い電圧Ｖｉ０から高い電圧Ｖｉ１に変化させる際、自走周波数が分周器２ｂにより設定される周波数と等しくなる制御電圧値Ｖｉ１にＬＰＦ６に接続されたダイオードＤａの順方向電圧値０．７Ｖを加えた電圧値Ｖｉ２（第１の電圧）を所定の時間ｔだけ発生させ、その後、制御電圧値Ｖｉ１に戻すように自走周波数制御電圧供給手段５を制御する。即ち、Ｖｉ２＝Ｖｉ１＋０．７Ｖの電圧を時間ｔの間ＬＰＦ６のＩＮ端子に供給する。従って、時間ｔ間ではダイオードＤａのアノードには電圧Ｖｉ２が印加される。この電圧Ｖｉ２は自走周波数が分周器３ｂにより設定される周波数と等しくなる制御電圧値Ｖｉ１にダイオードＤａの順方向電圧０．７Ｖを加えた電圧のため、制御電圧値Ｖｉ１が０．７Ｖ以下であってもダイオードＤａは必ず順バイアスとなり、ダイオードＤａのアノードとカソード間が電気的に接続された状態となる。このときのＬＰＦ６の等価回路は抵抗Ｒが略ショートされた状態となり、ＩＮ端子とＯＵＴ端子間にコンデンサＣだけが接地された回路となる。その結果、抵抗ＲとコンデンサＣの積（τ＝Ｒ・Ｃ）で決定する時定数が略ゼロとなり、時定数による入出力間の応答遅延をなくすことができる。尚、このときダイオードＤｂは逆バイアスであるので、大きなインピーダンスとなり回路には影響を与えない。

図４は本発明の第２の実施形態に係る自走周波数制御電圧供給手段５から出力する制御電圧の波形を示す図である。縦軸に制御電圧Ｖｉの電圧レベルを示し、横軸は時間を示す。ＣＰＵ７は、自走周波数制御電圧供給手段５から出力する制御電圧を高い電圧Ｖｉ２から低い電圧Ｖｉ１に変化させる際、自走周波数が分周器２ｂにより設定される周波数と等しくなる制御電圧値Ｖｉ１からＬＰＦ６に接続されたダイオードＤｂの順方向電圧値０．７Ｖを引いた電圧値Ｖｉ０(第２の電圧)を所定の時間ｔだけ発生させ、その後、制御電圧値Ｖｉ１に戻すように自走周波数制御電圧供給手段５を制御する。即ち、Ｖｉ０＝Ｖｉ１−０．７Ｖの電圧を時間ｔの間ＬＰＦ６のＩＮ端子に供給する。従って、時間ｔの間ではダイオードＤｂのカソードには電圧Ｖｉ０が印加される。この電圧Ｖｉ０は自走周波数が分周器３ｂにより設定される周波数と等しくなる制御電圧値Ｖｉ１からダイオードＤｂの順方向電圧０．７Ｖを引いた電圧のため、制御電圧値Ｖｉ１が０．７Ｖより高い電圧であってもダイオードＤｂは必ず順バイアスとなり、ダイオードＤｂのアノードとカソード間が電気的に接続された状態となる。このときのＬＰＦ６の等価回路は抵抗Ｒが略ショートされた状態となり、ＩＮ端子とＯＵＴ端子間にコンデンサＣだけが接地された回路となる。その結果、抵抗ＲとコンデンサＣの積（τ＝Ｒ・Ｃ）で決定する時定数が略ゼロとなり、時定数による入出力間の応答遅延をなくすことができる。尚、このときダイオードＤａは逆バイアスであるので、大きなインピーダンスとなり回路には影響を与えない。

以上の通り、ＰＬＬ回路に新しい分周比を設定して異なった周波数にＶＣＯ１をロックさせるときは、自走周波数制御電圧供給手段５の出力電圧を変化させる必要がある。このとき問題となるのは、その電圧の変化点においてＬＰＦ６の時定数によりＬＰＦ６の入出力間に応答遅延が発生することである。この遅延時間は本質的にＰＬＬ回路のロックアップの応答速度特性となる。この遅延時間は理想的にはゼロが好ましいので、第１と第２の実施形態では応答速度を改善するためにダイオードＤａ，ＤｂをＬＰＦ６の回路に並列に接続している。しかし、この回路で問題となるのはダイオードＤａ，Ｄｂの順方向電圧（約０．７Ｖ）により、ＶＣＯ出力波形にリファレンスリークを発生させることである。そこで本実施形態では、このリファレンスリークの発生を抑圧するために、自走周波数制御電圧供給手段５の出力電圧を変化させる時に、２回に分けて異なった電圧（第１の電圧、第２の電圧）を設定するものである。第１の実施形態では、低い電圧から高い電圧に変化させる場合であり、電圧を変化させるときにダイオードの順方向電圧０．７Ｖを目的の電圧Ｖｉ１に加算し、ダイオードをバイパスするようにして、その後、目的の電圧Ｖｉ１に戻すものである。また、第２の実施形態では、高い電圧から低い電圧に変化させる場合であり、電圧を変化させるときにダイオードの順方向電圧０．７Ｖを目的の電圧Ｖｉ１から減算し、ダイオードをバイパスするようにして、その後、目的の電圧Ｖｉ１に戻すものである。
これにより、ＶＣＯ１の自走周波数制御電圧が安定するまでの時間が短縮してＰＬＬ回路のロックアップ時間を短縮することができる。また、ＶＣＯ１の自走周波数制御電圧Ｖｏが安定する前にＰＬＬ回路の引き込みが完了してロックする場合は、ＶＣＯ出力波形にロック直後に現れるリファレンスリークのレベルを下げることができる。また、リファレンスリークが発生している時間を短縮することができる。更に、ＬＰＦ６のカットオフ周波数を下げることができるため、ＶＣＯ出力信号のＣ／Ｎ，Ｓ／Ｎを改善することができる。
尚、ＬＰＦ６の回路に並列にダイオードを接続した場合の制御電圧Ｖｉの印加時間は、少なくともＶＣＯ１の出力周波数ｆの位相が基準周波数信号Ｆの位相に同期するために十分な時間印加される。

図５は図３で説明した本発明の第１の実施形態による自走周波数制御電圧供給手段５のＤ／Ａ変換器から出力された電圧（制御電圧）波形ＶｉとＶＣＯ１の入力電圧波形Ｖｏを示す図である。この図からわかるとおり、波形Ｖｉの立ち上がりで波形１０のようにダイオードの順方向電圧に相当する電圧分高くなる電圧を加え、その後、自走周波数が分周器３ｂにより設定される周波数と等しくなる制御電圧１１に戻すように印加することにより、ＶＣＯ１の入力電圧波形ＶｏはＬＰＦ６の応答時間の影響を受けることなく、ＬＰＦ６の入出力電圧が等しい状態（波形１５）、即ち定常状態とすることができる。尚、図示は省略するが、図４で説明した本発明の第２の実施形態による自走周波数制御電圧供給手段５のＤ／Ａ変換器から出力された電圧波形の場合も、ＶＣＯ１の入力電圧波形ＶｏはＬＰＦ６の応答時間の影響を受けることなく、ＬＰＦ６の入出力電圧が等しい状態、即ち定常状態とすることができる。

図６は本発明の他の実施形態に係るＰＬＬ回路２００の機能ブロック図である。同じ構成要素には同じ参照番号を付して説明する。図６が図１と異なる点は、ＬＰＦ２０に接合型電界効果トランジスタ（以下、Ｊ−ＦＥＴと記す）を制御するバイパス制御信号（以下、ＣＮＴ信号と記す）をＪ−ＦＥＴのゲート電極に入力するためのＣＮＴ端子を追加し、それに伴ってＣＰＵ７にその信号を出力するＩ／Ｏポートを追加し、両者を接続した点である。尚、本実施形態の基本的な動作は図１と同様であるので説明を省略するが、異なる部分ついてのみ説明する。図１では自走周波数制御電圧供給手段５から出力する制御電圧Ｖｉを２回に分けて異なった電圧を出力したが、本実施形態では、自走周波数制御電圧供給手段５から出力する制御電圧Ｖｉは２回に分けて異なった電圧に変化させず、制御電圧Ｖｉの変化点でＪ−ＦＥＴのゲート電極を制御してＬＰＦ２０の入出力を同一電圧にするものである（詳細は後述する）。
図７は本発明のＰＬＬ回路２００で使用するＬＰＦ２０の内部構成の一例を示す図である。このＬＰＦ２０は、最も単純な構成として抵抗ＲとコンデンサＣにより構成され、抵抗Ｒの両端にＪ−ＦＥＴ２１のドレイン電極（Ｄ）とソース電極（Ｓ）が接続されている。そしてドレイン電極（Ｄ）とゲート電極（Ｇ）間に抵抗Ｒａを接続し、そのゲート電極（Ｇ）とＣＮＴ端子をダイオードＤｃを介して接続する。本実施形態では、以下に説明するように、自走周波数制御電圧供給手段５から出力する制御電圧Ｖｉを変化させる時に、ＣＰＵ７からＣＮＴ信号を出力し、Ｊ−ＦＥＴ２１のドレイン（Ｄ）とソース（Ｓ）間を電気的に接続するものである。

図８は図６で説明した本発明の他の実施形態による自走周波数制御電圧供給手段５のＤ／Ａ変換器から出力された電圧（制御電圧）波形ＶｉとＣＮＴ信号との関係を示す図である。この図からわかるとおり、制御電圧波形Ｖｉが低い電圧から高い電圧に変化するとき、ＣＮＴ信号１４を時間ｔの間出力し、制御電圧波形Ｖｉが高い電圧から低い電圧に変化するとき、ＣＮＴ信号１５を時間ｔの間出力する。本実施形態は、ＬＰＦ２０の回路に並列にダイオードを接続する代わりに、Ｊ−ＦＥＴ２１を接続するものである。Ｊ−ＦＥＴ２１はゲート信号の電圧レベルに基づいてソース電極とドレイン電極間を電気的に断接する特性を有している。本施形態ではこの特性を利用して自走周波数制御電圧供給手段５の出力電圧Ｖｉを変化させる時に、ゲート電極にソース電極とドレイン電極間を電気的に接続するＣＮＴ信号を与え、ＬＰＦ２０の入出力間をショートして（具体的にはＬＰＦ２０の抵抗Ｒをショートする）リファレンスリークを改善するものである。
尚、ＬＰＦ２０の回路に並列に接合型電界効果トランジスタを接続した場合のＣＮＴ信号の印加時間は、少なくともＶＣＯ１の出力周波数の位相が基準周波数信号の位相に位相同期するために十分な時間印加される。また、図７ではＪ−ＦＥＴ２１を使用したが、抵抗の両端をリレー等のメカ的な接点により接続しても構わない。即ち、Ｊ−ＦＥＴ２１は一例に過ぎず、他の電子的な手段により実現しても本発明を逸脱するものではない。

本発明の実施形態に係るＰＬＬ回路の機能ブロック図である。本発明のＰＬＬ回路１００で使用するＬＰＦ６の内部構成の一例を示す図である。本発明の第１の実施形態に係る自走周波数制御電圧供給手段５から出力する制御電圧の波形を示す図である。本発明の第２の実施形態に係る自走周波数制御電圧供給手段５から出力する制御電圧の波形を示す図である。図３で説明した本発明の第１の実施形態による自走周波数制御電圧供給手段５のＤ／Ａ変換器から出力された電圧（制御電圧）波形ＶｉとＶＣＯ１の入力電圧波形Ｖｏを示す図である。本発明の他の実施形態に係るＰＬＬ回路２００の機能ブロック図である。本発明のＰＬＬ回路１００で使用するＬＰＦ２０の内部構成の一例を示す図である。図６で説明した本発明の他の実施形態による自走周波数制御電圧供給手段５のＤ／Ａ変換器から出力された電圧（制御電圧）波形ＶｉとＣＮＴ信号との関係を示す図である。（ａ）は従来のＬＰＦの内部構成の一例を示す図であり、（ｂ）はＤ／Ａ変換器から出力された電圧（制御電圧）波形ＶｉとＶＣＯの入力電圧波形Ｖｏを示す図である。（ａ）はダイオードを並列接続した従来のＬＰＦの内部構成の一例を示す図であり、（ｂ）はＤ／Ａ変換器から出力された電圧（制御電圧）波形ＶｉとＶＣＯの入力電圧波形Ｖｏを示す図である。

符号の説明

１ＶＣＯ、２ＰＬＬ−ＩＣ、２ａ，２ｂ分周器、２ｃ位相比較器、３基準周波数信号発生器、４ループフィルタ、５自走周波数制御電圧供給手段、６，２０ローパスフィルタ、７ＣＰＵ、１００，２００ＰＬＬ回路、ｖ位相同期用制御電圧、Ｖｏ制御電圧、ｆ発振信号の周波数、Ｆ基準周波数信号、ε 位相誤差、Ｖｉ制御電圧

Claims

２つの制御用端子に印加する制御用の電圧に基づいて発振周波数が制御される電圧制御発振器と、
前記電圧制御発振器により発振された発振信号の周波数を所定の分周比により分周する分周器と、
前記分周器の出力信号の位相を基準周波数信号の位相と比較する位相比較器と、
前記位相比較器により検出された位相誤差を積分し、前記制御用端子の一方に印加するループフィルタと、
前記電圧制御発振器の自走周波数を決定するための制御電圧を供給する自走周波数制御電圧供給手段と、
前記自走周波数制御電圧供給手段に接続される入力端子と、前記電圧制御発振器に接続される出力端子と、の間に接続された抵抗器と、前記抵抗器と前記出力端子との接続点に接続され、且つ接地された容量素子と、前記抵抗器と並列に接続された第１のダイオード及び第２のダイオードと、により構成され、前記自走周波数制御電圧供給手段から出力される制御電圧のノイズを除去し、前記制御用端子の他方に印加するローパスフィルタと、
前記分周器及び自走周波数制御電圧供給手段を制御する制御手段と、を備え、
前記第１のダイオードは、前記入力端子と前記抵抗器との接続点にアノードを接続され、前記抵抗器と前記出力端子との接続点にカソードを接続され、
前記第２のダイオードは、前記入力端子と前記抵抗器との接続点にカソードを接続され、前記抵抗器と前記出力端子との接続点にアノードを接続され、
前記制御手段は、前記自走周波数制御電圧供給手段から出力する制御電圧を低い電圧から高い電圧に変化させる際、前記自走周波数が前記分周器により設定される周波数と等しくなる制御電圧に対して前記第１のダイオードの順方向電圧を加えた第１の電圧を少なくとも前記電圧制御発振器の出力周波数の位相と前記基準周波数信号の位相とが同期するために十分な時間発生させ、その後、前記自走周波数が前記分周器により設定される周波数と等しくなる制御電圧に戻すように前記自走周波数制御電圧供給手段を制御することを特徴とするＰＬＬ回路。
前記制御手段は、前記自走周波数制御電圧供給手段から出力する制御電圧を高い電圧から低い電圧に変化させる際、前記自走周波数が前記分周器により設定される周波数と等しくなる制御電圧から前記第２のダイオードの順方向電圧を減じた第２の電圧を少なくとも前記電圧制御発振器の出力周波数の位相と前記基準周波数信号の位相とが同期するために十分な時間発生させ、その後、前記自走周波数が前記分周器により設定される周波数と等しくなる制御電圧に戻すように前記自走周波数制御電圧供給手段を制御することを特徴とする請求項１に記載のＰＬＬ回路。