KR102474906B1 - 아날로그 서브 샘플링의 출력 특성을 모방한 다중 지연 동기 루프 회로 - Google Patents

Abstract

본 발명은 다중 지연 동기 루프 회로에 관한 것으로, 더욱 상세하게는 비선형적인 특성을 갖는 디지털 서브 샘플링의 출력을 선형적인 특성을 갖도록 조절하는 다중 지연 동기 루프 회로(MDLL)에 관한 것이다.
본 발명은 기준 주파수와 출력 주파수의 차이를 탐지하는 시간 디지털 변환기(TDC: Time to Digital Converter); 상기 시간 디지털 변환기(TDC)의 출력을 선형적인 곡선으로 매핑하는 룩업 테이블(LUT: Look Up table); 상기 룩업 테이블의 출력이 통과되는 복수의 인버터를 포함하며, 상기 인버터의 동작에 따라 지연된 신호를 출력하는 링 발진기(RO: Ring Oscillator); 및 상기 링 발진기의 출력 주파수의 에지에 주기적으로 기준 주파수의 에지를 주입하는 MRO 동작부를 포함하는 다중 지연 루프 회로를 제공한다.

Description

아날로그 서브 샘플링의 출력 특성을 모방한 다중 지연 동기 루프 회로{MDLL mimicking the output characteristics of analog subsampling}

본 발명은 다중 지연 동기 루프 회로에 관한 것으로, 더욱 상세하게는 비선형적인 특성을 갖는 디지털 서브 샘플링의 출력을 선형적인 특성을 갖도록 조절하는 다중 지연 동기 루프 회로(MDLL)에 관한 것이다.

지연 동기 루프(DLL: Delay Locked Loop)는 전자 장치에서 내부 클럭을 발생시키기 위하여 이용될 수 있다. 일반적인 지연 동기 루프는 수신된 외부 클럭을 지연 라인을 이용하여 소정 시간만큼 지연시켜 외부 클럭에 동기된 내부 클럭을 발생시킨다. 이러한 지연 고정 루프 기반의 클럭 생성 장치는 위상 고정 루프 기반의 클럭 생성 장치 및 국부 발진기와 비교할 때 지터의 축적이 없어 위상 잡음이 적으며, 루프 필터의 구조가 간단하므로 소형화가 가능하다. 특히, 반도체 메모리 장치의 경우 외부 클럭의 주파수를 체배한 주파수를 갖는 내부 클럭을 이용함으 로써 데이터 전송 속도를 증가시킬 수 있고, 정확한 위상 지연 및 듀티 비를 갖는 클럭들을 데이터 전송에 이용 함으로써 고속 데이터 전송시 에러를 줄일 수 있다.

일반적인 지연 동기 루프는 기준 신호(Reference Signal)를 지연선(Delay Line)에 주입시켜 입력된 기준신호 보다 기준 신호의 한 주기만큼 지연된 신호를 출력시키는 회로이다. 또한, 지연 동기 루프는 입력 기준 신호의 한 주기 지연뿐만 아니라 임의 주기 지연을 통해 주파수 합성에 응용될 수 있다.

이에 따라, 최근에는 기존의 지연 동기 루프의 지연선을 링 구조로 바꾼 다중 지연 동기 루프(MDLL: Multiplying Delay Locked Loop)에 대한 연구가 활발히 진행되고 있다. 이와 같은 다중 지연 동기 루프를 이용하여 주파수 합성을 하게 되면 기존의 위상 고정 루프를 이용한 주파수 합성기에 비해 매 입력되는 기준 신호에 의해 발진기에 누적되는 지터(Jitter)가 깨끗해짐으로써 좋은 페이즈 노이즈 성능을 보일 수 있다.

그러나, 링 발진기의 주파수가 의도한 주파수와 정확히 동일하지 않게 되면 매 기준 신호 마다 정적 위상 오프셋(Static Phase Offset)이 발생할 수 있다. 이와 같은 정적 위상 오프셋은, 주파수 합성기 출력 스펙트럼에서 일정 크기의 주파수 톤(Reference Spur)을 발생시키는 문제가 야기된다.

이와 관련하여 다중 지연 동기 루프에서 발생하는 주파수 톤 및 다중 지연 동기 루프의 Fractional-N 동작에 따른 Fractional spur를 줄이기 위한 방법이 필요한 실정이다.

KR 10-2001-006635 A

본 발명은 전술한 문제점을 해결하기 위한 것으로, 다중 지연 동기 루프의 핵심적인 문제인 정적 위상 오프셋 및 Fractional spur를 줄일 수 있는 주파수 합성 방법을 제공하는데 그 목적이 있다.

본 발명의 일 실시 예로써, 아날로그 서브 샘플링의 출력 특성을 모방한 다중 지연 동기 루프 회로가 제공된다.

본 발명의 일 실시 예에 따른 다중 지연 동기 루프 회로는 기준 주파수와 출력 주파수의 차이를 탐지하는 시간 디지털 변환기(TDC: Time to Digital Converter), 시간 디지털 변환기(TDC)의 출력을 선형적인 곡선으로 매핑하는 룩업 테이블(LUT: Look Up table), 룩업 테이블의 출력이 통과되는 복수의 인버터를 포함하며, 인버터의 동작에 따라 지연된 신호를 출력하는 링 발진기(RO: Ring Oscillator) 및 링 발진기의 출력 주파수의 에지에 주기적으로 기준 주파수의 에지를 주입하는 MRO 동작부를 포함할 수 있다.

본 발명의 일 실시 예에 따른 다중 지연 동기 루프 회로에서 시간 디지털 변환기(TDC)는, 클락 단자에서 Q단자까지의 지연을 최소화 시키는 감지 증폭 d-플립플랍(sense amplifier D flip-flop) 및 기준 주파수와 기존주파수를 역 변환시킨 역기준 주파수의 에지를 정렬시키는 에지 정렬부(aligner)를 더 포함할 수 있다.

본 발명의 일 실시 예에 따른 다중 지연 동기 루프 회로에서 룩업 테이블(LUT)은, 베릴로그 하드웨어 서술 언어(Verilog Hardware description Language: Verilog HDL)로 구현되는 것을 특징으로 할 수 있다.

본 발명의 일 실시 예에 따른 다중 지연 동기 루프 회로는 기준 주파수의 에지와 출력 주파수의 에지가 시간 디지털 변환기의 탐지 범위 내에 포함되도록 기준 주파수를 이동시키는 LMS알고리즘을 더 포함할 수 있다.

삭제

전술한 바와 같은 구성을 갖는 본 발명에 따르면, 디지털 서브 샘플링의 출력이 비선형성을 가짐에 따라 발생하는 문제점들이 해결되는 이점이 있다.

또한, 본 발명은 링 발진기에 누적되는 지터를 초기화하여 대역 내 위상 잡음을 개선시키는 이점이 있다.

도 1은 종래 아날로그 서브 샘플링 위상 동기 루프(PLL)의 전체 블록 다이어그램이다.
도 2는 종래 디지털 서브 샘플링 위상 동기 루프(PLL)의 전체 블록 다이어그램이다.
도 3은 종래 다중 지연 동기 루프(MDLL)의 Fractional-N 동작에 따른 문제점을 보여주는 타이밍 다이어그램이다.
도 4는 본 발명의 실시 예에 따른 다중 지연 동기 루프의 전체 블록 다이어그램이다.
도 5는 본 발명의 실시 예에 따른 서브 샘플링 위상 검출기(SSPD)의 블록 다이어그램이다.
도 6은 본 발명의 실시 예에 따른 서브 샘플링 위상 검출기의 출력 특성곡선(a)과 출력 특성 곡선의 미분곡선(b)을 나타낸다.

아래에서는 첨부한 도면을 참조하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 본 발명의 실시 예를 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시 예에 한정되지 않는다. 그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 유사한 부분에 대해서는 유사한 도면 부호를 붙였다.

본 명세서에서 사용되는 용어에 대해 간략히 설명하고, 본 발명에 대해 구체적으로 설명하기로 한다.

본 발명에서 사용되는 용어는 본 발명에서의 기능을 고려하면서 가능한 현재 널리 사용되는 일반적인 용어들을 선택하였으나, 이는 당 분야에 종사하는 기술자의 의도 또는 판례, 새로운 기술의 출현 등에 따라 달라질 수 있다. 또한, 특정한 경우는 출원인이 임의로 선정한 용어도 있으며, 이 경우 해당되는 발명의 설명 부분에서 상세히 그 의미를 기재할 것이다. 따라서 본 발명에서 사용되는 용어는 단순한 용어의 명칭이 아닌, 그 용어가 가지는 의미와 본 발명의 전반에 걸친 내용을 토대로 정의되어야 한다.

명세서 전체에서 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있음을 의미한다. 또한, 명세서에 기재된 "...부", "모듈" 등의 용어는 적어도 하나의 기능이나 동작을 처리하는 단위를 의미하며, 이는 하드웨어 또는 소프트웨어로 구현되거나 하드웨어와 소프트웨어의 결합으로 구현될 수 있다. 또한, 명세서 전체에서 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때, 이는 "직접적으로 연결"되어 있는 경우뿐 아니라, "그 중간에 다른 소자를 사이에 두고"연결되어 있는 경우도 포함한다.

이하 첨부된 도면을 참고하여 본 발명을 상세히 설명하기로 한다.

도 1은 종래 아날로그 서브 샘플링 위상 동기 루프(PLL)의 전체 블록 다이어그램이다.

도 1을 참조하면, 아날로그 서브 샘플링 위상 동기 루프(PLL)는 기준 주파수의 위상과 출력 주파수의 위상을 탐지하여 오차를 출력하는 서브 샘플링 위상 검출기(SSPD: Sub-sampling phase detector), 오차에 따라 전류를 제어하는 전하펌프(CP: Charge pump), 전류에 따라 전압을 조정하는 루프필터(LF: Loop filter) 및 조정된 전압에 따라 주파수가 변경되는 전압 제어 발진기(VCO: Voltage controlled oscillator)를 포함한다.

서브 샘플링 위상 검출기(SSPD)는 기준 주파수의 위상 에지가 출력 주파수의 위상 에지보다 앞서면 기준 전압에 비해 높은 전압을 가지고, 전하펌프(CP)는 전류를 조절하여 루프필터(LF)의 전압을 줄여 전압 제어 발진기(VCO)의 주파수를 낮춰 출력 주파수의 위상을 앞으로 이동시킨다.

반대로 기준 주파수의 위상 에지가 출력 주파수의 위상 에지보다 뒤처지면 기준 전압에 비해 낮은 전압을 가지므로, 전하펌프(CP)는 루프필터(LF)의 전압을 키워 전압 제어 발진기(VCO)의 주파수를 높여 출력 주파수의 위상을 뒤로 이동시킨다.

이렇게 피드백 루프가 동작하면 결국 기준 주파수의 위상 에지와 출력 주파수의 위상 에지가 정렬되어 기준 전압과 동일한 전압을 가지고, Phase locked 상태가 된다.

아날로그 서브 샘플링 위상 동기 루프(PLL)는 Phase noise 측면에서 좋은 성능을 뛰지만, 루프필터(LF)에 저항과 커패시터의 수동 소자를 사용해야 한다는 점에서 큰 면적을 차지한다는 단점을 가진다. 또한, 전하펌프(CP)의 출력 특성이 완벽하게 선형적이지 않기 때문에 비대칭을 가지는 단점이 있다.

도 2는 종래 디지털 서브 샘플링 위상 동기 루프(PLL)의 전체 블록 다이어그램이다.

도 2를 참조하면, 종래 디지털 서브 샘플링 위상 동기 루프(PLL)는 디지털 서브 샘플링 위상 검출기(Digital SSPD: Digital sub-sampling PD), 디지털 루프필터(DLF: Digital loop filter) 및 디지털 제어 발진기(DCO: Digital controlled oscillator)를 포함할 수 있다.

디지털 서브 샘플링 위상 검출기(Digital SSPD)는 기준 주파수의 위상 에지와 출력 주파수의 위상 에지의 차이를 단순히 기준 주파수가 앞서면 -1, 기준 주파수가 뒤처지면 1의 값을 출력하는 Bang-bang 동작을 수행한다.

디지털 서브 샘플링 위상 검출기(Digital SSPD)에서 나온 출력 오차 값은 디지털 루프필터(DLF)를 통해 제어된다. 이 제어 값은 디지털 제어 발진기(DCO)의 주파수를 제어한다.

루프필터(LF)가 디지털로 설계되어 아날로그 루프필터에 비해 면적이 훨씬 작아 큰 이점을 가진다. 또한, 디지털은 외부에서 값을 바꿔줄 수 있으므로 PLL 동작 환경 에 따라 Loop gain을 바꿔줄 수 있어, 동작에 안정성을 갖는다.

디지털 서브 샘플링 위상 검출기(Digital SSPD)는 D-플립플랍(flip-flop)으로 구성되어 있으며, D-플립플랍을 통해 Bang-bang 동작을 수행한다.

디지털 서브 샘플링 위상 검출기(Digital SSPD)의 출력 특성 곡선은 출력 오차에 따라 펄스파의 모양을 가져 비선형적인 특성을 갖는다. 이는 PLL의 동작에 불안정성을 가져와 Loop bandwidth에서 peaking이 생겨 발진하는 Limit cycle oscillation의 문제를 가져온다. 또한, 위상 오차가 얼마가 되든지간에 -1또는 1의 값을 출력하기 때문에 위상을 동기 화해 PLL을 locking 하는데 시간이 오래 걸린다는 문제점이 있다.

도 3은 종래 다중 지연 동기 루프(MDLL)의 Fractional-N 동작에 따른 문제점을 보여주는 타이밍 다이어그램이다.

다중 지연 동기 루프(MDLL: Multiplying delay locked loop)은 기존 PLL 동작에서 전압 제어 발진기(VCO)의 누적된 지터(Jitter)를 제거하기 위해 주기적으로 잡음이 없는 기준 주파수의 위상 에지를 출력 주파수의 위상 에지로 주입해주는 동작을 수행한다.

PLL이 Integer-N 동작을 하게 되면 출력 주파수 = 기준 주파수 x N이 된다. 그러나 출력 주파수를 미세하게 제어하기 위해 다중 지연 동기 루프(MDLL)가 Fractional-N 동작을 하게 되는데 이때 출력 주파수 = 기준 주파수 x N.F가 된다.

이러한 동작을 하면 기준 주파수는 도 3에서와 같이

와

의 두 가지 경우의 주기를 가지게 된다. 만약

의 주기에선 기준 주파수의 위상 에지와 출력 주파수의 위상 에지가 제대로 정렬되어 있더라도,

의 주기에선 기준 주파수의 위상 에지와 출력 주파수의 위상 에지가 차이가 나게 될 것이다.

이때 기준 주파수의 위상 에지가 출력 주파수의 위상 에지로 주입되면 출력 주파수의 위상 오차(

)가 커졌다가 작아졌다를 반복한다. 이는 루프필터(LF)의 전압을 흔들리게 하고, 이에 따라 전압 제어 발진기(VCO)의 출력 주파수가 변화하기 때문에 전압 제어 발진기(VCO)의 출력 스펙트럼에 Fractional spur가 생기는 문제점이 야기된다.

도 4는 본 발명의 실시 예에 따른 다중 지연 동기 루프의 전체 블록 다이어그램이다.

본 발명의 일 실시 예에 따른 다중 지연 동기 루프 회로는 기준 주파수와 출력 주파수의 차이를 탐지하는 시간 디지털 변환기(TDC: Time to Digital Converter), 시간 디지털 변환기(TDC)의 출력을 선형적인 곡선으로 매핑하는 룩업 테이블(LUT: Look Up table), 룩업 테이블의 출력이 통과되는 복수의 인버터를 포함하며, 인버터의 동작에 따라 지연된 신호를 출력하는 링 발진기(RO: Ring Oscillator) 및 링 발진기의 출력 주파수의 에지에 주기적으로 기준 주파수의 에지를 주입하는 MRO 동작부를 포함할 수 있다.

본 발명의 일 실시 예에 따른 다중 지연 동기 루프 회로는 기준 주파수의 에지와 출력 주파수의 에지가 시간 디지털 변환기의 탐지 범위 내에 포함되도록 기준 주파수를 이동시키는 LMS알고리즘을 더 포함할 수 있다.

가상-아날로그 서브 샘플링 위상 검출기(Pseudo-analog SSPD: Pseudo-analog sub-sampling PD)는 아날로그 서브 샘플링의 출력 특성을 모방한 디지털 서브 샘플러이다. 가상-아날로그 서브 샘플링 위상 검출기(Pseudo-analog SSPD)는 시간 디지털 변환기와 룩업 테이블을 포함할 수 있다.

시간 디지털 변환기(TDC)는 기준 주파수와 출력 주파수의 에지를 비교하여 위상 차이를 탐지한다.

룩업 테이블(LUT)은 시간 디지털 변환기의 출력을 정현파 출력 특성 곡선에 맞게 매핑하여 출력한다. 이때, 매핑되는 값이 고정되지 않고, 출력 주파수의 변화에 따라 교정되어 유동적으로 매핑된다.

출력된 에러값(pe[k])은 디지털 루프필터(Digital LF)에 의해 제어되어 Delta sigma 디지털 전압 변환기(Delta sigma Digital to voltage converter)를 통해 링발진기(RO/MRO)의 주파수를 제어한다.

MRO 동작부는 링 발진기의 출력 주파수의 에지에 주기적으로 기준 주파수의 에지를 주입하여 링 발진기에서 누적되는 지터를 제거한다. 이러한 동작을 MRO동작이라 한다.

LMS 알고리즘은 다중 지연 동기 회로(MDLL)의 서브 샘플링 동작을 위해, 기준 주파수의 에지와 출력 주파수의 에지가 시간 디지털 변환기의 탐지 범위 안에 포함되도록 기준 주파수를 조정할 수 있다. 기준 주파수의 에지와 출력 주파수의 에지를 시간 디지털 변환기(TDC)의 탐지 범위 안으로 가져와야 하는 이유는, 서브 샘플링은 반드시 유효한 정보만 샘플링 해야 하기 때문이다.

도 5는 본 발명의 실시 예에 따른 서브 샘플링 위상 검출기(SSPD)의 블록 다이어그램이다.

본 발명의 일 실시 예에 따른 다중 지연 동기 루프 회로에서 시간 디지털 변환기(TDC)는, 클락 단자에서 Q단자까지의 지연을 최소화 시키는 감지 증폭 d-플립플랍(sense amplifier D flip-flop) 및 기준 주파수와 기존주파수를 역 변환시킨 역기준 주파수의 에지를 정렬시키는 에지 정렬부(aligner)를 더 포함할 수 있다.

본 발명의 일 실시 예에 따른 다중 지연 동기 루프 회로에서 룩업테이블(LUT)은, 베릴로그 하드웨어 서술 언어(Verilog HDL: Verilog Hardware description Language)로 구현되는 것을 특징으로 할 수 있다.

감지 증폭 d-플립플랍(sense amplifier D flip-flop)는 클락(Clk)단자에서 Q단자까지의 지연을 최소화 하기 위해 준안정적 특성을 가진, 인버터 체인이다. 여기서 인버터(inverter) 하나의 지연시간이 최소 분해능이다.

에지 정렬기(aligner)는 이 구조의 시간 디지털 변환기(TDC)에서 기준 주파수와 역 기준 주파수가 동시에 사용 되도록 하기 위해 기준 주파수와 역기준 주파수의 에지를 정렬시킨다.

룩업테이블(LUT)는 정현파 LUT(Sinusoidal LUT)로 구비될 수 있으며, 정현파 LUT는 시간 디지털 변환기(TDC)의 출력 값을 정현파 특성 곡선으로 매핑 시킨다.

룩업테이블(LUT)은 베릴로그 하드웨어 서술언어(Verilog Hardware description Language)로 구현되어 매핑 값을 자유롭게 변화시킬 수 있는 유동성을 가진다. 즉, 출력 주파수에 따라 정현파 특성 곡선의 이득이 바뀐다.

도 6은 본 발명의 실시 예에 따른 서브 샘플링 위상 검출기의 출력 특성곡선과 출력 특성 곡선의 미분곡선을 나타낸다.

도 6(a)의 파란색 선은 종래 디지털 서브샘플링 위상 검출기의 출력 특성곡선이고, 검은색 선은 본 발명의 실시 예에 따른 서브 샘플링 위상 검출기의 출력 특성곡선이다.

도 6(a)를 참조하면, 본 발명에 따른 디지털 서브 샘플러와 종래 디지털 서브 샘플러의 출력특성을 비교할 수 있다.

종래 디지털 서브 샘플러의 경우 아날로그 서브 샘플러에 비해 장치의 크기는 작으나 출력특성이 비선형적이며, 출력값이 -1 또는 1로만 표현되어 동작시간이 오래 걸린다는 문제점이 있었다. 그러나, 본 발명에 따르면 디지털 서브 샘플러의 출력특성이 선형성을 가질 수 있으므로, 동작에 걸리는 시간을 줄이면서도 장치의 소형화를 도모할 수 있을 것이다.

도 6(b)의 검은색 선은 정현파의 곡선을 나타내고, 빨간색 선은 정현파의 곡선을 미분한 것을 나타낸다.

도 6(b)를 참조하면, 정현파 곡선을 미분한 값은 위상 검출기의 오차가 0이 되는 지점에서 최대값을 가지는 것을 알 수 있다. 즉, zero 지점에서 최대 이득을 가진다.

시간 디지털 변화기(TDC)의 분해능은 오차가 적어질수록 좋아지므로, 대역 내 위상 잡음(In-band phase noise)이 개선된다. 또한, 루프 주파수 대역폭에 따라 디지털 시간 변환기(TDC)의 이득이 달라지므로 안정성이 보장된다.

전술한 본 발명의 설명은 예시를 위한 것이며, 본 발명이 속하는 기술분야의 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 쉽게 변형이 가능하다는 것을 이해할 수 있을 것이다. 그러므로, 이상에서 기술한 실시 예들은 모든 면에서 예시적인 것이며, 한정적이 아닌 것으로 이해해야만 한다. 예를 들어, 단일형으로 설명되어 있는 각 구성요소는 분산되어 실시될 수도 있으며, 마찬가지로 분산된 것으로 설명되어 있는 구성 요소들도 결합된 형태로 실시될 수 있다.

본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 균등 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.

Claims (5)

1. 기준 주파수와 출력 주파수의 차이를 탐지하는 시간 디지털 변환기(TDC: Time to Digital Converter);
   상기 시간 디지털 변환기(TDC)의 출력을 선형적인 곡선으로 매핑하는 룩업 테이블(LUT: Look Up table);
   상기 룩업 테이블의 출력이 통과되는 복수의 인버터를 포함하며, 상기 인버터의 동작에 따라 지연된 신호를 출력하는 링 발진기(RO: Ring Oscillator); 및
   상기 링 발진기의 출력 주파수의 에지에 주기적으로 기준 주파수의 에지를 주입하는 MRO 동작부를 포함하되,
   상기 시간 디지털 변환기(TDC)는,
   클락 단자에서 Q단자까지의 지연을 최소화 시키는 감지 증폭 d-플립플랍(sense amplifier D flip-flop); 및
   상기 기준 주파수와 상기 기준주파수를 역 변환시킨 역기준 주파수의 에지를 정렬시키는 에지 정렬부(aligner)를 더 포함하는 다중 지연 동기 루프 회로.
   
2. 삭제
3. 제 1 항에 있어서,
   상기 룩업 테이블(LUT)은,
   베릴로그 하드웨어 서술 언어(Verilog Hardware description Language: Verilog HDL)로 구현되는 것을 특징으로 하는 다중 지연 동기 루프 회로.
   
4. 제 1 항에 있어서,
   상기 기준 주파수의 에지와 상기 출력 주파수의 에지가 상기 시간 디지털 변환기의 탐지 범위 내에 포함되도록 상기 기준 주파수를 이동시키는 LMS알고리즘을 더 포함하는 다중 지연 동기 루프 회로.
   
5. 삭제

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