JP4691681B2 - 薄膜トランジスタアレイ基板およびその製造方法 - Google Patents
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Description
本発明は、透光性(transmissive)共用線がより少ないマスクプロセスで製造され、製造プロセスを簡単化し、更に製造コストを減少させる薄膜トランジスタ(thin film transistor=TFT)アレイ基板の製造方法を提供することを目的とする。
図1A〜図1Hは、本発明の第1実施形態に係る薄膜トランジスタ(thin film transistor=TFT)アレイ基板の製造プロセスを説明する断面図であり、図2A〜図2Eは、本発明の第1実施形態に係るTFTアレイ基板の製造プロセスを説明する俯瞰図である。図1Aおよび図2Aにおいて、先ず、基板110が提供され、基板110が1つのアレイとして設計された複数の画素予定領域Pを有し(ただ2つの画素予定領域Pだけを図2A中に明示する)、各画素予定領域Pが能動デバイス領域Aおよびキャパシタ領域Cを有する。パターン化された透明導電層112が基板110上に形成され、各能動デバイス領域A中に第1透明導電パターン112aが、各キャパシタ領域C中に第2透明導電パターン112bが形成される。
図3A〜図3Hは、本発明の第2実施形態に係るTFTアレイ基板の製造フローを説明する断面図であり、図4A〜図4Fは、本発明の第2実施形態に係るTFTアレイ基板の製造フローを説明する俯瞰図である。図3Aおよび図4Aにおいて、基板110が最初に提供され、基板110がアレイとして配置された複数の画素予定領域Pを有する(図4A中では、ただ2つの画素予定領域Pだけを例示的に示す)。各画素予定領域Pが能動デバイス領域Aおよびキャパシタ領域Cを有する。パターン化された透明導電層112が基板110上に形成され、第1透明導電パターン112aが各能動デバイス領域A内に、第2透明導電パターン112bが各キャパシタ領域C内に形成される。ここで留意すべきことは、隣接する画素予定領域P内の第2透明導電パターン112bが相互に接続されて基板110上に共用線CLが形成されることである。言い換えれば、2つ以上の隣接する予定領域P内で、第2透明導電パターン112bが連続的に配置され、基板110上に1片または単層に形成される。
以上のごとく、この発明を最良の実施形態により開示したが、もとより、この発明を限定するためのものではなく、当業者であれば容易に理解できるように、この発明の技術思想の範囲内において、適当な変更ならびに修正が当然なされうるものであるから、その特許権保護の範囲は、特許請求の範囲および、それと均等な領域を基準として定めなければならない。
110 基板
112 透明導電層
112a 第1透明導電パターン
112b,112c 第2透明導電パターン
114 第1金属層
114a 走査線
114b ゲート
114c 接続金属パターン
116 ゲート絶縁層
118 半導体層
118a チャネル層
118b 半導体パターン
119a オーミックコンタクト層
119b ドープド半導体層
120 第2金属層
120a データ線
120S ソース
120D ドレイン
121 金属材料
130 誘電層
132 保護層
134 平坦化層
140 画素電極
A 能動デバイス領域
C キャパシタ領域
CL 共用線
H1,H2 コンタクト窓開口
H3,H4 スリット
P 画素予定領域
Claims (13)
- 薄膜トランジスタ(thin film transistor=TFT)アレイ基板の製造方法であって、前記製造方法が、
基板を提供することと、
複数の第1透明導電パターンおよび複数の第2透明導電パターンを前記基板上に形成することと、
複数の走査線と、複数のゲートと、少なくとも1つの接続パターンとを形成し、そのうち、前記走査線の1つが前記ゲートの1つに電気接続され、各前記ゲートが前記第1透明導電パターンの1つの上に配置され、各前記接続パターンが2つの隣接する第2透明導電パターンに電気接続されることと、
ゲート絶縁層を前記複数の走査線と、前記複数のゲートと、前記少なくとも1つの接続パターンとの上に形成することと、
各前記ゲート上方に複数のチャネル層、ならびに各前記第2透明導電パターン上方にそれぞれ複数の半導体パターンを形成することと、
複数のデータ線を前記ゲート絶縁層上に形成し、複数のソースおよびドレインを前記チャネル層上に形成することと、
誘電層を複数のデータ線と、前記複数のソースおよびドレインとの上に形成し、そのうち、前記誘電層がそれぞれ前記ドレインを露出する複数のコンタクト開口を有することと、
複数の画素電極を前記誘電層に形成し、各画素電極が対応する前記コンタクト開口を介して対応する前記ドレインに電気接続されることと
を含む薄膜トランジスタアレイ基板の製造方法。 - 各前記ゲート上方の各前記複数のチャネル層および各前記第2透明導電パターンの上方の各前記複数の半導体パターンが前記第1透明導電パターンおよび前記第2透明導電パターンを形成するマスクと同一のマスクにより形成される請求項1に記載の方法。
- 更に、
前記チャネル層にドーピングプロセスを行って複数のオーミックコンタクト層を前記チャネル層の表面に対応して形成することを含む請求項1に記載の方法。 - 基板と、
前記基板上に配置される複数の第1透明導電パターンおよび複数の第2透明導電パターンと、
前記基板上に配置される複数の走査線と、
それぞれ前記第1透明導電パターン上に配置され、対応する前記走査線に接続される複数のゲートと、
前記基板上に配置され、2つの隣接する第2透明導電パターンをそれぞれ電気接続する複数の接続パターンと、
前記走査線と、前記第1透明導電パターンと、前記ゲートと、前記第2透明導電パターンと、前記接続パターンとを被覆するゲート絶縁層と、
それぞれ前記第1透明導電パターンに対応する複数のチャネル層であって、前記チャネル層が前記ゲート上方の前記ゲート絶縁層上に配置される複数のチャネル層と、
それぞれ前記チャネル層の両側に配置される複数のソースおよびドレインと、
前記ゲート絶縁層上に配置され、前記ソースに電気接続される複数のデータ線と、
前記チャネル層と、前記データ線と、前記ソースおよびドレインとの上方に配置される誘電層であって、前記誘電層が前記ドレインをそれぞれ露出する複数のコンタクト開口を有する誘電層と、
前記誘電層上に配置される複数の画素電極であって、各画素電極が対応する前記コンタクト開口を介して対応する前記ドレインに電気接続される複数の画素電極と
を含むTFTアレイ基板。 - 更に、前記第2透明導電パターンにそれぞれ対応する複数の半導体パターンを含み、前記半導体パターンが前記第2透明導電パターン上方の前記ゲート絶縁層に配置される請求項4に記載のTFTアレイ基板。
- TFTアレイ基板の製造方法であって、前記製造方法が、
基板を提供することと、
パターン化された透明導電層を前記基板上に形成して複数の透明導電パターンおよび複数の共用線を形成することと、
パターン化された第1金属層を形成して複数の走査線を形成し、各走査線がゲートを前記透明導電パターンの1つの上に延伸することと、
ゲート絶縁層を前記基板上に形成することと、
パターン化された半導体層を前記ゲート絶縁層上に形成してチャネル層を各前記ゲート上方に、半導体パターンを各前記共用線上方に形成し、そのうち、前記半導体層が前記パターン化された透明導電層を形成するマスクと同一のマスクでパターン化されることと、
パターン化された第2金属層を形成して複数のデータ線を形成し、各チャネル層の両側にそれぞれ配置される複数のソースおよび複数のドレインを形成し、そのうち、各ソースが対応する前記データ線に接続されることと、
パターン化された誘電層を前記チャネル層と、前記半導体パターンと、前記データ線と、前記ソースおよびドレインとの上方に形成し、そのうち、前記誘電層がそれぞれ前記ドレインを露出し、前記半導体パターンの両端を分割して浮遊半導体パターンを形成する複数のコンタクト開口を有することと、
複数の画素電極を前記誘電層上に形成し、そのうち、各画素電極が対応する前記コンタクト開口を介して対応する前記ドレインに電気接続されることと
を含む薄膜トランジスタアレイ基板の製造方法。 - 前記透明導電層が前記画素電極の材料と同一の材料を有する請求項6に記載の方法。
- 更に、イオンドーピングプロセスを前記半導体層に行ってオーミックコンタクト層を前記半導体層の表面に形成することを含む請求項6に記載の方法。
- 基板と、
前記基板上に配置される複数の透明導電パターンと、
前記基板上に配置される複数の走査線であって、それぞれ、前記走査線がそれらの対応する透明導電パターンに隣接する複数の走査線と、
前記基板上に配置される複数の共用線であって、前記共用線が前記走査線に平行である複数の共用線と、
それぞれ前記透明導電パターン上に配置され、対応する前記走査線に接続される複数のゲートと、
前記走査線と、前記透明導電パターンと、前記共用線と、前記ゲートとを被覆するゲート絶縁層と、
前記透明導電パターンにそれぞれ対応する複数のチャネル層であって、前記チャネル層が前記ゲート上方の前記ゲート絶縁層上に配置される複数のチャネル層と、
前記チャネル層の両側にそれぞれ配置される複数のソースおよびドレインと、
前記ゲート絶縁層上に配置され、前記ソースに電気接続される複数のデータ線であって、前記データ線が前記走査線および前記共用線に電気接続せずに交差する複数のデータ線と、
前記チャネル層と、前記データ線と、前記ソースおよびドレインとの上方に配置される誘電層であって、前記誘電層が前記ドレインをそれぞれ露出する複数のコンタクト開口を有する誘電層と、
前記誘電層上に配置され、対応する前記コンタクト開口を介して対応する前記ドレインに電気接続される複数の画素電極と
を含むTFTアレイ基板。 - 前記透明導電パターンおよび前記共用線が同一層から作られる請求項9に記載のTFTアレイ基板。
- 更に、前記共用線にそれぞれ対応する複数の半導体パターンを含み、前記半導体パターンが前記共用線上方の前記ゲート絶縁層上に配置される請求項9に記載のTFTアレイ基板。
- 前記透明導電パターンおよび前記共用線の材料がITO,IZO,AZOまたはそれらの組み合わせを含む請求項9に記載のTFTアレイ基板。
- 前記誘電層が保護層および前記保護層上に配置される平坦化層を含む請求項9に記載のTFTアレイ基板。
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