JP4683768B2

JP4683768B2 - Wiring board

Info

Publication number: JP4683768B2
Application number: JP2001157696A
Authority: JP
Inventors: 弘志塚本
Original assignee: Kyocera Corp
Current assignee: Kyocera Corp
Priority date: 2001-05-25
Filing date: 2001-05-25
Publication date: 2011-05-18
Anticipated expiration: 2021-05-25
Also published as: JP2002353375A

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体素子を収容するための半導体素子収納用パッケージや混成集積回路基板等に用いられる配線基板に関するものである。
【０００２】
【従来の技術】
従来、半導体素子収納用パッケージや混成集積回路基板等に用いられる配線基板は、一般に、酸化アルミニウム質焼結体や窒化アルミニウム質焼結体等の電気絶縁材料から成る絶縁基体と、該絶縁基体の表面および内部に被着されたタングステン、モリブデン、マンガン等の金属材料から成る配線層とにより形成されており、絶縁基体の表面に半導体素子や容量素子、抵抗器等の電子部品を搭載するとともに該電子部品の各電極を配線層に錫−鉛半田、錫−銀系半田等の低融点ロウ材を介して電気的に接続するようになっている。
【０００３】
かかる配線基板は、配線層の所定部位を外部電気回路基板の配線導体に錫−鉛半田、錫−銀系半田等の低融点ロウ材を介し接続することによって外部電気回路基板上に実装され、同時に配線基板に搭載されている電子部品の各電極も所定の外部電気回路に電気的に接続されることとなる。
【０００４】
また前記配線基板は、通常、配線層の露出表面に銅めっき層および金めっき層が順次被着されており、該銅めっき層によって配線層の電気抵抗を低く、かつ配線層に対する低融点ロウ材の接合を良好としており、また金めっき層によって配線層及び銅めっき層の酸化腐食を有効に防止している。
【０００５】
【発明が解決しようとする課題】
しかしながら、上記従来の配線基板においては、銅めっき層を形成している銅の結晶粒の平均粒径が一般に約１μｍであり、タングステン、モリブデン、マンガン等の金属材料から成る配線層表面の凹凸径（凹部：約１μｍ）に比べて大きい。そのため配線層表面に銅めっき層を被着させても銅めっき層は配線層表面の凹部内に十分入り込まずに配線層表面と銅めっき層との間に多数の空隙部が形成されてしまい、その結果、銅めっき層と配線層との密着強度が弱くなり、外力印加によって銅めっき層が配線層より容易に剥離したり、配線層表面と銅めっき層との間の空隙部に入り込んでいる気体が配線層に電子部品の電極を低融点ロウ材を介して接続する際等の熱によって大きく膨張し、銅めっき層にフクレ等が発生してしまうという欠点があった。
【０００６】
また、前記配線層に、電子部品の電極を低融点ロウ材を介して接合する際の熱等が作用すると、銅めっき層の銅が金めっき層の表面に移動拡散して銅の酸化物層を形成していまい、配線層に対する低融点ロウ材の濡れ性が劣化したり、接触電気抵抗が著しく増大してしまったりするという問題もあった。
【０００７】
本発明は上記従来の欠点に鑑み案出されたもので、その目的は配線層と銅めっき層との間に剥離が発生したり銅めっき層にフクレ等が生じるのを有効に防止し、配線層に銅めっき層及び金めっき層を強固に被着させることによって配線層に電子部品の電極を低融点ロウ材を介して強固に取着接続することができる配線基板を提供することにある。
【０００８】
【課題を解決するための手段】
本発明の配線基板は、絶縁基体に電子部品の電極が低融点ロウ材を介して接続される配線層を被着形成して成る配線基板であって、前記配線層のうち少なくとも電子部品の電極が低融点ロウ材を介して接合される領域の表面に、リンの含有量が０．８重量％以上の銅−リンめっき層と、銅めっき層と、パラジウム、白金、ロジウム、ルテニウムの少なくとも１種とホウ素との合金層と、金めっき層とを順次被着させており、前記銅−リンめっき層を形成する銅の結晶粒の平均粒径が０．０２μｍ以下であることを特徴とするものである。
【０００９】
また本発明の配線基板は、前記銅−リンめっき層の厚みが０．０３μｍ以上であることを特徴とするものである。
【００１１】
また本発明の配線基板は、前記パラジウム、白金、ロジウム、ルテニウムの少なくとも１種とホウ素との合金層のホウ素含有率が０．２重量％〜２重量％の範囲であることを特徴とするものである。
【００１２】
本発明の配線基板によれば、少なくとも電子部品の電極が低融点ロウ材を介して接続される配線層の表面に、リンの含有量が０．８重量％以上で銅の結晶粒径が０．３μｍ未満と小さい銅−リンめっき層を被着させたことから、配線層の表面に多数の凹凸があったとしても、この凹部内に銅の結晶が良好に入り込んで配線層と銅−リンめっき層とが間に空隙部を形成することなく強固に被着し、また銅−リンめっき層上に、各々の密着性が良好な銅めっき層と、パラジウム、白金、ロジウム、ルテニウムの少なくとも１種とホウ素との合金層と、金めっき層とを順次被着させており、銅−リンめっき層を形成する銅の結晶粒の平均粒径が０．０２μｍ以下であることから、配線層に銅めっき層および金めっき層を強固に被着させることができるとともに銅めっき層によって配線層の電気抵抗を小さなものとなすことができ、更に金めっき層によって配線層の酸化腐食を有効に防止しつつ配線層に電子部品の電極を低融点ロウ材を介して確実、強固に電気的接続することができる。
【００１３】
また同時に、銅めっき層と金めっき層との間に形成した銅の拡散を有効に阻止するパラジウム、白金、ロジウム、ルテニウムの少なくとも１種とホウ素との合金層を形成したことから、銅めっき層の銅の金めっき層表面への拡散が効果的に防止され、配線層に電子部品の電極を低融点ロウ材を介して接合する際の熱等が作用したとしても金めっき層の表面に銅の酸化物層が形成されることはほとんどなく、配線層に対する低融点ロウ材の接合性を良好に維持することができる。
【００１４】
【発明の実施の形態】
次に本発明を添付図面に基づいて詳細に説明する。
図１は、本発明の配線基板を半導体素子収納用パッケージに適用した場合の一実施例を示す断面図であり、１は絶縁基体、２は配線層である。この絶縁基体１と配線層２とで半導体素子３を搭載するための配線基板４が構成される。
【００１５】
前記絶縁基体１は、酸化アルミニウム質焼結体、ムライト質焼結体、窒化アルミニウム質焼結体、炭化珪素質焼結体、ガラスセラミック焼結体等の電気絶縁材料から成り、その上面に半導体素子３を搭載する搭載部を有し、該搭載部表面に露出した配線層２に半導体素子３の電極が半田等の低融点ロウ材からなる接続部材５を介して接続される。
【００１６】
前記絶縁基体１は、例えば、酸化アルミニウム質焼結体から成る場合には、酸化アルミニウム、酸化珪素、酸化カルシウム、酸化マグネシウム等の原料粉末に適当な有機バインダー、溶剤を添加混合して泥漿状のセラミックスラリーとなすとともに該セラミックスラリーを従来周知のドクターブレード法やカレンダーロール法等のシート成形技術を採用してシート状のセラミックグリーンシート（セラミック生シート）を得、しかる後、前記セラミックグリーンシートに切断加工や打ち抜き加工等を施して適当な形状とするとともにこれを複数枚積層し、最後に前記積層されたセラミックグリーンシートを還元雰囲気中、約１６００℃の温度で焼成することによって製作される。
【００１７】
また前記絶縁基体１は、その上面の搭載部から下面にかけて多数の配線層２が被着形成されており、該配線層２の搭載部に露出した部位には半導体素子３の各電極が錫−鉛半田等の低融点ロウ材から成る接続部材５を介して電気的に接続され、また絶縁基体１の下面に導出された部位には外部電気回路基板の配線導体が半田等の低融点ロウ材を介して電気的に接続される。
【００１８】
前記配線層２は、接続される半導体素子３の電極を外部電気回路に接続する作用をなし、例えば、タングステンやモリブデン、モリブデン／マンガン、タングステン／銅、モリブデン／銅、タングステン／モリブデン／銅、等のタングステン、モリブデン、マンガンの少なくとも１種を主成分とする金属材料により形成されている。
【００１９】
前記配線層２は、タングステン等の金属粉末に適当な有機バインダーや溶剤を添加混合して得た金属ペーストを絶縁基体１となるセラミックグリーンシートに予め従来周知のスクリーン印刷法により所定パターンに印刷塗布しておくことによって、絶縁基体１の所定位置に被着形成される。
【００２０】
前記配線層２は、図２に示す如く、少なくとも半導体素子３の電極が低融点ロウ材から成る接続部材５を介して接続される領域に銅−リンめっき層６、銅めっき層７、パラジウム、白金、ロジウム、ルテニウムの少なくとも１種とホウ素との合金層８、金めっき層９が順次被着されている。
【００２１】
前記銅−リンめっき層６は、配線層２に銅めっき層７、パラジウム、白金、ロジウム、ルテニウムの少なくとも１種とホウ素との合金層８、金めっき層９を密着性良く被着させる下地金属層として作用する。
【００２２】
前記銅−リンめっき層６は、例えば、配線層２の表面にパラジウム活性を施した後、この配線層２を、次亜リン酸塩等のリン系化合物を還元剤として用いたリン系無電解銅めっき液中に所定時間浸漬することによって配線層２の表面に所定厚みに被着される。この場合、前記銅−リンめっき層６は被着時に共析して含有されるリン成分の作用により結晶粒の粒成長が効果的に抑制されて銅の結晶粒の平均粒径は、例えば、０．３μｍ以下の小さなものとなり、その結果、配線層２の表面に多数の凹凸があったとしても、この凹部内に銅の結晶が良好に入り込んで配線層２と銅−リンめっき層６とは間に空隙部を形成することなく強固に密着させることができる。
【００２３】
なお、前記銅−リンめっき層６は、銅の結晶粒の平均粒径を０．３μｍ以下の小さなものとするにはリンの含有量を０．８重量％以上としておく必要があり、リンの含有量を０．８重量％以上としておくことによって銅の結晶粒の粒径は０．３μｍ以下となり、配線層２の表面に凹凸を有するとしても凹部内に良好に入り込んで配線層２に強固に被着する。
【００２４】
また前記銅−リンめっき層６は、銅の結晶粒の平均粒径を０．０２μｍ以下としており、銅−リンめっき層６を表面に凹凸を有する配線層２により一層強固に被着させることができる。従って、前記銅−リンめっき層６は、銅の結晶粒の平均粒径を０．０２μｍ以下としておく必要があり、より好適には０．０１μｍ以下としておくのがよい。
【００２５】
前記銅−リンめっき層６の平均粒径を０．０１μｍ以下とするには、銅−リンめっき層６中のリン含有率を１．３重量％程度以上とすることによって、また０．０２μｍ以下とするには、銅−リンめっき層６中のリン含有率を１重量％程度以上とすることによって行なわれ、電気伝導性等の特性を考慮すれば１重量％〜１０重量％の範囲とすることが好ましい。
【００２６】
更に前記銅−リンめっき層６は、その厚みが０．０３μｍ未満の薄いものとなると配線層２の表面全体を完全に覆うことが難しく、後述する銅めっき層７、パラジウム、白金、ロジウム、ルテニウムの少なくとも１種とホウ素との合金層８、および金めっき層９を配線層２に強固に被着させるのが困難となる傾向にある。従って、前記銅−リンめっき層６は、その厚みを０．０３μｍ以上としておくことが好ましい。
【００２７】
また更に、前記銅−リンめっき層６の表面には該銅−リンめっき層６と後述するパラジウム、白金、ロジウム、ルテニウムの少なくとも１種とホウ素との合金層８とのいずれに対して密着性が優れた銅めっき層７が被着形成されている。
【００２８】
前記銅めっき層７は、配線層２にパラジウム、白金、ロジウム、ルテニウムの少なくとも１種とホウ素との合金層８を強固に被着させ、かつ配線層２に対し半田等の低融点ロウ材を強固に被着させるとともに配線層２の電気抵抗を下げる作用をなす。
【００２９】
前記銅めっき層７は、例えば、銅−リンめっき層６を被着させた配線層２を、ホルマリンを還元剤として用いた無電解銅めっき液中に所定時間浸漬することによって銅−リンめっき層６の表面に所定厚みに被着形成される。この場合、ホルマリンを還元剤として用いた無電解銅めっき液を用いると、このめっき液が自己触媒作用を有するため銅−リンめっき層６表面に活性処理を施すことなく、銅めっき層７を所定厚みに、かつ銅−リンめっき層６に対して接合強度を大として被着させることが可能となる。
【００３０】
なお、前記銅めっき層７は、共析成分を含有しないホルマリン等を用いて形成され高純度であることから配線層２の半田等の低融点ロウ材に対する接合性が大きく改善されるとともに電気抵抗が極めて小さい値となり、配線層２を伝搬する電気信号等に減衰が発生するのを有効に防止することが可能となる。
【００３１】
また、前記銅めっき層７はその表面に、該銅めっき層７と、後述する金めっき層９のいずれに対しても密着性が優れた、パラジウム、白金、ロジウム、ルテニウムの少なくとも１種とホウ素との合金層８が被着形成されている。
【００３２】
前記パラジウム、白金、ロジウム、ルテニウムの少なくとも１種とホウ素との合金層８は、錫−鉛半田等の低融点ロウ材を介して半導体素子３の電極を配線層２に接続する際に作用する熱により銅めっき層７の銅が後述する金めっき層９の表面に移動拡散することを阻止する作用をなす。
【００３３】
前記パラジウム、白金、ロジウム、ルテニウムの少なくとも１種とホウ素との合金層８は、塩化パラジウム等の、パラジウム、白金、ロジウム、ルテニウムの少なくとも１種の供給源となる化合物と、ジメチルアミンボラン、トリメチルアミンボラン等のホウ素系還元剤とを主成分とする無電解めっき液中に配線層２の露出表面（銅めっき層７が被着）所定時間浸漬することにより、所定厚みに被着形成することができる。
【００３４】
なお、前記銅めっき層７上にパラジウム−ホウ素合金層８を被着形成した場合、含有するホウ素成分の作用により銅の移動拡散を極めて効果的に阻止することができ、例えば、後述する金めっき層９の厚みを０．０５μｍ未満と極めて薄いものとした場合や、錫−銀系半田等のいわゆる鉛フリー半田を用いて比較的高温でロウ付けした場合でも、銅めっき層７の銅が金めっき層９の表面に移動して酸化物層を作ることはなく、配線層２に対する低融点ロウ材の接合性や接触抵抗を良好に維持することができる。
【００３５】
また、前記パラジウム、白金、ロジウム、ルテニウムの少なくとも１種とホウ素との合金層８のホウ素含有量が０．２重量％未満となると、錫−銀系半田等の比較的高温でロウ付けする低融点ロウ材を使用する場合、銅めっき層７の銅が金めっき層９に移動拡散するのを有効に阻止することが困難となる傾向にあり、また２重量％を超えると触媒不活性なホウ素成分が増大してめっき法による形成速度が遅くなり、量産性が低いものとなって実用性が損なわれてしまったり、内部応力が増大してクラック等を生じ易くなったりする傾向がある。従って、前記パラジウム、白金、ロジウム、ルテニウムの少なくとも１種とホウ素との合金層８は、ホウ素の含有量を０．２重量％〜２重量％の範囲としておくことが好ましい。
【００３６】
更に、前記パラジウム、白金、ロジウム、ルテニウムの少なくとも１種とホウ素との合金層８は、その厚みが０．０５μｍ未満となると銅めっき層７の銅が金めっき層９の表面に移動拡散するのを阻止することが困難となり、３μｍを超えると形成時に発生して残留する内部応力が大きくなって銅めっき層７に対して強固に被着することが困難となるおそれがある。従って、前記パラジウム、白金、ロジウム、ルテニウムの少なくとも１種とホウ素との合金層８は、その厚みを０．０５μｍ〜３μｍの範囲とすることが好ましく、また後述する金めっき層９の厚みを０．０５μｍ未満と非常に薄いものとする場合には、銅めっき層７の酸化腐食を防ぐために０．３μｍ以上の厚みとすることが好ましい。
【００３７】
また更に、前記パラジウム、白金、ロジウム、ルテニウムの少なくとも１種とホウ素との合金層８の表面には金めっき層９が被着形成されている。
【００３８】
前記金めっき層９は、配線層２、銅−リンめっき層６および銅めっき層７の酸化腐食を防止するとともに、配線層２に対する低融点ロウ材の接合性を良好なものとする作用をなす。
【００３９】
前記金めっき層９は、例えば、金化合物であるシアン化金カリウムおよび錯化剤であるエチレンジアミン四酢酸を主成分とする無電解金めっき液中に、前記パラジウム、白金、ロジウム、ルテニウムの少なくとも１種とホウ素との合金層８が被着されている配線層２を所定時間浸漬させることによって前記金属層８の表面に所定厚みに被着される。
【００４０】
更に前記金めっき層９は、その厚みが０．８μｍを超えて厚くすると、半導体素子３の電極を配線層２に半田等の低融点ロウ材からなる接続部材５を介して接続したとき、低融点ロウ材５の錫と金との間で脆い金属間化合物が生成され、半導体素子３の配線層２に対する接続の信頼性が大きく低下してしまう危険性がある。従って、前記金めっき層９は、その厚さを０．８μｍ以下としておくことが好ましい。
【００４１】
また一方、前記半導体素子３が搭載された絶縁基体１は、その上面に蓋体１０が樹脂、ガラス、ロウ材等からなる封止材を介して接合され、この蓋体１０と絶縁基体１とによって半導体素子３を気密に封止するようになっている。
【００４２】
前記蓋体１０は酸化アルミニウム質焼結体やムライト質焼結体、窒化アルミニウム質焼結体等のセラミックス材料、あるいは鉄−ニッケル−コバルト合金や鉄−ニッケル合金等の金属材料から成り、例えば、酸化アルミニウム質焼結体から成る場合には、酸化アルミニウム、酸化珪素、酸化マグネシウム、酸化カルシウム等の原料粉末を従来周知のプレス成形法を採用することによって椀状に成形するとともにこれを約１５００℃の温度で焼成することによって形成される。
【００４３】
かくして上述の本発明の配線基板を適用した半導体素子収納用パッケージによれば、絶縁基体１上面の搭載部表面に露出した配線層２に半導体素子３の電極を半田等の低融点ロウ材から成る接続部材５を介して電気的、機械的に接続し、しかる後、絶縁基体１の上面に蓋体１０を樹脂やガラス、ロウ材等から成る封止材を介して接合させ、絶縁基体１と蓋体１０とから成る容器内部に半導体素子３を気密に収容することによって最終製品としての半導体装置が完成する。
【００４４】
なお、本発明は上述の実施例に限定されるものではなく、本発明の要旨を逸脱しない範囲であれば種々の変更は可能であり、例えば、本発明の配線基板を、半導体素子、容量素子、抵抗器等の電子部品を搭載する混成集積回路用の配線基板に適用してもよい。
【００４５】
【発明の効果】
本発明の配線基板によれば、少なくとも電子部品の電極が低融点ロウ材を介して接続される配線層の表面に、リンの含有量が０．８重量％以上で銅の結晶粒径が０．３μｍ未満と小さい銅−リンめっき層を被着させたことから、配線層の表面に多数の凹凸があったとしても、この凹部内に銅の結晶が良好に入り込んで配線層と銅−リンめっき層とが間に空隙部を形成することなく強固に被着し、また銅−リンめっき層上に、各々の密着性が良好な銅めっき層と、パラジウム、白金、ロジウム、ルテニウムの少なくとも１種とホウ素との合金層と、金めっき層とを順次被着させており、銅−リンめっき層を形成する銅の結晶粒の平均粒径が０．０２μｍ以下であることから、配線層に銅めっき層および金めっき層を強固に被着させることができるとともに銅めっき層によって配線層の電気抵抗を小さなものとなすことができ、更に金めっき層によって配線層の酸化腐食を有効に防止しつつ配線層に電子部品の電極を低融点ロウ材を介して確実、強固に電気的接続することができる。
【００４６】
また同時に、銅めっき層と金めっき層との間に銅の拡散を有効に阻止するパラジウム、白金、ロジウム、ルテニウムの少なくとも１種とホウ素との合金層を形成したことから、銅めっき層の銅の金めっき層表面への拡散が効果的に防止され、配線層に電子部品の電極を低融点ロウ材を介して接合する際の熱等が作用したとしても金めっき層の表面に銅の酸化物層が形成されることはほとんどなく、配線層に対する低融点ロウ材の接合性を良好に維持することができる。
【図面の簡単な説明】
【図１】本発明の配線基板を半導体素子収納用パッケージに適用した場合の一実施例を示す断面図である。
【図２】図１に示す配線基板の要部断面図である。
【符号の説明】
１・・・・・絶縁基体
２・・・・・配線層
３・・・・・半導体素子
４・・・・・配線基板
５・・・・・接続部材
６・・・・・銅−リンめっき層
７・・・・・銅めっき層
８・・・・・パラジウム、白金、ロジウム、ルテニウムの少なくとも１種とホウ素との合金層
９・・・・・金めっき層
１０・・・・蓋体[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a wiring board used for a semiconductor element housing package or a hybrid integrated circuit board for housing a semiconductor element.
[0002]
[Prior art]
2. Description of the Related Art Conventionally, wiring boards used for semiconductor element storage packages, hybrid integrated circuit boards, and the like generally include an insulating base made of an electrically insulating material such as an aluminum oxide sintered body and an aluminum nitride sintered body, and the insulating base. And a wiring layer made of a metal material such as tungsten, molybdenum, manganese, etc. deposited on the surface and inside, and mounting electronic parts such as semiconductor elements, capacitive elements, resistors, etc. on the surface of the insulating substrate. Each electrode of the electronic component is electrically connected to the wiring layer via a low melting point brazing material such as tin-lead solder or tin-silver solder.
[0003]
The wiring board is mounted on the external electric circuit board by connecting a predetermined portion of the wiring layer to the wiring conductor of the external electric circuit board through a low melting point solder such as tin-lead solder, tin-silver solder, At the same time, each electrode of the electronic component mounted on the wiring board is also electrically connected to a predetermined external electric circuit.
[0004]
In addition, the wiring board usually has a copper plating layer and a gold plating layer sequentially deposited on the exposed surface of the wiring layer. The copper plating layer lowers the electrical resistance of the wiring layer and is a low melting point brazing material for the wiring layer. In addition, the gold plating layer effectively prevents the oxidative corrosion of the wiring layer and the copper plating layer.
[0005]
[Problems to be solved by the invention]
However, in the above conventional wiring board, the average grain size of the copper crystal grains forming the copper plating layer is generally about 1 μm, and the uneven diameter on the surface of the wiring layer made of a metal material such as tungsten, molybdenum, manganese, etc. Larger than (recessed portion: about 1 μm). Therefore, even if a copper plating layer is deposited on the wiring layer surface, the copper plating layer does not sufficiently enter the recesses on the wiring layer surface, and a large number of voids are formed between the wiring layer surface and the copper plating layer, As a result, the adhesion strength between the copper plating layer and the wiring layer is weakened, and the copper plating layer is easily peeled off from the wiring layer by applying an external force, or enters the gap between the wiring layer surface and the copper plating layer. There is a drawback that the gas expands greatly due to heat, for example, when the electrodes of the electronic component are connected to the wiring layer through the low melting point brazing material, and blistering or the like occurs in the copper plating layer.
[0006]
In addition, when heat or the like when joining the electrode of the electronic component to the wiring layer through the low melting point brazing material acts, the copper of the copper plating layer moves and diffuses to the surface of the gold plating layer, and the copper oxide layer However, the wettability of the low melting point brazing material to the wiring layer is deteriorated, and the contact electric resistance is remarkably increased.
[0007]
The present invention has been devised in view of the above-described conventional drawbacks, and its purpose is to effectively prevent peeling between the wiring layer and the copper plating layer or blistering on the copper plating layer. An object of the present invention is to provide a wiring board capable of firmly attaching and connecting an electrode of an electronic component to a wiring layer via a low melting point brazing material by firmly attaching a copper plating layer and a gold plating layer to the layer.
[0008]
[Means for Solving the Problems]
The wiring board of the present invention is a wiring board formed by depositing and forming a wiring layer in which an electrode of an electronic component is connected to an insulating base via a low melting point brazing material, and at least the electrode of the electronic component of the wiring layer At least one of a copper-phosphorous plating layer having a phosphorus content of 0.8 wt% or more, a copper plating layer, palladium, platinum, rhodium, and ruthenium An alloy layer of seeds and boron and a gold plating layer are sequentially deposited, and an average grain size of copper crystal grains forming the copper-phosphorus plating layer is 0.02 μm or less. Is.
[0009]
In the wiring board of the present invention, the copper-phosphorus plating layer has a thickness of 0.03 μm or more.
[0011]
The wiring board of the present invention is characterized in that the boron content of the alloy layer of at least one of palladium, platinum, rhodium and ruthenium and boron is in the range of 0.2 wt% to 2 wt%. It is.
[0012]
According to the wiring board of the present invention, at least the surface of the wiring layer to which the electrode of the electronic component is connected via the low melting point brazing material has a phosphorus content of 0.8% by weight or more and a copper crystal grain size of 0. . Since the copper-phosphorus plating layer as small as less than 3 μm was deposited, even if there were many irregularities on the surface of the wiring layer, the copper crystals entered the recesses well and the wiring layer and the copper-phosphorus layer The plating layer adheres firmly without forming a void portion therebetween, and on the copper-phosphorus plating layer, each copper plating layer having good adhesion and at least one of palladium, platinum, rhodium, and ruthenium An alloy layer of seeds and boron and a gold plating layer are sequentially deposited, and the average grain size of the copper crystal grains forming the copper-phosphorous plating layer is 0.02 μm or less. Copper plating layer and gold plating layer can be firmly attached In addition, the copper plating layer can reduce the electrical resistance of the wiring layer, and the gold plating layer effectively prevents oxidative corrosion of the wiring layer, while the electrode of the electronic component is placed on the wiring layer through a low melting point brazing material. Reliable and strong electrical connection can be achieved.
[0013]
At the same time, palladium effectively prevents the diffusion of copper and formed between the copper plating layer and a gold plating layer, platinum, rhodium, since the formation of the alloy layer of at least one boron ruthenium, copper plating layer Even if the heat of the bonding of the electrode of the electronic component to the wiring layer through the low melting point solder acts on the surface of the gold plating layer, the copper is effectively prevented from diffusing to the surface of the gold plating layer. The oxide layer is hardly formed, and the bondability of the low melting point brazing material to the wiring layer can be maintained well.
[0014]
DETAILED DESCRIPTION OF THE INVENTION
Next, the present invention will be described in detail with reference to the accompanying drawings.
FIG. 1 is a cross-sectional view showing an embodiment in which the wiring board of the present invention is applied to a package for housing a semiconductor element, wherein 1 is an insulating substrate and 2 is a wiring layer. The insulating substrate 1 and the wiring layer 2 constitute a wiring board 4 for mounting the semiconductor element 3.
[0015]
The insulating substrate 1 is made of an electrically insulating material such as an aluminum oxide sintered body, a mullite sintered body, an aluminum nitride sintered body, a silicon carbide sintered body, or a glass ceramic sintered body, and a semiconductor is formed on the upper surface thereof. An electrode of the semiconductor element 3 is connected to the wiring layer 2 exposed on the surface of the mounting part via a connecting member 5 made of a low melting point solder such as solder.
[0016]
When the insulating substrate 1 is made of, for example, an aluminum oxide sintered body, a suitable organic binder and solvent are added to and mixed with raw material powders such as aluminum oxide, silicon oxide, calcium oxide, and magnesium oxide to form a mud-like shape. The ceramic slurry is made into a ceramic slurry, and a sheet-shaped ceramic green sheet (ceramic green sheet) is obtained by employing a sheet forming technique such as a doctor blade method or a calender roll method, and then the ceramic slurry is formed into the ceramic slurry. It is manufactured by applying a cutting process, a punching process, or the like to obtain an appropriate shape and laminating a plurality of sheets, and finally firing the laminated ceramic green sheets at a temperature of about 1600 ° C. in a reducing atmosphere.
[0017]
The insulating base 1 has a large number of wiring layers 2 deposited from the mounting portion on the upper surface to the lower surface, and each electrode of the semiconductor element 3 is tin-exposed on the portion exposed to the mounting portion of the wiring layer 2. Electrically connected via a connecting member 5 made of a low melting point solder material such as lead solder, and the wiring conductor of the external electric circuit board is connected to the lower surface of the insulating substrate 1 with a low melting point solder material such as solder. It is electrically connected via.
[0018]
The wiring layer 2 serves to connect the electrode of the semiconductor element 3 to be connected to an external electric circuit. For example, tungsten, molybdenum, molybdenum / manganese, tungsten / copper, molybdenum / copper, tungsten / molybdenum / copper, etc. It is made of a metal material whose main component is at least one of tungsten, molybdenum, and manganese.
[0019]
For the wiring layer 2, a metal paste obtained by adding and mixing an appropriate organic binder and solvent to a metal powder such as tungsten is printed in a predetermined pattern on a ceramic green sheet as an insulating substrate 1 in advance by a well-known screen printing method. By doing so, the insulating base 1 is deposited on a predetermined position.
[0020]
As shown in FIG. 2, the wiring layer 2 includes at least a region where the electrodes of the semiconductor element 3 are connected via a connecting member 5 made of a low melting point brazing material, a copper-phosphorus plating layer 6, a copper plating layer 7, palladium, An alloy layer 8 of at least one of platinum, rhodium and ruthenium and boron and a gold plating layer 9 are sequentially deposited.
[0021]
The copper-phosphorus plating layer 6 is a base metal for depositing the copper plating layer 7, the alloy layer 8 of boron and at least one of palladium, platinum, rhodium and ruthenium, and the gold plating layer 9 on the wiring layer 2 with good adhesion. Acts as a layer.
[0022]
The copper-phosphorous plating layer 6 is formed, for example, by subjecting the surface of the wiring layer 2 to palladium activation, and then using the wiring layer 2 with a phosphorus-based electroless material using a phosphorus-based compound such as hypophosphite as a reducing agent. By immersing in a copper plating solution for a predetermined time, the surface of the wiring layer 2 is deposited to a predetermined thickness. In this case, the copper-phosphorus plating layer 6 is effectively suppressed by the growth of crystal grains by the action of the phosphorus component that is co-deposited and contained during deposition, and the average grain size of the copper crystal grains is, for example, As a result, even if there are many irregularities on the surface of the wiring layer 2, copper crystals enter the recesses well, and the wiring layer 2 and the copper-phosphorous plating layer 6 Can be firmly adhered without forming a gap between them.
[0023]
The copper-phosphorus plating layer 6 needs to have a phosphorus content of 0.8% by weight or more in order to make the average grain size of copper grains as small as 0.3 μm or less. By setting the content to 0.8% by weight or more, the grain size of the copper crystal grains becomes 0.3 μm or less, and even if the surface of the wiring layer 2 has irregularities, it penetrates well into the depressions and is strong to the wiring layer 2 Adhere to.
[0024]
Further, the copper-phosphorus plating layer 6 has an average grain size of copper crystal grains of 0.02 μm or less, and the copper-phosphorus plating layer 6 can be more firmly attached to the wiring layer 2 having irregularities on the surface. it can. Therefore, the copper-phosphorous plating layer 6 needs to have an average grain size of copper crystal grains of 0.02 μm or less, and more preferably 0.01 μm or less.
[0025]
In order to make the average particle diameter of the copper-phosphorous plating layer 6 0.01 μm or less, the phosphorus content in the copper-phosphorous plating layer 6 is set to about 1.3% by weight or more, and 0.02 μm or less. To achieve this, the phosphorus content in the copper-phosphorous plating layer 6 is set to about 1% by weight or more, and the range of 1% to 10% by weight is taken into consideration when characteristics such as electrical conductivity are taken into account. It is preferable.
[0026]
Further, when the copper-phosphorous plating layer 6 is thin with a thickness of less than 0.03 μm, it is difficult to completely cover the entire surface of the wiring layer 2, and a copper plating layer 7, palladium, platinum, rhodium, ruthenium, which will be described later, is difficult. It tends to be difficult to firmly adhere the alloy layer 8 of at least one of the above and boron and the gold plating layer 9 to the wiring layer 2. Therefore, it is preferable that the copper-phosphorus plating layer 6 has a thickness of 0.03 μm or more.
[0027]
Furthermore, the surface of the copper-phosphorous plating layer 6 has adhesion to any of the copper-phosphorous plating layer 6 and an alloy layer 8 of boron, which will be described later, and at least one of palladium, platinum, rhodium, and ruthenium. An excellent copper plating layer 7 is deposited.
[0028]
The copper plating layer 7 firmly adheres an alloy layer 8 of at least one of palladium, platinum, rhodium, and ruthenium and boron to the wiring layer 2 and applies a low melting point solder such as solder to the wiring layer 2. It acts to adhere firmly and to lower the electrical resistance of the wiring layer 2.
[0029]
The copper plating layer 7 is formed by, for example, immersing the wiring layer 2 on which the copper-phosphorus plating layer 6 is deposited in an electroless copper plating solution using formalin as a reducing agent for a predetermined time. 6 is deposited to a predetermined thickness on the surface of 6. In this case, if an electroless copper plating solution using formalin as a reducing agent is used, the plating solution has a self-catalytic action, so that the surface of the copper-phosphorus plating layer 6 is not subjected to activation treatment, and the copper plating layer 7 is predetermined It becomes possible to adhere to the copper-phosphorous plating layer 6 with a large thickness and bonding strength.
[0030]
Since the copper plating layer 7 is formed using formalin and the like not containing a eutectoid component and has a high purity, the bondability of the wiring layer 2 to a low melting point brazing material such as solder is greatly improved and electric resistance is improved. Becomes an extremely small value, and it is possible to effectively prevent the occurrence of attenuation in the electric signal or the like propagating through the wiring layer 2.
[0031]
Further, the copper plating layer 7 has on its surface at least one of palladium, platinum, rhodium, ruthenium and boron, which have excellent adhesion to both the copper plating layer 7 and the gold plating layer 9 described later. And an alloy layer 8 are deposited.
[0032]
The alloy layer 8 of at least one of palladium, platinum, rhodium, and ruthenium and boron acts when the electrode of the semiconductor element 3 is connected to the wiring layer 2 via a low melting point brazing material such as tin-lead solder. It acts to prevent the copper of the copper plating layer 7 from moving and diffusing to the surface of the gold plating layer 9 described later by heat.
[0033]
The alloy layer 8 of at least one of palladium, platinum, rhodium and ruthenium and boron is composed of a compound serving as a source of at least one of palladium, platinum, rhodium and ruthenium, such as palladium chloride, dimethylamine borane and trimethylamine. By immersing the exposed surface of the wiring layer 2 (copper plating layer 7 is deposited) for a predetermined time in an electroless plating solution containing a boron-based reducing agent such as borane as a main component, the wiring layer 2 can be deposited to a predetermined thickness. it can.
[0034]
In addition, when the palladium-boron alloy layer 8 is deposited on the copper plating layer 7, the movement and diffusion of copper can be extremely effectively prevented by the action of the contained boron component. Even when the thickness of the layer 9 is very thin, less than 0.05 μm, or when brazing at a relatively high temperature using so-called lead-free solder such as tin-silver solder, the copper of the copper plating layer 7 is gold It does not move to the surface of the plating layer 9 to form an oxide layer, and the bonding property and contact resistance of the low melting point brazing material to the wiring layer 2 can be maintained well.
[0035]
Further, when the boron content of the alloy layer 8 of at least one of palladium, platinum, rhodium and ruthenium and boron is less than 0.2% by weight, it is possible to braze at a relatively high temperature such as tin-silver solder. When a melting point brazing material is used, it tends to be difficult to effectively prevent the copper in the copper plating layer 7 from moving and diffusing into the gold plating layer 9, and if it exceeds 2% by weight, the catalyst is inactive boron. There is a tendency that the components increase and the formation rate by the plating method becomes slow, the mass productivity becomes low and the practicality is impaired, or the internal stress increases to easily cause cracks and the like. Therefore, it is preferable that the alloy layer 8 of at least one of palladium, platinum, rhodium, and ruthenium and boron has a boron content in the range of 0.2 wt% to 2 wt%.
[0036]
Furthermore, when the alloy layer 8 of boron, which is at least one of palladium, platinum, rhodium, and ruthenium, has a thickness of less than 0.05 μm, the copper of the copper plating layer 7 moves and diffuses on the surface of the gold plating layer 9. When the thickness exceeds 3 μm, the internal stress generated and formed during formation becomes large, and it may be difficult to firmly adhere to the copper plating layer 7. Therefore, the alloy layer 8 of at least one of palladium, platinum, rhodium, and ruthenium and boron preferably has a thickness in the range of 0.05 μm to 3 μm, and the gold plating layer 9 described later has a thickness of 0. When the thickness is very thin, less than 0.05 μm, the thickness is preferably 0.3 μm or more in order to prevent oxidative corrosion of the copper plating layer 7.
[0037]
Furthermore, a gold plating layer 9 is deposited on the surface of an alloy layer 8 of at least one of palladium, platinum, rhodium, and ruthenium and boron.
[0038]
The gold plating layer 9 serves to prevent oxidative corrosion of the wiring layer 2, the copper-phosphorus plating layer 6, and the copper plating layer 7, and to improve the bondability of the low melting point brazing material to the wiring layer 2. .
[0039]
The gold plating layer 9 is made of, for example, at least one of palladium, platinum, rhodium, and ruthenium in an electroless gold plating solution mainly composed of gold gold cyanide as a gold compound and ethylenediaminetetraacetic acid as a complexing agent. The wiring layer 2 on which the alloy layer 8 of seed and boron is deposited is immersed in a predetermined thickness on the surface of the metal layer 8 by immersing the wiring layer 2 for a predetermined time.
[0040]
Further, when the thickness of the gold plating layer 9 exceeds 0.8 μm, when the electrode of the semiconductor element 3 is connected to the wiring layer 2 via the connection member 5 made of a low melting point solder such as solder, There is a risk that a brittle intermetallic compound is generated between tin and gold of the melting point brazing material 5 and the reliability of connection of the semiconductor element 3 to the wiring layer 2 is greatly reduced. Therefore, it is preferable that the gold plating layer 9 has a thickness of 0.8 μm or less.
[0041]
On the other hand, the insulating substrate 1 on which the semiconductor element 3 is mounted has a lid 10 bonded to the upper surface thereof via a sealing material made of resin, glass, brazing material, etc. Thus, the semiconductor element 3 is hermetically sealed.
[0042]
The lid 10 is made of a ceramic material such as an aluminum oxide sintered body, a mullite sintered body, an aluminum nitride sintered body, or a metal material such as an iron-nickel-cobalt alloy or an iron-nickel alloy. In the case of an aluminum oxide sintered body, raw material powders such as aluminum oxide, silicon oxide, magnesium oxide and calcium oxide are formed into a bowl shape by adopting a conventionally known press molding method, and this is formed at about 1500 ° C. It is formed by firing at a temperature of
[0043]
Thus, according to the package for housing a semiconductor element to which the above-described wiring board of the present invention is applied, the electrode of the semiconductor element 3 is made of a low melting point solder such as solder on the wiring layer 2 exposed on the surface of the mounting portion on the upper surface of the insulating substrate 1. Electrically and mechanically connected via the connecting member 5, and then the lid 10 is joined to the upper surface of the insulating substrate 1 via a sealing material made of resin, glass, brazing material, etc. A semiconductor device as a final product is completed by airtightly housing the semiconductor element 3 in a container including the lid 10.
[0044]
The present invention is not limited to the above-described embodiments, and various modifications can be made without departing from the scope of the present invention. For example, the wiring board of the present invention can be replaced with a semiconductor element, a capacitor element. The present invention may also be applied to a wiring board for hybrid integrated circuits on which electronic components such as resistors are mounted.
[0045]
【The invention's effect】
According to the wiring board of the present invention, at least the surface of the wiring layer to which the electrode of the electronic component is connected via the low melting point brazing material has a phosphorus content of 0.8% by weight or more and a copper crystal grain size of 0. . Since the copper-phosphorus plating layer as small as less than 3 μm was deposited, even if there were many irregularities on the surface of the wiring layer, the copper crystals entered the recesses well and the wiring layer and the copper-phosphorus layer The plating layer adheres firmly without forming a void portion therebetween, and on the copper-phosphorus plating layer, each copper plating layer having good adhesion and at least one of palladium, platinum, rhodium, and ruthenium An alloy layer of seeds and boron and a gold plating layer are sequentially deposited, and the average grain size of the copper crystal grains forming the copper-phosphorous plating layer is 0.02 μm or less. Copper plating layer and gold plating layer can be firmly attached In addition, the copper plating layer can reduce the electrical resistance of the wiring layer, and the gold plating layer effectively prevents oxidative corrosion of the wiring layer, while the electrode of the electronic component is placed on the wiring layer through a low melting point brazing material. Reliable and strong electrical connection can be achieved.
[0046]
At the same time, palladium effectively prevent diffusion of copper between the copper plating layer and a gold plating layer, platinum, rhodium, since the formation of the alloy layer of at least one boron ruthenium, copper of the copper plating layer Is effectively prevented from diffusing to the surface of the gold plating layer, and copper is oxidized on the surface of the gold plating layer even if heat or the like is applied to the wiring layer via the low melting point brazing material. The physical layer is hardly formed, and the bonding property of the low melting point brazing material to the wiring layer can be maintained well.
[Brief description of the drawings]
FIG. 1 is a cross-sectional view showing an embodiment when a wiring board of the present invention is applied to a package for housing a semiconductor element.
2 is a cross-sectional view of a main part of the wiring board shown in FIG.
[Explanation of symbols]
DESCRIPTION OF SYMBOLS 1 ... Insulation base | substrate 2 ... Wiring layer 3 ... Semiconductor element 4 ... Wiring board 5 ... Connection member 6 ... Copper-phosphorus plating Layer 7... Copper plating layer 8... Alloy layer 9 of at least one of palladium, platinum, rhodium and ruthenium and boron 9... Gold plating layer 10.

Claims

絶縁基体に電子部品の電極が低融点ロウ材を介して接続される配線層を被着形成して成る配線基板であって、前記配線層のうち少なくとも電子部品の電極が低融点ロウ材を介して接合される領域の表面に、リンの含有量が０．８重量％以上の銅−リンめっき層と、銅めっき層と、パラジウム、白金、ロジウム、ルテニウムの少なくとも１種とホウ素との合金層と、金めっき層とを順次被着させており、前記銅−リンめっき層を形成する銅の結晶粒の平均粒径が０．０２μｍ以下であることを特徴とする配線基板。A wiring board formed by depositing and forming a wiring layer in which an electrode of an electronic component is connected to an insulating substrate via a low melting point brazing material, wherein at least the electrode of the electronic component of the wiring layer includes a low melting point brazing material A copper-phosphorous plating layer having a phosphorus content of 0.8% by weight or more, a copper plating layer, and an alloy layer of at least one of palladium, platinum, rhodium, and ruthenium and boron And a gold plating layer, and the copper crystal grains forming the copper-phosphorous plating layer have an average grain size of 0.02 μm or less .

前記銅−リンめっき層の厚みが０．０３μｍ以上であることを特徴とする請求項１に記載の配線基板。 The wiring board according to claim 1, wherein the copper-phosphorous plating layer has a thickness of 0.03 μm or more.

前記パラジウム、白金、ロジウム、ルテニウムの少なくとも１種とホウ素との合金層のホウ素含有率が０．２重量％〜２重量％の範囲であることを特徴とする請求項１に記載の配線基板。 The wiring board according to claim 1, wherein a boron content of an alloy layer of at least one of palladium, platinum, rhodium, and ruthenium and boron is in a range of 0.2 wt% to 2 wt%.