JP4663223B2 - 演算処理装置 - Google Patents
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Description
また、デジタルフィルタ処理機能を実行する演算処理ブロックは、クロック信号に同期して、当該演算処理ブロックに入力される画像データに2のn(nは整数)乗の係数を乗算するため、nの符号が正の場合は上位ビット側に、nの符号が負の場合は下位ビット側にnの絶対値のビットだけシフトして、順次加算する演算回路を構成する。
A1=X1+X6,A5=X1−X6
A2=X2+X5,A6=X2−X5
A3=X3+X4,A7=X3−X4
なお、本実施形態では詳細に説明しないが、8行8列の離散コサイン行列と、8個の要素Ai(i=0、1、…、7)で構成された中間ベクトルとの乗算により、1次元DCT結果の一部を構成する8個の要素が得られる。
SAD101=(Reg_y1x0)−(Ref_y1x0)
SAD202=(Reg_y2x0)−(Ref_y2x0)
SAD303=(Reg_y3x0)−(Ref_y3x0)
******************************
SAD001=(Reg_y0x0)−(Ref_y1x0)
SAD102=(Reg_y1x0)−(Ref_y2x0)
SAD203=(Reg_y2x0)−(Ref_y3x0)
SAD304=(Reg_y3x0)−(Ref_y4x0)
******************************
SAD002=(Reg_y0x0)−(Ref_y2x0)
SAD103=(Reg_y1x0)−(Ref_y3x0)
SAD204=(Reg_y2x0)−(Ref_y4x0)
******************************
SAD003=(Reg_y0x0)−(Ref_y3x0)
SAD104=(Reg_y1x0)−(Ref_y4x0)
******************************
SAD004=(Reg_y0x0)−(Ref_y4x0)
また、図14Bは、図12に示す第2モジュール1102内の各第1レジスタの出力データReg1_0、Reg1_1、Reg1_2、Reg1_3のクロック信号CLKに同期した変化を示す図である。図14Bにおいて、各第1レジスタの出力データにおける記号SADabcは、図14Aと同様に、以下のように表される。
SAD111=(Reg_y1x1)−(Ref_y1x1)
SAD212=(Reg_y2x1)−(Ref_y2x1)
SAD313=(Reg_y3x1)−(Ref_y3x1)
******************************
SAD011=(Reg_y0x1)−(Ref_y1x1)
SAD112=(Reg_y1x1)−(Ref_y2x1)
SAD213=(Reg_y2x1)−(Ref_y3x1)
SAD314=(Reg_y3x1)−(Ref_y4x1)
******************************
SAD012=(Reg_y0x1)−(Ref_y2x1)
SAD113=(Reg_y1x1)−(Ref_y3x1)
SAD214=(Reg_y2x1)−(Ref_y4x1)
******************************
SAD013=(Reg_y0x1)−(Ref_y3x1)
SAD114=(Reg_y1x1)−(Ref_y4x1)
******************************
SAD014=(Reg_y0x1)−(Ref_y4x1)
また、図14Cは、図12に示す第3モジュール1103内の各第1レジスタの出力データReg2_0、Reg2_1、Reg2_2、Reg2_3のクロック信号CLKに同期した変化を示す図である。図14Cにおいて、各第1レジスタの出力データにおける記号SADabcは、図14Aと同様に、以下のように表される。
SAD121=(Reg_y1x2)−(Ref_y1x2)
SAD222=(Reg_y2x2)−(Ref_y2x2)
SAD323=(Reg_y3x2)−(Ref_y3x2)
******************************
SAD021=(Reg_y0x2)−(Ref_y1x2)
SAD122=(Reg_y1x2)−(Ref_y2x2)
SAD223=(Reg_y2x2)−(Ref_y3x2)
SAD324=(Reg_y3x2)−(Ref_y4x2)
******************************
SAD022=(Reg_y0x2)−(Ref_y2x2)
SAD123=(Reg_y1x2)−(Ref_y3x2)
SAD224=(Reg_y2x2)−(Ref_y4x2)
******************************
SAD023=(Reg_y0x2)−(Ref_y3x2)
SAD124=(Reg_y1x2)−(Ref_y4x2)
******************************
SAD024=(Reg_y0x2)−(Ref_y4x2)
また、図14Dは、図12に示す第4モジュール1104内の各第1レジスタの出力データReg3_0、Reg3_1、Reg3_2、Reg3_3のクロック信号CLKに同期した変化を示す図である。図14Dにおいて、各第1レジスタの出力データにおける記号SADabcは、図14Aと同様に、以下のように表される。
SAD131=(Reg_y1x3)−(Ref_y1x3)
SAD232=(Reg_y2x3)−(Ref_y2x3)
SAD333=(Reg_y3x3)−(Ref_y3x3)
******************************
SAD031=(Reg_y0x3)−(Ref_y1x3)
SAD132=(Reg_y1x3)−(Ref_y2x3)
SAD233=(Reg_y2x3)−(Ref_y3x3)
SAD334=(Reg_y3x3)−(Ref_y4x3)
******************************
SAD032=(Reg_y0x3)−(Ref_y2x3)
SAD133=(Reg_y1x3)−(Ref_y3x3)
SAD234=(Reg_y2x3)−(Ref_y4x3)
******************************
SAD033=(Reg_y0x3)−(Ref_y3x3)
SAD134=(Reg_y1x3)−(Ref_y4x3)
******************************
SAD034=(Reg_y0x3)−(Ref_y4x3)
図14A、図14B、図14C、および図14Dに示すように、クロック信号CLKのCLK3での立ち上がり時点において、第1モジュール1101から出力されるデータReg0_3は、SAD303+SAD202+SAD101+SAD000となり、第2モジュール1102から出力されるデータReg1_3は、SAD313+SAD212+SAD111+SAD010となり、第3モジュール1103から出力されるデータReg2_3は、SAD323+SAD222+SAD121+SAD020となり、第4モジュール1104から出力されるデータReg3_3は、SAD333+SAD232+SAD131+SAD030となる。したがって、加算器1201(図12)から出力される差分絶対値の総和SAD outは、
(SAD303+SAD202+SAD101+SAD000)
+(SAD313+SAD212+SAD111+SAD010)
+(SAD323+SAD222+SAD121+SAD020)
+(SAD333+SAD232+SAD131+SAD030)
となる。
(SAD304+SAD203+SAD102+SAD001)
+(SAD314+SAD213+SAD112+SAD011)
+(SAD324+SAD223+SAD122+SAD021)
+(SAD334+SAD233+SAD132+SAD031)
となる。
12 第2入力端子
13 第3入力端子
14 クロック信号(CLK)入力端子
15 制御信号(CONT)入力端子
16、16−12、16−13、16−14、16−22、16−23、16−24 第1レジスタ
17、17−11、17−12、17−13、17−14、17−21、17−22、17−23、17−24 第2レジスタ
18 第1セレクタ
19 第2セレクタ
20 第3セレクタ
21、21−11、21−12、21−13、21−14、21−21、21−22、21−23、21−24 ビットシフタ
22 減算器
23 加算器
24 絶対値演算器
25 第1出力端子
26 第2出力端子
51A JPEG処理時のDCT回路用の演算処理ブロック
52A JPEG処理時のディジタルフィルタ用の演算処理ブロック
51B MPEG処理時のDCT回路用の演算処理ブロック
52B MPEG処理時のディジタルフィルタ用の演算処理ブロック
53 MPEG処理時のME回路用の演算処理ブロック
61 バタフライ演算回路を構成する第1単位演算回路
62 バタフライ演算回路を構成する第2単位演算回路
63 バタフライ演算回路を構成する第3単位演算回路
64 バタフライ演算回路を構成する第4単位演算回路
71 ディジタルフィルタを構成する第1モジュール
72 ディジタルフィルタを構成する第2モジュール
73 第1レジスタ
74 第2レジスタ
75 加算器
76 第2レジスタ
77 ビットシフタ
1101 SAD演算回路を構成する第1モジュール
1102 SAD演算回路を構成する第2モジュール
1103 SAD演算回路を構成する第3モジュール
1104 SAD演算回路を構成する第4モジュール
1201 加算器
1601 第1ME基本単位
1602 第2ME基本単位
1603、1604 加算器
1901 光学部
1902 撮像素子(CCD)
1903 アナログ信号処理/タイミング信号発生部(CDS、AGC、A/D、TG)
1904 メモリコントローラ
1905 メモリ
1906 MPEG/JPEGエンコーダ
1907 メモリカードI/F
1908 メモリカード
1909 CPU
Claims (12)
- 対象画像データの処理モードに応じて演算回路を再構成する単位演算回路が複数個配列されて成る演算処理装置であって、
前記単位演算回路は、
第1入力端子から入力された画像データをクロック信号に同期して取り込む第1レジスタと、
前記処理モードに応じた第1制御信号に従って、第2入力端子から入力された画像データまたは第3入力端子から入力された画像データを選択出力する第1セレクタと、
前記第1レジスタから出力され一端に入力される画像データと、他端に入力される画像データとの加算をとり、第1出力端子に出力する加算器と、
前記第1セレクタから出力される画像データを前記クロック信号に同期して取り込む第2レジスタと、
前記処理モードに応じた第2制御信号に従って、前記第1レジスタから出力される画像データ、前記第2レジスタから出力される画像データ、前記第3入力端子からの画像データ、または固定データを選択出力する第2セレクタと、
前記第2レジスタから出力される画像データを設定されたビット数だけ上位側または下位側にシフトするビットシフタと、
前記ビットシフタから出力される画像データと前記第2セレクタから出力される画像または固定データとの差分をとり、第2出力端子に出力する減算器と、
前記減算器から出力される差分データの絶対値をとる絶対値演算器と、
前記処理モードに応じた第3制御信号に従って、前記第2レジスタから出力される画像データ、前記減算器から出力される差分データ、または前記絶対値演算器から出力される絶対値データを選択し、前記加算器の他端に出力する第3セレクタとを備え、
前記複数の単位演算回路のうちの幾つかが組み合わされた演算処理ブロック毎に、前記処理モードに応じて異なる演算処理機能を実行することを特徴とする演算処理装置。 - 前記対象画像データの処理モードは、静止画の符号化に主眼を置いた符号化処理モードであり、前記演算処理ブロックのそれぞれは、分布演算法を用いた離散コサイン変換処理の部分機能、およびデジタルフィルタ処理機能を実行する請求項1記載の演算処理装置。
- 前記離散コサイン変換処理機能を実行する演算処理ブロックは、バタフライ演算回路を構成する請求項2記載の演算処理装置。
- 前記対象画像データの処理モードは、動画像フレーム間の相関を用いた符号化に主眼を置いた符号化処理モードであり、前記演算処理ブロックのそれぞれは、動き補償フレーム間予測符号化処理における動き推定処理機能、分布演算法を用いた離散コサイン変換処理の部分機能、およびデジタルフィルタ処理機能を実行する請求項1記載の演算処理装置。
- 前記離散コサイン変換処理の部分機能を実行する演算処理ブロックは、バタフライ演算回路を構成し、前記動き推定処理機能を実行する演算処理ブロックは、差分絶対値の総和をとる演算回路を構成する請求項4記載の演算処理装置。
- 前記第1セレクタは、前記第2入力端子からの下位ビットの画像データを選択し、前記第2セレクタは、前記第1レジスタからの上位ビットの画像データを選択し、前記第3セレクタは、前記第2レジスタからの画像データを選択し、前記ビットシフタは0ビットシフトのスルー画像データを出力することにより、前記離散コサイン変換処理に対応した前記単位演算回路が再構成される請求項2から5のいずれか一項記載の演算処理装置。
- 前記第1セレクタは、前記第2入力端子からの比較対象の画像データを選択し、前記第2
セレクタは、前記第3入力端子からの参照用の画像データを選択し、前記第3セレクタは、前記絶対値演算器からの絶対値データを選択し、前記ビットシフタは0ビットシフトのスルー画像データを出力することにより、前記動き推定処理に対応した前記単位演算回路が再構成される請求項4または5記載の演算処理装置。 - 前記動き推定処理機能を実行する演算処理ブロックは、動き推定を行う画素数に応じた個数の前記単位演算回路が行列状に配列されて成り、参照用の画像データが列方向の位置をずらしながら入力される請求項4、5または7記載の演算処理装置。
- 前記動き推定を行う画素数に応じた個数の前記単位演算回路が行列状に配列されて成る前記演算処理ブロックが行方向で並列配置され、行方向で1画素ずつずらした前記参照用の画像データが、並列配置されたそれぞれの前記演算処理ブロックに入力される請求項8記載の演算処理装置。
- 前記動き推定処理機能を実行する演算処理ブロックは、列方向の画素数に応じた個数の前記単位演算回路を、前記参照用の画像データを構成する参照用の画素データが入力される前記第3入力端子を共通に接続し、ある単位演算回路の前記第1出力端子を列方向で次の単位演算回路の前記第1入力端子に接続することにより、列方向の画素数に応じた個数の前記単位演算回路を列方向に接続して成るモジュールを行方向で並列配置したものである請求項8または9記載の演算処理装置。
- 前記デジタルフィルタ処理機能を実行する演算処理ブロックは、クロック信号に同期して、当該演算処理ブロックに入力される画像データに2のn(nは整数)乗の係数を乗算するため、nの符号が正の場合は上位ビット側に、nの符号が負の場合は下位ビット側にnの絶対値のビットだけシフトして、順次加算する演算回路を構成する請求項1から10のいずれか一項記載の演算処理装置。
- 前記デジタルフィルタ処理機能を実行する演算処理ブロックは、
前記第1セレクタにより前記第3入力端子からの画像データが選択され、前記第2セレクタにより前記固定データが選択され、前記第3セレクタにより前記減算器からの画像データが選択される前記単位演算回路を、画像データが入力される前記第3入力端子を共通に接続し、ある単位演算回路の前記第1出力端子を列方向で次の単位演算回路の前記第1入力端子に接続することにより、タップ数に応じた個数だけ列方向に接続して成るモジュールを行方向で並列配置し、並列配置された前記モジュールからの各出力データを、別の単位演算回路内の前記第1および第2レジスタを介して前記加算器により加算し、加算された画像データに対してさらに別の単位演算回路内の前記第2レジスタおよび前記ビットシフタを介してディジタルフィルタ処理を行う請求項10記載の演算処理装置。
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