JP4658292B2 - 画像表示前処理装置および画像表示装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、入力されてきた画像データを表示する画像表示装置に関し、特に、その画像データを画像表示に適するフォーマットに変換処理を行なう前に、一旦フレームメモリに格納する画像表示前処理装置および画像表示装置に関する。
【０００２】
【従来の技術】
近年、コンピュータやテレビなどの画像表示に用いられる表示デバイスにおいて、プラズマディスプレイパネル（Plasma Display Panel 、以下、「ＰＤＰ」という。）は、大型で薄型軽量を実現することのできる表示デバイスとして注目されている。
【０００３】
このＰＤＰは、パネルに複数の画素が並んだ、いわゆるドットマトリックス構造を備える表示デバイスであり、受信された画像信号に従い点灯させたい画素を点灯させて画像を表示する。ところが、受信された画像信号はＰＤＰに適した信号形式ではなく、例えば、ＣＲＴなどのラスタースキャン方式に適した信号形態となっているので、その画像信号をパネルの画素数に適合するように、フォーマット変換をする必要がある。そこで、後段のフォーマット変換動作を保証するために、ＰＤＰ表示装置は受信された画像信号を前段において一旦フレームメモリに格納している。
【０００４】
このフレームメモリには、一般にメモリの中では比較的安価に供給されている、データＩ／Ｏのバス幅が３２ｂｉｔ幅のものが多く使用されている。
他方、フレームメモリへ入力されてくる画像データは、通常２４ｂｉｔ幅であり、フレームメモリは、３２ｂｉｔのデータＩ／Ｏの内、上位８ｂｉｔを無効にして、下位２４ｂｉｔを使って画像データを一旦格納するようになっている。
【０００５】
【発明が解決しようとする課題】
しかしながら、上記従来技術では、入力されてきた画像データのバス幅（２４ｂｉｔ）がフレームメモリのデータＩ／Ｏのバス幅（３２ｂｉｔ）より狭いため、フレームメモリの中で使用しない領域が生じ、フレームメモリの容量を有効に活用することができないという課題がある。そのため、データ量の大きい高解像度の画像データなどを扱う場合には、比較的安価とはいえどもフレームメモリの数を増やさざるを得ず、コスト増大は避けられない。
【０００６】
本発明は、上記問題に鑑み、フレームメモリの容量を有効に活用することができる画像表示前処理装置および画像表示装置を提供することを目的としている。
【０００７】
【課題を解決するための手段】
上記目的を達成するために、本発明に係る画像表示前処理装置は、入力されてきた画像データを画像表示に適するフォーマットに変換する前に格納するフレームメモリと、前記画像データのデータバス幅である第１のバス幅を、前記フレームメモリのバス幅である第２のバス幅に変換して、前記フレームメモリに書き込む第１のバス幅変換回路と、前記フレームメモリに書き込まれた画像データを読み出した後、第１のバス幅に復元して出力する第２のバス幅変換回路と、前記第１のバス幅変換回路、第２のバス幅変換回路、およびフレームメモリの動作タイミングを制御するための制御信号を出力する制御回路とを備え、前記第１のバス幅変換回路は、第１のバス幅と第２のバス幅との最小公倍数に相当するビット数の書き込みデータ保持レジスタ群を備え、前記制御回路は、前記書き込みデータ保持レジスタ群に対し第１のバス幅に相当するビット数分のレジスタをクロックに同期して順次有効化し、有効化されたレジスタに画像データを格納する制御を行なう書き込みデータ格納制御回路部と、前記書き込みデータ保持レジスタ群から第２のバス幅に相当するビット数のレジスタをクロックに同期して順次有効化し、有効化されたレジスタからその中に格納された画像データをフレームメモリへ出力する書き込みデータ出力制御回路部とを備えることを特徴とする。これにより、入力されてきた画像データが第１のバス幅から第２のバス幅へ変換され、フレームメモリから読み出されるときは第２のバス幅から第１のバス幅へ復元されるので、フレームメモリのバス幅および容量を有効に利用できる。
【０００９】
ここで、前記書き込みデータ格納制御回路部は、第１のバス幅のレジスタを有効化する制御を毎クロックにおいて行ない、前記書き込みデータ出力制御回路部は、書き込みデータ保持レジスタ群中の全てのレジスタに対し一回当たり有効化を行なったら、１クロックの間、どのレジスタも有効化しない休止期間を設ける制御を行なうようにすればよい。これにより、連続して入力されてくる画像データを順次バス幅変換してフレームメモリに書き込むことができる。
【００１０】
また、前記第２のバス幅変換回路は、第１のバス幅と第２のバス幅との最小公倍数に相当するビット数の読み出しデータ保持レジスタ群を備え、前記制御回路は、前記読み出しデータ保持レジスタ群に対し第２のバス幅に相当するビット数のレジスタをクロックに同期して順次有効化し、その有効化されたレジスタに、フレームメモリから同一ビット数の画像データを格納する制御を行なう読み出しデータ格納制御回路部と、前記読み出しデータ保持レジスタ群から第１のバス幅に相当するビット数のレジスタをクロックに同期して順次有効化し、有効化されたレジスタからその中に格納された画像データを出力する制御を行なう読み出しデータ出力制御回路部とを備える。
【００１１】
ここで、前記読み出しデータ格納制御回路部は、読み出しデータ保持レジスタ群中の全てのレジスタに対し一回当たり有効化を行なったら、１クロックの間、どのレジスタも有効化しない休止期間を設ける制御を行ない、前記読み出しデータ出力制御回路部は、第２のバス幅のレジスタを有効化する制御を毎クロックにおいて行なうようにすればよい。これにより、フレームメモリに書き込まれた画像データを順次バス幅変換して元の画像データに復元することができる。
なお、具体的には、前記第１のバス幅が、２４ビットであり、第２のバス幅が３２ビットであれば、一般的に使用されているものであり好ましい。
【００１２】
また、前記書き込みデータ保持レジスタ群及び読み出しデータ保持レジスタ群に画像データを格納する際のクロックと該レジスタ群から画像データを出力する際のクロックとは何れも同一のクロックが用いられることを特徴とする。通常、バス幅変換前後にはデータ速度の違いが生ずるため、異なるクロックパルスを用いるのであるが、本発明に係る画像表示前処理装置においては同一のクロックを用いることができるので、新たにクロックを生成する装置を設ける必要がない。
【００１３】
また、本発明に係る画像表示装置は、入力されてきた画像データを画像表示に適するフォーマットに変換する前に格納するフレームメモリを備えた画像表示装置であって、前記画像データを前記第１のバス幅から前記第２のバス幅に変換して、前記フレームメモリに書き込む第１のバス幅変換回路と、前記フレームメモリに書き込まれた画像データを第２のバス幅で読み出した後、第１のバス幅に復元して出力する第２のバス幅変換回路と、前記第１のバス幅変換回路、第２のバス幅変換回路、およびフレームメモリの動作タイミングを制御するための制御信号を出力する制御回路とを備え、前記第１のバス幅変換回路は、第１のバス幅と第２のバス幅との最小公倍数に相当するビット数の書き込みデータ保持レジスタ群を備え、前記制御回路は、前記書き込みデータ保持レジスタ群に対し第１のバス幅に相当するビット数分のレジスタをクロックに同期して順次有効化し、有効化されたレジスタに画像データを格納する制御を行なう書き込みデータ格納制御回路部と、前記書き込みデータ保持レジスタ群から第２のバス幅に相当するビット数のレジスタをクロックに同期して順次有効化し、有効化されたレジスタからその中に格納された画像データをフレームメモリへ出力する書き込みデータ出力制御回路部とを備えることを特徴とする。
【００１４】
【発明の実施の形態】
以下、本発明に係る画像表示装置の一実施の形態について、図面を参照しながら説明する。
〈ＰＤＰ表示装置の全体構成〉
図１は、本発明に係るＰＤＰ表示装置の構成を示す回路ブロック図である。
【００１５】
同図に示すように、ＰＤＰ表示装置は、メモリ部１０と、画像処理部２０と、サブフィールド変換部３０と、サブフィールド変換テーブル４０と、画像変換部５０、および画像表示を行なうＰＤＰ（図外）とからなる。
メモリ部１０は、入力されてきた画像データをフォーマット変換するために遅延させるものであり、第１バス変換部１１と、フレームメモリ１２と、第２バス変換部１３と、メモリ制御部１４からなる。
【００１６】
第１バス幅変換部１１は、例えば、外部から入力されてくる赤色（Ｒ）、緑色（Ｇ）、青色（Ｂ）の各色８ｂｉｔに量子化された計２４ｂｉｔのデータバス幅を持つ画像データをフレームメモリ１２のデータＩ／Ｏのバス幅に変換し、フレームメモリ１２へ出力する。
フレームメモリ１２は、データＩ／Ｏが３２ｂｉｔ幅をもつとともに、１フレーム分の記憶容量をもち、入力されてきた画像データを３２ｂｉｔ毎に蓄える記憶領域を備える。そして、第１バス幅変換部１１より出力されてきた３２ｂｉｔ幅の画像データを順次格納した後、第２バス幅変換部１３により３２ｂｉｔずつ読み出される。
【００１７】
第２バス幅変換部１３は、フレームメモリ１２より読み出した３２ｂｉｔ幅の画像データを順次、元の２４ｂｉｔ幅の画像データに復元して画像処理部２０へ出力する。
メモリ制御部１４は、上記第１バス幅変換部１１、フレームメモリ１２、および第２バス幅変換部１３の一連の動作が円滑になるようにその動作タイミングを制御する。
【００１８】
画像処理部２０は、メモリ部１０から出力されてきた画像データをＰＤＰのパネルの画素数に適合するように公知のフォーマット変換を行なうものである。例えば、ＰＤＰの画素数にあわせて１ラインの画素数をＡからＢ（Ａ＜Ｂ）に変換する場合には、加重平均補間等の画素補間処理を行ない、逆に１ラインの画素数をＢからＡに変換する場合には、加重平均間引きなどの画素間引き処理をするなどしてＰＤＰの画素数にあわせたフォーマットに変換し、サブフィールド変換部３０へその画像データを出力する。 サブフィールド変換部３０は、フォーマット変換された画像データを画素データごとにサブフィールド変換テーブル４０を参照して、サブフィールドの輝度重みで表現する書き込みデータに変換する。ＰＤＰにおいては、多階調を表示するために、いわゆる、フレーム内時分割階調表示方式と呼ばれる駆動方式が一般に採用されており、１フレームを複数のサブフィールドに分割し、各サブフィールドにおける点灯／消灯を組み合わせて中間階調を表現している。そのため，上記輝度重みづけにより中間階調を表現することができるようになる。
【００１９】
サブフィールド変換テーブル４０には、画像データの階調値ごとに変換すべき値が対応付けられた公知の表が格納されている（例えば、特開平１１−２３１８２４号公報参照）。
画像変換部５０は、サブフィールド変換部３０において変換された書き込みデータをフレーム内時分割階調表示方式へ変換したのちＰＤＰに出力する。
【００２０】
ＰＤＰは、点灯させたい放電セルを点灯させるための駆動回路を有した公知の構成をもつものであり、入力されてきた画像データに従い駆動回路を駆動して画像を表示する。
〈メモリ部１０の構成〉
次に、メモリ部１０の構成において、本実施の形態に特有の第１バス幅変換部１１および第２バス幅変換部１３の構成を説明する。
【００２１】
（１）第１バス幅変換部１１の構成
まず、第１バス幅変換部１１の構成について説明する。
図２は、第１バス幅変換部１１の構成を示す回路図である。なお、説明の都合上、レジスタ１１１，１１２，１１３のうち、８ｂｉｔ分に分けられたそれぞれのレジスタユニットについて順にレジスタユニットＲ１〜Ｒ１２と番号を付して表示している。
【００２２】
同図に示すように、第１バス幅変換部は、３つのレジスタ１１１，１１２，１１３を備え、各レジスタ１１１〜１１３の出力回路が並列に接続された構成をしている。また、各レジスタ１１１〜１１３の入力回路は、３個おきのレジスタユニットＲ１−Ｒ４−Ｒ７−Ｒ１０，Ｒ２−Ｒ５−Ｒ８−Ｒ１１，Ｒ３−Ｒ６−Ｒ９−Ｒ１２に同一データ線が接続されている。
【００２３】
各レジスタ１１１〜１１３は、それぞれ３２ｂｉｔ幅を持つとともに、８ｂｉｔ分に分けられたレジスタユニットＲ１〜Ｒ４，レジスタユニットＲ５〜Ｒ８，レジスタユニットＲ９〜Ｒ１２を備え、赤、緑、青各色８ｂｉｔに量子化された２４ｂｉｔのデータバス幅を持つ画像データが入力されてくると、メモリ制御部１４の制御に従い、所定のレジスタユニットに一時格納した上でフレームメモリ１２のデータＩ／Ｏのバス幅である３２ｂｉｔのバス幅に変換して順次出力するように構成されている。
【００２４】
ここで、メモリ制御部１４は、各レジスタユニットＲ１〜Ｒ１２に対して図３で示すタイミングでライトイネーブル信号（以下、ＷＥ信号という。）、およびアウトプットイネーブル信号（以下、ＯＥ信号という。）を供給し、各レジスタユニットＲ１〜Ｒ１２に、各ＷＥ，ＯＥ信号に同期した画像データの書き込み、出力を行なわせる。
【００２５】
図３は、画像データを２４ｂｉｔのバス幅から３２ｂｉｔのバス幅へ変換する様子を説明するための、各レジスタユニットＲ１〜Ｒ１２における書き込み、出力動作を示すタイミングチャートである。なお、説明の便宜上、クロックＣＬＫには、時系列順に番号を(1)〜(12)まで付して示している。
まず、クロックＣＬＫ(1)において、レジスタユニットＲ１〜Ｒ３に対するＷＥ信号が立ち上がり、この立ち上がりに同期して２４ｂｉｔの画像データがレジスタユニットＲ１〜Ｒ３にラッチされる。
【００２６】
クロックＣＬＫ(2)においては、レジスタユニットＲ４〜Ｒ６に対するＷＥ信号が立ち上がり、これに同期して同様に２４ｂｉｔの画像データがレジスタユニットＲ４〜Ｒ６にラッチされる。
クロックＣＬＫ(3)において、レジスタユニットＲ７〜Ｒ９に対するＷＥ信号の立ち上がりに同期して同様に画像データがレジスタユニットＲ７〜Ｒ９にラッチされるとともに、レジスタユニットＲ１〜Ｒ４に対するＯＥ信号が立ち上がる。この時点ではレジスタユニットＲ１〜Ｒ６までデータラッチされており、この立ち上がり信号に同期してレジスタユニットＲ１〜Ｒ４にラッチされた３２ｂｉｔの画像データＡ１がフレームメモリ１２へ出力される。
【００２７】
クロックＣＬＫ(4)においては、レジスタユニットＲ１０〜Ｒ１２に対するＷＥ信号の立ち上がりに同期して、２４ｂｉｔの画像データがラッチされるとともに、レジスタユニットＲ５〜Ｒ８に対するＯＥ信号が立ち上がる。この時点では、レジスタユニットＲ５〜Ｒ９までデータラッチされており、この立ち上がりに同期してレジスタユニットＲ５〜Ｒ８の３２ｂｉｔの画像データＡ２がフレームメモリへ出力される。
【００２８】
クロックＣＬＫ(5)においては、再度、レジスタユニットＲ１〜Ｒ３に対するＷＥ信号が立ち上がり、この立ち上がりに同期して上記と同様に画像データがラッチされるとともに、レジスタユニットＲ９〜Ｒ１２に対するＯＥ信号が立ち上がる。この時点でレジスタユニットＲ９〜Ｒ１２までデータラッチされており、この立ち上がりに同期してレジスタユニットＲ９〜Ｒ１２にラッチされた３２ｂｉｔの画像データＡ３が出力される。
【００２９】
次にクロックＣＬＫ(6)においては、再度、上記と同様にレジスタユニットＲ４〜Ｒ６に対するＷＥ信号が立ち上がり、画像データがラッチされるが、いずれのレジスタに対するＯＥ信号も立ち上がらないため、画像データを出力せず、したがって斜線で示す無効データを生成する。通常、画像データはバス幅変換を行なうと、変換前のデータ速度と変換後のデータ速度に違いが発生するため、変換の前後において異なるクロックパルスを用いるのであるが、上記のように無効データの生成により、変換の前後において同一速度のクロックを用いてもデータ速度の違いを吸収することができるのである。
【００３０】
以降、同様の動作を繰り返し、クロックＣＬＫ(7)，(8)，(9)において画像データＢ１，Ｂ２，Ｂ３を生成後、クロックＣＬＫ(10)において無効データを生成する。さらに、このような動作を入力されてくる画像データに対して順次繰り返す。
ここで、フレームメモリ１２の内部動作を止めるＣＫＥ信号をメモリ制御部１４において生成し、フレームメモリ１２に出力することで、クロックの立ち上がり時にこのＣＫＥ信号がＬｏｗの位置にある場合には、１クロック分の無効データをフレームメモリ１２に書き込まないようにしておく。
【００３１】
このような動作を行なうことにより、入力されてきた画像データは、フレームメモリのバス幅に等しく変換されるとともに、変換途中に生成された無効データはフレームメモリに書き込まれないので、フレームメモリの容量を有効に活用するように画像データを書き込むことができる。
（２）第２バス幅変換部１３の構成
次に、第２バス幅変換部１３について説明する。
【００３２】
図４は、第２バス幅変換部１３の構成を示す回路図である。なお、説明の都合上、レジスタ１３１，１３２，１３３のうち、８ｂｉｔ分に分けられたそれぞれのレジスタユニットについて順にレジスタユニットＲ２１〜Ｒ３２と番号を付して表示している。
同図に示すように、第２バス幅変換部は、３つのレジスタ１３１，１３２，１３３を備え、各レジスタの入力回路が並列に接続された構成をしている。また、各レジスタの出力回路は、３個おきのレジスタユニットＲ２１−Ｒ２４−Ｒ２７−Ｒ３０，Ｒ２２−Ｒ２５−Ｒ２８−Ｒ３１，Ｒ２３−Ｒ２６−Ｒ２９−Ｒ３２に同一データ線が接続された構成をしている。
【００３３】
各レジスタ１３１〜１３３は、それぞれ３２ｂｉｔ幅を持つとともに、８ｂｉｔ分に分けられたレジスタユニットＲ２１〜Ｒ２４，レジスタユニットＲ２５〜Ｒ２８，レジスタユニットＲ２９〜Ｒ３２を備え、フレームメモリ１２のデータＩ／Ｏのバス幅である３２ｂｉｔ幅でフレームメモリ１２から画像データを読み出したのち、元の２４ｂｉｔ幅の画像データに復元して出力するように接続されている。
【００３４】
ここで、メモリ制御部１４は、各レジスタユニットＲ２１〜Ｒ３２に対して所定のタイミングでＷＥ信号、およびＯＥ信号を供給し、各レジスタユニットＲ２１〜Ｒ３２に、各ＷＥ，ＯＥ信号に同期した画像データの書き込み、出力を行なわせる。
図５は、画像データが３２ｂｉｔから元の２４ｂｉｔのバス幅へ復元される様子を説明するための、各レジスタユニットＲ２１〜Ｒ３２における書き込み、出力動作を示すタイミングチャートである。なお、説明の便宜上、クロックＣＬＫには、時系列順に番号を(1)〜(12)まで付して示しており、クロック周波数は図３におけるクロックＣＬＫと同じものを使用している。
【００３５】
まず、クロックＣＬＫ(1)において、レジスタユニットＲ２１〜Ｒ２４に対するＷＥ信号が立ち上がり、この立ち上がりに同期して３２ｂｉｔの画像データＡ１がレジスタユニットＲ２１〜Ｒ２４にラッチされる。
クロックＣＬＫ(2)に進み、レジスタユニットＲ２５〜Ｒ２８に対するＷＥ信号の立ち上がりに同期して３２ｂｉｔの画像データＡ２がレジスタユニットＲ２５〜Ｒ２８にラッチされるとともに、レジスタユニットＲ２１〜２３に対するＯＥ信号の立ち上がりに同期してすでにデータラッチされたレジスタユニットＲ２１〜Ｒ２３の２４ｂｉｔ幅の画像データを出力する。
【００３６】
クロックＣＬＫ(3)において、レジスタユニットＲ２９〜Ｒ３２に対するＷＥ信号の立ち上がりに同期して３２ｂｉｔ幅の画像データＡ３がレジスタユニットＲ２９〜Ｒ３２にラッチされるとともに、レジスタユニットＲ２４〜Ｒ２６に対するＯＥ信号が立ち上がる。この時点では、すでにレジスタユニットＲ２４〜Ｒ２８までデータラッチされており、上記ＯＥ信号の立ち上がりに同期して、レジスタユニットＲ２４〜Ｒ２６にラッチされた２４ｂｉｔ幅の画像データが出力される。
【００３７】
クロックＣＬＫ(4)においては、ＷＥ信号が立ち上がらないため書き込みが行われないが、すでにレジスタユニットＲ２７〜Ｒ３２までデータラッチされており、レジスタユニットＲ２７〜Ｒ２９に対するＯＥ信号の立ち上がりに同期してレジスタユニットＲ２７〜Ｒ２９の２４ｂｉｔ幅の画像データが出力される。
クロックＣＬＫ(5)において、再度、レジスタユニットＲ２１〜Ｒ２４に対するＷＥ信号が立ち上がり、この立ち上がりに同期して上記と同様に画像データＢ１がレジスタユニットＲ２１〜Ｒ２４にラッチされるとともに、レジスタユニットＲ３０〜Ｒ３２に対するＯＥ信号が立ち上がり、この立ち上がりに同期してレジスタユニットＲ３０〜Ｒ３２にすでにラッチされた２４ｂｉｔ幅の画像データが出力される。
【００３８】
以降、同様の動作を繰り返し、３２ｂｉｔ幅の画像データは元の２４ｂｉｔ幅を持つ画像データに順次復元され、この画像データはサブフィールド変換部３０において書き込みデータに変換された後、画像変換部５０に出力される。
なお、ＣＫＥ信号をメモリ制御部１４において生成し、フレームメモリ１２に出力することで、クロックの立ち上がり時にこのＣＫＥ信号がＬｏｗの位置にある場合には、その１クロック後に新しい画像データを１クロック分各レジスタユニットに出力しないようにしておく。このような動作を行なうことにより、画像データはフレームメモリのバス幅から元のバス幅へ順次復元される。
【００３９】
上述した構成により、２４ｂｉｔ幅で入力されてきた画像データは、３２ｂｉｔ幅の画像データへ変換されるので、フレームメモリ１２のデータＩ／Ｏのバス幅を有効に利用できるとともに、この変換途中に生成された無効データはＣＫＥ信号によりフレームメモリに書き込まれない。また、フレームメモリ１２から画像データを読み出す場合には、３２ｂｉｔ幅のまま読み出し、その後第２バス幅変換部１３により元の２４ｂｉｔ幅の画像データに順次復元することができる。
【００４０】
このため、従来技術のようにフレームメモリの上位８ｂｉｔを無効にするようなことなくデータＩ／Ｏを有効に利用し、フレームメモリ容量を有効に使用することができる。
〈画像変換部５０の構成〉
次に、フレーム内時分割階調表示方式へ画像データを変換する画像変換部５０について説明する。
【００４１】
図６は、画像変換部５０の構成を説明するための回路図を示す。
画像変換部５０は、２個のフレームメモリ５１０、５２０と、書き込み回路５３０、読み出し回路５４０及びフレームメモリ切替制御回路５５０からなる。
フレームメモリ５１０、５２０は、サブフィールド毎の記憶領域を有し、各サブフィールドの記憶領域は、プラズマディスプレイパネルの画素数分の２値データを記憶する容量を持っている。
【００４２】
書き込み回路５３０は、書き込みバッファメモリ５３１、書き込み動作制御回路５３２、バス制御回路５３３、５３４を備える。加えて、動作クロックとして書き込み専用の動作クロックを使用しており、これに起因して位相保証回路５３５を備える。
書き込みバッファメモリ５３１は、ラインメモリを２個備え、書き込み動作制御回路５３２の制御の下、サブフィールド部３０より入力されてくる書き込みデータを、動作クロックに同期して、２個のラインメモリに交互に書き込んでゆくと共に、これと逆位相の関係で、書き込みの終わったラインメモリから画像データを動作クロックに同期して読み出し、バス制御回路５３３，５３４及び制御信号切替回路５５０によって書き込みが許可されたフレームメモリ５１０（５２０）に、１ラインずつ画像データの書き込みを行なう。一方のフレームメモリ５１０（５２０）に１フレーム分の画像を書き込み終えると、制御信号切替回路５５０が、フレームメモリの切替を行ない、他方のフレームメモリ５２０（５１０）に対して画像データの書き込みを開始する。
【００４３】
読み出し回路５４０は、入力選択回路５４１、読み出しバッファ５４２、読み出し動作制御回路５４３を備える。加えて、動作クロックとして読み出し専用の動作クロックを使用しており、これに起因して位相保証回路５４４を備える。
上記書き込み回路５３０において書き込みの終わったフレームメモリに対しては、読み出し動作制御回路５４３の制御の下、入力選択回路５４１が、画像データの読み出しを行なう。
【００４４】
入力選択回路５４１が行なう読み出しは、サブフィールド単位で行なわれる。
つまり、フレームメモリに書き込まれた画像データから同一のサブフィールドに属するデータを動作クロックに同期して、フレームメモリ内の全ラインから読み出す。読み出したサブフィールドデータは読み出しバッファ５４２に順次格納され、１ライン分のサブフィールドデータを格納し終わると、そのサブフィールドデータが後続のＰＤＰ（図外）へ出力される。
【００４５】
フレームメモリ切替制御回路５５０は、フレームメモリ５１０、５２０に対する書き込み時と読み出し時とで、動作クロックを切替るためのクロック切替回路５５１と、何れのフレームメモリを選択するかのチップセレクト信号等を動作クロックの切替に同期して切替る制御信号切替回路５５２、５５３とからなる。
上記の回路の他に、本実施の形態では、ブランキング検出回路６０１を備える。この回路６０１は、受信した画像データの垂直同期信号を検出して、帰線時間の開始時点にクロック切替信号を生成する。
【００４６】
（本実施の形態特有の構成）
前記書き込み動作クロックは、約３０ＭＨｚの周波数、読み出し動作クロックは、約５３ＭＨｚの周波数としている。書き込み動作クロックを上記周波数としたのは、以下の計算に基づいている。
例えば、ＶＧＡワイド（４８０×８５２画素）、サブフィールド数をＳｎ＝１２、読み出し周期をＴａ＝１．５μｓ、書込み水平周波数をｆｈ＝３２ｋＨｚ、フレームメモリのデータバス幅を３２ｂｉｔとした場合、書込み時の動作クロック周波数ｆｗは、
ｆｗ＝ｆｈ×８５２×３×Ｓｎ／３２＝約３０ＭＨｚ
となる。他方、読み出し時の動作クロック周波数ｆｒは、
ｆｒ＝（１／Ｔａ）×８５２×３／３２＝５３ＭＨｚ
となる。
【００４７】
この周波数のクロックは、本回路より上段側における画像信号を処理する際に用いられるドットクロックをそのまま利用できるし、或は、水平同期信号を抽出してこれを周波数逓倍することにより生成することが出来る。読み出し動作クロックは、従来から使用しているものを用いる。
位相保証回路５３５、５４４は、フレームメモリ５１０、５２０に供給する制御信号のうちチップセレクト（CS）信号は、図７（ｂ）に示す位相で出力するが、CS信号以外の制御信号は、図７（ｄ）に示すように、チップセレクト（CS）信号がLowとなる期間を含み、その前後に１クロック周期以上の期間、“Valid”状態を保つようその位相を保証する回路である。
【００４８】
この回路は図示はしないが、例えば、書き込み動作クロック、読み出し動作クロックをカウントし、CS信号でリセットされるカウンタと、そのカウンタが、クロック１周期に相当するカウント値“K1”に達したとき及びリセットされる値“R”よりクロック１周期に相当するカウント数だけ小さな値“R−K1”に達したときに、CS信号以外の制御信号を”Don’t care“から”Valid“に、或はその逆にする処理を行なう回路並びにCS信号はそのまま出力する回路とから構成できる。
【００４９】
このように、CS信号以外の制御信号をCS信号の”Valid“期間より長い期間”Valid“に保持するようにしたので、チップセレクト（CS）信号以外の制御信号が遅延してもクロックのセットアップ・ホールド期間のマージンを確保することが出来る。この結果、CS信号にのみ遅延調整回路を用いればよく、後段にクロック切替回路を追加しても高速なフレームメモリの動作を保証することが出来る。なお、図７（ａ）は、書き込み又は読み出しの動作クロック、図７（ｃ）は、ＣＳ信号以外の制御信号の波形図である。
【００５０】
制御信号切替回路５５２、５５３は、ブランキング検出回路６０１から与えられる切替信号によって、書き込み側の位相保証回路５３５から出力される制御信号と読み出し側の位相保証回路５４４から出力される制御信号との切替を行なう。この場合、２つの制御信号切替回路５５２と５５３とは、一方が書き込み側の位相保証回路５３５から出力される制御信号を選択すると、他方は読み出し側の位相保証回路５４４を選択するよう、丁度逆位相の関係で切替られる。
【００５１】
クロック切替回路５５１は、書き込み時、フレームメモリに書き込み動作クロックを供給し、読み出し時、読み出し動作クロックを供給するよう切替るものであるが、本実施の形態では、書き込み動作クロックと読み出し動作クロックとが非同期であるため、切替に１クロック周期以上を保証している。図８は、そのようなクロック切替を保証するクロック切替回路５５１の具体例を示す。図中、TR、TWはフリップフロップである。書き込み動作クロックWCLK、読み出し動作クロックRCLKは、４つのアンド回路と２つのオア回路を通じて切替後クロックSGCLKA、SGCLKBとして出力される。図９に、クロック切替回路５５１の切替動作を説明する波形図を示す。図示例では、“Ａ”のタイミングで切替信号が発された場合を示している。そして、クロックの立ち下がりエッジを捕らえてクロックの切替を行なうこととしている。読み出しから書き込みへの切替であれば、“Ｂ”のタイミングで、読み出し動作クロックを停止させ、“Ｅ”のタイミングで書き込み動作クロックを出力開始する。書き込みから読み出しへのタイミングであれば、“Ｃ”のタイミングで、書き込み動作クロックを停止させ、“Ｄ”のタイミングで読み出し動作クロックを出力開始する。いずれの場合も、切替にクロックの１周期以上の期間を確保している。クロック切替回路５５１から出力されるクロックSGCLKAがフレームメモリ５１０に供給され、SGCLKBがフレームメモリ５２０に供給される。
【００５２】
（画像変換部５０の動作）
上記構成によれば、書き込みバッファ５３０に１ラインずつドットクロックに同期して画像データの書き込みが行われる一方、書き込みバッファ５３０に書き込まれた画像データが読み出されて、バス制御回路５３３，５３４で選択されたフレームメモリ５１０（５２０）に書き込まれて行く。このときのフレームメモリへの書き込み速度は、書き込み動作クロックによって決まる。本実施形態の場合、約３０ＭＨｚと低速であり、ドットクロックと同一速度なので、１のフレームメモリが書き込み側に選択されているほぼ全期間を使って書き込みが行なわれる。
【００５３】
一方、このとき、残りのフレームメモリ５２０（５１０）からは、入力選択回路５４１が選択する１のサブフィールドから順次、画像データが読み出され、読み出しバッファ５４２を通じて、後段の図示しないプラズマディスプレイパネル駆動回路へ出力される。このときのフレームメモリからの読み出し時の速度は、約５３ＭＨｚと高速である。
【００５４】
各フレームメモリ５１０，５２０に対し１フレーム分の画像データが書き込み及び読み出し完了すれば、バス制御回路５３３，５３４、制御信号切替回路５５２，５５３、クロック切替回路５５１の作用によって、フレームメモリ５１０、５２０の切替が行なわれ、読み出しの完了したフレームメモリ５２０（５１０）に対して書き込み動作がなされ、書き込みの完了したフレームメモリ５１０（５２０）に対して読み出し動作が行われる。この切替において、書き込み動作クロックと読み出し動作クロックが非同期であるものの、クロック切替回路５５１が１クロック期間以上を保証してクロックの切替を行なうようにしているので、フレームメモリに対する書き込み、読み出し動作がクロックの切替直後においても整然となされる。
【００５５】
以上説明したように、フレーム内分割階調表示方式への画像変換部５０は、フレームメモリに対して、画像データをライン毎に時系列に書き込む際と、フレームメモリから、重みデータに分割して読み出す際とで、動作クロックの周波数を変えているので、読み出し時には必要とされる高速クロックを用いる一方、書き込み時には書き込み期間一杯を使って画像データの書き込みを行なうよう低速クロックを用いることが出来、その結果、書き込み側回路にとって、高周波対応の制約が緩和され、その分設計の自由度が高く、また、回路コストが安くつくといった利点を有すると共に、動作中においては、従来のように高速な読み出し動作クロックを書き込み動作クロックとして用いる場合と比べて、クロックの周波数が低減された分だけ電力消費量も発熱量も少なくなり、動作の安定性、エネルギーロスの低減が実現するといった効果がある。
【００５６】
上記実施の形態の画像変換部５０においては、フレームメモリを２個用いているが、３個以上用いて、それらのフレームメモリを順繰りに用いて画像データの書き込み、読み出しを行なうようにすることも出来る。
画像変換部５０におけるクロックの切替は、実施の形態では、垂直ブランキング期間に行なうようにしているが、これは垂直走査を１回行なう間に、水平走査を繰り返し行なう走査方式で撮影された通常の画像データを対象としたからであり、もし、水平走査を１回行なう間に、垂直走査を繰り返し行なう走査方式で撮影された画像データを対象とした場合には、水平ブランキング期間にクロックの切替を行なえば良い。
【００５７】
なお、本実施の形態においては、画像表示装置としてＰＤＰを例に説明してきたが、これに限定されずフォーマット変換を必要とする画像表示装置に画像表示をする場合に本発明を適用することができる。また、本実施の形態においては、入力されてきた画像データのバス幅を２４ｂｉｔ、フレームメモリ１２のデータＩ／Ｏのバス幅を３２ｂｉｔとして説明してきたが、特に限定されるものではなく、これらのバス幅の最小公倍数をフレームメモリのデータＩ／Ｏのバス幅で割った値の個数分、そのデータＩ／Ｏのバス幅を持つレジスタを第１，２バス幅変換部に設ければ、これ以外のバス幅においても対応することができる。
【００５８】
【発明の効果】
以上説明してきたように、本発明にかかる画像表示前処理装置によれば、入力されてきた画像データを画像表示に適するフォーマットに変換する前に格納するフレームメモリと、前記画像データのデータバス幅である第１のバス幅を、前記フレームメモリのバス幅である第２のバス幅に変換して、前記フレームメモリに書き込む第１のバス幅変換回路と、前記フレームメモリに書き込まれた画像データを読み出した後、第１のバス幅に復元して出力する第２のバス幅変換回路と、前記第１のバス幅変換回路、第２のバス幅変換回路、およびフレームメモリの動作タイミングを制御するための制御信号を出力する制御回路とを備えているので、入力されてきた画像データが第１のバス幅から第２のバス幅へ変換され、フレームメモリから読み出されるときは第２のバス幅から第１のバス幅へ復元される結果、従来技術のようにフレームメモリのバス幅および容量の一部を使用しない状態が解消され、フレームメモリの容量を有効に利用できるとともに、データ量の大きい高解像度の画像データを扱う場合においても不要なフレームメモリを設ける必要がなくなりコスト的に優れるといった効果がある。
【００５９】
また、本発明に係る画像表示前処理装置によれば、書き込みデータ保持レジスタ群及び読み出しデータ保持レジスタ群に画像データを格納する際のクロックと、該レジスタ群から画像データを出力する際のクロックとは何れも同一のクロックを用いることができるので、通常のバス幅変換に見られる、バス幅変換前後に生ずるデータ速度の違いに対応して異なるクロックパルスを使用するといった必要がなくなるために、新たにクロックを生成する装置を設けなくてもよいという効果がある。
【図面の簡単な説明】
【図１】本発明の実施の形態に係るＰＤＰ表示装置のブロック図である。
【図２】第１バス幅変換部の構成を示す回路図である。
【図３】第１バス幅変換部の動作を説明するためのタイミングチャートである。
【図４】第２バス幅変換部の構成を示す回路図である。
【図５】第２バス幅変換部の動作を説明するためのタイミングチャートである。
【図６】画像変換部の回路を示すブロック図である。
【図７】図６中の位相保証回路の動作を説明するための波形図である。
【図８】クロック切替回路の具体例を示す論理回路図である。
【図９】クロック切替回路のクロック切替動作を示す波形図である。
【符号の説明】
１０ メモリ部
１１ 第１バス幅変換部
１２ フレームメモリ
１３ 第２バス幅変換部
１４ メモリ制御部
２０ 画像処理部
３０ サブフィールド変換部
４０ サブフィールド変換テーブル
５０ 画像変換部
１１１，１１２，１１３，１３１，１３２，１３３ レジスタ
５１０，５２０ フレームメモリ
５３０ 書き込み回路
５４０ 読み出し回路
５５０ フレームメモリ切替制御回路
５３１ 書き込みバッファメモリ
５３２ 書き込み動作制御回路
５３３，５３４ バス制御回路
５３５，５４４ 位相保証回路
５４１ 入力選択回路
５４２ 読み出しバッファ
５４３ 読み出し動作制御回路
５５１ クロック切替回路
５５２，５５３ 制御信号切替回路
６０１ ブランキング検出回路
【発明の属する技術分野】
本発明は、入力されてきた画像データを表示する画像表示装置に関し、特に、その画像データを画像表示に適するフォーマットに変換処理を行なう前に、一旦フレームメモリに格納する画像表示前処理装置および画像表示装置に関する。
【０００２】
【従来の技術】
近年、コンピュータやテレビなどの画像表示に用いられる表示デバイスにおいて、プラズマディスプレイパネル（Plasma Display Panel 、以下、「ＰＤＰ」という。）は、大型で薄型軽量を実現することのできる表示デバイスとして注目されている。
【０００３】
このＰＤＰは、パネルに複数の画素が並んだ、いわゆるドットマトリックス構造を備える表示デバイスであり、受信された画像信号に従い点灯させたい画素を点灯させて画像を表示する。ところが、受信された画像信号はＰＤＰに適した信号形式ではなく、例えば、ＣＲＴなどのラスタースキャン方式に適した信号形態となっているので、その画像信号をパネルの画素数に適合するように、フォーマット変換をする必要がある。そこで、後段のフォーマット変換動作を保証するために、ＰＤＰ表示装置は受信された画像信号を前段において一旦フレームメモリに格納している。
【０００４】
このフレームメモリには、一般にメモリの中では比較的安価に供給されている、データＩ／Ｏのバス幅が３２ｂｉｔ幅のものが多く使用されている。
他方、フレームメモリへ入力されてくる画像データは、通常２４ｂｉｔ幅であり、フレームメモリは、３２ｂｉｔのデータＩ／Ｏの内、上位８ｂｉｔを無効にして、下位２４ｂｉｔを使って画像データを一旦格納するようになっている。
【０００５】
【発明が解決しようとする課題】
しかしながら、上記従来技術では、入力されてきた画像データのバス幅（２４ｂｉｔ）がフレームメモリのデータＩ／Ｏのバス幅（３２ｂｉｔ）より狭いため、フレームメモリの中で使用しない領域が生じ、フレームメモリの容量を有効に活用することができないという課題がある。そのため、データ量の大きい高解像度の画像データなどを扱う場合には、比較的安価とはいえどもフレームメモリの数を増やさざるを得ず、コスト増大は避けられない。
【０００６】
本発明は、上記問題に鑑み、フレームメモリの容量を有効に活用することができる画像表示前処理装置および画像表示装置を提供することを目的としている。
【０００７】
【課題を解決するための手段】
上記目的を達成するために、本発明に係る画像表示前処理装置は、入力されてきた画像データを画像表示に適するフォーマットに変換する前に格納するフレームメモリと、前記画像データのデータバス幅である第１のバス幅を、前記フレームメモリのバス幅である第２のバス幅に変換して、前記フレームメモリに書き込む第１のバス幅変換回路と、前記フレームメモリに書き込まれた画像データを読み出した後、第１のバス幅に復元して出力する第２のバス幅変換回路と、前記第１のバス幅変換回路、第２のバス幅変換回路、およびフレームメモリの動作タイミングを制御するための制御信号を出力する制御回路とを備え、前記第１のバス幅変換回路は、第１のバス幅と第２のバス幅との最小公倍数に相当するビット数の書き込みデータ保持レジスタ群を備え、前記制御回路は、前記書き込みデータ保持レジスタ群に対し第１のバス幅に相当するビット数分のレジスタをクロックに同期して順次有効化し、有効化されたレジスタに画像データを格納する制御を行なう書き込みデータ格納制御回路部と、前記書き込みデータ保持レジスタ群から第２のバス幅に相当するビット数のレジスタをクロックに同期して順次有効化し、有効化されたレジスタからその中に格納された画像データをフレームメモリへ出力する書き込みデータ出力制御回路部とを備えることを特徴とする。これにより、入力されてきた画像データが第１のバス幅から第２のバス幅へ変換され、フレームメモリから読み出されるときは第２のバス幅から第１のバス幅へ復元されるので、フレームメモリのバス幅および容量を有効に利用できる。
【０００９】
ここで、前記書き込みデータ格納制御回路部は、第１のバス幅のレジスタを有効化する制御を毎クロックにおいて行ない、前記書き込みデータ出力制御回路部は、書き込みデータ保持レジスタ群中の全てのレジスタに対し一回当たり有効化を行なったら、１クロックの間、どのレジスタも有効化しない休止期間を設ける制御を行なうようにすればよい。これにより、連続して入力されてくる画像データを順次バス幅変換してフレームメモリに書き込むことができる。
【００１０】
また、前記第２のバス幅変換回路は、第１のバス幅と第２のバス幅との最小公倍数に相当するビット数の読み出しデータ保持レジスタ群を備え、前記制御回路は、前記読み出しデータ保持レジスタ群に対し第２のバス幅に相当するビット数のレジスタをクロックに同期して順次有効化し、その有効化されたレジスタに、フレームメモリから同一ビット数の画像データを格納する制御を行なう読み出しデータ格納制御回路部と、前記読み出しデータ保持レジスタ群から第１のバス幅に相当するビット数のレジスタをクロックに同期して順次有効化し、有効化されたレジスタからその中に格納された画像データを出力する制御を行なう読み出しデータ出力制御回路部とを備える。
【００１１】
ここで、前記読み出しデータ格納制御回路部は、読み出しデータ保持レジスタ群中の全てのレジスタに対し一回当たり有効化を行なったら、１クロックの間、どのレジスタも有効化しない休止期間を設ける制御を行ない、前記読み出しデータ出力制御回路部は、第２のバス幅のレジスタを有効化する制御を毎クロックにおいて行なうようにすればよい。これにより、フレームメモリに書き込まれた画像データを順次バス幅変換して元の画像データに復元することができる。
なお、具体的には、前記第１のバス幅が、２４ビットであり、第２のバス幅が３２ビットであれば、一般的に使用されているものであり好ましい。
【００１２】
また、前記書き込みデータ保持レジスタ群及び読み出しデータ保持レジスタ群に画像データを格納する際のクロックと該レジスタ群から画像データを出力する際のクロックとは何れも同一のクロックが用いられることを特徴とする。通常、バス幅変換前後にはデータ速度の違いが生ずるため、異なるクロックパルスを用いるのであるが、本発明に係る画像表示前処理装置においては同一のクロックを用いることができるので、新たにクロックを生成する装置を設ける必要がない。
【００１３】
また、本発明に係る画像表示装置は、入力されてきた画像データを画像表示に適するフォーマットに変換する前に格納するフレームメモリを備えた画像表示装置であって、前記画像データを前記第１のバス幅から前記第２のバス幅に変換して、前記フレームメモリに書き込む第１のバス幅変換回路と、前記フレームメモリに書き込まれた画像データを第２のバス幅で読み出した後、第１のバス幅に復元して出力する第２のバス幅変換回路と、前記第１のバス幅変換回路、第２のバス幅変換回路、およびフレームメモリの動作タイミングを制御するための制御信号を出力する制御回路とを備え、前記第１のバス幅変換回路は、第１のバス幅と第２のバス幅との最小公倍数に相当するビット数の書き込みデータ保持レジスタ群を備え、前記制御回路は、前記書き込みデータ保持レジスタ群に対し第１のバス幅に相当するビット数分のレジスタをクロックに同期して順次有効化し、有効化されたレジスタに画像データを格納する制御を行なう書き込みデータ格納制御回路部と、前記書き込みデータ保持レジスタ群から第２のバス幅に相当するビット数のレジスタをクロックに同期して順次有効化し、有効化されたレジスタからその中に格納された画像データをフレームメモリへ出力する書き込みデータ出力制御回路部とを備えることを特徴とする。
【００１４】
【発明の実施の形態】
以下、本発明に係る画像表示装置の一実施の形態について、図面を参照しながら説明する。
〈ＰＤＰ表示装置の全体構成〉
図１は、本発明に係るＰＤＰ表示装置の構成を示す回路ブロック図である。
【００１５】
同図に示すように、ＰＤＰ表示装置は、メモリ部１０と、画像処理部２０と、サブフィールド変換部３０と、サブフィールド変換テーブル４０と、画像変換部５０、および画像表示を行なうＰＤＰ（図外）とからなる。
メモリ部１０は、入力されてきた画像データをフォーマット変換するために遅延させるものであり、第１バス変換部１１と、フレームメモリ１２と、第２バス変換部１３と、メモリ制御部１４からなる。
【００１６】
第１バス幅変換部１１は、例えば、外部から入力されてくる赤色（Ｒ）、緑色（Ｇ）、青色（Ｂ）の各色８ｂｉｔに量子化された計２４ｂｉｔのデータバス幅を持つ画像データをフレームメモリ１２のデータＩ／Ｏのバス幅に変換し、フレームメモリ１２へ出力する。
フレームメモリ１２は、データＩ／Ｏが３２ｂｉｔ幅をもつとともに、１フレーム分の記憶容量をもち、入力されてきた画像データを３２ｂｉｔ毎に蓄える記憶領域を備える。そして、第１バス幅変換部１１より出力されてきた３２ｂｉｔ幅の画像データを順次格納した後、第２バス幅変換部１３により３２ｂｉｔずつ読み出される。
【００１７】
第２バス幅変換部１３は、フレームメモリ１２より読み出した３２ｂｉｔ幅の画像データを順次、元の２４ｂｉｔ幅の画像データに復元して画像処理部２０へ出力する。
メモリ制御部１４は、上記第１バス幅変換部１１、フレームメモリ１２、および第２バス幅変換部１３の一連の動作が円滑になるようにその動作タイミングを制御する。
【００１８】
画像処理部２０は、メモリ部１０から出力されてきた画像データをＰＤＰのパネルの画素数に適合するように公知のフォーマット変換を行なうものである。例えば、ＰＤＰの画素数にあわせて１ラインの画素数をＡからＢ（Ａ＜Ｂ）に変換する場合には、加重平均補間等の画素補間処理を行ない、逆に１ラインの画素数をＢからＡに変換する場合には、加重平均間引きなどの画素間引き処理をするなどしてＰＤＰの画素数にあわせたフォーマットに変換し、サブフィールド変換部３０へその画像データを出力する。 サブフィールド変換部３０は、フォーマット変換された画像データを画素データごとにサブフィールド変換テーブル４０を参照して、サブフィールドの輝度重みで表現する書き込みデータに変換する。ＰＤＰにおいては、多階調を表示するために、いわゆる、フレーム内時分割階調表示方式と呼ばれる駆動方式が一般に採用されており、１フレームを複数のサブフィールドに分割し、各サブフィールドにおける点灯／消灯を組み合わせて中間階調を表現している。そのため，上記輝度重みづけにより中間階調を表現することができるようになる。
【００１９】
サブフィールド変換テーブル４０には、画像データの階調値ごとに変換すべき値が対応付けられた公知の表が格納されている（例えば、特開平１１−２３１８２４号公報参照）。
画像変換部５０は、サブフィールド変換部３０において変換された書き込みデータをフレーム内時分割階調表示方式へ変換したのちＰＤＰに出力する。
【００２０】
ＰＤＰは、点灯させたい放電セルを点灯させるための駆動回路を有した公知の構成をもつものであり、入力されてきた画像データに従い駆動回路を駆動して画像を表示する。
〈メモリ部１０の構成〉
次に、メモリ部１０の構成において、本実施の形態に特有の第１バス幅変換部１１および第２バス幅変換部１３の構成を説明する。
【００２１】
（１）第１バス幅変換部１１の構成
まず、第１バス幅変換部１１の構成について説明する。
図２は、第１バス幅変換部１１の構成を示す回路図である。なお、説明の都合上、レジスタ１１１，１１２，１１３のうち、８ｂｉｔ分に分けられたそれぞれのレジスタユニットについて順にレジスタユニットＲ１〜Ｒ１２と番号を付して表示している。
【００２２】
同図に示すように、第１バス幅変換部は、３つのレジスタ１１１，１１２，１１３を備え、各レジスタ１１１〜１１３の出力回路が並列に接続された構成をしている。また、各レジスタ１１１〜１１３の入力回路は、３個おきのレジスタユニットＲ１−Ｒ４−Ｒ７−Ｒ１０，Ｒ２−Ｒ５−Ｒ８−Ｒ１１，Ｒ３−Ｒ６−Ｒ９−Ｒ１２に同一データ線が接続されている。
【００２３】
各レジスタ１１１〜１１３は、それぞれ３２ｂｉｔ幅を持つとともに、８ｂｉｔ分に分けられたレジスタユニットＲ１〜Ｒ４，レジスタユニットＲ５〜Ｒ８，レジスタユニットＲ９〜Ｒ１２を備え、赤、緑、青各色８ｂｉｔに量子化された２４ｂｉｔのデータバス幅を持つ画像データが入力されてくると、メモリ制御部１４の制御に従い、所定のレジスタユニットに一時格納した上でフレームメモリ１２のデータＩ／Ｏのバス幅である３２ｂｉｔのバス幅に変換して順次出力するように構成されている。
【００２４】
ここで、メモリ制御部１４は、各レジスタユニットＲ１〜Ｒ１２に対して図３で示すタイミングでライトイネーブル信号（以下、ＷＥ信号という。）、およびアウトプットイネーブル信号（以下、ＯＥ信号という。）を供給し、各レジスタユニットＲ１〜Ｒ１２に、各ＷＥ，ＯＥ信号に同期した画像データの書き込み、出力を行なわせる。
【００２５】
図３は、画像データを２４ｂｉｔのバス幅から３２ｂｉｔのバス幅へ変換する様子を説明するための、各レジスタユニットＲ１〜Ｒ１２における書き込み、出力動作を示すタイミングチャートである。なお、説明の便宜上、クロックＣＬＫには、時系列順に番号を(1)〜(12)まで付して示している。
まず、クロックＣＬＫ(1)において、レジスタユニットＲ１〜Ｒ３に対するＷＥ信号が立ち上がり、この立ち上がりに同期して２４ｂｉｔの画像データがレジスタユニットＲ１〜Ｒ３にラッチされる。
【００２６】
クロックＣＬＫ(2)においては、レジスタユニットＲ４〜Ｒ６に対するＷＥ信号が立ち上がり、これに同期して同様に２４ｂｉｔの画像データがレジスタユニットＲ４〜Ｒ６にラッチされる。
クロックＣＬＫ(3)において、レジスタユニットＲ７〜Ｒ９に対するＷＥ信号の立ち上がりに同期して同様に画像データがレジスタユニットＲ７〜Ｒ９にラッチされるとともに、レジスタユニットＲ１〜Ｒ４に対するＯＥ信号が立ち上がる。この時点ではレジスタユニットＲ１〜Ｒ６までデータラッチされており、この立ち上がり信号に同期してレジスタユニットＲ１〜Ｒ４にラッチされた３２ｂｉｔの画像データＡ１がフレームメモリ１２へ出力される。
【００２７】
クロックＣＬＫ(4)においては、レジスタユニットＲ１０〜Ｒ１２に対するＷＥ信号の立ち上がりに同期して、２４ｂｉｔの画像データがラッチされるとともに、レジスタユニットＲ５〜Ｒ８に対するＯＥ信号が立ち上がる。この時点では、レジスタユニットＲ５〜Ｒ９までデータラッチされており、この立ち上がりに同期してレジスタユニットＲ５〜Ｒ８の３２ｂｉｔの画像データＡ２がフレームメモリへ出力される。
【００２８】
クロックＣＬＫ(5)においては、再度、レジスタユニットＲ１〜Ｒ３に対するＷＥ信号が立ち上がり、この立ち上がりに同期して上記と同様に画像データがラッチされるとともに、レジスタユニットＲ９〜Ｒ１２に対するＯＥ信号が立ち上がる。この時点でレジスタユニットＲ９〜Ｒ１２までデータラッチされており、この立ち上がりに同期してレジスタユニットＲ９〜Ｒ１２にラッチされた３２ｂｉｔの画像データＡ３が出力される。
【００２９】
次にクロックＣＬＫ(6)においては、再度、上記と同様にレジスタユニットＲ４〜Ｒ６に対するＷＥ信号が立ち上がり、画像データがラッチされるが、いずれのレジスタに対するＯＥ信号も立ち上がらないため、画像データを出力せず、したがって斜線で示す無効データを生成する。通常、画像データはバス幅変換を行なうと、変換前のデータ速度と変換後のデータ速度に違いが発生するため、変換の前後において異なるクロックパルスを用いるのであるが、上記のように無効データの生成により、変換の前後において同一速度のクロックを用いてもデータ速度の違いを吸収することができるのである。
【００３０】
以降、同様の動作を繰り返し、クロックＣＬＫ(7)，(8)，(9)において画像データＢ１，Ｂ２，Ｂ３を生成後、クロックＣＬＫ(10)において無効データを生成する。さらに、このような動作を入力されてくる画像データに対して順次繰り返す。
ここで、フレームメモリ１２の内部動作を止めるＣＫＥ信号をメモリ制御部１４において生成し、フレームメモリ１２に出力することで、クロックの立ち上がり時にこのＣＫＥ信号がＬｏｗの位置にある場合には、１クロック分の無効データをフレームメモリ１２に書き込まないようにしておく。
【００３１】
このような動作を行なうことにより、入力されてきた画像データは、フレームメモリのバス幅に等しく変換されるとともに、変換途中に生成された無効データはフレームメモリに書き込まれないので、フレームメモリの容量を有効に活用するように画像データを書き込むことができる。
（２）第２バス幅変換部１３の構成
次に、第２バス幅変換部１３について説明する。
【００３２】
図４は、第２バス幅変換部１３の構成を示す回路図である。なお、説明の都合上、レジスタ１３１，１３２，１３３のうち、８ｂｉｔ分に分けられたそれぞれのレジスタユニットについて順にレジスタユニットＲ２１〜Ｒ３２と番号を付して表示している。
同図に示すように、第２バス幅変換部は、３つのレジスタ１３１，１３２，１３３を備え、各レジスタの入力回路が並列に接続された構成をしている。また、各レジスタの出力回路は、３個おきのレジスタユニットＲ２１−Ｒ２４−Ｒ２７−Ｒ３０，Ｒ２２−Ｒ２５−Ｒ２８−Ｒ３１，Ｒ２３−Ｒ２６−Ｒ２９−Ｒ３２に同一データ線が接続された構成をしている。
【００３３】
各レジスタ１３１〜１３３は、それぞれ３２ｂｉｔ幅を持つとともに、８ｂｉｔ分に分けられたレジスタユニットＲ２１〜Ｒ２４，レジスタユニットＲ２５〜Ｒ２８，レジスタユニットＲ２９〜Ｒ３２を備え、フレームメモリ１２のデータＩ／Ｏのバス幅である３２ｂｉｔ幅でフレームメモリ１２から画像データを読み出したのち、元の２４ｂｉｔ幅の画像データに復元して出力するように接続されている。
【００３４】
ここで、メモリ制御部１４は、各レジスタユニットＲ２１〜Ｒ３２に対して所定のタイミングでＷＥ信号、およびＯＥ信号を供給し、各レジスタユニットＲ２１〜Ｒ３２に、各ＷＥ，ＯＥ信号に同期した画像データの書き込み、出力を行なわせる。
図５は、画像データが３２ｂｉｔから元の２４ｂｉｔのバス幅へ復元される様子を説明するための、各レジスタユニットＲ２１〜Ｒ３２における書き込み、出力動作を示すタイミングチャートである。なお、説明の便宜上、クロックＣＬＫには、時系列順に番号を(1)〜(12)まで付して示しており、クロック周波数は図３におけるクロックＣＬＫと同じものを使用している。
【００３５】
まず、クロックＣＬＫ(1)において、レジスタユニットＲ２１〜Ｒ２４に対するＷＥ信号が立ち上がり、この立ち上がりに同期して３２ｂｉｔの画像データＡ１がレジスタユニットＲ２１〜Ｒ２４にラッチされる。
クロックＣＬＫ(2)に進み、レジスタユニットＲ２５〜Ｒ２８に対するＷＥ信号の立ち上がりに同期して３２ｂｉｔの画像データＡ２がレジスタユニットＲ２５〜Ｒ２８にラッチされるとともに、レジスタユニットＲ２１〜２３に対するＯＥ信号の立ち上がりに同期してすでにデータラッチされたレジスタユニットＲ２１〜Ｒ２３の２４ｂｉｔ幅の画像データを出力する。
【００３６】
クロックＣＬＫ(3)において、レジスタユニットＲ２９〜Ｒ３２に対するＷＥ信号の立ち上がりに同期して３２ｂｉｔ幅の画像データＡ３がレジスタユニットＲ２９〜Ｒ３２にラッチされるとともに、レジスタユニットＲ２４〜Ｒ２６に対するＯＥ信号が立ち上がる。この時点では、すでにレジスタユニットＲ２４〜Ｒ２８までデータラッチされており、上記ＯＥ信号の立ち上がりに同期して、レジスタユニットＲ２４〜Ｒ２６にラッチされた２４ｂｉｔ幅の画像データが出力される。
【００３７】
クロックＣＬＫ(4)においては、ＷＥ信号が立ち上がらないため書き込みが行われないが、すでにレジスタユニットＲ２７〜Ｒ３２までデータラッチされており、レジスタユニットＲ２７〜Ｒ２９に対するＯＥ信号の立ち上がりに同期してレジスタユニットＲ２７〜Ｒ２９の２４ｂｉｔ幅の画像データが出力される。
クロックＣＬＫ(5)において、再度、レジスタユニットＲ２１〜Ｒ２４に対するＷＥ信号が立ち上がり、この立ち上がりに同期して上記と同様に画像データＢ１がレジスタユニットＲ２１〜Ｒ２４にラッチされるとともに、レジスタユニットＲ３０〜Ｒ３２に対するＯＥ信号が立ち上がり、この立ち上がりに同期してレジスタユニットＲ３０〜Ｒ３２にすでにラッチされた２４ｂｉｔ幅の画像データが出力される。
【００３８】
以降、同様の動作を繰り返し、３２ｂｉｔ幅の画像データは元の２４ｂｉｔ幅を持つ画像データに順次復元され、この画像データはサブフィールド変換部３０において書き込みデータに変換された後、画像変換部５０に出力される。
なお、ＣＫＥ信号をメモリ制御部１４において生成し、フレームメモリ１２に出力することで、クロックの立ち上がり時にこのＣＫＥ信号がＬｏｗの位置にある場合には、その１クロック後に新しい画像データを１クロック分各レジスタユニットに出力しないようにしておく。このような動作を行なうことにより、画像データはフレームメモリのバス幅から元のバス幅へ順次復元される。
【００３９】
上述した構成により、２４ｂｉｔ幅で入力されてきた画像データは、３２ｂｉｔ幅の画像データへ変換されるので、フレームメモリ１２のデータＩ／Ｏのバス幅を有効に利用できるとともに、この変換途中に生成された無効データはＣＫＥ信号によりフレームメモリに書き込まれない。また、フレームメモリ１２から画像データを読み出す場合には、３２ｂｉｔ幅のまま読み出し、その後第２バス幅変換部１３により元の２４ｂｉｔ幅の画像データに順次復元することができる。
【００４０】
このため、従来技術のようにフレームメモリの上位８ｂｉｔを無効にするようなことなくデータＩ／Ｏを有効に利用し、フレームメモリ容量を有効に使用することができる。
〈画像変換部５０の構成〉
次に、フレーム内時分割階調表示方式へ画像データを変換する画像変換部５０について説明する。
【００４１】
図６は、画像変換部５０の構成を説明するための回路図を示す。
画像変換部５０は、２個のフレームメモリ５１０、５２０と、書き込み回路５３０、読み出し回路５４０及びフレームメモリ切替制御回路５５０からなる。
フレームメモリ５１０、５２０は、サブフィールド毎の記憶領域を有し、各サブフィールドの記憶領域は、プラズマディスプレイパネルの画素数分の２値データを記憶する容量を持っている。
【００４２】
書き込み回路５３０は、書き込みバッファメモリ５３１、書き込み動作制御回路５３２、バス制御回路５３３、５３４を備える。加えて、動作クロックとして書き込み専用の動作クロックを使用しており、これに起因して位相保証回路５３５を備える。
書き込みバッファメモリ５３１は、ラインメモリを２個備え、書き込み動作制御回路５３２の制御の下、サブフィールド部３０より入力されてくる書き込みデータを、動作クロックに同期して、２個のラインメモリに交互に書き込んでゆくと共に、これと逆位相の関係で、書き込みの終わったラインメモリから画像データを動作クロックに同期して読み出し、バス制御回路５３３，５３４及び制御信号切替回路５５０によって書き込みが許可されたフレームメモリ５１０（５２０）に、１ラインずつ画像データの書き込みを行なう。一方のフレームメモリ５１０（５２０）に１フレーム分の画像を書き込み終えると、制御信号切替回路５５０が、フレームメモリの切替を行ない、他方のフレームメモリ５２０（５１０）に対して画像データの書き込みを開始する。
【００４３】
読み出し回路５４０は、入力選択回路５４１、読み出しバッファ５４２、読み出し動作制御回路５４３を備える。加えて、動作クロックとして読み出し専用の動作クロックを使用しており、これに起因して位相保証回路５４４を備える。
上記書き込み回路５３０において書き込みの終わったフレームメモリに対しては、読み出し動作制御回路５４３の制御の下、入力選択回路５４１が、画像データの読み出しを行なう。
【００４４】
入力選択回路５４１が行なう読み出しは、サブフィールド単位で行なわれる。
つまり、フレームメモリに書き込まれた画像データから同一のサブフィールドに属するデータを動作クロックに同期して、フレームメモリ内の全ラインから読み出す。読み出したサブフィールドデータは読み出しバッファ５４２に順次格納され、１ライン分のサブフィールドデータを格納し終わると、そのサブフィールドデータが後続のＰＤＰ（図外）へ出力される。
【００４５】
フレームメモリ切替制御回路５５０は、フレームメモリ５１０、５２０に対する書き込み時と読み出し時とで、動作クロックを切替るためのクロック切替回路５５１と、何れのフレームメモリを選択するかのチップセレクト信号等を動作クロックの切替に同期して切替る制御信号切替回路５５２、５５３とからなる。
上記の回路の他に、本実施の形態では、ブランキング検出回路６０１を備える。この回路６０１は、受信した画像データの垂直同期信号を検出して、帰線時間の開始時点にクロック切替信号を生成する。
【００４６】
（本実施の形態特有の構成）
前記書き込み動作クロックは、約３０ＭＨｚの周波数、読み出し動作クロックは、約５３ＭＨｚの周波数としている。書き込み動作クロックを上記周波数としたのは、以下の計算に基づいている。
例えば、ＶＧＡワイド（４８０×８５２画素）、サブフィールド数をＳｎ＝１２、読み出し周期をＴａ＝１．５μｓ、書込み水平周波数をｆｈ＝３２ｋＨｚ、フレームメモリのデータバス幅を３２ｂｉｔとした場合、書込み時の動作クロック周波数ｆｗは、
ｆｗ＝ｆｈ×８５２×３×Ｓｎ／３２＝約３０ＭＨｚ
となる。他方、読み出し時の動作クロック周波数ｆｒは、
ｆｒ＝（１／Ｔａ）×８５２×３／３２＝５３ＭＨｚ
となる。
【００４７】
この周波数のクロックは、本回路より上段側における画像信号を処理する際に用いられるドットクロックをそのまま利用できるし、或は、水平同期信号を抽出してこれを周波数逓倍することにより生成することが出来る。読み出し動作クロックは、従来から使用しているものを用いる。
位相保証回路５３５、５４４は、フレームメモリ５１０、５２０に供給する制御信号のうちチップセレクト（CS）信号は、図７（ｂ）に示す位相で出力するが、CS信号以外の制御信号は、図７（ｄ）に示すように、チップセレクト（CS）信号がLowとなる期間を含み、その前後に１クロック周期以上の期間、“Valid”状態を保つようその位相を保証する回路である。
【００４８】
この回路は図示はしないが、例えば、書き込み動作クロック、読み出し動作クロックをカウントし、CS信号でリセットされるカウンタと、そのカウンタが、クロック１周期に相当するカウント値“K1”に達したとき及びリセットされる値“R”よりクロック１周期に相当するカウント数だけ小さな値“R−K1”に達したときに、CS信号以外の制御信号を”Don’t care“から”Valid“に、或はその逆にする処理を行なう回路並びにCS信号はそのまま出力する回路とから構成できる。
【００４９】
このように、CS信号以外の制御信号をCS信号の”Valid“期間より長い期間”Valid“に保持するようにしたので、チップセレクト（CS）信号以外の制御信号が遅延してもクロックのセットアップ・ホールド期間のマージンを確保することが出来る。この結果、CS信号にのみ遅延調整回路を用いればよく、後段にクロック切替回路を追加しても高速なフレームメモリの動作を保証することが出来る。なお、図７（ａ）は、書き込み又は読み出しの動作クロック、図７（ｃ）は、ＣＳ信号以外の制御信号の波形図である。
【００５０】
制御信号切替回路５５２、５５３は、ブランキング検出回路６０１から与えられる切替信号によって、書き込み側の位相保証回路５３５から出力される制御信号と読み出し側の位相保証回路５４４から出力される制御信号との切替を行なう。この場合、２つの制御信号切替回路５５２と５５３とは、一方が書き込み側の位相保証回路５３５から出力される制御信号を選択すると、他方は読み出し側の位相保証回路５４４を選択するよう、丁度逆位相の関係で切替られる。
【００５１】
クロック切替回路５５１は、書き込み時、フレームメモリに書き込み動作クロックを供給し、読み出し時、読み出し動作クロックを供給するよう切替るものであるが、本実施の形態では、書き込み動作クロックと読み出し動作クロックとが非同期であるため、切替に１クロック周期以上を保証している。図８は、そのようなクロック切替を保証するクロック切替回路５５１の具体例を示す。図中、TR、TWはフリップフロップである。書き込み動作クロックWCLK、読み出し動作クロックRCLKは、４つのアンド回路と２つのオア回路を通じて切替後クロックSGCLKA、SGCLKBとして出力される。図９に、クロック切替回路５５１の切替動作を説明する波形図を示す。図示例では、“Ａ”のタイミングで切替信号が発された場合を示している。そして、クロックの立ち下がりエッジを捕らえてクロックの切替を行なうこととしている。読み出しから書き込みへの切替であれば、“Ｂ”のタイミングで、読み出し動作クロックを停止させ、“Ｅ”のタイミングで書き込み動作クロックを出力開始する。書き込みから読み出しへのタイミングであれば、“Ｃ”のタイミングで、書き込み動作クロックを停止させ、“Ｄ”のタイミングで読み出し動作クロックを出力開始する。いずれの場合も、切替にクロックの１周期以上の期間を確保している。クロック切替回路５５１から出力されるクロックSGCLKAがフレームメモリ５１０に供給され、SGCLKBがフレームメモリ５２０に供給される。
【００５２】
（画像変換部５０の動作）
上記構成によれば、書き込みバッファ５３０に１ラインずつドットクロックに同期して画像データの書き込みが行われる一方、書き込みバッファ５３０に書き込まれた画像データが読み出されて、バス制御回路５３３，５３４で選択されたフレームメモリ５１０（５２０）に書き込まれて行く。このときのフレームメモリへの書き込み速度は、書き込み動作クロックによって決まる。本実施形態の場合、約３０ＭＨｚと低速であり、ドットクロックと同一速度なので、１のフレームメモリが書き込み側に選択されているほぼ全期間を使って書き込みが行なわれる。
【００５３】
一方、このとき、残りのフレームメモリ５２０（５１０）からは、入力選択回路５４１が選択する１のサブフィールドから順次、画像データが読み出され、読み出しバッファ５４２を通じて、後段の図示しないプラズマディスプレイパネル駆動回路へ出力される。このときのフレームメモリからの読み出し時の速度は、約５３ＭＨｚと高速である。
【００５４】
各フレームメモリ５１０，５２０に対し１フレーム分の画像データが書き込み及び読み出し完了すれば、バス制御回路５３３，５３４、制御信号切替回路５５２，５５３、クロック切替回路５５１の作用によって、フレームメモリ５１０、５２０の切替が行なわれ、読み出しの完了したフレームメモリ５２０（５１０）に対して書き込み動作がなされ、書き込みの完了したフレームメモリ５１０（５２０）に対して読み出し動作が行われる。この切替において、書き込み動作クロックと読み出し動作クロックが非同期であるものの、クロック切替回路５５１が１クロック期間以上を保証してクロックの切替を行なうようにしているので、フレームメモリに対する書き込み、読み出し動作がクロックの切替直後においても整然となされる。
【００５５】
以上説明したように、フレーム内分割階調表示方式への画像変換部５０は、フレームメモリに対して、画像データをライン毎に時系列に書き込む際と、フレームメモリから、重みデータに分割して読み出す際とで、動作クロックの周波数を変えているので、読み出し時には必要とされる高速クロックを用いる一方、書き込み時には書き込み期間一杯を使って画像データの書き込みを行なうよう低速クロックを用いることが出来、その結果、書き込み側回路にとって、高周波対応の制約が緩和され、その分設計の自由度が高く、また、回路コストが安くつくといった利点を有すると共に、動作中においては、従来のように高速な読み出し動作クロックを書き込み動作クロックとして用いる場合と比べて、クロックの周波数が低減された分だけ電力消費量も発熱量も少なくなり、動作の安定性、エネルギーロスの低減が実現するといった効果がある。
【００５６】
上記実施の形態の画像変換部５０においては、フレームメモリを２個用いているが、３個以上用いて、それらのフレームメモリを順繰りに用いて画像データの書き込み、読み出しを行なうようにすることも出来る。
画像変換部５０におけるクロックの切替は、実施の形態では、垂直ブランキング期間に行なうようにしているが、これは垂直走査を１回行なう間に、水平走査を繰り返し行なう走査方式で撮影された通常の画像データを対象としたからであり、もし、水平走査を１回行なう間に、垂直走査を繰り返し行なう走査方式で撮影された画像データを対象とした場合には、水平ブランキング期間にクロックの切替を行なえば良い。
【００５７】
なお、本実施の形態においては、画像表示装置としてＰＤＰを例に説明してきたが、これに限定されずフォーマット変換を必要とする画像表示装置に画像表示をする場合に本発明を適用することができる。また、本実施の形態においては、入力されてきた画像データのバス幅を２４ｂｉｔ、フレームメモリ１２のデータＩ／Ｏのバス幅を３２ｂｉｔとして説明してきたが、特に限定されるものではなく、これらのバス幅の最小公倍数をフレームメモリのデータＩ／Ｏのバス幅で割った値の個数分、そのデータＩ／Ｏのバス幅を持つレジスタを第１，２バス幅変換部に設ければ、これ以外のバス幅においても対応することができる。
【００５８】
【発明の効果】
以上説明してきたように、本発明にかかる画像表示前処理装置によれば、入力されてきた画像データを画像表示に適するフォーマットに変換する前に格納するフレームメモリと、前記画像データのデータバス幅である第１のバス幅を、前記フレームメモリのバス幅である第２のバス幅に変換して、前記フレームメモリに書き込む第１のバス幅変換回路と、前記フレームメモリに書き込まれた画像データを読み出した後、第１のバス幅に復元して出力する第２のバス幅変換回路と、前記第１のバス幅変換回路、第２のバス幅変換回路、およびフレームメモリの動作タイミングを制御するための制御信号を出力する制御回路とを備えているので、入力されてきた画像データが第１のバス幅から第２のバス幅へ変換され、フレームメモリから読み出されるときは第２のバス幅から第１のバス幅へ復元される結果、従来技術のようにフレームメモリのバス幅および容量の一部を使用しない状態が解消され、フレームメモリの容量を有効に利用できるとともに、データ量の大きい高解像度の画像データを扱う場合においても不要なフレームメモリを設ける必要がなくなりコスト的に優れるといった効果がある。
【００５９】
また、本発明に係る画像表示前処理装置によれば、書き込みデータ保持レジスタ群及び読み出しデータ保持レジスタ群に画像データを格納する際のクロックと、該レジスタ群から画像データを出力する際のクロックとは何れも同一のクロックを用いることができるので、通常のバス幅変換に見られる、バス幅変換前後に生ずるデータ速度の違いに対応して異なるクロックパルスを使用するといった必要がなくなるために、新たにクロックを生成する装置を設けなくてもよいという効果がある。
【図面の簡単な説明】
【図１】本発明の実施の形態に係るＰＤＰ表示装置のブロック図である。
【図２】第１バス幅変換部の構成を示す回路図である。
【図３】第１バス幅変換部の動作を説明するためのタイミングチャートである。
【図４】第２バス幅変換部の構成を示す回路図である。
【図５】第２バス幅変換部の動作を説明するためのタイミングチャートである。
【図６】画像変換部の回路を示すブロック図である。
【図７】図６中の位相保証回路の動作を説明するための波形図である。
【図８】クロック切替回路の具体例を示す論理回路図である。
【図９】クロック切替回路のクロック切替動作を示す波形図である。
【符号の説明】
１０ メモリ部
１１ 第１バス幅変換部
１２ フレームメモリ
１３ 第２バス幅変換部
１４ メモリ制御部
２０ 画像処理部
３０ サブフィールド変換部
４０ サブフィールド変換テーブル
５０ 画像変換部
１１１，１１２，１１３，１３１，１３２，１３３ レジスタ
５１０，５２０ フレームメモリ
５３０ 書き込み回路
５４０ 読み出し回路
５５０ フレームメモリ切替制御回路
５３１ 書き込みバッファメモリ
５３２ 書き込み動作制御回路
５３３，５３４ バス制御回路
５３５，５４４ 位相保証回路
５４１ 入力選択回路
５４２ 読み出しバッファ
５４３ 読み出し動作制御回路
５５１ クロック切替回路
５５２，５５３ 制御信号切替回路
６０１ ブランキング検出回路
Claims (7)
- 入力されてきた画像データを画像表示に適するフォーマットに変換する前に格納するフレームメモリと、
前記画像データのデータバス幅である第１のバス幅を、前記フレームメモリのバス幅である第２のバス幅に変換して、前記フレームメモリに書き込む第１のバス幅変換回路と、
前記フレームメモリに書き込まれた画像データを読み出した後、第１のバス幅に復元して出力する第２のバス幅変換回路と、
前記第１のバス幅変換回路、第２のバス幅変換回路、およびフレームメモリの動作タイミングを制御するための制御信号を出力する制御回路とを備え、
前記第１のバス幅変換回路は、第１のバス幅と第２のバス幅との最小公倍数に相当するビット数の書き込みデータ保持レジスタ群を備え、
前記制御回路は、前記書き込みデータ保持レジスタ群に対し第１のバス幅に相当するビット数分のレジスタをクロックに同期して順次有効化し、有効化されたレジスタに画像データを格納する制御を行なう書き込みデータ格納制御回路部と、
前記書き込みデータ保持レジスタ群から第２のバス幅に相当するビット数のレジスタをクロックに同期して順次有効化し、有効化されたレジスタからその中に格納された画像データをフレームメモリへ出力する書き込みデータ出力制御回路部と
を備えることを特徴とする画像表示前処理装置。 - 前記書き込みデータ格納制御回路部は、第１のバス幅のレジスタを有効化する制御を毎クロックにおいて行ない、
前記書き込みデータ出力制御回路部は、書き込みデータ保持レジスタ群中の全てのレジスタに対し一回当たり有効化を行なったら、１クロックの間、どのレジスタも有効化しない休止期間を設ける制御を行なう
ことを特徴とする請求項１記載の画像表示前処理装置。 - 前記第２のバス幅変換回路は、第１のバス幅と第２のバス幅との最小公倍数に相当するビット数の読み出しデータ保持レジスタ群を備え、
前記制御回路は、前記読み出しデータ保持レジスタ群に対し第２のバス幅に相当するビット数のレジスタをクロックに同期して順次有効化し、その有効化されたレジスタに、フレームメモリから同一ビット数の画像データを格納する制御を行なう読み出しデータ格納制御回路部と、
前記読み出しデータ保持レジスタ群から第１のバス幅に相当するビット数のレジスタをクロックに同期して順次有効化し、有効化されたレジスタからその中に格納された画像データを出力する制御を行なう読み出しデータ出力制御回路部と
を備えることを特徴とする請求項１または２に記載の画像表示前処理装置。 - 前記読み出しデータ格納制御回路部は、読み出しデータ保持レジスタ群中の全てのレジスタに対し一回当たり有効化を行なったら、１クロックの間、どのレジスタも有効化しない休止期間を設ける制御を行ない、
前記読み出しデータ出力制御回路部は、第２のバス幅のレジスタを有効化する制御を毎クロックにおいて行なう
ことを特徴とする請求項３記載の画像表示前処理装置。 - 前記第１のバス幅が、２４ビットであり、第２のバス幅が３２ビットである
ことを特徴とする請求項１乃至４のいずれかに記載の画像表示前処理装置。 - 前記書き込みデータ保持レジスタ群及び読み出しデータ保持レジスタ群に画像データを格納する際のクロックと該レジスタ群から画像データを出力する際のクロックとは何れも同一のクロックが用いられる
ことを特徴とする請求項１乃至５のいずれかに記載の画像表示前処理装置。 - 入力されてきた画像データを画像表示に適するフォーマットに変換する前に格納するフレームメモリを備えた画像表示装置であって、
前記画像データを前記第１のバス幅から前記第２のバス幅に変換して、前記フレームメモリに書き込む第１のバス幅変換回路と、
前記フレームメモリに書き込まれた画像データを第２のバス幅で読み出した後、第１のバス幅に復元して出力する第２のバス幅変換回路と、
前記第１のバス幅変換回路、第２のバス幅変換回路、およびフレームメモリの動作タイミングを制御するための制御信号を出力する制御回路とを備え、
前記第１のバス幅変換回路は、第１のバス幅と第２のバス幅との最小公倍数に相当するビット数の書き込みデータ保持レジスタ群を備え、
前記制御回路は、前記書き込みデータ保持レジスタ群に対し第１のバス幅に相当するビット数分のレジスタをクロックに同期して順次有効化し、有効化されたレジスタに画像データを格納する制御を行なう書き込みデータ格納制御回路部と、
前記書き込みデータ保持レジスタ群から第２のバス幅に相当するビット数のレジスタをクロックに同期して順次有効化し、有効化されたレジスタからその中に格納された画像データをフレームメモリへ出力する書き込みデータ出力制御回路部と
を備えることを特徴とする画像表示装置。
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