この発明は、高密度に集積化された半導体記憶装置のインターフェイスを構成する為の半導体記憶装置の入出力回路、入出力方法、組立方法、及び半導体記憶装置に係り、詳しくは、最小限の追加回路によって、マスク変更を行うことなく、ボンディング・オプションのみで、アドレス・データ・マルチプレックス・インターフェイス方式とアドレス・データ・非マルチプレックス・インターフェイス方式の切り替えを実現する半導体記憶装置の入出力回路、入出力方法、組立方法、及び半導体記憶装置に関する。
高密度に集積化された現在の半導体記憶装置のインターフェイスにおける主要な入出力信号には、書き込み時、読み出し時の記憶位置を示すアドレス入力信号と、書き込み時のデータ入力信号と、読み出し時のデータ出力信号とがある。現在の半導体記憶装置のインターフェイスは、アドレス・データ・マルチプレックス・インターフェイス方式とアドレス・データ・非マルチプレックス・インターフェイス方式の2種類が一般的である。アドレス・データ・マルチプレックス・インターフェイス方式は、アドレス入力端子の一部とデータ入力端子を共用するものであるのに対し、アドレス・データ・非マルチプレックス・インターフェイス方式は、アドレス入力端子とデータ入力端子を各々独立に有するものである。図14にアドレス・データ・マルチプレックス・インターフェイス方式のタイミングチャートを、図15,16にアドレス・データ・非マルチプレックス・インターフェイス方式のタイミングチャートを示す。
第1の従来例として、図10にアドレス・データ・マルチプレックス・インターフェイス方式の半導体記憶装置の入出力回路の電気的構成を示す。アドレス・データ・マルチプレックス・インターフェイスの場合、共通の端子であるアドレス/データ用リード端子(以下、Add/Data用リード端子と記す場合もある)33で、アドレスの入力、データの入力、データの出力の3種類の状態を実現する為、アドレス・バリッド信号(Address Valid:以下、ADVと記す場合もある)、ライト・イネーブル信号(Write Enable:以下、WEと記す場合もある)、アウトプット・イネーブル信号(Output Enable:OEと記す場合もある)の3つのコントロール信号が必要となる。ADV用リード端子17、WE用リード端子16、及びOE用リード端子15でのADV,WE,OEの制御仕様としては、下記が一般的である。ただし、Lは論理信号のローレベルを表す。
・ADV=L・・・Add/Data用リード端子=アドレス入力
・WE=L・・・Add/Data用リード端子=データ入力
・OE=L・・・Add/Data用リード端子=データ出力
また、第2の従来例として、図11にアドレス・データ・非マルチプレックス・インターフェイス方式の半導体記憶装置の入出力回路の電気的構成を示す。アドレス・データ・非マルチプレックス・インターフェイスの場合は、アドレスを入力する端子(Add用リード端子19)と、データの入出力を行う端子(Data用リード端子20)とが分かれている。この方式には、ADVで有効アドレス期間を限定できる図15のタイミングチャートに示す方式と、ADVを用いず、常にアドレスが有効な図16のタイミングチャートに示す方式とが存在する。
上述の各インターフェイス方式は、半導体記憶装置を制御するメモリコントローラの制御方式に依存している。この為、異なる制御方式のメモリコントローラに半導体記憶装置を接続する場合、この制御方式によってインターフェイスが異なる2種類の半導体記憶装置を準備しておき、メモリコントローラに対応するインターフェイス方式の半導体記憶装置を使用しなければならない。インターフェイス回路の構成は複雑でない為、図10,11に示す2種類のインターフェイスの入出力回路を有した半導体記憶装置を実現することはそれほど困難ではないので、従来は、第1,2の従来例に示す2種類のインターフェイスの入出力回路をメタルマスタの切り替えによって2種類のインターフェイス方式の半導体記憶装置を実現していた。
また、図12,13に示す特許文献2に開示された第3の従来例もある。ただし、これらの図での符号には特許文献2の符号をそのまま使用し、この明細書中でこの符号を引用する場合は( )で示す。この従来例では、インターフェイス回路(3)にデータ入力のラッチ回路(61)及びこの出力とアドレス入力パッド(21)のセレクタ回路(31)を、共用するアドレス本数分、アドレス入力(41)のラインに追加し、2種類のインターフェイス方式で共通に使用する。まず、図12に示すアドレス・データ・マルチプレックス・インターフェイス方式で使用する場合には、ボンディング・オプションにより、データ入出力パッド(22)からIOセルを経てラッチ回路(61)によりラッチされたアドレス入力をセレクタ回路(31)でセレクトするようにしている。また、図13に示すアドレス・データ・非マルチプレックス・インターフェイス方式で使用する場合には、ボンディング・オプションにより、アドレス入力パッド(22)からのアドレスをセレクタ回路(31)でセレクトするようにしている。
なお、この発明に関連するボンディング・オプション技術に関しては、特許文献1,3,4等に開示されている。特許文献1には、ボンディング・オプション技術により、2通りの入力仕様に対応可能な入力回路を備えた半導体記憶装置が記載されている。また、特許文献3には、ブートブロックを含む場合と含まない場合のフラッシュメモリを1チップで実現し、ブートブロックが不要な場合には、所定の信号(BOOTE)をボンディング・オプション等でLレベルに設定する技術が記載されている。さらに、特許文献4には、異なる電源電圧仕様を同一チップで実現する為に、内部タイミングが変化するATDパルス発生回路をボンディング仕様の変更により切り替える技術が記載されている。
特開2002−050178号公報
特開2004−013943号公報
特開2004−227736号公報
特開平11−176166号公報
しかしながら、上記従来の技術には、以下のような問題点があった。即ち、第1、2の従来例に示した2種類のインターフェイスを有した半導体記憶装置を実現する為に、2種類のインターフェイス回路をメタルマスタ切り替えによって行う従来の技術では、マスクの作成費用及び切り替え工程(一般的にはメタル工程)の拡散費用等が余分に必要となってしまうということが問題点となっていた。
また、上記の解決策として開示された第3の従来例では、2種類のインターフェイスの半導体記憶装置を別々に実現する場合に対して、ラッチ回路及びマルチプレックス回路がアドレス本数分追加で必要となる為、チップサイズの増大等が問題点となっていた。
この発明は、上述の事情に鑑みてなされたものであって、最小限の追加回路によって、マスク変更を行うことなく、ボンディング・オプションのみで、アドレス・データ・マルチプレックス・インターフェイス方式とアドレス・データ・非マルチプレックス・インターフェイス方式の切り替えを実現する半導体記憶装置の入出力回路、入出力方法、組立方法、及び半導体記憶装置を提供することを目的とする。
上述の課題を解決するため、請求項1記載の発明は、アドレス・データ・マルチプレックス・インターフェイス方式とアドレス・データ・非マルチプレックス・インターフェイス方式との双方に対応でき、かつ、デバイス内のパッド端子をパッケージ基板のリード端子にボンディングして成る半導体記憶装置における前記デバイス内の入出力回路に係り、アドレス入力とデータ入出力の共用を可能とする本数のアドレス入力のそれぞれに対して、アドレス有効信号入力パッド端子からのアドレス有効信号に基づく信号によりアドレス入力パッド端子からのアドレス入力に基づく信号を内部回路に伝達する2入力論理回路を備えることを特徴としている。
また、請求項2記載の発明は、請求項1記載の半導体記憶装置の入出力回路に係り、前記2入力論理回路が、アドレス有効信号入力パッド端子からのローレベルのアドレス有効信号によりアドレス入力パッド端子からのアドレス入力を内部回路に伝達する2入力NOR回路であることを特徴としている。
また、請求項3記載の発明は、請求項1記載の半導体記憶装置の入出力回路に係り、前記2入力論理回路が、アドレス有効信号入力パッド端子からのローレベルのアドレス有効信号をインバータで反転した信号によりアドレス入力パッド端子からのアドレス入力を内部回路に伝達する2入力NAND回路であることを特徴としている。
また、請求項4記載の発明は、請求項1乃至3のいずれか1に記載の半導体記憶装置の入出力回路に係り、前記半導体記憶装置がアドレス・データ・マルチプレックス・インターフェイス方式で使用されるものである場合では、前記共用するアドレス入力とデータ入出力のそれぞれのパッド端子がパッケージ基板のアドレス/データ用リード端子に共通にボンディング接続されて成ることを特徴としている。
また、請求項5記載の発明は、請求項1乃至3のいずれか1に記載の半導体記憶装置の入出力回路に係り、前記半導体記憶装置がアドレス・データ・非マルチプレックス・インターフェイス方式で使用されるものである場合では、前記アドレス入力パッド端子がパッケージ基板のアドレス用リード端子に、前記データ入出力パッド端子がパッケージ基板のデータ用リード端子に、それぞれ個別にボンディング接続されて成ることを特徴としている。
また、請求項6記載の発明は、請求項5記載の半導体記憶装置の入出力回路に係り、前記半導体記憶装置がアドレス・データ・非マルチプレックス・インターフェイス方式で使用されるものであり、アドレス入力が常に有効である場合では、前記アドレス有効信号入力パッド端子がパッケージ基板のグランド用リード端子にボンディング接続されて成ることを特徴としている。
また、請求項7記載の発明は、請求項1乃至3のいずれか1に記載の半導体記憶装置の入出力回路を備えるデバイスを搭載する半導体記憶装置のパッケージ基板であって、このパッケージ基板側のアドレス/データ用リード端子が、外部接続用の端子部と、前記デバイス側のアドレス入力パッド端子をボンディング接続する為の端子部と、データ入出力パッド端子をボンディング接続する為の端子部とを有することを特徴とする半導体記憶装置のパッケージ基板である。
また、請求項8記載の発明は、アドレス・データ・マルチプレックス・インターフェイス方式で使用される半導体記憶装置であって、請求項1乃至3のいずれか1に記載の半導体記憶装置の入出力回路を有するデバイスと、請求項7に記載のパッケージ基板とを備え、アドレス入力とデータ入出力を共用する前記デバイスのパッド端子同士が、それぞれをボンディング接続する為のパッケージ基板のアドレス/データ用リード端子の端子部にボンディング接続されることにより共通接続されて成ることを特徴とする半導体記憶装置である。
また、請求項9記載の発明は、アドレス・データ・非マルチプレックス・インターフェイス方式で使用される半導体記憶装置であって、請求項1乃至3のいずれか1に記載の半導体記憶装置の入出力回路を有するデバイスと、アドレス用リード端子及びデータ用リード端子を個別に有するパッケージ基板とを備え、前記デバイスのアドレス入力パッド端子が前記パッケージ基板のアドレス用リード端子に、前記デバイスのデータ入出力パッド端子が前記パッケージ基板のデータ用リード端子に、それぞれ個別にボンディング接続されて成ることを特徴とする半導体記憶装置である。
また、請求項10記載の発明は、請求項9記載の半導体記憶装置に係り、アドレス入力が常に有効であるアドレス・データ・非マルチプレックス・インターフェイス方式で使用される前記半導体記憶装置であって、前記アドレス有効信号入力パッド端子がパッケージ基板のグランド用リード端子にボンディング接続されて成ることを特徴としている。
また、請求項11記載の発明は、アドレス・データ・マルチプレックス・インターフェイス方式で使用される半導体記憶装置の組立方法であって、請求項1乃至3のいずれか1に記載の半導体記憶装置の入出力回路を備えるデバイスを請求項7に記載のパッケージ基板に搭載する工程と、アドレス入力とデータ入出力を共用する前記デバイスのパッド端子同士を、それぞれをボンディング接続する為のパッケージ基板のアドレス/データ用リード端子の端子部にボンディング接続することにより共通接続する工程とを、含むことを特徴とする半導体記憶装置の組立方法である。
また、請求項12記載の発明は、アドレス・データ・非マルチプレックス・インターフェイス方式で使用される半導体記憶装置の組立方法であって、請求項1乃至3のいずれか1に記載の半導体記憶装置の入出力回路を備えるデバイスをアドレス用リード端子及びデータ用リード端子を個別に有するパッケージ基板に搭載する工程と、前記デバイスのアドレス入力パッド端子をパッケージ基板のアドレス用リード端子に、前記デバイスのデータ入出力パッド端子をパッケージ基板のデータ用リード端子に、それぞれ個別にボンディング接続する工程とを、含むことを特徴とする半導体記憶装置の組立方法である。
また、請求項13記載の発明は、請求項12記載の半導体記憶装置の組立方法に係り、アドレス入力が常に有効であるアドレス・データ・非マルチプレックス・インターフェイス方式で使用される前記半導体記憶装置の組立方法であって、前記ボンディング接続する工程では、前記ボンディングに加えて、前記アドレス有効信号入力パッド端子をパッケージ基板のグランド用リード端子にボンディング接続することを特徴としている。
また、請求項14記載の発明は、アドレス・データ・マルチプレックス・インターフェイス方式とアドレス・データ・非マルチプレックス・インターフェイス方式との双方に対応でき、かつ、デバイス内のパッド端子をパッケージ基板のリード端子にボンディングして成る半導体記憶装置の入出力方法に係り、前記デバイスにアドレス入力とデータ入出力の共用を可能とする本数のアドレス入力のそれぞれに対して、アドレス有効信号入力パッド端子からのアドレス有効信号に基づく信号によりアドレス入力パッド端子からのアドレス入力に基づく信号を内部回路に伝達する2入力論理回路を備え、前記共用するアドレス入力とデータ入出力のそれぞれのパッド端子をパッケージ基板のアドレス/データ用リード端子に共通にボンディング接続することを特徴としている。
また、請求項15記載の発明は、アドレス・データ・マルチプレックス・インターフェイス方式とアドレス・データ・非マルチプレックス・インターフェイス方式との双方に対応でき、かつ、デバイス内のパッド端子をパッケージ基板のリード端子にボンディングして成る半導体記憶装置における入出力方法に係り、前記デバイスにアドレス入力とデータ入出力の共用を可能とする本数のアドレス入力のそれぞれに対して、アドレス有効信号入力パッド端子からのアドレス有効信号に基づく信号によりアドレス入力パッド端子からのアドレス入力に基づく信号を内部回路に伝達する2入力論理回路を備え、前記半導体記憶装置がアドレス・データ・非マルチプレックス・インターフェイス方式で使用されるものである場合には、前記デバイスのアドレス入力パッド端子をパッケージ基板のアドレス用リード端子に、前記デバイスのデータ入出力パッド端子をパッケージ基板のデータ用リード端子に、それぞれ個別にボンディング接続することを特徴としている。
また、請求項16記載の発明は、請求項15記載の半導体記憶装置の入出力方法に係り、前記半導体記憶装置がアドレス・データ・非マルチプレックス・インターフェイス方式で使用され、かつ、アドレス入力が常に有効である場合には、前記アドレス有効信号入力パッド端子をパッケージ基板のグランド用リード端子にボンディング接続することを特徴としている。
以上説明したように、この発明の構成によれば、NOR回路やNAND回路等の2入力論理回路を最小限の追加回路として、構成が同一のデバイスを使用し、パッケージ基板の変更とボンディング・オプションのみで、アドレス・データ・マルチプレックス・インターフェイス方式の半導体記憶装置と、アドレス・データ・非マルチプレックス・インターフェイス方式の半導体記憶装置を実現することが可能である。これに対して、第1,2の従来例をメタルマスクで切り替える従来技術の場合では、最低でも2枚のマスクが必要となる(各インターフェイス回路用の1枚づつ)。また、各マスク毎に、拡散工程の実施が必要である。ここで、
・マスク作成費用≫パッケージ基板変更費用
・拡散費用≫ボンディング変更費用
であることは明らかである。従って、この発明の第1の効果としては、コスト削減に大きく寄与することができることである。
また、この発明では、各アドレス毎に2入力NOR回路又は2入力NAND回路等の2入力論理回路が1つ必要なだけである(ただし、ADVを反転するインバータが全アドレスに対して1つ必要になる場合もある)。これに対して、第3の従来例は、パッケージ基板変更費用及びボンディング変更費用については同様であるが、各アドレス当たりラッチ回路を1つ必要とする。ここで、第3の従来例のラッチ回路は、最低でも3つのインバータ(2Tr(トランジスタ)×3)と、1つの伝送ゲート(2Tr)が必要であり、合計で8つのトランジスタが必要である。この発明の上記2入力NOR回路又は2入力NAND回路等の2入力論理回路は、4つのトランジスタのみで構成可能であり、2つのトランジスタからなるインバータが全体で1つ増えたとしても影響は小さく、追加回路規模に関しては第3の従来例より50%近くの軽減が可能となる。即ち、この発明の第2の効果としては、デバイスサイズの小型化又は高密度な集積化に大きく寄与することができることである。
この発明は、半導体記憶装置において、最小限の追加回路によって、マスク変更を行うことなく、ボンディング・オプションのみで、アドレス・データ・マルチプレックス・インターフェイス方式とアドレス・データ・非マルチプレックス・インターフェイス方式の切り替えを実現するという目的を、アドレス入力パッド端子(以下、Add−Padと記す場合もある)とADVパッド端子(以下、ADV−Padと記す場合もある)とからの入力に基づく各信号を入力とする2入力NOR回路又は2入力NAND回路という最少の回路を配置した共通のデバイスと、このデバイスを搭載するパッケージ(以下、PKGと記す場合もある)基板として、アドレス・データ・マルチプレックス・インターフェイス方式用のPKG基板及びアドレス・データ・非マルチプレックス・インターフェイス方式用のPKG基板の2種類を準備し、PKG基板のリード端子と、デバイスのパッド端子とをボンディング・オプション技術により接続して2種類のインターフェイス方式を切り替えることで実現した。
即ち、前者のアドレス・データ・マルチプレックス・インターフェイス方式の半導体記憶装置は、デバイス側のAdd−Pad、同じくデバイス側のデータ入出力パッド(以下、Data−Padと記す場合もある)をPKG基板側のAdd/Data用リード端子に共通にボンディング接続し、後者のアドレス・データ・非マルチプレックス・インターフェイス方式の半導体記憶装置は、デバイス側のAdd−Pad,Data−PadをそれぞれPKG基板側のAdd用リード堀子、Data用リード端子に個別にボンディング接続する。以上により、最小限の追加回路(2入力NOR回路又は2入力NAND回路)とボンディングオプション、及び各インターフェイス毎のPKG基板の選択によって、2種類のインターフェイス方式の半導体記憶装置を実現することが可能となる。
以下、図面を参照して、この発明の実施の形態について説明する。説明は、実施例を用いて具体的に行う。始めに、以下の実施例の説明における用語を定義する。まず、インターフェイス用の入出力回路と、制御回路等を含むメモリ回路と、ボンディング用のパッド端子等とを、高密度に集積化した半導体チップをデバイスと呼ぶ。外部接続用及びパッド端子接続用のリード端子を有し、上記デバイスを搭載する為の基板をパッケージ(PKG)基板と呼ぶ。このパッケージ基板に上記デバイスを搭載し、パッケージ基板側のリード端子とデバイス側のパッド端子をボンディング接続してパッケージに収めた集積回路パッケージを半導体記憶装置と呼ぶ。
この発明の第1の実施例を説明する。図1はこの実施例である半導体記憶装置の入出力回路の電気的構成図である。この実施例は、この発明のアドレス・データ・マルチプレックス・インターフェイス方式の半導体記憶装置の第1の接続例を示している。ADV,WE,OEの各リード端子での制御仕様は、下記のとおりとする。ただし、Lは論理信号のローレベルを表す。
・ADV=L・・・Add/Data用リード端子=アドレス入力
・WE=L・・・Add/Data用リード端子=データ入力
・OE=L・・・Add/Data用リード端子=データ出力
デバイス1側の特徴的な構成としては、デバイス内の入出力回路において、従来例の回路に加え、アドレス入力とデータ入出力の共用を可能とする本数、例えば、アドレス入力本数とデータ入出力本数のうち少ない方の本数のアドレス入力のそれぞれに対して、ADV−Pad2からのアドレス有効信号であるADVとAdd−Pad3からのアドレス入力のそれぞれを入力とする2入力NOR回路4を各入力バッファ回路(Input−Buffer)5の前段に配置し、2入力NOR回路4の出力信号を入力バッファ回路5のアドレス入力情報AddPADinとすることである。データ入出力本数の例としては、16本又は32本が一般的である。また、アドレス入力本数の例としては、メモリ容量によっても変化するが、現在、23本程度に達している。この本数を例にすると、データ入出力本数が16本、アドレス入力本数が23本の場合には、16本のアドレス入力に対して2入力NOR回路4を入力バッファ回路5の前段に配置する。また、データ入出力本数が32本、アドレス入力本数が23本の場合には、アドレス入力の全本数(23本)に対して2入力NOR回路4を入力バッファ回路5の前段に配置する。
以下、デバイス1の入出力回路の詳細を説明する。上記のとおり、アドレス入力とデータ入出力の共用を可能とする本数のアドレス入力のそれぞれに対して、ADV−Pad2からのADVとAdd−Pad3からのアドレス入力のそれぞれを入力とする2入力NOR回路4をラッチ回路を内臓する各入力バッファ回路5の前段に配置し、各2入力NOR回路4の出力信号を対応する各入力バッファ回路5のデータ入力端子にアドレス入力AddPADinとして入力する。ADV−Pad2からのADVは、上記2入力NOR回路4の入力端子の一方に共通に接続されるとともに、入力バッファ回路6に入力され、その出力信号ADVBが各入力バッファ回路5の制御端子に共通に接続される。この入力バッファ回路5は、制御入力が有意の時にAddPADinをアドレス入力intAddとしてメモリ回路側に出力し、制御入力のライズエッジでAddPADinを保持し、intAddとしてメモリ回路側に出力する機能を有する。
次に、デバイス1には、データ本数に対応してData−Pad7が設けられるとともに、Data−Pad7からのデータ入力DataPADinを有効とするWEの入力パッド(以下、WE−Padと記す場合もある)8、及びメモリ回路側からの出力データoutDataを有効とするOEの入力パッド(以下、OE−Padと記す場合もある)9が設けられる。各Data−Pad7はそれぞれ、ラッチ回路を内臓する各入力バッファ回路10のデータ入力端子にDataPADinとして接続されるとともに、各出力バッファ回路(Output−Buffer)11のDataPADoutを出力するデータ出力端子に接続される。WE−Pad8からのWEは、入力バッファ回路12に入力され、その出力信号WEBが各入力バッファ回路10の制御端子に共通に接続される。一方、OE−Pad9からのOEは、入力バッファ回路13に入力され、その出力信号OEBが各出力バッファ回路11の制御端子に共通に接続される。この各出力バッファ回路11のデータ入力端子にはメモリ回路側で読み出された出力データoutDataが接続されている。なお、以上のデバイス1の構成は、2種類のインターフェイス方式に対して共通である。
次に、アドレス・データ・マルチプレックス・インターフェイス方式の半導体記憶装置のPKG組立工程について説明する。この工程の前に、上記のデバイス1と、図1に示すリード端子を備えたPKG基板を用意しておく。このPKG基板は、デバイス1を搭載する為のものであって、アドレス入力とデータ入出力の共用を可能とする本数、例えば、アドレス入力本数とデータ入出力本数のうち少ない方の本数のアドレス/データ(Add/Data)用リード端子14と、その残りの本数のアドレス(Add)用リード端子又はデータ(Data)用リード端子(図示省略)と、OE用リード端子15と、WE用リード端子16と、ADV用リード端子17とを有する。このAdd/Data用リード端子14は、外部接続用の端子部14aと、デバイス1側のAdd−Pad3をボンディング接続する為の端子部14bと、デバイス1側のData−Pad7をボンディング接続する為の端子部14cとを持つ形状となっている。PKG組立工程では、まず、上記のデバイス1を上記のパッケージ基板に搭載し、続いて、デバイス1側のAdd−Pad3とPKG基板側のAdd/Data用リード端子14の端子部14bに、Data−Pad7をPKG基板側のAdd/Data用リード端子14の端子部14cにボンディングワイヤ18で接続して共通ボンディング接続するとともに、その他の対応するパッド端子とリード端子同士もボンディングワイヤ18でボンディング接続する。
以下、この実施例の動作について説明する。図7は、この動作例を説明するタイミングチャートである。前述のデバイス1のNOR回路4によって、その一方の入力であるADV−Pad2の入力ADVがハイ(H)レベル時(信号無しの時)には、入力バッファ回路5の入力信号AddPADinであるNOR回路4の出力信号は、NOR回路4の他方の入力であるAdd−Pad3の入力の値に拘わらずLレベルに固定され、ADV−Pad2の入力がLレベル(信号有りの時)の場合のみ、Add−Pad3の入力がNOR回路4で反転されて入力バッファ回路5にアドレス情報AddPADinとして伝達されることになる。このデバイス1がアドレス・データ・マルチプレックス・インターフェイス方式の半導体記憶装置に使用される際は、デバイス1側の上記の本数のAdd−Pad3とData−Pad7がPKG基板側のAdd/Data用リード端子14に共通ボンディング接続される。ここで、図7,14のアドレス・データ・マルチプレックス・インターフェイスのタイミングチャートに示すように、ADV(=ADVB)入力がHレベルの場合は、Add/Dataリード端子14がデータ入力状態又はデータ出力状態であり、前述のNOR回路4はこれらのデータをアドレス入力用の入力バッファ回路5に伝達しないようにする為に使用されている。
図7のタイミングチャートを示すとおり、前述の2入力NOR回路4によって、アドレス用の入力バッファ回路5の入力信号AddPADinには、ADV=L時のアドレス情報のみが伝達される。更に、内部回路(メモリ回路等)に接続されるアドレス情報intAdd信号は、アドレス用の入力バッファ回路5内のラッチ回路によって、ADVBのライズエッジでラッチされる。ここで、アドレス用の入力バッファ回路5でのラッチは、アドレス・データ・マルチプレックス・インターフェイス仕様のデバイスでは必ず必要であり、この発明の実現に必要な追加回路ではない。
第3の従来例では、アドレス・データ・マルチプレックス・インターフェイスで使用される場合には、アドレス・データ入力(12)をデータ入出力パット(22)のみにしかボンディング接続しない為、デバイス側でアドレス入力側に情報を伝達する経路を構成しなければならない。この結果、余分なラッチ回路(61)の配置が必要となってしまう。しかし、この実施例においては、Add−Pad3とData−Pad7はもともと独立しており、ボンディングで共通接続を行う為、余分なラッチ回路を必要としない。両者の追加回路を比較すると、この発明では、データ入出力と共用する各アドレス入力毎に2入力NOR回路が1つ必要なだけであるに対し、第3の従来例では、PKG基板変更費用及びボンディング変更費用についてはこの実施例と同様であるが、各アドレス当たりラッチ回路を1つ必要とする。ここで、第3の従来例のラッチ回路は、最低でも3つのインバータ(2Tr(トランジスタ)×3)と、1つの伝送ゲート(2Tr)が必要であり、合計で8つのトランジスタが必要である。この発明の2入力NOR回路は、4つのトランジスタのみで構成可能であり、追加回路規模に関しては第3の従来例より50%の軽減が可能となる。従って、この実施例によれば、デバイスサイズの小型化や高密度な集積化に大きく寄与することができる。
次に、この発明の第2の実施例を説明する。図2,3はこの実施例である半導体記憶装置の入出力回路の電気的構成図である。この実施例は、第1の実施例と同一のデバイスを使用して、この発明のアドレス・データ・非マルチプレックス・インターフェイス方式の半導体記憶装置を実現する場合の接続例を示している。前述の通り、アドレス・データ・非マルチプレックス・インターフェイス方式の半導体記憶装置は、アドレス入力端子(Add用リード端子19)とデータ入出力端子(Data用リード端子20)を各々独立に有するものである。図2は前述のADVで有効アドレス期間を限定できる方式(図15)に相当し、図3は前述の常にアドレスが有効な方式(図16)に相当する。この実施例で用いるデバイスは、第1の実施例と同一のもの(デバイス1)を使用するので、その説明は省略する。
次に、アドレス・データ・非マルチプレックス・インターフェイス方式の半導体記憶装置のPKG組立工程について説明する。この工程の前に、前述のデバイス1と、図2,3に示すリード端子を備えたPKG基板を用意しておく。このPKG基板は、デバイス1を搭載する為のものであって、Add用リード端子19とData用リード端子20を各々独立に有するとともに、OE用リード端子15と、WE用リード端子16と、ADV用リード端子17と、GND用リード端子21とを有する。
図2に示すADVで有効アドレス期間を限定できる方式の半導体記憶装置のPKG組立工程では、PKG基板側のAdd用リード端子19をデバイス側のAdd−Pad3にボンディング接続し、PKG基板側のData用リード端子20をデバイス1側のData−Pad7にボンディング接続する。これ以外は、第1の実施例のアドレス・データ・マルチプレックス・インターフェイスの接続例と全く同一である。即ち、まず、上記のデバイス1を上記のパッケージ基板に搭載し、続いて、デバイス1側のAdd−Pad3をPKG基板側のAdd用リード端子19に、Data−Pad7をPKG基板側のData用リード端子20にそれぞれ個別にボンディングワイヤ18でボンディング接続するとともに、その他の対応するパッド端子とリード端子同士もボンディングワイヤ18でボンディング接続する。
また、図3に示す常にアドレスが有効な方式の半導体記憶装置のPKG組立工程では、PKG基板側のAdd用リード端子19をデバイス側のAdd−Pad3にボンディング接続し、PKG基板側のData用リード端子20をデバイス1側のData−Padにボンディング接続していることに加え、ADV−Pad2をPKG側のGND(グランド)用リード端子21にボンディング接続している。これ以外は、第1の実施例のアドレス・データ・マルチプレックス・インターフェイス接続と全く同一である。即ち、まず、上記のデバイス1を上記のパッケージ基板に搭載し、続いて、デバイス1側のAdd−Pad3をPKG基板側のAdd用リード端子19に、Data−Pad7をPKG基板側のData用リード端子20にそれぞれ個別にボンディングワイヤ18でボンディング接続し、ADV−Pad2をPKG側のGND用リード端子21にボンディングワイヤ18でボンディング接続するとともに、その他の対応するパッド端子とリード端子同士もボンディングワイヤ18でボンディング接続する。
以下、この実施例の動作について説明する。図8,9は、この動作例を説明するタイミングチャートである。前述のデバイス1のNOR回路4によって、その一方の入力であるADV−Pad2の入力ADVがハイ(H)レベル時(信号無しの時)には、入力バッファ回路5の入力信号AddPADinであるNOR回路4の出力信号が、NOR回路4の他方の入力であるAdd−Pad3の入力の値に拘わらずLレベルに固定され、ADV−Pad2の入力ADVがLレベル(信号有りの時)の場合のみ、Add−Pad3の入力がNOR回路4で反転されて入力バッファ回路5にアドレス情報AddPADinとして伝達されることになる。このデバイス1がアドレス・データ・非マルチプレックス・インターフェイス方式の半導体記憶装置に使用される際は、デバイス1側のAdd−Pad3をPKG基板側のAdd用リード端子19に、Data−Pad7をPKG基板側のData用リード端子20に個別にボンディング接続される。
図8のタイミングチャートは、ADVで有効アドレス期間を限定できる方式を示している。Add−Pad3の入力とData−Pad7の入力が独立していること以外は、図7の第1の実施例と同様の仕様である。この場合には、第1の実施例と同様に2入力NOR回路4によって、アドレス用の入力バッファ回路5への入力信号AddPADinには、ADV=L時のアドレス情報のみが伝達される。更に内部回路に接続されるintAdd信号は、アドレス用の入力バッファ回路5内のラッチ回路によって、ADVBのライズエッジでラッチされる。ここでアドレス用の入力バッファ回路5でのラッチは、アドレス・データ・マルチプレックス・インターフェイス仕様のデバイスでは必ず必要であり、この発明の実現に必要な追加回路ではない。一方、図9のタイミングチャートは、ADVを使用せず、常にアドレスが有効な方式を示している。この場合には、ADV−Pad2がGND用リード端子21にボンディング接続される為、2入力NOR回路4の一方の入力ADVは常にLレベルとなり、アドレス用の入力バッファ回路5への入力信号AddPADinには、常にアドレス情報が伝達されることになる。更に内部回路に接続されるintAdd信号には、アドレス用の入力バッファ回路5内のラッチ回路の制御入力がADVB=Lとなりデータ入出力がスルー状態となる為、常にアドレス情報AddPADinが伝達される。
以上で述べた通り、デバイスは全く同一の物を使用して、PKG基板側のリード端子のパターンとボンディング接続を変更するのみで、アドレス・データ・マルチプレックス・インターフェイスとアドレス・データ・非マルチプレックス・インターフェイスの2種類のインタフェース方式、更にアドレス・データ・非マルチプレックス・インターフェイス方式では、ADVで有効アドレス期間を限定できる方式と常にアドレスが有効な方式の半導体装置を実現することが可能である。即ち、2種類のインターフェイス方式の半導体記憶装置の製造にかかる費用を、マスク作成費用より安価なPKG基板変更費用と、拡散費用より安価なボンディング変更費用とすることによって、コスト削減に大きく寄与することができる。
次に、この発明の第3の実施例について説明する。図4はこの実施例である半導体記憶装置の入出力回路の電気的構成図である。この実施例は、この発明のアドレス・データ・マルチプレックス・インターフェイス方式の半導体記憶装置の第2の接続例を示している。ADV,WE,OEの各入力用リード端子での制御仕様は、第1の実施例と同様とする。即ち、
・ADV=L・・・Add/Data用リード端子=アドレス入力
・WE=L・・・Add/Data用リード端子=データ入力
・OE=L・・・Add/Data用リード端子=データ出力
この実施例で用いるデバイス22は、図1の第1の実施例のデバイス1のNOR回路4をNAND回路23に代え、このNAND回路23の一方に入力するADV−Pad2からのアドレス有効信号に基づく信号として、ADVPADinをインバータ24で反転した信号に代えたものである。デバイス22のその他の構成は第1の実施例のデバイス1と同様である。即ち、デバイス22内の入出力回路において、従来例の回路に加え、アドレス入力とデータ入出力の共用を可能とする本数、例えば、アドレス入力本数とデータ入出力本数のうち少ない方の本数のアドレス入力のそれぞれに対して、ADV−Pad2からのADVの反転信号とAdd−Pad3からのアドレス入力のそれぞれを入力とする2入力NAND回路23を各入力バッファ回路5の前段に配置し、各2入力NAND回路23の出力信号を各入力バッファ回路5の入力信号AddPADinとする。第1の実施例と同様に、データ入出力本数を16本、アドレス入力本数を23本とした場合には、16本のアドレス入力に対して2入力NAND回路23が入力バッファ回路5の前段に配置される。また、データ入出力本数を32本、アドレス入力本数を23本とした場合には、アドレス入力の全本数(23本)に対して2入力NAND回路23が入力バッファ回路5の前段に配置される。
以下、デバイス22の入出力回路の詳細を説明する。上記のとおり、アドレス入力とデータ入出力の共用を可能とする本数のアドレス入力のそれぞれに対して、ADV−Pad2からのADVの反転信号とAdd−Pad3からのアドレス入力のそれぞれを入力とする2入力NAND回路23をラッチ回路を内臓する各入力バッファ回路5の前段に配置し、各2入力NAND回路23の出力信号を対応する各入力バッファ回路5のデータ入力端子にアドレス入力AddPADinとして入力する。ADV−Pad2からのADVPADinは、インバータ24で反転されて上記2入力NAND回路4の一方に共通に接続されるとともに、入力バッファ回路6に入力され、その出力信号ADVBが各入力バッファ回路5の制御端子に共通に接続される。その他の構成は、第1の実施例と同様なので,ここでの説明は省略する。以上のデバイスの構成は、2種類のインターフェイス方式に対して共通である。
次に、この実施例のアドレス・データ・マルチプレックス・インターフェイス方式の半導体記憶装置のPKG組立工程について説明する。このPKG組立工程は、第1の実施例のデバイス1がこの実施例の上記デバイス22に代わるだけで全く同様である。即ち、この工程の前に、上記のデバイス22と、図4に示すリード端子を備えたPKG基板を用意しておく。このPKG基板は、第1の実施例と同一のものであり、特徴的な構成としてAdd/Data用リード端子14が、外部接続用の端子部14aと、デバイス22側のAdd−Pad3をボンディング接続する為の端子部14bと、デバイス22側のData−Pad7をボンディング接続する為の端子部14cとを持つ形状となっている。この実施例の組立工程は、第1の実施例と同様に、まず、上記のデバイス22を上記のパッケージ基板に搭載し、次に、デバイス22側のAdd−Pad3とPKG基板側のAdd/Data用リード端子14の端子部14bに、Data−Pad7をPKG基板側のAdd/Data用リード端子14の端子部14cにボンディングワイヤ18で接続して共通ボンディング接続するとともに、その他の対応するパッド端子とリード端子同士もボンディングワイヤ18でボンディング接続する。
次に、この実施例の動作について図7の第1の実施例のタイミングチャートを流用して説明する。前述のデバイス22のNAND回路23によって、ADV−Pad2の入力ADVがHレベル時(信号無しの時)には、インバータ24を介してNAND回路23の一方の入力にLレベルが入力されるため、その出力信号である入力バッファ回路5の入力信号AddPADinは、NAND回路23の他方の入力であるAdd−Pad入力の値に拘わらずHレベルに固定され(第1の実施例ではLレベル固定)、ADV−Pad2の入力ADVがLレベル(信号有りの時)の場合のみ、インバータ24を介してNAND回路23の一方の入力にHレベルが入力されるため、Add−Pad入力がNAND回路23で反転されて入力バッファ回路5にアドレス情報AddPADinとして伝達されることになる。このデバイス22がアドレス・データ・マルチプレックス・インターフェイス方式の半導体記憶装置に使用される際は、第1の実施例と同様に、デバイス22側の上記の本数のAdd−Pad3とData−Pad7をPKG基板側のAdd/Data用リード端子14に共通ボンディング接続される。ここで、図7,14のアドレス・データ・マルチプレックス・インターフェイスのタイミングチャートに示すように、ADV(=ADVB)入力がHレベルの場合は、Add/Dataリード端子14がデータ入力状態又はデータ出力状態であり、前述のNAND回路23はこれらのデータをアドレス入力用の入力バッファ回路5に伝達しないようにする為に使用されている。
図7のタイミングチャートを示すとおり、前述の2入力NAND回路23によって、アドレス用の入力バッファ回路5の入力信号AddPADinには、ADV=L時のアドレス情報のみが伝達される。更に、内部回路に接続されるintAdd信号は、アドレス用の入力バッファ回路5内のラッチ回路によって、ADVBのライズエッジでラッチされる。ここで、アドレス用の入力バッファ回路でのラッチは、アドレス・データ・マルチプレックス・インターフェイス仕様のデバイスでは必ず必要であり、この発明の実現に必要な追加回路ではない。
第3の従来例との比較については第1の実施例と全く同様である。即ち、第3の従来例では、余分なラッチ回路(61)の配置して、デバイス側でアドレス入力側に情報を伝達する経路を構成しなければならないが、この実施例においては、Add−Pad3とData−Pad7はもともと独立しており、ボンディングで共通接続を行う為、余分なラッチ回路を必要としない。両者の追加回路を比較すると、この発明では、データ入出力と共用する各アドレス入力毎に2入力NAND回路が1つと、2入力NAND回路の全てに対して一つのインバータが必要なだけである。ここで、2入力NAND回路も第1の実施例の2入力NOR回路と同じく4つのトランジスタのみで構成可能であり、2つのトランジスタから成るインバータがデバイス全体で1つ増えたとしても影響は小さく、追加回路規模に関しては8つのトランジスタを必要とする第3の従来例よりも50%に近い軽減が可能となる。従って、この実施例によっても、デバイスサイズの小型化や高密度な集積化に大きく寄与することができる。
次に、この発明の第4の実施例を説明する。図5,6はこの実施例である半導体記憶装置の入出力回路の電気的構成図である。この実施例は、第3の実施例と同一のもの(デバイス22)を使用したアドレス・データ・非マルチプレックス・インターフェイス方式の半導体記憶装置の接続例を示している。前述の通り、アドレス・データ・非マルチプレックス・インターフェイス方式の半導体記憶装置は、アドレス入力端子とデータ入出力端子を各々独立に有するものである。図5は前述のADVで有効アドレス期間を限定できる方式(図15)に相当し、図6は前述の常にアドレスが有効な方式(図16)に相当する。この実施例で用いるデバイスは、第3の実施例と同一のもの(デバイス22)を使用するので、その説明は省略する。
次に、アドレス・データ・非マルチプレックス・インターフェイス方式の半導体記憶装置のPKG組立工程について説明する。この工程の前に、前述のデバイス22と、図5,6に示すリード端子を備えたPKG基板を用意しておく。このPKG基板は、デバイス22を搭載する為のものであって、Add用リード端子19とData用リード端子20を各々独立に有するとともに、OE用リード端子15と、WE用リード端子16と、ADV用リード端子17と、GND用リード端子21とを有する。
図5に示すADVで有効アドレス期間を限定できる方式の半導体記憶装置のPKG組立工程では、PKG基板側のAdd用リード端子19をデバイス側のAdd−Pad3にボンディング接続し、PKG基板側のData用リード端子20をデバイス22側のData−Pad7にボンディング接続する。これ以外は第3の実施例のアドレス・データ・マルチプレックス・インターフェイス接続と全く同一である。即ち、まず、上記のデバイス22を上記のパッケージ基板に搭載し、続いて、デバイス22側のAdd−Pad3をPKG基板側のAdd用リード端子19に、Data−Pad7をPKG基板側のData用リード端子20にそれぞれ個別にボンディングワイヤ18でボンディング接続するとともに、その他の対応するパッド端子とリード端子同士もボンディングワイヤ18でボンディング接続する。
また、図6に示す常にアドレスが有効な方式の半導体記憶装置のPKG組立工程では、PKG基板側のAdd用リード端子19をデバイス側のAdd−Pad3にボンディング接続し、PKG基板側のData用リード端子20をデバイス側のData−Pad7にボンディング接続していることに加え、ADV−Pad2をPKG側のGND(グランド)用リード端子21にボンディング接続する。これ以外は、第3の実施例のアドレス・データ・マルチプレックス・インターフェイス接続と全く同一である。即ち、まず、上記のデバイス22を上記のパッケージ基板に搭載し、続いて、デバイス22側のAdd−Pad3をPKG基板側のAdd用リード端子19に、Data−Pad7をPKG基板側のData用リード端子20にそれぞれ個別にボンディングワイヤ18でボンディング接続し、ADV−Pad2をPKG側のGND用リード端子21にボンディングワイヤ18でボンディング接続するとともに、その他の対応するパッド端子とリード端子同士もボンディングワイヤ18でボンディング接続する。
以下、この実施例の動作について図8,9の第2の実施例のタイミングチャートを流用して説明する。前述のデバイス22のNAND回路23によって、ADV−Pad2の入力ADVがADVのHレベル時(信号無しの時)には、NAND回路23の一方の入力であるADVの反転信号がLレベルとなる為、入力バッファ回路5の入力信号AddPADinであるNAND回路23の出力信号は、NAND回路23の他方の入力であるAdd−Pad3の入力の値に拘わらずHレベルに固定され(第2の実施例ではLレベル固定)、ADV−Pad2の入力ADVがLレベル(信号有りの時)の場合のみ、ADVの反転信号がHレベルとなる為、Add−Pad3の入力がNAND回路23で反転されて入力バッファ回路5にアドレス情報AddPADinとして伝達されることになる。このデバイス22がアドレス・データ・非マルチプレックス・インターフェイス方式の半導体記憶装置に使用される際は、デバイス22側のAdd−Pad3をPKG基板側のAdd用リード端子19に、Data−Pad7をPKG基板側のData用リード端子20に個別にボンディング接続される。
図8のタイミングチャートは、ADVで有効アドレス期間を限定できる方式を示している。Add−Pad3の入力とData−Pad7の入力が独立していること以外は、第3の実施例と同様の仕様である。この場合には、第3の実施例と同様に2入力NAND回路23によって、アドレス用の入力バッファ回路5への入力信号AddPADinには、ADV=L時のアドレス情報のみが伝達される。更に内部回路に接続されるintAdd信号は、アドレス用の入力バッファ回路5内のラッチ回路によって、ADVBのライズエッジでラッチされる。ここでアドレス用の入力バッファ回路5でのラッチは、アドレス・データ・非マルチプレックス・インターフェイス仕様のデバイスでは必ず必要であり、この発明の実現に必要な追加回路ではない。一方、図9のタイミングチャートは、ADVを使用せず、常にアドレスが有効な方式を示している。この場合には、ADV−Pad2がGND用リード端子21にボンディング接続される為、2入力NAND回路23の一方の入力であるADVの反転信号は常にHレベルとなり、アドレス用の入力バッファ回路5への入力信号AddPADinには、常にアドレス情報が伝達されることになる。更に内部回路に接続されるintAdd信号には、アドレス用の入力バッファ回路5内のラッチ回路の制御入力がADVB=Lとなりデータ入出力がスルー状態となる為、常にアドレス情報AddPADinが伝達される。
以上で述べた通り、デバイスは全く同一の物を使用して、PKG基板側のリード端子のパターンとボンディング接続を変更するのみで、アドレス・データ・マルチプレックス・インターフェイスとアドレス・データ・非マルチプレックス・インターフェイスの2種類のインタフェース方式、更にアドレス・データ・非マルチプレックス・インターフェイス方式では、ADVで有効アドレス期間を限定できる方式と常にアドレスが有効な方式の半導体装置を実現することが可能である。即ち、2種類のインターフェイス方式の半導体記憶装置の製造にかかる費用を、マスク作成費用より安価なPKG基板変更費用と、拡散費用より安価なボンディング変更費用とすることによって、コスト削減に大きく寄与することができる。
以上、この発明の実施例を図面により詳述してきたが、具体的な構成はこの実施例に限られるものではなく、この発明の要旨を逸脱しない範囲の設計の変更等があってもこの発明に含まれる。例えば、上述の実施例では、アドレス・データ・非マルチプレックス・インターフェイス方式の場合、常にアドレスが有効な方式では、ADV−PadをGND用リード端子にボンディング接続する例を示したが、ADVで有効アドレス期間を限定できる方式の半導体記憶装置を用い、ADV用リード端子を外部接続でLレベル(GND)に接続して、常にアドレスが有効な方式で使用することもできる。また、リード端子での制御仕様は、実施例でのリード端子での制御仕様に限られるものではなく、実施例と異なる制御仕様であれば、入力バッファ回路の仕様やインバータの追加で対応すれば良い。
この発明は、種々のパッケージ形式及び種々のインターフェイス方式の半導体記憶装置に好適に利用することができる。
この発明の第1の実施例であるアドレス・データ・マルチプレックス・インターフェイス方式の半導体記憶装置の入出力回路の電気的構成図である。
この発明の第2の実施例であるアドレス・データ・非マルチプレックス・インターフェイス方式の半導体記憶装置の入出力回路であって、第1の実施例と同一のデバイスを使用し、有効アドレス期間を限定できる方式の半導体記憶装置の入出力回路の電気的構成図である。
この発明の第2の実施例であるアドレス・データ・非マルチプレックス・インターフェイス方式の半導体記憶装置の入出力回路であって、第1の実施例と同一のデバイスを使用し、常にアドレスが有効な方式の半導体記憶装置の入出力回路の電気的構成図である。
この発明の第3の実施例であるアドレス・データ・マルチプレックス・インターフェイス方式の半導体記憶装置の入出力回路の電気的構成図である。
この発明の第4の実施例であるアドレス・データ・非マルチプレックス・インターフェイス方式の半導体記憶装置の入出力回路であって、第3の実施例と同一のデバイスを使用し、有効アドレス期間を限定できる方式の半導体記憶装置の入出力回路の電気的構成図である。
この発明の第4の実施例であるアドレス・データ・非マルチプレックス・インターフェイス方式の半導体記憶装置の入出力回路であって、第3の実施例と同一のデバイスを使用し、常にアドレスが有効な方式の半導体記憶装置の入出力回路の電気的構成図である。
同第1の実施例におけるアドレス・データ・マルチプレックス・インターフェイスのタイミングチャートである。
同第2の実施例におけるアドレス・データ・非マルチプレックス・インターフェイスのタイミングチャートであって、有効アドレス期間を限定できる方式のタイミングチャートである。
同第2の実施例におけるアドレス・データ・非マルチプレックス・インターフェイスのタイミングチャートであって、常にアドレスが有効な方式のタイミングチャートである。
第1の従来例であるアドレス・データ・マルチプレックス・インターフェイス方式の半導体記憶装置の入出力回路の電気的構成図である。
第2の従来例であるアドレス・データ・非マルチプレックス・インターフェイス方式の半導体記憶装置の入出力回路の電気的構成図である。
第3の従来例であるアドレス・データ・マルチプレックス・インターフェイス方式の半導体記憶装置の入出力回路の電気的構成図である。
第3の従来例であるアドレス・データ・非マルチプレックス・インターフェイス方式の半導体記憶装置の入出力回路の電気的構成図である。
アドレス・データ・マルチプレックス・インターフェイスのタイミングチャートである。
アドレス・データ・非マルチプレックス・インターフェイスのタイミングチャートであって、ADV使用のタイミングチャートである。
アドレス・データ・非マルチプレックス・インターフェイスのタイミングチャートであって、ADV未使用のタイミングチャートである。
符号の説明
1 デバイス
2 ADV−Pad(アドレス有効信号入力パッド端子)
3 Add−Pad(アドレス入力パッド端子)
4 2入力NOR回路(2入力論理回路)
7 Data−Pad(データ入出力パッド端子)
14 Add/Data用リード端子(アドレス/データ用リード端子)
14a 外部接続用の端子部
14b アドレス入力パッド端子をボンディング接続する為の端子部
14c データ入力パッド端子をボンディング接続する為の端子部
19 Add用リード端子(アドレス用リード端子)
20 Data用リード端子(データ用リード端子)
21 GND用リード端子(グランド用リード端子)
22 デバイス
23 2入力NAND回路(2入力論理回路)
24 インバータ