JP4649299B2

JP4649299B2 - Ｄｃ−ｄｃコンバータ

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Publication number: JP4649299B2
Application number: JP2005259689A
Authority: JP
Inventors: 富二夫野村; 昌康土井; 善郎青木
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2005-09-07
Filing date: 2005-09-07
Publication date: 2011-03-09
Anticipated expiration: 2025-09-07
Also published as: EP1763124A2; JP2007074830A; US20070053210A1; EP1763124A3; US7706153B2

Description

本発明は、降圧比の大きいＤＣ−ＤＣコンバータに関し、例えば商用電源電圧を直流化して低電圧に変換するＤＣ−ＤＣコンバータに関する。

従来、商用電源電圧を降圧して直流電圧を得るため、ＤＣ−ＤＣコンバータ（直流・直流変換回路）が使用されている。ＤＣ−ＤＣコンバータとしては降圧型、昇圧型、昇降圧型が知られており、例えばトランスとスイッチング素子を用いたものがある。この場合、スイッチング素子をオン・オフすることでトランスの１次巻線に励磁電流を流し、２次巻線に生じる電圧を整流して直流出力電圧を得るようにしている。

ところで、トランス入り降圧型コンバータの場合、スイッチング素子のオン・オフ期間を制御することにより出力電圧を制御可能であるが、基本的には、入力電圧をＶｉｎ、出力電圧をＶｏｕｔ、スイッチング素子の時比率をＤ、トランスの１次巻線の巻数Ｎ1と２次巻線の巻数Ｎ２の比（Ｎ１／Ｎ２）をｎとしたとき、出力電圧Ｖｏｕｔは、
Ｖｏｕｔ＝Ｄ×Ｖｉｎ／ｎ・・・（１）
で表される。尚、時比率Ｄは、スイッチング素子のスイッチング周期をＴｓ、そのオン期間をＴｏｎとしたとき、Ｄ＝Ｔｏｎ／Ｔｓで示される。

したがって降圧比の大きなＤＣ−ＤＣコンバータは、トランスの巻数比ｎを高くする必要があり、巻数が多いと洩れインダクタンスが増加し高周波化した際には周波数特性の劣化を招いていた。また巻数比ｎが高くなるため、小型化が困難であるという不都合があった。このため、商用電源電圧を降圧してもせいぜい５ボルト程度までにしか降圧することができず、さらに低い電圧（例えば２〜３ボルト）を得る場合には、一旦中間電圧に降圧し再度降圧する方式が採用されていた。この場合には、ＤＣ−ＤＣコンバータが２段挿入されることとなり、効率の低下、部品点数増加等の問題があった。

特許文献１には、降圧型のＤＣ−ＤＣコンバータの一例が記載されているが、出力電圧は上記（１）式で規定されるため、降圧するにも限度があった。
米国特許６，７２８，１１８Ｂ１

従来のＤＣ−ＤＣコンバータは、商用電源から低電圧に変換した出力電圧を得ようとするとトランスの巻数比を高くする必要があり、周波数特性の劣化を招いたり、小型化が困難であるという不都合があり、降圧するにも限度があった。

本発明は、上記事情に鑑み、さらなる降圧が可能なＤＣ−ＤＣコンバータを提供することを目的とする。

本発明のＤＣ−ＤＣコンバータは、直流電圧が供給される入力電圧点と基準電位点間に直列に接続された第１，第２のスイッチング素子を有し、一方のスイッチング素子が導通して他方のスイッチング素子が非導通となる期間、両方のスイッチング素子がオフとなる期間、及び他方のスイッチング素子が導通して一方のスイッチング素子が非導通となる期間を周期的に繰り返すスイッチング回路と；コンデンサ、第１のインダクタンス素子、第２のインダクタンス素子で構成され、前記第１，第２のインダクタンス素子のいずれか一方はトランスであり、他方はインダクタであり、前記第１，第２のインダクタンス素子は１次巻線と２次巻線を有し、前記コンデンサ及び前記第１，第２のインダクタンス素子の１次巻線を直列にして、前記スイッチング回路の出力点と前記基準電位点間または前記スイッチング回路の出力点と前記入力電圧点間に接続した直列回路と；前記第１，第２のインダクタンス素子の２次巻線に誘起された電圧をそれぞれ整流する整流素子を含み、直流出力電圧を得る出力回路と；を具備したことを特徴とする。

また、本発明のＤＣ−ＤＣコンバータは、直流電圧が供給される入力電圧点と基準電位点間に直列に接続された第１，第２のスイッチング素子を有し、一方のスイッチング素子が導通して他方のスイッチング素子が非導通となる期間、両方のスイッチング素子がオフとなる期間、及び他方のスイッチング素子が導通して一方のスイッチング素子が非導通となる期間を周期的に繰り返すスイッチング回路と；コンデンサ、第１のインダクタンス素子、第２のインダクタンス素子で構成され、前記第１のインダクタンス素子は１次巻線と２次巻線を有し、前記コンデンサ及び前記第１のインダクタンス素子の１次巻線と前記第２のインダクタンス素子を直列にして、前記スイッチング回路の出力点と前記基準電位点間または前記スイッチング回路の出力点と前記入力電圧点間に接続した直列回路と；前記第１のインダクタンス素子の２次巻線及び前記第２のインダクタンス素子に誘起された電圧をそれぞれ整流する整流素子を含み、直流出力電圧を得る出力回路と；を具備したことを特徴とする。

本発明によれば、インダクタンス素子（トランスやインダクタ）の１次側と２次側の巻数比を小さくしても十分に降圧した出力電圧を得ることができ、周波数特性の安定したＤＣ−ＤＣコンバータを提供することができる。

以下、この発明の実施の形態について図面を参照して詳細に説明する。

図１は本発明のＤＣ−ＤＣコンバータの一実施形態を示す回路図であり、図２は動作説明用の波形図である。

図１のＤＣ−ＤＣコンバータ１００は、直流電源１０から入力電圧Ｖｉｎが供給され、直流電源１０は、商用交流電源電圧を整流・平滑する回路で成り例えば１００Ｖの直流電源である。この直流電源１０の正極には、スイッチング素子１１とスイッチング素子１２の直列回路の一端が接続され、この直列回路の他端は直流電源１０の負極（基準電位点）に接続されており、スイッチング素子１１とスイッチング素子１２はスイッチング回路を形成している。

スイッチング素子１１，１２は、例えばＦＥＴ（電界効果トランジスタ）で構成される。以下、スイッチング素子としてＦＥＴを用いた例を説明するが、他のトランジスタで構成することもできる。

ＦＥＴ１１と１２の接続点は、コンデンサ１３、インダクタンス素子１４の１次巻線１４１、インダクタンス素子１５の１次巻線１５１で構成する直列回路を介して直流電源１０の負極に接続されている。尚、インダクタンス素子１４、１５は、インダクタ又はトランスで構成されるが、図１の実施形態ではインダクタンス素子１４はインダクタであり、インダクタンス素子１５はトランスである場合について説明する。

インダクタ１４の２次巻線１４２の一端には整流素子、例えばダイオード１６のカソードが接続され、インダクタ１４の２次巻線１４２の他端はトランス１５の２次巻線１５２の一端に接続され、トランス１５の２次巻線１５２の他端には整流用ダイオード１７のカソードが接続されている。

インダクタ１４の２次巻線１４２の他端とトランス１５の２次巻線１５１の一端は出力電圧端子２０１に接続され、ダイオード１６，１７のアノードは共に出力電圧端子２０２に接続され、出力電圧端子２０１，２０２間には平滑コンデンサ１８が接続されている。本例では、インダクタ１４の１次巻線１４１と２次巻線１４２の巻数比はｎ：１であり、トランス１５の１次巻線１５１と２次巻線１５２の巻数比もｎ：１に設定されている。

また、前記ＦＥＴ１１，１２は制御ＩＣ１９からのドライブ信号ＤｒｖＡ、ＤｒｖＢによって、オン・オフ状態が制御され、一方がオンのときには他方がオフするように制御され、ＦＥＴ１１，１２の両者が同時に導通するのを防止するため、及びゼロ電圧スイッチングを実現するために、両ＦＥＴ１１，１２が共にオフするデッドタイム期間以外はいずれかのＦＥＴ１１，１２が必ずオンするように制御する。尚、ゼロ電圧スイッチングのため、ＦＥＴ１１，１２の少なくとも一方に並列にコンデンサを接続しても良い。また、この並列コンデンサの代わりにＦＥＴ１１，１２の浮遊容量を利用することもできる。

また、出力電圧端子２０１にはフィードバック回路２０が接続されている。このフィードバック回路２０は、出力電圧を安定化するため出力電圧端子２０１の電圧を検出して基準電圧と比較し、その比較結果によってＦＥＴ１１，１２のオンオフデューティを可変するように前記制御ＩＣ１９をコントロールする。

次に、本発明のＤＣ−ＤＣコンバータ１００の動作を図２及び図３，図４を参照して説明する。図２は、動作原理を説明するための図１の各部の波形図を示し、上から順に、ＤｒｖＡ、ＤｒｖＢは、ＦＥＴ１１，１２のドライブ信号、ＶｓｗはＦＥＴ１２に印加される電圧、Ｖｃはコンデンサ１３に印加される電圧、Ｖｌ１はインダクタ１４の１次巻線１４１に印加される電圧、Ｖｔ１はトランス１５の１次巻線１５１に印加される電圧を示している。

また、Ｖｒｅｃ１は整流素子１７に印加される電圧、ｖｒｅｃ２は整流素子１６に印加される電圧、Ｉｒｅｃ１は整流素子１７の電流、Ｉｒｅｃ２は整流素子１６の電流、Ｉ１はトランス１５の１次側の電流、Ｉｓｗ１はＦＥＴ１１の電流、Ｉｓｗ２はＦＥＴ１２の電流波形を示している。

尚、図２において、期間Ｔ２はＦＥＴ１１のオン期間、Ｔ４はＦＥＴ１２のオン期間を示し、Ｔ１，Ｔ３，Ｔ５は双方がオフするデッドタイム期間を示している。

ＦＥＴ１１とＦＥＴ１２は交互にオン（導通）とオフ（非導通）を繰り返し、ＦＥＴ１１がオンの期間（ＦＥＴ１２がオフの期間）は、図３に示すように直流電源ＶｉｎからＦＥＴ１１、コンデンサ１３、インダクタ１４及びトランス１５の各１次巻線１４１，１５１を介して電流が流れる。このとき、インダクタ１４及びトランス１５の２次巻線１４２，１５２に誘起される電圧は、整流素子１７に対しては順方向となり、電流Ｉｒｅｃ１が流れ、整流素子１６に対しては逆電圧となるため非導通となる。

一方、ＦＥＴ１２がオンの期間（ＦＥＴ１１がオフの期間）は、図４に示すようにＦＥＴ１２のルートを通って、コンデンサ１３、インダクタ１４及びトランス１５の各１次巻線１４１，１５１に電流が流れる。このとき、インダクタ１４及びトランス１５の２次巻線１４２，１５２に誘起される電圧は、整流素子１６に対しては順方向となり、電流Ｉｒｅｃ２が流れ、整流素子１７に対しては逆電圧となるため非導通となる。

これにより、出力電圧端子２０１には、図２のトランス１５の１次巻線１５１に印加される電圧Ｖｔ１と、インダクタの１次巻線１４１に印加される電圧Ｖｌ１（斜線を施した期間）を整流し、平滑コンデンサ１８で平滑された直流電圧Ｖｏｕｔが得られる。

以上の動作をより詳細に説明する。尚、説明のため、ＦＥＴ１１，１２、インダクタ１４、トランス１５の電圧降下、及びインダクタ１４、トランス１５の漏れインダクタンス、デッドタイムは無視する。

入力電圧をＶｉｎ、出力電圧をＶｏｕｔ、コンデンサ１３に印加される電圧をＶｃ、インダクタ１４の１次巻線１４１に印加される電圧をＶｌ１、トランス１５の１次巻線１５１に印加される電圧をＶｔ１とし、コンデンサ１３、インダクタの１次巻線１４１、トランスの１次巻線１５１に流れる電流をＩ１、ＦＥＴ１１がオンする期間をＴｏｎとし、ＦＥＴ１１がオフする期間をＴｏｆｆとし、スイッチング周期をＴｓとしたとき以下の式が成立する。

Ｔｓ＝Ｔｏｎ＋Ｔｏｆｆ・・・（２）
このとき、ＦＥＴ１１のオン期間の比率（時比率）をＤとし、次式で定義する。

Ｄ＝Ｔｏｎ／Ｔｓ・・・（３）
又、インダクタ１４の１次側巻線１４１の巻数をＮｌ１とし、２次側巻線１４２の巻数をＮｌ２としたとき、巻数比ｎｌ１を次式のように定義する。

ｎｌ１＝Ｎｌ１／Ｎｌ２・・・（４）
同様に、トランス１５の１次側巻線１５１の巻数をＮｔ１とし、２次側巻線１５２の巻数をＮｔ２としたとき、巻数比ｎｔ１を下式のように定義する。

ｎｔ１＝Ｎｔ１／Ｎｔ２・・・（５）
出力電圧のリップル電圧を最小にするには、ｎｌ１とｎｔ１を等しくすればよく、次式のように定義する。

ｎ＝ｎｌ１＝ｎｔ１・・・（６）
このとき、コンデンサ１３に印加される電圧Ｖｃは次式で表される。

Ｖｃ＝ＤＶｉｎ・・・（７）
図３において、コンデンサ１３の電圧はＤＶｉｎであり、インダクタ１４の１次巻線１４１とトランス１５の１次巻線１５１の接続点には出力電圧Ｖｏｕｔのｎ倍の電圧ｎ・Ｖｏｕｔが発生するから、インダクタ１４の１次巻線１４１の両端の電圧は、（Ｖｉｎ−ＤＶｉｎ−ｎＶｏｕｔ）となる。

これにより、インダクタ１４の１次巻線１４１のインダクタンスをＬ、Ｔｏｎの期間に１次巻線１４１に流れる電流の変化分をΔＩｌｏｎ、Ｔｏｆｆの期間にインダクタ１４の１次巻線１４１に流れる電流の変化分をΔＩ１ｏｆｆとしたとき、以下の（８）（９）式が成立する。

ΔＩ１ｏｎ＝（Ｖｉｎ−ＤＶｉｎ−ｎＶｏｕｔ）×Ｔｏｎ／Ｌ・・・（８）
ΔＩ１ｏｆｆ＝ｎＶｏｕｔ×Ｔｏｆｆ／Ｌ・・・（９）
図５で示すように、電流ΔＩ１ｏｎは、インダクタ１４を励磁する電流であり、所定の傾きをもって立ち上がる。Ｉ１ｏｆｆはインダクタ１４の励磁エネルギーを放出する電流であり、所定の傾きをもって立ち下がる。このような電流が連続するモードでは、次式（１０）が成立する。

ΔＩ１ｏｆｆ＝ΔＩ１ｏｎ・・・（１０）
ここで、このような電流連続モードにおける出力電圧Ｖｏｕｔを（３）式及び、（８）式〜（１０）式より求めると、式（１１）のようになる。

Ｖｏｕｔ＝Ｄ×（１−Ｄ）×Ｖｉｎ／ｎ・・・（１１）
（１１）式は従来の降圧形コンバータにおける（１）式に対して、（１−Ｄ）が乗算された形となるため、降圧比が従来に比べてさらに高いことがわかる。また、（１１）式では、ＶｏｕｔはＤ＝０．５のときが最大で、Ｄを０．５より大きくしても、小さくしてもＶｏｕｔは小さくなることがわかる。

（１１）式をＤについて解くと、値は２値得られ、０＜Ｄ＜０．５のときは、

で表すことができ、０．５＜Ｄ＜１のときは、

となる。

よって、出力電圧をフィードバック回路２０を介して制御ＩＣ１９に帰還し、安定化電源を構成する場合は、図６で示すように、０＜Ｄ＜０．５の範囲Ｗ１、又は０．５＜Ｄ＜１の範囲Ｗ２のいずれか一方の範囲で動作するよう、時比率に制限をかけるよう制御ＩＣ１９をコントロールする必要がある。

以上に述べたように、本発明のＤＣ−ＤＣコンバータによれば、スイッチング素子の出力（ＦＥＴ１１，１２の接続点）をコンデンサ１３を介してインダクタ１４とトランス１５の直列回路に接続し、入力電圧Ｖｉｎとコンデンサ１３に印加された電圧Ｄｖｉｎの差分電圧（Ｖｉｎ−ＤＶｉｎ）を、インダクタ１４およびトランス１５により２次側へ電力伝送させることにより、従来の降圧形コンバータに比べて（１−Ｄ）を乗算した出力電圧を得ることができ、降圧比の高いコンバータを構成することができる。したがって、１００Ｖの入力電圧から３．３Ｖや２．５Ｖといった低い電圧を得ることが可能となり、効率の向上、部品点数の削減を図ることができる。

図７は本発明のＤＣ−ＤＣコンバータの第２の実施形態を示すものである。本発明では、コンデンサ１３と、インダクタの１次巻線１４１と、トランスの１次巻線１５１は直列に接続されれば良く、コンデンサ１３の挿入位置を図１とは異なる位置、例えばトランス１５の他端側に配置したものである。

図８は本発明のＤＣ−ＤＣコンバータの第３の実施形態を示すもので、ＦＥＴ１１，１２のスイッチング損失改善のために、インダクタ２１とコンデンサ２２を追加したものである。インダクタ２１は、ＦＥＴ１１，１２の接続点とコンデンサ１３間に直列に接続され、コンデンサ２２はＦＥＴ１２と並列に接続され、これらインダクタ２１とコンデンサ２２は共振回路を構成し、スイッチング素子１１，１２のターンオフ時の電力損失を改善するゼロボルトスイッチＺＶＳを構成する。尚、コンデンサ２２はＦＥＴ１１と並列に接続しても良い。

図９は本発明のＤＣ−ＤＣコンバータの第４の実施形態を示すもので、トランス１５を非絶縁化するため、１巻線のトランス２３で構成したものである。これにより、１次側と２次側のグランドを共通化することができる。あるいは、非絶縁形にするためには、前記トランス２３を１巻線のインダクタに変更しても良い。

さらに、図１０は、本発明のＤＣ−ＤＣコンバータの第５の実施形態を示すもので、インダクタ１４又はトランス１５の少なくとも一方の２次巻線を複数巻線の構成にして多出力化を図ったものである。図１０では、インダクタ１４及びトランス１５の両方の２次巻線を２巻線とした例を示しており、インダクタ１４の１次巻線１４１に電磁結合したインダクタ１４２ａと、トランス１５の１次巻線に電磁結合したトランス巻線１５２ａを追加し、同様に整流素子１６ａ，１７ａ、平滑コンデンサ１８ａを追加接続して多出力化したものである。

また、図１１は、本発明のＤＣ−ＤＣコンバータの第６の実施形態を示すもので、トランス１５の１次巻線１５１の他端側を入力電圧Ｖｉｎの正側に接続したものである。この場合も図１と同様の作用効果が得られる。

さらに、図示はしないが、インダクタンス１４とトランス１５の位置を入替えても良いし、整流素子１６，１７は極性を逆にすることで、出力電圧の極性を変えることができる。

このように、本発明では、降圧型ＤＣ−ＤＣコンバータにおいて、（１−Ｄ）を乗じた低電圧出力を得ることができる。したがって、従来に比べてインダクタやトランスの１次側と２次側の巻数比を小さくしても十分に降圧した出力電圧を得ることができる。このため、洩れインダクタンスを減少することができ、周波数特性の安定したＤＣ−ＤＣコンバータを提供することができる。

本発明のＤＣ−ＤＣコンバータの一実施形態を示す回路図。同実施形態における各部の信号波形を示す波形図。同実施形態における動作を説明するための回路図。同実施形態における動作を説明するための回路図。同実施形態における動作を説明するための電流波形図。同実施形態における動作を説明するための出力電圧の特性図。本発明のＤＣ−ＤＣコンバータの第２の実施形態を示す回路図。本発明のＤＣ−ＤＣコンバータの第３の実施形態を示す回路図。本発明のＤＣ−ＤＣコンバータの第４の実施形態を示す回路図。本発明のＤＣ−ＤＣコンバータの第５の実施形態を示す回路図。本発明のＤＣ−ＤＣコンバータの第６の実施形態を示す回路図。

符号の説明

１０…直流電源
１１，１２…スイッチング素子
１３…コンデンサ
１４…インダクタ（インダクタンス素子）
１５，２３…トランス（インダクタンス素子）
１６，１７…整流素子
１８…平滑コンデンサ
１９…制御ＩＣ
２０…フィードバック回路
２１…インダクタンス
２２…コンデンサ
２３…トランス

Claims

直流電圧が供給される入力電圧点と基準電位点間に直列に接続された第１，第２のスイッチング素子を有し、一方のスイッチング素子が導通して他方のスイッチング素子が非導通となる期間、両方のスイッチング素子がオフとなる期間、及び他方のスイッチング素子が導通して一方のスイッチング素子が非導通となる期間を周期的に繰り返すスイッチング回路と、
コンデンサ、第１のインダクタンス素子、第２のインダクタンス素子で構成され、前記第１，第２のインダクタンス素子のいずれか一方はトランスであり、他方はインダクタであり、前記第１，第２のインダクタンス素子は１次巻線と２次巻線を有し、前記コンデンサ及び前記第１，第２のインダクタンス素子の１次巻線を直列にして、前記スイッチング回路の出力点と前記基準電位点間または前記スイッチング回路の出力点と前記入力電圧点間に接続した直列回路と、
前記第１，第２のインダクタンス素子の２次巻線に誘起された電圧をそれぞれ整流する整流素子を含み、直流出力電圧を得る出力回路と、を具備したことを特徴とするＤＣ−ＤＣコンバータ。
前記直流電圧源からの入力電圧をＶｉｎ、前記直流出力電圧をＶｏｕｔ、前記一方のスイッチング素子のスイッチング周期に対する導通期間の比率をＤとしたとき、
Ｖｏｕｔ＝Ｄ×（１−Ｄ)×Ｖｉｎ
となることを特徴とする請求項１記載のＤＣ−ＤＣコンバータ。
前記第１，第２のインダクタンス素子は、１次巻線の巻数を２次巻線の巻数よりも多くしてその巻数比をｎに設定し、前記直流電圧源からの入力電圧をＶｉｎ、前記直流出力電圧をＶｏｕｔ、前記一方のスイッチング素子のスイッチング周期に対する導通期間の比率をＤとしたとき、
Ｖｏｕｔ＝Ｄ×（１−Ｄ)×Ｖｉｎ／ｎ
となることを特徴とする請求項１記載のＤＣ−ＤＣコンバータ。
前記第１，第２のスイッチング素子は制御回路によって導通・非導通の制御が行われ、前記直流出力電圧の変化に応じて導通期間と非導通期間の比が制御されることを特徴とする請求項１記載のＤＣ−ＤＣコンバータ。
前記スイッチング回路の出力点と前記直列回路との間にインダクタを接続し、前記第１，第２のスイッチング素子の少なくとも一方に並列に第２のコンデンサを接続したことを特徴とする請求項１記載のＤＣ−ＤＣコンバータ。
前記第１，第２のインダクタンス素子の少なくとも一方は、複数の２次巻線を有し、それぞれの２次巻線に誘起された電圧を整流する整流素子を含み、直流出力電圧を多出力することを特徴とする請求項１記載のＤＣ−ＤＣコンバータ。
直流電圧が供給される入力電圧点と基準電位点間に直列に接続された第１，第２のスイッチング素子を有し、一方のスイッチング素子が導通して他方のスイッチング素子が非導通となる期間、両方のスイッチング素子がオフとなる期間、及び他方のスイッチング素子が導通して一方のスイッチング素子が非導通となる期間を周期的に繰り返すスイッチング回路と、
コンデンサ、第１のインダクタンス素子、第２のインダクタンス素子で構成され、前記第１のインダクタンス素子は１次巻線と２次巻線を有し、前記コンデンサ及び前記第１のインダクタンス素子の１次巻線と前記第２のインダクタンス素子を直列にして、前記スイッチング回路の出力点と前記基準電位点間または前記スイッチング回路の出力点と前記入力電圧点間に接続した直列回路と、
前記第１のインダクタンス素子の２次巻線及び前記第２のインダクタンス素子に誘起された電圧をそれぞれ整流する整流素子を含み、直流出力電圧を得る出力回路と、を具備したことを特徴とするＤＣ−ＤＣコンバータ。