JP2000040796A - 論理回路及び電源制御方法 - Google Patents
論理回路及び電源制御方法Info
- Publication number
- JP2000040796A JP2000040796A JP11081825A JP8182599A JP2000040796A JP 2000040796 A JP2000040796 A JP 2000040796A JP 11081825 A JP11081825 A JP 11081825A JP 8182599 A JP8182599 A JP 8182599A JP 2000040796 A JP2000040796 A JP 2000040796A
- Authority
- JP
- Japan
- Prior art keywords
- power supply
- circuit
- logic circuit
- supply voltage
- functional block
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Logic Circuits (AREA)
Abstract
路や、動作モードによっては未使用となる利用率の低い
回路を削減でき、低消費電力化及び小回路規模化が可能
な論理回路を提供する。 【解決手段】 2入力のNAND回路2aと、NAND
回路2aの一方の入力に直列接続された一対のNOT回
路2b,2cとからなり、NOT回路2bは、第1給電
電圧VH(例えば5V)による給電を受け、またNAN
D回路2a及びNAND回路2cは、第1給電電圧VH
又は第2給電電圧VL(例えば3V)による給電を受け
る。論理素子2bでは、入力信号の信号レベルを判定す
る判定しきい値が、第1給電電圧VHと第2給電電圧V
Lとの中間(例えば4V)に設定されているため、第2
電源ラインDL2での給電電圧に応じて、論理回路2の
動作が異なったものとなる。
Description
った複数の動作モードを有する論理回路に関し、特に半
導体集積化に好適な論理回路及び該論理回路の電源制御
方法に関する。
消費電力化を図るために様々な試みがなされているが、
これらは、製造工程に関するプロセス・デバイス技術と
回路設計に関する回路技術とに大別される。
えば、バルクへの漏れ電流を遮断するSOI(Silicon
On Insulator)型半導体デバイスのように、場合によっ
ては従来技術と比較して画期的に低消費電力化を図るこ
とが可能な反面、設備投資が大きいため、新たな技術が
開発されても、これを製品等に容易に反映させることが
できないという問題があった。
バイス技術のような大きな設備投資を必要とせず、新た
な技術が開発されれば、これを製品等に速やかに反映さ
せることができるため、非常に多くの発明がなされてい
る。その一例として、特開平3−93261号公報及び
特開平8−181215号公報には、回路を複数の回路
ブロックに分割すると共に、給電電圧が異なる複数の電
源を設け、例えば、高速動作が必要な回路ブロックには
給電電圧の高い電源、高速動作を必要としない回路ブロ
ックには、給電電圧の低い電源を割り振る等、回路ブロ
ック毎に電源を使い分けることにより、低消費電力化を
図った半導体集積回路が開示されている。
ードや低消費電力モード等といった機能の異なる動作モ
ードを有する場合、動作モードによって使用されない回
路ブロックが存在すると、上述の従来装置では、全ての
回路に常時電圧が印加されているため、この使用されて
いない回路ブロックにて無駄な電力を消費してしまうと
いう問題があった。
を有する場合には、各動作モード毎に、使用されない回
路ブロックへの給電を停止する方法も知られているが
(特開昭61−190958号公報参照)、各動作モー
ドのために同じような回路を重複して設けなければなら
ないことが多く、回路規模が増大してしまうという問題
があった。
動作モード毎に重複して設けられる冗長な回路や、動作
モードによっては未使用となる利用率の低い回路を削減
でき、低消費電力化及び小回路規模化が可能な論理回路
及び該論理回路の電源制御方法を提供することを目的と
する。
になされた発明である請求項1に記載の論理回路では、
図8(a)に示すように、第1機能ブロックBK1は、
第1給電電圧VHによる給電を受けて動作し、一方、第
2機能ブロックBK2は、第1給電電圧VH或いは第1
給電電圧VHより低い第2給電電圧VLのいずれかによ
る給電を受けて動作して、第1機能ブロックBK1への
入力信号を生成する。また、第1機能ブロックBK1で
は、図9に示すように、第2機能ブロックBK2からの
入力信号の信号レベルを判定する判定しきい値Hthが第
2給電電圧VLより高く設定されている。
Lとは同極性であり、いずれも負極性の場合には、給電
電圧VH,VL及び判定しきい値Hthの高低を、その絶
対値で比較するものとする。また、第2機能ブロックB
K2からの入力信号は、Highレベルが第2電源ラインD
L2からの給電電圧(VH又はVL)にほぼ等しくなる
ものとする。
電電圧VHによる給電を受けている時には、入力信号の
Highレベルが判定しきい値Hthより高くなるため、第1
機能ブロックBK1は、第2機能ブロックBK2からの
入力信号を正しく判定して動作する。
電圧VLによる給電を受けている時には、入力信号のHi
ghレベルが判定しきい値Hthより低くなるため、第1機
能ブロックBK1では、第2機能ブロックBK2からの
入力信号を常にLow レベルであると判定して動作する。
機能ブロックBK1やその後段に接続された各種論理回
路の動作を変えることが可能となり、1つの回路スペー
スで複数種類の論理演算の実行が可能となる。このた
め、本発明の論理回路によれば、電源電圧を変化させる
ことにより、動作モードの切換を行う論理回路におい
て、1つの回路を各動作モード毎に機能を変化させて共
通に使用することができ、回路の小規模化,低消費電力
化を図ることができる。
第2機能ブロックは、その一部に第1給電電圧による給
電を受けて動作する回路ブロックを備えていてもよい。
このように構成された論理回路の一例として、図10に
示す第2機能ブロックについて以下説明する。
うに、第1給電電圧による給電を受けて動作する回路ブ
ロックa1及びa2と、回路ブロックa2の入力信号を
フィードバックし、第2回路ブロックa1に入力する回
路ブロックbとを備え、回路ブロックa2から出力され
る信号を第2機能ブロックの入力信号として第1機能ブ
ロックに出力するよう構成されている。この第2機能ブ
ロックでは、回路ブロックbだけが、第1給電電圧或い
は第2給電電圧のいずれかによる給電を受けて動作して
いる。
は、回路ブロックbが第2給電電圧を受け動作している
場合、回路ブロックa1に出力される入力信号が、回路
ブロックa1では常にLow と判定され、回路ブロックa
1,a2が、回路ブロックbの影響を受けないため、フ
ィードバック制御がなされない。
けている場合、回路ブロックa1に出力される入力信号
は、回路ブロックa1で正しく判定されるので、フィー
ドバック制御がなされる。つまり、この第2機能ブロッ
クは、第2給電電圧を受けて動作しているときと、第1
給電電圧を受けているときとで、異なる論理の入力信号
を生成して出力するので、この第2機能ブロックの後段
に接続された各種論理回路の動作を、生成される入力信
号に従って変化させることができるのである。
路は、請求項1記載の論理回路と同様の効果を発揮す
る。尚、この請求項2記載の論理回路を用いれば、請求
項1記載の論理回路のように、第2機能ブロックから出
力される入力信号が、必ずしも後段の回路でLow レベル
であると判定される信号である必要がない。
機能ブロックへの給電は、請求項3記載の論理回路のよ
うに、論理回路上に第1給電電圧により給電するための
第1電源ライン及び、第1給電電圧あるいは第2給電電
圧の何れか一方により給電するための第2電源ラインを
設け、第1機能ブロックに前記第1電源ラインを接続
し、第2機能ブロックに第2電源ラインを接続して供給
すればよい。このとき、第2機能ブロックが第1給電電
圧による給電を受けて動作する回路ブロックを備えてい
る場合、当該回路ブロックへは第1給電ラインに接続し
て給電する。以下同様である。
は、図11(a)に示した請求項4記載の論理回路のよ
うに、論理回路上に第2給電電圧により給電するための
第3電源ラインDL3と、第1電源ラインDL1あるい
は第3電源ラインDL3の何れか一方を第2電源ライン
DL2に接続するスイッチング回路SWとを設け、その
スイッチング回路SWの動作に従って切り替えてもよ
い。
設ければ、動作モードの切り替えを論理回路上で行うこ
とができる。そのため、例えば、論理回路上に第2機能
ブロックBK2に分類される機能ブロックを複数設け、
各機能ブロックにこのスイッチング回路SWを配置する
と、これらスイッチング回路の入断を様々に組み合わせ
ることで、より他種類の動作モードができ、より他種類
の論理演算が可能になる。
しては、図11(b)に示すように、電界効果トランジ
スタ(FET)を用いてもよく、その他トランジスタな
ど、FETに限定されるものではない。この電界効果ト
ランジスタを用いた場合、それぞれのFETのドレイン
を第1電源ラインDL1あるいは第3電源ラインDL3
の何れかに接続し、各ソースを第2電源ラインDL2に
接続し、このように接続された何れかの一方のFETの
ゲートに動作信号を出力して動作させることにより、第
2機能ブロックに給電すればよい。
載のように、信号レベルが第2機能ブロックへの給電電
圧に固定された入力信号を第1機能ブロックに供給する
ように構成してもよい。具体的には、例えば、図8
(b)に示すように、第1機能ブロックの入力を、直接
または抵抗を介して第2電源ラインDL2に接続してプ
ルアップしたり、図8(c)に示すように、入力がプル
ダウン(接地)された反転(NOT)回路の出力を、第
1機能ブロックBK1の入力に接続することで構成でき
る。
第1機能ブロックの入力)は、第2電源ラインDL2を
介して第1給電電圧VHによる給電が行われていればHi
ghレベル、第2給電電圧VLによる給電が行われていれ
ばLow レベルとなり、給電状態に応じて信号レベルが切
り替わることになる。
に応じて給電状態を切り換える回路に適用すれば、動作
モードを切り換える制御回路から、動作モードの切換に
よって動作を変化させる回路まで、モード信号を伝送す
るための配線を設ける必要がなく、論理回路を構成する
基板上での配線が簡略化されるため、装置の小型化を図
ることができる。
に、第1機能ブロックは、加算入力及び被加算入力から
入力される2進数で表された一対の被演算値の加算を行
う加算器の一方の入力に接続され、第2機能ブロックか
らの入力信号に従って、被演算値を非反転のまま或いは
反転させて出力するように構成すれば、被演算値を非反
転のまま出力した場合には、通常の加算演算を、反転さ
せて出力した場合には、減算演算を加算器に行わせるこ
とができる。
算する数値に対する2の補数を加えることにより算出で
き、2の補数は、1の補数(単純に反転させたもの)に
1を加えればよいため、別途、加算器にキャリー入力を
加えるようにしさえすれば、加算器にて減算を行わせる
ことができるのである。
憶回路RCは、図12(a)に示すように、第2機能ブ
ロックBK2の後段及び第1機能ブロックBK1の前段
に接続され、第2機能ブロックBK2から出力された入
力信号を記憶し、その記憶した入力信号を第1機能ブロ
ックBK1に出力している。
第2機能ブロックBK2が第2給電電圧による給電を受
けているとき生成した入力信号は、第1機能ブロックB
K1の判定しきい値が入力信号のHighレベルの信号値よ
りも高いので、第1機能ブロックBK1では常にLow レ
ベルであると判定され、その論理が正しく判定されな
い。
るCMOSをはじめとする半導体素子を基本素子として
構成されているので、その半導体素子が出力する信号の
Highレベルが給電電圧に伴って変化する。そのため、こ
の請求項7記載の論理回路のように、記憶回路RCを備
えている場合、記憶回路が第2給電電圧による給電を受
けているとき入力信号を記憶しておけば、その後給電電
圧が第1給電電圧に切り替わった時に、記憶回路に記憶
された入力信号は、第1機能ブロックBK1で判定可能
な信号となる。
を用いると、第2機能ブロックBK2が第2給電電圧を
受けている際行なっている処理の結果を有効活用(例え
ば初期条件等に用いる)することができる。また請求項
11に記載された電源制御方法によると、この請求項7
記載の論理回路は、初期設定モード手順と通常動作モー
ド手順とを第2電源ラインの給電電圧を変えることによ
って切り替えることができ、通常動作モード手順の実行
時には、先に実行された初期設定モード手順の実行時に
記憶回路に記憶された入力信号に基づいて、第1機能ブ
ロックを動作させることができる。従って、この請求項
11に記載された電源制御方法により論理回路を制御す
ると、給電電圧を切り替えるだけで、初期設定モードに
基づいた処理を繰り返し行うことができる。
ックのような判定しきい値の高い回路に対し、第2給電
電圧を上限電圧とする信号が入力されたことにより増加
してしまうリーク電流を、初期設定動作モード時を短く
することで少なくすることができる。
は、図12(b)に示すように、インターフェイス回路
I/Fが、第2機能ブロックBK2の後段及び第1機能
ブロックBK1の前段に接続され、第2機能ブロックB
K2から出力された入力信号を、第1機能ブロックBK
1で判定可能な信号に変換しているので、第2機能ブロ
ックBK2が第2給電電圧により給電を受けている際、
第1機能ブロックBK1は、第2機ブロックBK2で生
成された入力信号を必要に応じて取得することができ
る。
3に示すように、第2給電電圧のみを受けて動作する第
3機能ブロックBK3を備えているので、例えば、第2
機能ブロックBK2が第2給電電圧による給電を受けて
動作しているときのみ必要な回路部分を第3機能ブロッ
クBK3とすることで、論理回路の低消費電力化を図る
ことができる。
能ブロックが、PMOS型電界効果トランジスタ及びN
MOS型電界効果トランジスタのゲート同士及びドレイ
ン同士を接続してなるCMOSを基本素子として構成さ
れている場合、両トランジスタのゲート幅を調整するこ
とにより、判定しきい値を設定することが望ましい。
(FET)のソースに電源電圧Vddを印加し、NMOS
型FETを接地した場合、CMOSの判定しきい値Vin
v (=Hth),PMOS型FETのスレッショルド電圧
Vthp ,ゲート長Lp,ゲート幅Wp、NMOS型FE
Tのスレッショルド電圧Vthn ,ゲート長Ln,ゲート
幅Wnとすると、これらは、(1)式の関係を有する。
ト・ソースの配列方向に沿ったゲートの長さがゲート長
L、その直交方向に沿ったゲートの長さがゲート幅Wで
ある。また、スレッショルド電圧Vthp,Vthnは、それ
ぞれソース電位を基準としたものである。
thp<0 との関係も成立するため、判定しきい値Vinv
が大きくなるほど、左辺の括弧内の値が小さくなり、右
辺の括弧内の値が大きくなる。つまり、判定しきい値V
inv を大きくするには、Wp/Lpの値を大きく、Wn
/Lnの値を小さく、逆に、判定しきい値Vinv を小さ
くするには、Wp/Lpの値を小さく、Wn/Lnの値
を大きくする必要がある。
と、スレッショルド電圧Vthp ,Vthn が変動してしま
う。このため、ゲート幅Wp,Wnにより、CMOS
(ひいては第1機能ブロック)の判定しきい値を変化さ
せているのである。
に説明する。 [第1実施例]図1は、本発明が適用された実施例の論
理回路2,4,6,8を表す回路図である。
2入力の否定論理積(NAND)回路2aと、NAND
回路2aの一方の入力に直列接続された一対の反転(N
OT)回路2b,2cとからなり、このうちNOT回路
2bは、第1電源ラインDL1を介して給電を受け、一
方、他のNAND回路2a及びNOT回路2cは、第2
電源ラインDL2を介して給電を受けるように構成され
ている。
4は、2入力の否定論理和(NOR)回路4aと、NO
R回路4aの一方の入力に接続されたNOT回路4bと
からなり、このうちNOR回路4aは、第1電源ライン
DL1を介して給電を受け、NOT回路4bは、第2電
源ラインDL2を介して給電を受けるように構成されて
いる。
6は、2入力の排他的否定論理和(XNOR)回路6a
と、XNOR回路6aの一方の入力に接続されたNOT
回路6bと、入力が接地され出力がNOT回路6bの入
力に接続されたNOT回路6cとからなり、このうちN
OT回路6bは、第1電源ラインDL1を介して給電を
受け、他のXNOR回路6a及びNOT回路6cは、第
2電源ラインDL2を介して給電を受けるように構成さ
れている。
回路8は、2入力のXNOR回路8aからなり、このX
NOR回路8aは、一方の入力が第2電源ラインDL2
に接続されると共に、第1電源ラインDL1を介して給
電を受けるように構成されている。
電電圧VH(本実施例では5V)にて給電が行われ、第
2電源ラインDL2は、第1給電電圧VH或いは第1給
電電圧VHより低い第2給電電圧VL(本実施例では3
V)にて給電が行われるようにされている。
るNAND回路,NOR回路,NOT回路,XNOR回
路(以下、一括して論理素子と呼ぶ)は、図2に示すよ
うに、いずれも、ソースが電源に接続されたPMOS型
電界効果トランジスタ(FET)9a及びソースが接地
されたNMOS型電界効果FET9bを、ドレイン同士
及びゲート同士を互いに接続してなる周知のCMOS9
を基本素子とした半導体集積回路の一部として構成され
ている。
ける論理素子2b,4a,6b,8aは、印加される入
力信号の信号レベルを判定する判定しきい値Hthが、第
1給電電圧VHと第2給電電圧VLとの中間(Hth=
(VH+VL)/2;本実施例では4V)となり、第2
電源ラインDL2から給電を受けるその他の論理素子2
a,2c,4b,6a,6cの判定しきい値Lthが、第
1給電電圧VHの1/2(即ち本実施例では2.5V)
となるように(図7参照)、先の(1)式に基づいて、
CMOS9を構成する各FET9a,9bのゲート幅を
調整することにより設定されている。
らわかるように、各論理素子の出力信号は、Highレベル
の時にほぼ給電電圧のレベルとなり、Low レベルの時に
ほぼ接地レベルとなる。なお、図1(a)〜(d)中に
斜線で示され、第1電源ラインDL1からの給電を受け
る各論理素子2b,4a,6b,8aが、それぞれ第1
機能ブロックに相当し、また、これらの前段に接続さ
れ、第2電源ラインDL2からの給電を受ける各論理素
子2c,4b,6c及び論理素子8aの入力を第2電源
ラインDL2にプルアップする配線が、それぞれ第2機
能ブロックに相当する。
は、第2電源ラインDL2が第1給電電圧VHによる給
電を行っている時(以下、高電圧モードという)に、各
論理素子は、本来の動作を行い、第2電源ラインDL2
が第2給電電圧VLによる給電を行っている時(以下、
低電圧モードという)に、第1電源ラインDL1から給
電を受ける各論理素子2b,4a,6b,8aは、第2
電源ラインDL2から給電を受ける前段の論理素子2
c,4b,6c及びプルアップされた入力の信号レベル
を、これらの動作に関わらずLow レベルであると判断し
て動作する。
には、入力信号A,Bを否定論理積演算した結果が出力
となり、低電圧モード時には、入力信号Bを反転させた
結果が出力となる。また、論理回路4では、高電圧モー
ド時には、入力信号Aの反転信号と入力信号Bとを否定
論理和演算した結果が出力となり、低電圧モード時に
は、入力信号Bを反転させた結果が出力となる。
は、入力信号Aを反転させた結果が出力となり、低電圧
モード時には、入力信号Aがそのまま出力となる。また
更に、論理回路8では、高電圧モード時には、入力信号
Aがそのまま出力となり、低電圧モード時には、入力信
号Aを反転させた結果が出力となる。
6,8によれば、高電圧モードと低電圧モードとで動作
モードを切り換えること、即ち、第2電源ラインDL2
での給電電圧を切り換えることにより、動作を変化させ
ることができる。また、このような動作の切換に特別な
切換信号を必要としないため、配線を複雑化してしまう
ことがなく、装置を小型化できる。
して、NOT回路,NOR回路,XNOR回路を用い、
第2機能ブロックとして、NOT回路を用いているが、
これらに限らず、どのような論理素子を用いてもよい。
また、各機能ブロックは、単一の論理素子からなるもの
に限らず、複数の論理素子を組み合わせたものであって
もよい。
れた論理回路を様々に組み合わせたり、既存の装置や回
路に組み込んだりすることにより、様々な機能を実現す
ることができるが、以下では、その具体的な使用方法を
表す実施例について説明する。 [第2実施例]図3は、本発明が適用されたラッチ回路
10の内部構成を表す回路図である。
10は、クロック端子CLKからの入力を反転させるN
OT回路10aと、データ端子Dからの入力を反転させ
るNOT回路10bと、NOT回路10bの出力に設け
られ、クロック端子CLKがHighレベルの時に導通する
アナログスイッチ10eと、アナログスイッチ10eを
介して供給されるNOT回路10bからの信号を反転さ
せて出力端子Qに印加するNOT回路10cと、NOT
回路10cからの信号を反転させるNOT回路10d
と、NOT回路10dの出力とNOT回路10cの入力
との間に設けられ、クロック端子CLKがLow レベルの
時に導通するアナログスイッチ10fとにより構成され
た周知のものである。
(図中斜線にて示す)のみが、第1電源ラインDL1か
ら給電を受けて動作し、他のNOT回路10a〜10c
及びアナログスイッチ10e,10fは、第2電源ライ
ンDL2から給電を受けて動作するように構成されてい
る。つまり、NOT回路10dが第1機能ブロック、N
OT回路10cが第2機能ブロックに相当する。
路10においては、高電圧モード時に、クロック端子C
LKの信号レベルをHighレベルにすると、アナログスイ
ッチ10eがオン状態、アナログスイッチ10fがオフ
状態となるため、入力端子Dでの信号レベルが、NOT
回路10b,アナログスイッチ10e,NOT回路10
cを介して、そのまま出力端子Qから出力される。その
後、クロック端子CLKの信号レベルをLow レベルに変
化させると、アナログスイッチ10eがオフ状態、アナ
ログスイッチ10fがオン状態となるため、クロック端
子CLKの信号レベルを変化させる直前の出力端子Qで
の信号レベルが、NOT回路10d,アナログスイッチ
10f,NOT回路10cが形成する閉ループにて保持
される。つまり、高電圧モード時には、クロック端子C
LKに印加される信号に従って本来のラッチ動作が行わ
れる。
LKをHighレベルにすると、高電圧モード時と同様に、
入力端子Dでの信号レベルがそのまま出力端子Qから出
力されるが、クロック端子CLKをLow レベルにする
と、NOT回路10dが、NOT回路10cからの信号
を、常にLow レベルであると判定するため、NOT回路
10cからの信号、即ち出力端子Qでの信号レベルは、
クロック端子CLKの信号レベルを変化させる直前の信
号レベルがどのようなものであったとしても、必ずLow
レベルにリセットされる。
路部分に、本実施例のラッチ回路10を組み込めば、低
電圧モードである間、ラッチ回路10及びその後段に接
続された回路部分がリセットされることにより、信号レ
ベルの変動が防止されるため、この回路部分での無駄な
電力の消費を削減できる。
うに、本来、リセット信号にて行う動作を、動作モード
の切換、即ち第2電源ラインDL2の給電電圧の切換に
て行うことができるため、リセット信号用の信号線の削
減、及びリセット信号を生成する制御回路の小型化を図
ることができ、その結果として、更なる低消費電力化を
図ることができる。
みが第1電源ラインDL1から給電を受けるように構成
したが、これに代えて、NOT回路10cのみが第1電
源ラインDL1から給電を受けるように構成すれば、低
電圧モード時にプリセットされる回路とすることもでき
る。 [第3実施例]次に、図4は、32ビットで表された2
つの2進数値A0〜A31,B0〜B31の加算又は減
算を行い、32ビットの演算結果Q0〜Q31を出力す
る演算器20の構成を表す回路図である。
は、NOT回路22a,22b、2入力のNOR回路2
2c,22d、2入力の論理積(AND)回路22e,
22f,22i、3入力のAND回路22g、3入力の
論理和(OR)回路22h、2入力のOR回路22jに
より構成され、各1ビットの入力Da,Dbを、1ビッ
トのキャリー入力Cinを含めて加算し、加算結果とし
て、1ビットの出力Qn及び1ビットのキャリー出力C
on を生成する周知の全加算器ADn(n=0,1,
…,31)を32個(段)備えている。そして、2段目
以降の全加算器ADk(k=1〜31)は、それぞれ前
段のキャリー出力Co(k-1)をキャリー入力Cikとするよ
うに接続されている。
加算器AD0への入力A0,B0を最下位ビット(LS
B),全加算器AD31への入力A31,B31を最上
位ビット(MSB)とした32ビットで表された2値に
ついて、キャリー入力CI(Ci0)を含めた全加算を行
うように接続されている。
ち、一方の入力には演算切換回路RBnがそれぞれ接続
されている。この演算切換回路RBnは、2入力のXN
OR回路24aと、入力が接地されたNOT回路24b
とからなる。そして、図中斜線にて示したXNOR回路
24aのみ、第1電源ラインDL1(図示せず)からの
給電を受けて動作し、他のNOT回路24b及び全加算
器ADnは、第2電源ラインDL2(図示せず)からの
給電を受けて動作するように構成されている。
ード時に、XNOR回路24aがNOT回路24bから
の入力信号をHighレベルであるとして動作して、入力信
号Bnをそのまま全加算器ADnに印加し、一方、低電
圧モード時に、XNOR回路24aがNOT回路24b
からの入力信号をLow レベルであるとして動作し、入力
信号Bnの反転信号を全加算器ADnに印加するように
されている。
高電圧モード時には、数値B0〜B31がそのまま全加
算器AD0〜AD31に印加されるため、演算器20の
出力Q0〜Q31として、数値A0〜A31に数値B0
〜B31を加算した演算結果を得ることができ、一方、
低電圧モード時には、数値B0〜B31をビット毎に反
転させたもの、即ち数値B0〜B31の1の補数が全加
算器AD0〜AD31に印加されるため、キャリー入力
CI(Ci0)に1を入力するようにしておけば、演算器
20の出力Q0〜Q31として、数値A0〜A31から
数値B0〜B31を減算した演算結果を得ることができ
る。
を、動作モードに応じて、それぞれ加算器又は減算器の
いずれかのみを使用する装置に適用すれば、加算器及び
減算器を個別に設ける必要がないため、装置の小型化お
よび低消費電力化を図ることができる。 [第4実施例]次に、図5は、高電圧モード時に乗算器
となり、低電圧モード時に加算器となる演算器30の概
略構成を表すブロック図である。
は、外部から入力される16ビットの2進数値Aを保持
する被乗数レジスタ32と、同じく外部から入力される
16ビットの2進数値Bを保持するシフトレジスタから
なる乗数レジスタ34と、乗数レジスタ34に保持され
た値、或いは後述する結果レジスタ40に保持された値
のいずれかを選択して出力するセレクタ36と、被乗数
レジスタ32に保持された値とセレクタ36により選択
された値とを加算する加算器38と、加算器38での加
算結果を保持するシフトレジスタからなる結果レジスタ
40と、乗数レジスタ34及び結果レジスタ40に保持
された値を、下位ビット側にシフトさせるシフトクロッ
クCK1,CK2を生成する桁移動制御回路42と、被
乗数レジスタ32及び乗数レジスタ34に値A,Bが設
定された旨を表すコントロール信号Cが入力されると、
各種制御信号を出力して各部を制御する加算制御回路4
4とを備えている。なお、結果レジスタ40は、被乗数
レジスタ32及び乗数レジスタ34の2倍のビット幅
(ここでは32ビット)を有しているそして、本実施例
では、図中斜線にて示した被乗数レジスタ32,乗数レ
ジスタ34,加算器38,結果レジスタ40について
は、第1電源ラインDL1のみから給電を受けて動作
し、また、加算制御回路44,セレクタ36,桁移動制
御回路42については、第1及び第2電源ラインDL
1,DL2の両方から給電を受けて動作し、上述の第1
〜第3実施例にて示したような本発明が適用された論理
回路の組み合わせにより、動作モードに応じて動作が変
化するように構成されている。
は、結果レジスタ40に保持された値を選択し、低電圧
モード時には、乗数レジスタ34に保持された値を選択
して、加算器38に出力するように構成されている。ま
た、加算制御回路44は、高電圧モード時には、コント
ロール信号Cの入力があると、リセット信号RSTを出
力して結果レジスタ40をリセットした後、起動信号S
TRを出力して桁移動制御回路42を起動し、以後、乗
数レジスタ34からのキャリー出力COが1である毎
に、ラッチ信号LTを出力して、結果レジスタ40に加
算器38での演算結果を格納させ、一方、低電圧モード
時には、コントロール信号Cの入力があると、ラッチ信
号LTを出力して、結果レジスタ40に加算器38での
演算結果を格納させるように構成されている。
ド時には、起動信号STRによって起動されると、シフ
トクロックCK1を出力して、乗数レジスタ34の各ビ
ットを上位ビット側にシフトさせ、乗数レジスタ34か
らのキャリー出力COが1である場合に加算制御回路4
4が結果レジスタ40の更新を行うのに十分な時間だけ
待機した後、今度は、シフトクロックCK2を出力し
て、結果レジスタ40の各ビットを上位ビット側にシフ
トさせ、以後、乗数レジスタ34に最初に設定された1
6ビットが、すべてキャリー出力COとなるまで、つま
り乗数レジスタ34のビット数分だけ同様の動作を繰り
返し、一方、低電圧モード時には、リセット状態となる
ように構成されている。
スタ32の格納値Aを、乗数レジスタ34の格納値Bに
応じて、順次シフトさせながら繰り返し加算することに
より値Aと値Bとの乗算結果を求める周知の乗算器とし
ての動作が行われることになり、一方、低電圧モード時
には、被乗数レジスタ32の格納値Aと、乗数レジスタ
34の格納値Bとを単純に加算する動作が行われること
になる。
を必要とし、低電圧モード時には加算器を必要とするよ
うな装置に本実施例の演算器30を適用すれば、低電圧
モードでの動作のために、新たに加算器を追加すること
なく、乗算器に設けられた加算器を有効利用することが
でき、また、低電圧モードでは不要な桁移動制御回路4
2をリセット状態とすることにより、信号レベルが変動
して無駄な電力消費が行われることを防止しているの
で、装置の小型化,低消費力化を図ることができる。
の論理回路であるとすると、この演算機30の後段にさ
らに第1機能ブロックを備えると、36への給電電圧を
変化させると、演算機30から出力される入力信号が異
なるので、その入力信号を基に動作する後段の第1機能
ブロックの動作を、演算機30への給電電圧を変化させ
ることによって変化させることができる。この場合、演
算器30の、32,34,38,40は、請求項2記載
の発明の回路ブロックに相当する。 [第5実施例]次に記憶回路の具体例について、図6を
用いて説明する。
回路の内部構成を示す回路図である。以下説明する記憶
回路40は、図2に示したCMOSを基本素子とする回
路で構成されており、図6に示す第2機能ブロックの後
段及び第1機能ブロックの前段に接続され、第2機能ブ
ロックからの入力信号を入力端子Dから入力して記憶
し、その記憶した入力信号を出力端子Qから第1機能ブ
ロックに出力するものである。具体的には、例えば、図
1(a)のNOT回路2bと、NAND回路2aとの間
に接続する。まず、図6に示すように、本実施例の記憶
回路40は、クロック端子CLKからの入力を反転させ
るNOT回路40clk と、クロック端子CLKがLow レ
ベルの時導通するアナログスイッチ40aと、このアナ
ログスイッチ40aを介して供給される入力端子Dから
の入力を反転させるNOT回路40bと、このNOT回
路40bからの入力を反転させるNOT回路40cと、
NOT回路40bの入力とNOT回路40cの出力との
間に設けられ、クロック端子CLKがHighレベルの時導
通するアナログスイッチ40dと、クロック端子CLK
がHighレベルのとき導通するアナログスイッチ40e
と、アナログスイッチ40eを介して供給されるNOT
回路40bからの入力を反転させて出力端子Qに印加す
るNOT回路40fと、NOT回路40fからの入力を
反転させるNOT回路40gと、NOT回路40fの入
力とNOT回路40gの出力との間に設けられ、クロッ
ク端子CLKがLow レベルの時導通するアナログスイッ
チ40hとにより構成されている。
40では、クロック端子CLKの信号レベルをLow レベ
ルにすると、アナログスイッチ40aがオン状態、アナ
ログスイッチ40eがオフ状態となるため、入力端子D
すなわち第2機能ブロックから入力される入力信号がN
OT回路40bで反転されるだけで、出力端子Qへの出
力はなされない。その後、クロック端子CLKがHighレ
ベルになると、アナログスイッチ40dがオン状態、ア
ナログスイッチ40aがオフ状態となるため、クロック
端子CLKの信号レベルを変化させる直前の入力端子D
での入力信号が、NOT回路40b、NOT回路40c
及びアナログスイッチ40dか形成する閉回路(以下
「第1閉回路」という)で保持され、NOT回路40b
の出力がNOT回路40fで反転され、出力端子Qから
出力される。さらにその後、クロック端子CLK信号レ
ベルがLow レベルになると、アナログスイッチ40hが
オン状態、アナログスイッチ40eがオフ状態となるた
め、クロック端子CLKの信号レベルを変化させる直前
の出力端子Qでの信号レベルが、NOT回路40f、ア
ナログスイッチ40g及びアナログスイッチ40hから
なる閉回路(以下「第2閉回路」とよぶ)にて保持され
る。そしてこのとき、アナログスイッチ40aがオン状
態であるので、NOT回路40bに新たな入力信号が入
力される。
路40は、図2のCMOS回路を基本回路として構成さ
れているので、給電電圧が第2給電電圧から第1給電電
圧に切り替わると、当該記憶回路40に記憶された入力
信号の信号レベルが第1機能ブロックで読み込み可能な
信号レベルになる。そのため、低電圧モードのとき記憶
された入力信号が記憶されている間に、動作モードが高
電圧モードに切り替わると、記憶回路40に記憶された
入力信号を第1機能ブロックに読み込ませることができ
るのである。
と、低電圧モード時に第2機能ブロックで生成された入
力信号を記憶し、その入力信号を利用して第1機能ブロ
ックを動作させることができるので、低電圧モード時に
第2機能ブロックで生成される入力信号を有効に利用す
ることができる。この有効利用の一例としては、低電圧
モード時の第2機能ブロックにおいて、論理回路の動作
モードが切り替わって、高電圧モード時で動作している
ときの動作条件(初期条件など)を設定する信号を生成
する例が挙げられる。
Sを用いたが、他の構成でもよいことはもちろんであ
る。 [第6実施例]次にインターフェイス回路の具体例につ
いて、図7を用いて説明する。
ターフェイス回路50の構成図である。本実施例のイン
ターフェイス回路50は、NOT回路に適用されたもの
で、第2機能ブロックの後段及び第1機能ブロックの前
段に接続される。以下本実施例のインターフェイス回路
50について詳細に説明する。
図7に示すように、ソースが電源に接続されたPMOS
型電界効果トランジスタ(FET)50a及びソースが
接地されたNMOS型FET50bを、ドレイン同士及
びゲート同士を互いに接続してなるCMOSを基本素子
とする半導体集積回路の一部として構成された周知のも
ので、判定しきい値が第2給電電圧よりも低く設定され
ている。そして、このインターフェイス回路50は、F
ET50aのソースが第1給電ラインDL1に接続さ
れ、FET50bのソースが接地されている。また、こ
のインターフェイス回路50への入出力は、各FET5
0a、50bの各ゲートが入力端子Dに、各ドレインが
出力端子Qに接続され、第2機能ブロックからの入力信
号を入力端子Dから入力して、出力端子Qから第1機能
ブロックへ出力することで行われている。
と、Highレベルの入力があった場合、接地レベルの出力
がなされ、Low レベルの入力があった場合、第1給電電
圧レベルの出力がなされる。従って、本実施例のインタ
ーフェイス回路50を用いると、低電圧モード時に第2
機能ブロックで生成された入力信号を第1機能ブロック
で読み込むことができる。そのため、例えば、本実施例
のインターフェイス回路50を備えた論理回路の第1機
能ブロックは、低電圧モード時であっても、必要に応じ
て必要なタイミングで第2機能ブロックで生成された入
力信号を取得することができる。
明したが、他の回路でもよいことはもちろんである。ま
た、本実施例では、NOT回路を用いて入力信号を反転
しているが、このNOT回路の後段にさらにNOT回路
を接続し、さらにその入力信号を反転して出力するよう
にしてもよいことはもちろんである。
説明したが、本発明は上記実施例に限定されるものでは
なく、様々な態様にて実施することができる。例えば、
上記第1〜第4実施例では、本発明の論理回路をラッチ
回路10や演算器20,30に適用したものを説明した
が、動作モードに応じて給電電圧を切り換え、しかも動
作モード毎に、異なった機能を実現する論理回路を含む
ものであれば、どのような回路や装置に適用してもよ
い。
ある。
路図である。
路図である。
ある。
ック図である。
ある。
路図である。
する判定しきい値との関係を表す説明図である。
する回路ブロックを備える第2機能ブロックを説明する
ための説明図である。
説明図である。
ェイス回路を表す説明図である。
するための説明図である。
0,30…演算器 32…被乗数レジスタ 34…乗数レジスタ 36
…セレクタ 38…加算器 40…結果レジスタ 42
…桁移動制御回路 44…加算制御回路 40…記憶回路 50…イン
ターフェイス回路 AD0〜AD31…全加算器 RB0〜RB31…演
算切換回路 BK1…第1機能ブロック BK2…第2機能ブロ
ック BK3…第3機能ブロック DL1…第1電源ライン DL2…第2電源ライ
ン DL3…第3電源ライン
Claims (11)
- 【請求項1】 第1給電電圧による給電を受けて動作す
る第1機能ブロックと、 前記第1給電電圧或いは該第1給電電圧より低い第2給
電電圧のいずれかによる給電を受けて動作し、前記第1
機能ブロックへの入力信号を生成する第2機能ブロック
とを備え、 前記第1機能ブロックは、前記第2機能ブロックからの
入力信号の信号レベルを判定するための判定しきい値が
前記第2給電電圧より高く設定されていることを特徴と
する論理回路。 - 【請求項2】 請求項1記載の論理回路において、 前記第2機能ブロックは、前記第1給電電圧による給電
のみを受けて動作する回路ブロックを一部備えているこ
とを特徴とする論理回路。 - 【請求項3】 請求項1記載の論理回路において、 前記第1給電電圧により給電するための第1電源ライン
及び、前記第1給電電圧あるいは前記第2給電電圧の何
れか一方により給電するための第2電源ラインを備え、 前記第1機能ブロックは前記第1電源ラインに接続さ
れ、前記第2機能ブロックは前記第2電源ラインに接続
されていることを特徴とする論理回路。 - 【請求項4】 請求項3記載の論理回路において、 前記第2給電電圧により給電するための第3電源ライン
と、 前記第1電源ラインあるいは前記第3電源ラインの何れ
か一方を前記第2電源ラインに接続するスイッチング回
路とを備え、 前記第2電源ラインは、前記スイッチング回路の動作に
従って給電電圧が切り替わることを特徴とする論理回
路。 - 【請求項5】 請求項1,3,4何れか記載の論理回路
において、 前記第2機能ブロックは、 信号レベルが前記第2機能ブロックへの給電電圧に固定
された前記入力信号を、前記第1機能ブロックに供給す
ることを特徴とする論理回路。 - 【請求項6】 請求項1〜5いずれか記載の論理回路に
おいて、 前記第1機能ブロックは、 加算入力及び被加算入力から入力される2進数で表され
た一対の被演算値の加算を行う加算器の一方の入力に接
続され、前記第2機能ブロックからの入力信号に従っ
て、前記被演算値を非反転のまま或いは反転させて出力
することを特徴とする論理回路。 - 【請求項7】 請求項1〜6何れか記載の論理回路にお
いて、 前記第1給電電圧或いは該第1給電電圧より低い第2給
電電圧のいずれかによる給電を受けて動作し、前記第2
機能ブロックから出力された入力信号を記憶する記憶回
路を備えることを特徴とする論理回路。 - 【請求項8】 請求項1〜6何れか記載の論理回路にお
いて、 前記第1給電電圧により給電を受けて動作し、前記第2
機能ブロックから出力された入力信号を、前記第1機能
ブロックで判定可能な入力信号に変換するインターフェ
イス回路を備えることを特徴とする論理回路。 - 【請求項9】 請求項1〜8何れか記載の論理回路にお
いて、 前記第2給電電圧による給電を受けて動作し、前記第2
機能ブロックへの入力信号を生成する第3機能ブロック
を備えることを特徴とする論理回路。 - 【請求項10】 請求項1〜9何れか記載の論理回路に
おいて、 前記第1機能ブロック及び前記第2機能ブロックは、 PMOS型電界効果トランジスタ及びNMOS型電界効
果トランジスタのゲート同士及びドレイン同士を接続し
てなるCMOSを基本素子として構成され、 両トランジスタのゲート幅を調整することにより、前記
第1機能ブロックの前記判定しきい値が前記第2機能ブ
ロックの前記判定しきい値より高く設定されていること
を特徴とする論理回路。 - 【請求項11】 請求項6記載の論理回路の電源制御方
法であって、 前記第2機能ブロックへの給電を前記第2給電電圧にて
行う初期設定モード手順と、 前記第2機能ブロックへの給電を前記第1給電電圧にて
行う通常動作モード手順とからなり、 該通常動作モード手順の実行時には、先に実行された前
記初期設定モード手順の実行時に前記記憶回路に記憶さ
れた入力信号に基づいて、前記第1機能ブロックを動作
させることを特徴とする電源制御方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP08182599A JP4218118B2 (ja) | 1998-05-21 | 1999-03-25 | 論理回路及び電源制御方法 |
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP10-139773 | 1998-05-21 | ||
JP13977398 | 1998-05-21 | ||
JP08182599A JP4218118B2 (ja) | 1998-05-21 | 1999-03-25 | 論理回路及び電源制御方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2000040796A true JP2000040796A (ja) | 2000-02-08 |
JP4218118B2 JP4218118B2 (ja) | 2009-02-04 |
Family
ID=26422823
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP08182599A Expired - Fee Related JP4218118B2 (ja) | 1998-05-21 | 1999-03-25 | 論理回路及び電源制御方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4218118B2 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2003017998A (ja) * | 2001-07-03 | 2003-01-17 | Fujitsu Ltd | 半導体集積回路 |
-
1999
- 1999-03-25 JP JP08182599A patent/JP4218118B2/ja not_active Expired - Fee Related
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2003017998A (ja) * | 2001-07-03 | 2003-01-17 | Fujitsu Ltd | 半導体集積回路 |
JP4647143B2 (ja) * | 2001-07-03 | 2011-03-09 | 富士通セミコンダクター株式会社 | 半導体集積回路 |
Also Published As
Publication number | Publication date |
---|---|
JP4218118B2 (ja) | 2009-02-04 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US5151875A (en) | MOS array multiplier cell | |
US6188240B1 (en) | Programmable function block | |
JPH06236254A (ja) | 機能的に完全なセルフタイミング機能付き論理回路群 | |
EP0077912B1 (en) | Fet adder circuit | |
JPH0785221B2 (ja) | 補数化装置 | |
JPH0744265A (ja) | パイプライン処理回路 | |
US6580296B1 (en) | Low power differential conductance-based logic gate and method of operation thereof | |
JPH04298115A (ja) | フリップフロップ回路 | |
US5880986A (en) | Method and apparatus for reducing power usage within a domino logic unit | |
US20040236814A1 (en) | Sum bit generation circuit | |
KR20040019193A (ko) | 고속 이진비교회로 및 고속 이진데이터 비교방법 | |
JP4218118B2 (ja) | 論理回路及び電源制御方法 | |
JP3618424B2 (ja) | 低消費電力論理回路 | |
US6711633B2 (en) | 4:2 compressor circuit for use in an arithmetic unit | |
US7290027B2 (en) | Circuit suitable for use in a carry lookahead adder | |
JPH07202682A (ja) | カウンタセルおよびカウンタ回路 | |
EP0228649B1 (en) | CMOS encoder circuit | |
US6604202B1 (en) | Low power processor | |
US6566906B1 (en) | Specialized programmable logic region with low-power mode | |
Suzuki et al. | Low-power carry-select adder using adaptive supply voltage based on input vector patterns | |
US7085796B1 (en) | Dynamic adder with reduced logic | |
US6937062B1 (en) | Specialized programmable logic region with low-power mode | |
EP0447254A2 (en) | Array multiplier | |
KR100278992B1 (ko) | 전가산기 | |
US6958629B2 (en) | Single stage, level restore circuit with mixed signal inputs |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050427 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20080317 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080325 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080516 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20081021 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20081103 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111121 Year of fee payment: 3 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111121 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121121 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131121 Year of fee payment: 5 |
|
LAPS | Cancellation because of no payment of annual fees |