JP4644979B2 - ディジタル信号処理装置及びディジタル信号処理方法 - Google Patents
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Description
【発明の属する技術分野】
本発明はディジタル信号処理方法及び装置に関し、特にデルタシグマ変調された高速1ビット信号にディジタル信号処理を施すディジタル信号処理装置及び方法に関する。
【0002】
【従来の技術】
ΔΣ変調された高速1ビット・オーディオ信号は、従来のデジタルオーディオに使われてきたデータのフォーマット(例えばサンプリング周波数44.1kHz、データ語長16ビット)に比べて、非常に高いサンプリング周波数と短いデータ語長(例えばサンプリング周波数が44.1kHzの64倍でデータ語長が1ビット)といった形をしており、広い伝送可能周波数帯域を特長にしている。また、ΔΣ変調により1ビット信号であっても、64倍というオーバーサンプリング周波数であるので、低域であるオーディオ帯域に対して、高いダイナミックレンジを確保できる。この特徴を生かして高音質のレコーダーやデータ伝送に応用することができる。
【0003】
ΔΣ変調回路自体はとりわけ新しい技術ではなく、回路構成が集積化に適していて、また比較的簡単にアナログ-ディジタル(AD)変換の精度を得ることができることから従来からADコンバータの内部などではよく用いられている回路である。
【0004】
ΔΣ変調された信号は、簡単なアナログローパスフィルターを通すことによって、アナログオーディオ信号に戻すことができる。
【0005】
【発明が解決しようとする課題】
ところで、1ビットオーディオ信号を再生、伝送する装置において、ディジタル-アナログ(D/A)コンバーターへのデーター伝送に加えて、IEEE1394インターフェースからもデーター伝送することが考えられる。IEEE1394インターフェースより1ビットオーディオ信号を出力伝送する場合、伝送されるデーターはモードによって、IEEE1394受信装置側のクロックを基準にデーター転送されるために、転送レートが時間と共に可変するノンリニア伝送が行われる。
【0006】
一方、D/Aコンバーターは、常時リニアなクロックで1ビットディジタルデータをアナログ信号へと変換し、オーディオ信号として再生するために、D/Aコンバーター系の1ビットデータ出力は、常にリニアなデーター伝送が必要とされる。ここで、IEEE1394伝送出力中、このノンリニアなデーターをそのまま同時にD/Aコンバーター系出力から伝送出力すると、再生オーディオ信号はノイズまみれの信号になってしまう。このため、IEEE1394伝送出力中は、ミュートパターンデータによってD/A系出力をミュートする必要があるが、ノンリニアなミュートパターンをそのまま再生しても、やはりノイズの混入したオーディオ信号になってしまう、という問題があった。
【0007】
本発明は、上記実情に鑑みてなされたものであり、D/Aコンバーター出力から連続した1ビットミュートパターンを伝送することによって、IEEE1394伝送及びモード遷移時にもD/Aコンバーターからノイズを発生させないことを可能にするディジタル信号処理装置及びディジタル信号処理方法の提供を目的とする。
【0008】
【課題を解決するための手段】
本発明に係るディジタル信号処理装置は、前記課題を解決するために、ミュート信号パターンの1ビットディジタル信号を生成する第1のミュート信号生成手段と、入力される1ビットディジタル信号と前記第1のミュート信号生成手段から出力されるミュート信号パターンの1ビットディジタル信号をクロスフェード処理して出力するクロスフェード処理手段と、ミュート信号パターンの1ビットディジタル信号を生成する第2のミュート信号生成手段と、前記クロスフェード処理手段から出力された1ビットディジタル信号と前記第2のミュート信号生成手段で生成されたミュート信号パターンの1ビットディジタル信号とを切り換える切換手段と、前記切換手段から出力される1ビットディジタル信号をD/A変換するD/A変換手段と、前記クロスフェード処理手段から出力された1ビットディジタル信号を可変転送レートに変換して転送する通信処理手段と、前記クロスフェード処理手段からの1ビットディジタル信号を前記通信処理手段から可変転送レートで出力する間、前記D/A変換手段からの出力をミュートするために前記第1のミュート信号生成手段から出力されるミュート信号パターンを前記第2のミュート信号生成手段から出力されるミュート信号パターンに所定タイミングで切り換えるように前記切換手段を制御する制御手段とを備えてなる。
【0009】
また、本発明に係るディジタル信号処理方法は、前記課題を解決するために、ミュート信号パターンの1ビットディジタル信号を生成する第1のミュート信号生成工程と、入力される1ビットディジタル信号と前記第1のミュート信号生成工程から出力されるミュート信号パターンの1ビットディジタル信号をクロスフェード処理して出力するクロスフェード処理工程と、ミュート信号パターンの1ビットディジタル信号を生成する第2のミュート信号生成工程と、前記クロスフェード処理工程から出力された1ビットディジタル信号と前記第2のミュート信号生成工程で生成されたミュート信号パターンの1ビットディジタル信号とを切り換える切換工程と、前記切換工程から出力される1ビットディジタル信号をD/A変換するD/A変換工程と、前記クロスフェード処理工程から出力された1ビットディジタル信号を可変転送レートに変換して転送する通信処理工程とを備え、前記切り換え工程は、前記クロスフェード処理工程からの1ビットディジタル信号を前記通信処理工程から可変転送レートで出力する間、前記D/A変換工程からの出力をミュートするために前記第1のミュート信号生成工程から出力されるミュート信号パターンを前記第2のミュート信号生成工程から出力されるミュート信号パターンに所定タイミングで切り換えるように制御される。
【0010】
このように、本発明に係るディジタル信号処理装置及び方法は、ノンリニアなミュートパターン生成手段とは独立に、リニアなミュートパターン生成手段を持ち、前記通信処理手段にて例えばIEEE1394伝送出力を行う時は、D/A系出力データとして、リニアなミュートパターン生成手段からのミュートパターンデータに切り替え、リニアなミュートパターンを出力させる。また、IEEE1394伝送を終了し、再び再生系データと切り替える時には、再生系データをミュートパターンとクロスフェードさせた後、ミュートパターンジェネレーターのミュートパターンと再生系のミュートパターンの位相を再生系装置のレートを制御することによって、同期させた後にD/A系出力を再生系ミュートパターン信号に切り替えることにより、D/A系出力よりノイズを発生させることなくモードを遷移させることが可能となる。
【0011】
これにより、D/A系出力からは、常に連続した1ビット信号を出力することが可能となり、これらにより上記課題を解決する。
【0012】
【発明の実施の形態】
以下、本発明に係るディジタル信号処理装置及びディジタル信号処理方法の実施の形態となる、ディジタル信号再生伝送装置について説明する。
図1に示すディジタル信号再生伝送装置1は、1ビット信号再生装置3より得られるΔΣ変調された1ビット信号を、後述するD/Aコンバータ9へ伝送し、オーディオ信号を再生するD/A伝送出力(リニア伝送)系と、前記1ビット信号を後述するIEEE1394インターフェース10から伝送するIEEE1394伝送出力(ノンリニア伝送)系の、2系統の出力系を持っている。
【0013】
D/A伝送出力(リニア伝送)系のD/Aコンバータ9にて変換されたアナログオーディオ信号出力S4は、出力端子12を介して図示しないボリュームコントローラに送られてボリュームコントロールされた後、アンプで増幅されてからスピーカ、又はヘッドフォンに供給される。
【0014】
IEEE1394伝送出力(ノンリニア伝送)系のIEEE1394インターフェース10から伝送される1ビットデータS5は、IEEE1394出力端子13からIEEE1394バスを介して例えばIEEE1394受信装置に送られる。IEEE1394受信装置としては、増幅装置やパーソナルコンピュータ等がある。ここで、IEEE1394伝送出力(ノンリニア伝送)系に1ビットデータが供給されるのは、IEEE1394出力端子13にIEEE1394バスが接続したとき、すなわちIEEE1394ケーブルがこのディジタル信号再生伝送装置とIEEE1394受信装置を接続したときである。このとき、D/A伝送出力(リニア伝送)系では1ビット信号再生装置3より得られるΔΣ変調された1ビット信号がミュートされる。D/A伝送出力(リニア伝送)系は、後述するミュートパターン信号を伝送する。これについての詳細な動作は後述する。
【0015】
先ず、ディジタル信号再生伝送装置1の構成について説明する。
このディジタル信号再生伝送装置1は、D/A伝送出力(リニア伝送)系にはリニアに1ビットディジタル信号を伝送すると共に、IEEE1394伝送出力(ノンリニア伝送)系にはノンリニアに1ビットディジタル信号を伝送するノンリニア動作可能ブロック2を備えている。ノンリニア動作可能ブロック2は、1ビットディジタル信号を例えば後述する光ディスクから再生する1ビット信号再生装置3と、ミュート信号パターンの1ビットディジタル信号M1を生成するミュートパターン発生器4と、1ビット信号再生装置3にて再生された1ビットディジタル信号とミュートパターン発生器4にて生成されたミュート信号パターンの1ビットディジタル信号M1をクロスフェード処理して出力するクロスフェード装置5とからなる。
【0016】
また、ディジタル信号再生伝送装置1は、ミュート信号パターンの1ビットディジタル信号M0を生成するミュートパターン発生器6(第2のミュート信号生成手段)と、ミュートパターン発生器6からのミュート信号パターンの1ビットディジタル信号M0を遅延するディレーライン7と、ディレーライン7で遅延された前記ミュート信号パターンの1ビットディジタル信号M0とクロスフェード装置5からのクロスフェード再生信号とを切り換える切り換え装置8と、切り換え装置8から出力される1ビットディジタル信号S3をアナログ信号に変換するD/Aコンバータ9と、クロスフェード装置5から固定転送レートで出力された1ビットディジタル信号をIEEE1394用の可変転送レートに変換して転送するIEEE1394インターフェース10とを備える。
【0017】
また、ディジタル信号再生伝送装置1は、IEEE1394インターフェース10から可変転送レートで前記クロスフェード装置からの1ビットディジタル信号を出力する間、D/Aコンバータ9からの出力をミュートするためにミュートパターン発生器4から出力されるミュート信号パターンの1ビットディジタル信号M1をミュートパターン発生器6から出力されるミュート信号パターンM0に所定タイミングで切り換えるように切り換え装置8に切り換え制御信号S2を供給して切り換え装置8を制御する制御装置11とを備えている。制御装置11には、外部のマイクロコンピュータ16からマイコン制御信号S1が供給される。
【0018】
マイクロコンピュータ16は、IEEE1394インターフェース10にIEEE1394バスが接続されたの否かを検知し、その検知結果に基づいてマイコン制御信号S1を生成し、制御装置11に供給する。
【0019】
1ビット信号再生装置3は、図2に示すように、1ビットディジタル信号が記録されている光ディスク20から光ピックアップ21、RFアンプ23、復調デコーダ28を介して1ビットディジタル信号を再生し、再生した1ビットディジタル信号をクロスフェード装置5に供給する。
【0020】
以下には、この1ビット信号再生装置3の詳細な構成を説明する。
後述するRFアンプ23が生成したRF信号からタイミング発生回路29が生成したタイミング信号に応じてCLVプロセッサ30がCLV制御信号を生成し、このCLV制御信号に応じてスピンドルモータ22が光ディスク20をCLV回転する。
【0021】
スピンドルモータ22によって回転された光ディスク20には、光ピックアップ21から再生レーザ光が照射されて信号が読み出され、この読み出し信号がRFアンプ23に供給される。
【0022】
RFアンプ23は、前記読み出し信号から再生信号を生成してPLL回路27、復調デコーダ28及びタイミング発生回路29に供給する。また、RFアンプ23は、前記読み取り信号からトラッキングエラー信号や、フォーカスエラー信号も生成し、サーボ信号処理回路24に供給する。
【0023】
サーボ信号処理回路24は、RFアンプ23から供給されたトラッキングエラー信号や、フォーカスエラー信号に基づいて光ピックアップ21からの再生レーザ光を光ディスク20に追随させる。
【0024】
PLL回路27は、RFアンプ23からの再生信号からクロック信号を生成し、復調デコーダ28に供給する。
【0025】
復調デコーダ28は、PLL回路27からのクロック信号に基づいて再生信号を復調し、復調データをクロスフェード装置5に供給する。
【0026】
なお、図2においてマイクロコンピュータ16は、サーボ信号処理装置24のサーボ処理も制御している。また、図2においてマイクロコンピュータ16には、補助情報等を記憶するメモリ部17と、操作部18と、表示部19とが接続されている。
【0027】
次に、ミュートパターン発生器4は、例えば「1,0,0,1,0,1,1,0」の繰り返しからなる、1ビットミュート信号パターンを発生する。特に、このミュートパターン発生器4は、制御装置11がIEEE1394インターフェース10にIEEE1394バスが接続されたのを検知したときには、ノンリニアに前記1ビットミュート信号パターンを発生することができる。
【0028】
クロスフェード装置5は、制御装置11の制御に基づいて1ビット信号再生装置3にて再生された1ビットディジタル信号とミュートパターン発生器4にて生成されたミュート信号パターンの1ビットディジタル信号M1をクロスフェード処理して出力する。
【0029】
ミュートパターン発生器6は、例えば「1,0,0,1,0,1,1,0」の繰り返しからなる、1ビットミュート信号パターンをリニアに発生している。
【0030】
ディレーライン7は、クロスフェード装置5にてクロスフェード処理が行われているときにミュートパターン発生器6からのミュート信号パターンの1ビットディジタル信号M0をクロスフェード処理による遅延時間分だけ遅延する。
【0031】
切り換え装置8は、制御装置11の制御に基づいてディレーライン7で遅延された前記ミュート信号パターンの1ビットディジタル信号M0とクロスフェード装置5からのクロスフェード再生信号とを切り換えてD/Aコンバータ9に供給する。
【0032】
D/Aコンバータ9は、IEEE1394出力端子13にIEEE1394バスが接続していないとき、すなわちIEEE1394ケーブルがこのディジタル信号再生伝送装置とIEEE1394受信装置とを接続していないときには、1ビット信号再生装置3にて光ディスク1から再生された1ビットディジタル信号をアナログオーディオ信号に変換して出力するが、IEEE1394出力端子13にIEEE1394バスが接続しているときには切り換え装置8にて切り換えられたミュートパターン信号をアナログ信号に変換して出力する。
【0033】
IEEE1394インターフェース10は、コマンド入力端子14にIEEE1394受信装置から供給される要求コマンドCrに応じてクロスフェード装置5から出力された1ビットディジタル信号をIEEE1394用の可変転送レートに変換し、IEEE1394バスを介してIEEE1394受信装置側に転送する。
【0034】
次に、ディジタル信号再生伝送装置1の動作について図3のタイミングチャートを用いて説明する。
先ず、マイクロコンピュータ16に接続された操作部18を用い、ユーザにより、D/A伝送出力(リニア伝送)系のD/Aコンバータ9からアナログオーディオ信号を再生したいという操作が行われたときには以下のとおりとなる。
【0035】
D/A伝送出力(リニア伝送)系のD/Aコンバータ9により、アナログオーディオ信号を再生する場合は、1ビット信号再生装置3は、1ビットディジタル信号S3をリニアに再生し、クロスフェード装置5及び切り換え装置8をスルーしてD/Aコンバータ9へとリニア伝送を行う。これにより、D/Aコンバータ9からは、連続したアナログオーディオ信号S4を得ることができる。
【0036】
次に、IEEE1394インターフェース10にIEEE1394バスが接続され、それをマイクロコンピュータ16が検知すると、このマイクロコンピュータ16は接続に応じたマイコン制御信号S1を制御装置11に送る。これにより、D/Aコンバータ9によるオーディオ信号再生から、IEEE1394によるデータ伝送へと切り換わる。
【0037】
制御装置11は、IEEE1394インターフェース10へのIEEE1394バスの接続を検知したという結果に応じたマイコン制御信号S1を受け、ノンリニア動作可能ブロック2のクロスフェード装置5を制御する。具体的に、D/Aコンバータ9によるオーディオ信号再生から、IEEE1394によるデータ伝送へと切り換わる場合、マイコン制御信号S1を受けた制御装置11は、図3にクロスフェード装置再生信号レベルLとして示すように1ビット信号再生装置3より得られる1ビットディジタル信号と、ミュートパターン発生器4によって生成される1ビットミュートパターン信号(図3には破線で示す)とをクロスフェード装置5にてクロスフェードする。
【0038】
クロスフェード装置5によるクロスフェードは、本件出願人が特開平9−307452号公報にて開示したディジタル信号処理方法に応じてなされる。簡単に説明すると、1ビット信号再生装置3より得られる1ビットディジタル信号と、ミュートパターン発生器4によって生成される1ビットミュートパターン信号とのレベルを合わせてから複数サンプルにわたるパターンの一致を検出し、その検出結果に応じて切り換えるという技術である。
【0039】
ここで、ミュートパターン発生器4とミュートパターン発生器6により生成される1ビットミュートパターン信号の位相は、あらかじめ同じになるように同期させておく。またディレーライン7により、クロスフェード装置5によるディレー分と同等のディレーを持たせることによって、切り換え装置8に達する両1ビットミュートパターンの位相を揃えている。
【0040】
そして、制御装置11からの制御信号S2に基づいた所定のタイミングで切り換え装置8は、ミュートパターン発生器4によって生成される1ビットミュートパターン信号a(図3にはミュートパターンAと記す)を、ミュートパターン発生器5によって生成されてディレーライン7でディレーされた1ビットミュートパターン信号b(図3にはミュートパターンBと記す)へと切り換える。このとき、相互のミュートパターン信号の位相が同期しているため、D/Aコンバータ10からは、連続したアナログミュート信号を得ることが出来る。
【0041】
クロスフェード装置5は、再びミュートパターン発生器4によって生成される1ビットミュートパターン信号から、1ビット信号再生装置3より得られる1ビット信号へとクロスフェード処理を行い、クロスフェード処理後の1ビット信号をIEEE1394インターフェース10へと伝送する。
【0042】
ここで、1ビット信号再生装置3とクロスフェード装置5とミュートパターン発生器4からなるノンリニア動作可能ブロック2、及びIEEE1394インターフェース10は、ノンリニア動作可能な構成を持つ。このため、切り換え装置8がD/Aコンバータ9への信号をミュートパターン発生器6で生成された1ビットミュートパターン信号に切り換えた後、1ビット信号再生装置3の1ビットディジタル信号はIEEE1394インターフェース10によりノンリニア伝送(図3にはノンリニア伝送期間として記す)される。
【0043】
この時、D/Aコンバータ9へは、ミュートパターン発生器6により生成される1ビットミュートパターン信号b(ミュートパターンB)がリニア伝送されているため、常に連続したアナログミュート信号を得ることが出来る。
【0044】
次に、IEEE1394インターフェース10とIEEE1394バスが切断されたときのディジタル信号再生伝送装置1の動作について説明する。IEEE1394インターフェース10に対するIEEE1394バスの切断をマイクロコンピュータ16が検知すると、マイクロコンピュータ16は切断に応じたマイコン制御信号S1を制御装置11に送る。これによりIEEE1394によるデータ伝送からD/Aコンバータ9によるオーディオ信号再生へと切り換わる。以下に詳細を示す。
【0045】
制御装置11は、切断に応じた前記マイコン制御信号S1を受けてクロスフェード装置5を制御し、1ビット信号再生装置3より得られる1ビット信号と、ミュートパターン発生器4によって生成される1ビットミュートパターン信号とをクロスフェードする。
【0046】
ここで、ミュートパターン発生器4により生成された1ビットミュートパターン信号とミュートパターン発生器6により生成される1ビットミュートパターン信号の位相は、ノンリニア動作可能ブロック2がノンリニア動作した後のために一致しない。
【0047】
そこで両1ビットミュートパターンの位相が一致するように、制御装置11によって、ノンリニア動作可能ブロック2のレートをコントロールすることによって、ミュートパターンの位相同期処理を行い、同期したところで以降リニア動作を行う。このミュートパターンの位相同期処理を行う期間を図3にはミュートパターン同期処理期間として示す。
【0048】
この状態で、切り換え装置8は、ディレーライン10でディレーされたミュートパターン発生器6からの1ビットミュートパターン信号をミュートパターン発生器4によって生成される1ビットミュートパターン信号へと切り換える。このとき、相互のミュートパターン信号の位相が同期しているため、D/Aコンバータ9の出力は、連続したアナログミュート信号となる。
【0049】
クロスフェード装置5は、再びミュートパターン発生器4によって生成される1ビットミュートパターン信号から、1ビット信号再生装置3より得られる1ビット信号へとクロスフェード処理を行う。これにより、D/Aコンバータ9からは、1ビット信号再生装置3より再生される連続したアナログオーディオ信号出力を得ることができる。この期間を図3ではリニア伝送期間と示す。
【0050】
図4には、ディジタル信号再生伝送装置1が前記ミュートパターン同期処理期間中に行う、ミュートパターン同期処理の具体例を示す。ミュートパターン発生器6からは、{1、0、0、1、0、1、1、0}の繰り返しからなる、1ビットミュートパターン信号をリニアに発生している。これに対して、ミュートパターン発生器4により生成される1ビットミュートパターン信号は、同じ{1、0、0、1、0、1、1、0}の繰り返しながら、IEEE1394によるデータ伝送時には、ノンリニア伝送になるために、同図(A)のノンリニア伝送機関に示すように、ミュートパターン発生器4とミュートパターン発生器6の出力信号の位相は一致していない。IEEE1394によるデータ伝送から、D/Aコンバータ9からのオーディオ信号再生へと切り換えるために、同図(B)のミュートパターン同期処理期間にしめすように、ミュートパターン発生器4で生成する1ビットミュートパターン信号のレートをコントロールし、位相をずらしていくことによって、両1ビットミュートパターン信号の位相を一致させる。位相が一致したら、以降は、ミュートパターン発生器4をリニア動作させることにより、同図(C)のリニア伝送期間に示すように、両1ビットミュートパターン信号の位相を同期させることが出来る。
【0051】
このように、IEEE1394へのノンリニア転送中も、D/Aコンバータ9からノイズを発生させないために、再生信号のミュート処理に用いるミュートパターン発生器4とは別に、常時ミュートパターンを発生しつづけるミュートパターン発生器6をもう1系統持ち、IEEE1394へのノンリニア転送中にこちら側に切り換えることによって、IEEE1394へのノンリニア転送中にD/Aコンバータ出力からノイズを発生させないことが実現可能となる。
【0052】
本発明を適用しなければ、リニアに発生するミュートパターン発生器出力と、ノンリニアに動作させたミュートパターン発生器出力信号を切り換えると、そこにミュートパターンの不連続性が発生し、D/Aコンバータ出力からは、切り換え点において、クリックノイズが生じてしまうが、本発明を適用することで、切り換えの前に、ノンリニアに発生するミュートパターン発生器の出力ミュートパターンの位相を、レートをコントロールして位相をそろえることによって、切り換えノイズ無しに切り換えることが実現可能となる。
【0053】
なお本実施例ではリニア系として、D/Aコンバータを、ノンリニア系としてIEEE1394を示したが、他の伝送系を適用してもよい。
【0054】
また、ノンリニアなクロックの例として、1/2周期のクロックで示したが、全く不連続な非同期系のクロックを用いてもよい。
【0055】
【発明の効果】
本発明に係るディジタル信号伝送装置及び方法によれば、リニアにミュートパターンを発生するミュートパターン発生器を持ち、ノンリニア伝送出力時に、リニア伝送出力よりリニアに生成されたミュートパターン信号に切り換えて出力することにより、ノンリニア転送中にも、リニア伝送出力からリニアなミュートパターンを出力させることが可能となり、ノイズの発生しないアナログオーディオ信号再生を実現可能としている。
【0056】
さらに、本発明ではその切り換えのさいに、リニアとノンリニア側のミュートパターンの位相をコントロールすることによって同期させることにより、切り換え時にも信号の連続性が保たれるため、瞬時ノイズも生じない連続したリニア再生が実現される。
【図面の簡単な説明】
【図1】ディジタル信号再生伝送装置の構成を示すブロック図である。
【図2】前記ディジタル信号再生伝送装置に含まれる1ビット信号再生装置の詳細な構成を示す図である。
【図3】前記ディジタル信号再生伝送装置の動作を説明するためのタイミングチャートである。
【図4】前記ディジタル信号再生伝送装置のミュートパターン同期処理を説明するための図である。
【符号の説明】
1 ディジタル信号再生伝送装置、2 ノンリニア動作可能ブロック、3 1ビット信号再生装置、4 ミュートパターン発生器(第1のミュートパターン発生手段)、5 クロスフェード装置、6 ミュートパターン発生器(第2のミュートパターン発生手段)、7 ディレーライン、8 切り換え装置、9 D/Aコンバータ、10 IEEE1394インターフェース、11 制御装置
Claims (7)
- ミュート信号パターンの1ビットディジタル信号を生成する第1のミュート信号生成手段と、
入力される1ビットディジタル信号と前記第1のミュート信号生成手段から出力されるミュート信号パターンの1ビットディジタル信号をクロスフェード処理して出力するクロスフェード処理手段と、
ミュート信号パターンの1ビットディジタル信号を生成する第2のミュート信号生成手段と、
前記クロスフェード処理手段から出力された1ビットディジタル信号と前記第第2のミュート信号生成手段で生成されたミュート信号パターンの1ビットディジタル信号とを切り換える切換手段と、
前記切換手段から出力される1ビットディジタル信号をD/A変換するD/A変換手段と、
前記クロスフェード処理手段から出力された1ビットディジタル信号を可変転送レートに変換して転送する通信処理手段と、
前記クロスフェード処理手段からの1ビットディジタル信号を前記通信処理手段から可変転送レートで出力する間、前記D/A変換手段からの出力をミュートするために前記第1のミュート信号生成手段から出力されるミュート信号パターンを前記第2のミュート信号生成手段から出力されるミュート信号パターンに所定タイミングで切り換えるように前記切換手段を制御する制御手段と
を備えてなるディジタル信号処理装置。 - 前記制御手段は、前記クロスフェード処理手段によって前記入力される1ビットディジタル信号をフェードアウトし前記第1のミュート信号生成手段から出力されるミュート信号パターンの1ビットディジタル信号をフェードインするようにクロスフェード処理してから、前記切換手段によって前記第2のミュート信号生成手段から出力されるミュート信号パターンに切り換えさせることを特徴とする請求項1記載のディジタル信号処理装置。
- 前記制御手段は、前記通信処理手段から可変転送レートで前記1ビットディジタル信号を出力するモードから、前記D/A変換手段から前記1ビットディジタル信号を出力するモードに換わったことを検知すると、前記第1のミュート信号生成手段から出力されるミュート信号パターンの1ビットディジタル信号と、前記第2のミュート信号生成手段から出力されるミュート信号パターンの位相を合わせるために、前記第1のミュート信号生成手段から出力されるミュート信号パターンの1ビットディジタル信号を含む再生系のレートを制御することを特徴とする請求項1記載のディジタル信号処理装置。
- 前記制御手段は、前記第1のミュート信号生成手段から出力されるミュート信号パターンの1ビットディジタル信号の位相を、前記第2のミュート信号生成手段から出力されるミュート信号パターンの位相に合わせた後に、前記切換手段を用いてD/A変換手段に供給し、その後、前記クロスフェード処理手段にて前記第1のミュート信号生成手段から出力されるミュート信号パターンの1ビットディジタル信号をフェードアウトし、前記入力される1ビットディジタル信号をフェードインするようにクロスフェード処理しながら前記D/A変換手段に前記1ビットディジタル信号を供給することを特徴とする請求項3記載のディジタル信号処理装置。
- 前記第1及び第2のミュート信号生成手段は、1ビット信号の0及び1を同数用いたパターンの繰り返しからなるミュート信号を生成することを特徴とする請求項1記載のディジタル信号処理装置。
- 前記第1及び第2のミュート信号生成手段は、1ビット信号の0及び1を同数用いた、「1,0,0,1,0,1,1,0」というパターンの繰り返しからなるミュート信号を生成することを特徴とする請求項5記載のディジタル信号処理装置。
- ミュート信号パターンの1ビットディジタル信号を生成する第1のミュート信号生成工程と、
入力される1ビットディジタル信号と前記第1のミュート信号生成工程から出力されるミュート信号パターンの1ビットディジタル信号をクロスフェード処理して出力するクロスフェード処理工程と、
ミュート信号パターンの1ビットディジタル信号を生成する第2のミュート信号生成工程と、
前記クロスフェード処理工程から出力された1ビットディジタル信号と前記第2のミュート信号生成工程で生成されたミュート信号パターンの1ビットディジタル信号とを切り換える切換工程と、
前記切換工程から出力される1ビットディジタル信号をD/A変換するD/A変換工程と、
前記クロスフェード処理工程から出力された1ビットディジタル信号を可変転送レートに変換して転送する通信処理工程とを備え、
前記切り換え工程は、前記クロスフェード処理工程からの1ビットディジタル信号を前記通信処理工程から可変転送レートで出力する間、前記D/A変換工程からの出力をミュートするために前記第1のミュート信号生成工程から出力されるミュート信号パターンを前記第2のミュート信号生成工程から出力されるミュート信号パターンに所定タイミングで切り換えるように制御される
ことを特徴とするディジタル信号処理方法。
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JP2001094448A (ja) * | 1999-09-22 | 2001-04-06 | Matsushita Electric Ind Co Ltd | オーディオ送信装置及びオーディオ受信装置 |
JP2001251190A (ja) * | 2000-03-08 | 2001-09-14 | Nippon Precision Circuits Inc | デルタシグマd/a変換器 |
JP2002064384A (ja) * | 2000-08-22 | 2002-02-28 | Sony Corp | デルタシグマ変調器、デジタル信号処理装置及び方法 |
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---|---|---|---|---|
JP2000196454A (ja) * | 1998-12-24 | 2000-07-14 | Marantz Japan Inc | 信号処理装置 |
JP2001094448A (ja) * | 1999-09-22 | 2001-04-06 | Matsushita Electric Ind Co Ltd | オーディオ送信装置及びオーディオ受信装置 |
JP2001251190A (ja) * | 2000-03-08 | 2001-09-14 | Nippon Precision Circuits Inc | デルタシグマd/a変換器 |
JP2002064384A (ja) * | 2000-08-22 | 2002-02-28 | Sony Corp | デルタシグマ変調器、デジタル信号処理装置及び方法 |
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