JP4638227B2 - 薄膜トランジスタアレイ基板 - Google Patents

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Description

本発明は、薄膜トランジスタアレイ基板に関し、より詳細には、液晶表示装置を構成する一基板として用いられる薄膜トランジスタアレイ基板に関する。
現在、広く用いられている平板表示装置の一つである液晶表示装置は、電場を生成する複数の電極が形成されている二枚の基板と、二つの基板の間に注入されている液晶層、それぞれの基板の外側面に付着され光を偏光させる二枚の偏光板からなり、電極に電圧を印加して液晶層の液晶分子を再配列することによって透過する光の量を調節する表示装置である。これは、液晶が有する性質の一つである電圧を加えれば分子の配列が変わる性質を利用したものであって、光の透過若しくは反射を利用する液晶表示装置において、液晶自体は発光をしないため、内部的または外部的な光源が必要である。
この時、薄膜トランジスタアレイ基板は、液晶表示装置において各画素を独立的に駆動するための回路基板として用いられる。薄膜トランジスタアレイ基板には、走査信号を伝達する走査信号配線またはゲート配線と、画像信号を伝達する画像信号配線またはデータ配線と、ゲート配線及びデータ配線と連結されている薄膜トランジスタ、薄膜トランジスタを通じて配線と連結され画像表示に用いられる画素電極と、を含む。
この時、画素の開口率を確保するために画素電極は、ゲート配線及びデータ配線と重なるように設計し、画素電極とゲート配線とデータ配線との間には、これらの間で発生する寄生容量を最少化するために、低い誘電率を有する絶縁膜を厚く形成する。
ところが、画素電極とデータ配線とを連結するための絶縁膜の接触孔付近で、望ましくない液晶分子の配列反転が生じ、これによって光が漏れ、ディスクリネーションが見られ、画質が低下する問題点が発生する。これは、接触部において、絶縁膜の傾斜面に沿って形成される画素電極による電場の方向と液晶分子の配列方向が逆になり、液晶分子の配列が乱れるためである。ゲート配線またはデータ配線の不透明膜を広く設計して漏洩光を遮断することもできるが、この場合、開口率が減少し、液晶表示装置が高精細化するときには、開口率の確保がより難しくなる。
本発明が目的とする技術的課題は、開口率を確保すると同時に、漏洩光を最少化できる液晶表示装置用薄膜トランジスタアレイ基板を提供することにある。
本発明による液晶表示装置用薄膜トランジスタアレイ基板によると、配向またはラビングが終わる接触部での接触孔の境界線と、これと隣接する配線の境界線との間の間隔は、他の部分の境界線間の間隔よりも広く設計されている。
より詳細には、
絶縁基板と、
前記絶縁基板上部に形成されている、第１配線と前記第１配線上部で前記第１配線と絶縁され重畳される第２配線とからなる不透明膜と、
前記不透明膜を覆い、接触部で前記第２配線を露出し、境界線は、前記第１配線又は第２配線の境界線の内側に位置する接触孔を有する絶縁膜と、
前記絶縁膜の上部に形成され、前記接触孔を通じて前記第２配線と電気的に接続されている第１導電層とを含んで構成され、該第１導電層上に液晶層を配置させるための薄膜トランジスタアレイ基板であって、
前記接触孔をラビングの下流側と上流側との２つの部分に分けた場合の前記下流側における前記接触孔の境界線と、前記接触孔の境界線外側に位置する前記不透明膜の境界線との間の間隔が、前記上流側における前記接触孔の境界線と、前記不透明膜の境界線との間の間隔よりも広く形成されており、かつ
前記不透明膜が、前記接触孔の周辺における液晶の配列がずれるディスクリネーションを生じる領域に対応する領域に配置されていることを特徴とする薄膜トランジスタアレイ基板を提供する。
ここで、前記第１配線は、ゲート配線またはストレージキャパシタ配線のうちの一つであり、
前記第２配線は、データ配線またはストレージキャパシタ用導電体パターンのうちの一つであり、前記第１導電層は、透明な導電物質からなる画素電極である。
ここで、前記ゲート配線は、ゲート線と、前記ゲート線に電気的に接続されているゲート電極とを含み、
前記データ配線は、前記ゲート線と交差するデータ線と、前記データ線と電気的に接続され前記ゲート電極に隣接するソース電極と、前記ゲート電極に対し前記ソース電極の対向側に位置するドレイン電極とを含む。
ここで、前記ゲート配線を覆うゲート絶縁膜と、
前記ゲート電極、前記ソース及びドレイン電極との間の前記ゲート絶縁膜上部に形成されている半導体層とをさらに含む。
ここで、前記半導体層は、前記ソース電極及び前記ドレイン電極の間のチャンネル部を除く前記データ配線と同一の形状を有する。
ここで、
前記ストレージキャパシタ配線は、
前記ゲート配線から分離されているストレージキャパシタ電極線と、
前記ストレージキャパシタ電極線に電気的に接続されているストレージキャパシタ電極とを含む。
ここで、前記ストレージキャパシタ用導電体パターンは、前記データ配線のうちのドレイン電極と電気的に接続されている。
ここで、前記絶縁膜は、窒化ケイ素または有機絶縁物質または低誘電率ＣＶＤ膜で形成されている。
本発明では、接触部における配向またはラビングが終わる部分で、他の部分よりも接触孔の境界が広い幅で設計することで、画素の開口率を確保すると共に、最適な条件で配線を利用して、漏洩光を遮断することができる。
以下、添付した図面を参照して、本発明の実施例に対して、本発明が属する技術分野における通常の知識を有する者が容易に実施することができるように詳細に説明する。しかし、本発明は、多様な形態で実現することができ、ここで説明する実施例に限定されない。
図面は、各種層及び領域を明確に表現するために、厚さを拡大して示している。明細書全体を通じて類似した部分については同一な図面符号を付けている。層、膜、領域、基板、板などの部分が、他の部分の“上に”あるとする時、これは他の部分の“すぐ上に”ある場合に限らず、その中間に更に他の部分がある場合も含む。逆に、ある部分が他の部分の“すぐ上に”あるとする時、これは中間に他の部分がない場合を意味する。
本発明の実施例による液晶表示装置用薄膜トランジスタアレイ基板について、図面を参考にして詳細に説明する。
図１aは本発明の実験例による液晶表示装置用配線の接触部を示す平面図であり、図１bは図１aのIb-Ib´線による断面図と、暗い状態での漏洩光量を示したグラフである。本発明の実験例では、実際の製造工程によって完成する液晶表示装置と同一条件で液晶表示装置を設計し、暗い状態での漏洩光量を測定した。ここで、液晶分子は、電場を印加しないとき、二つの基板の間に充填された液晶分子の長軸方向が二つの基板に平行に配列され、一つの基板から他の基板に至るまで螺旋状に捩じれた配列を有するネマチック方式を採用した。
図１a及び図１bのように、本発明の実施例による液晶表示装置用薄膜トランジスタ基板は、下部絶縁基板１１０の上部に形成されている不透明膜の第１配線２００、第１配線２００と第１絶縁膜４００を介在して重なっている不透明膜の第２配線７００、第２配線７００を覆う第２絶縁膜８００上部に形成され、第２絶縁膜８００の接触孔を通じて第２配線７００と連結されている第１導電層９００を含む。
薄膜トランジスタ基板と平行に対向するカラーフィルター基板は、上部絶縁基板２１０の上部に形成され、第１導電層９００と対向し液晶分子を再配列または駆動するための電場を形成する第２導電層２７０を含む。
ここで、二つの基板１１０、２１０の間に注入されている液晶層３００の液晶分子は、二つの導電層９００、２７０に電源を連結して、液晶層３００に充分な大きさの電場を形成したとき、図１bのように、液晶層３００の液晶分子の長軸が電場の方向と平行になり、二つの基板１１０、２１０と垂直に配列する。この時、二つの基板１１０、２１０に隣接する液晶分子は、初期に任意方向に液晶分子を配向するために、液晶分子をラビングまたは配向する配向膜（図示せず）の配向力によって二つの基板１１０、２１０に対し任意の角度で配列される。
ところが、第２絶縁膜８００の接触孔を通じて第１導電層７００が第２導電層９００に連結されている接触部において、配向またはラビングが終わる部分で液晶分子の配列が乱れ、これによって漏洩光量が増加する。これは、第１導電層９００の表面が第２絶縁膜８００の傾斜面に沿って誘導された画素電極による電場の方向が、液晶分子の配列方向と逆になり、液晶分子の配列が乱れるためである。本発明では、このような接触部における漏洩光を遮断するために、第１または第２配線２００、７００がディスクリネーション領域を遮断するように形成する。この時、画素の開口率を確保するために、接触部で第１及び第２配線２００、７００を最適の条件で設計する際に、最小の面積で第１及び第２配線２００、７００によってディスクリネーション領域を覆うことが好ましい。このためには、接触部において、配向またはラビングが終わる部分で接触孔の境界線と、これに隣接して接触孔の境界線外側に位置する第１または第２配線２００、７００の境界線との間の間隔（d、b）が、他の部分で、接触孔の辺または角部の境界線と、これに隣接する第１または第２配線２００、７００の境界線との間の間隔（a、c）よりも広く設計する。このようにして、画素の開口率を確保するために、最小の面積で第１及び第２配線２００、７００を設計すると共に、第１及び第２配線２００、７００によって漏洩光を遮断することができる。ここで、第１及び第２配線２００、７００の全境界線は、接触孔の境界線外側に位置しているが、二つの境界線のうちの一つのみが接触孔の境界線外側に位置していても構わない。そして、配向またはラビングが終わる接触部で、第１及び第２配線２００、７００の境界線のうちの少なくとも一つは、接触孔の境界線外側に位置することが好ましい。
ここで、液晶表示装置の第１配線２００は、ストレージキャパシタの一電極として用いられるゲート線またはストレージキャパシタ電極であることができ、第２配線７００は、ストレージキャパシタの別の一電極であって、ドレイン電極またはストレージキャパシタ用導電体パターンであることができ、第１及び第２導電層９００、２１０は、それぞれ画素電極と共通電極として用いられる。また、図１a及び図１bで、ネマチック方式の液晶配列のみが示されているが、本発明による接触部の構造は、正の誘電率異方性を有する液晶分子が二つの基板面の中心面に対し対称で、かつ基板面から二つの基板の中心面に至るまで水平配列から垂直配列構造を有するＯＣＢ（optically compensated bend）方式の液晶表示装置にも同様に適用することができる。また、負の誘電率異方性を有する液晶分子が二つの基板に対し垂直に配列されている状態で電界が充分に印加されたとき、二つの基板面から二つの基板の中心面に至るまで垂直配列から水平配列構造に変わる垂直配向方式の液晶表示装置にも同様に適用することができる。
以下、前記のような本発明による接触部を有する液晶表示装置用薄膜トランジスタアレイ基板及びその製造方法について詳細に説明する。
まず、図２及び図３を参考にして、本発明の第１実施例による液晶表示装置用薄膜トランジスタアレイ基板の構造について詳細に説明する。
図２は本発明の実施例による液晶表示装置用薄膜トランジスタ基板の配置図であり、図３は図２に示される薄膜トランジスタアレイ基板のIII-III´線による断面図である。
絶縁基板１１０上に、低い抵抗を有する銀や銀合金またはアルミニウムやアルミニウム合金からなる単一膜、またはこれを含む多層膜からなっているゲート配線が形成されている。ゲート配線は、横方向にのびているゲート線１２１と、ゲート線１２１の端部に連結され、外部からのゲート信号の印加を受けてゲート線に伝達するゲートパッド１２５と、ゲート線１２１に連結されている薄膜トランジスタのゲート電極１２３と、を含む。また、ゲート配線は、後に形成される画素電極８２と連結されているストレージキャパシタ用導電体パターン１７７と重なって、画素の電荷保存能力を向上させるストレージキャパシタを構成する。
基板１１０上には、窒化ケイ素などからなるゲート絶縁膜１４０がゲート配線１２１、１２５、１２３を覆っている。
ゲート電極１２５のゲート絶縁膜１４０上部には、非晶質シリコンなどの半導体からなる半導体層１５０が形成されており、半導体層１５０の上部には、シリサイドまたはn型不純物が高濃度にドーピングされているn+水素化非晶質シリコンなどの物質からなる抵抗接触層１６３、１６５がそれぞれ形成されている。
抵抗接触層１６３、１６５またはゲート絶縁膜１４０の上には、アルミニウムまたは銀のような低抵抗の導電物質を含む導電膜を有するデータ配線が形成されている。データ配線は、縦方向に形成されゲート線１２１と交差して画素領域を定義するデータ線１７１と、データ線１７１に連結され抵抗接触層１６３の上部まで延長しているソース電極１７３と、データ線１７１の一端に連結され外部からの画像信号の印加を受けるデータパッド１７９と、ソース電極１７３と分離されゲート電極１２３に対してソース電極１７３の反対側に位置する抵抗接触層１６５上部に形成されているドレイン電極１７５と、を含む。また、データ配線は、ゲート線１２１と重なり、後に形成される画素電極１９０と電気的に連結されるストレージキャパシタ用導電体パターン１７７を含むことができる。
データ配線１７１、１７３、１７５、１７７、１７９及びこれらで覆われない半導体層１５０上部には、平坦化特性が優れて感光性を有する有機物質、またはa-Si:C:O:Hなどを含む低誘電率絶縁物質の絶縁膜を含む保護膜１８０が形成されている。ここで、保護膜１８０は、窒化ケイ素からなる絶縁膜をさらに含むことができ、この場合、絶縁膜は有機絶縁膜の下部に位置し、半導体層１５０を直接覆うことが好ましい。また、ゲートパッド１２５及びデータパッド１７９が位置するパッド部から有機絶縁物質を完全に除去することが好ましく、この構造は、薄膜トランジスタ基板の上部にゲート駆動集積回路及びデータ駆動集積回路を直ちに実装するＣＯＧ（chip on glass）方式の液晶表示装置に適用するときに特に有利である。
保護膜１８０には、ドレイン電極１７５、ストレージキャパシタ用導電体パターン１７７及びデータパッド１７９をそれぞれ露出する接触孔１８５、１８７、１８９が形成され、ゲート絶縁膜１４０と共にゲートパッド１２５を露出する接触孔１８２が形成されている。この際にも、前述したように、画素の開口率を確保するために、接触部においてドレイン電極１７５、ストレージキャパシタ用導電体パターン１７７及びこれと重なるゲート線１２１の一部を最適の条件で設計するとき、これらを利用して最小の面積で、接触部で発生するディスクリネーション領域を覆うことが好ましい。このためには、接触部における配向またはラビングが終わる部分で、接触孔１８５、１８７の境界線と、これに隣接するドレイン電極１７５、ゲート線１２１またはストレージキャパシタ用導電体パターン１７７の境界線との間の間隔（d１、d２）は、他の部分の接触孔の境界線とこれに隣接する境界線との間の間隔（c１、c２）よりも広く設計する。このように、画素の開口率を確保するために、最小の面積でドレイン電極１７５、ストレージキャパシタ用導電体パターン１７７及びこれと重なるゲート線１２１を設計すると共に、接触部の漏洩光を遮断することができる。
保護膜１８０上部には、接触孔１８５を通じてドレイン電極１７５と電気的に連結され、画素領域に位置し、透明な導電物質であるIZO（indium zinc oxide）またはITO（indium tin oxide）などからなる画素電極１９０が形成されている。また、保護膜１８０上には、接触孔１８２、１８９を通じてそれぞれゲートパッド１２５及びデータパッド１７９と連結されている補助ゲートパッド１２３及び補助データパッド１７９が形成されている。ここで、補助ゲート及びデータパッド９２、９７は、ゲートパッド及びデータパッド１２５、１７９を保護するためのものであって、必須ではない。
以下、図４a乃至図７b、及び図２及び図３を参照して、本発明の実施例による薄膜トランジスタアレイ基板の製造方法について詳細に説明する。
まず、図４a及び図４bに示すように、ガラス基板１１０上部に低抵抗の導電物質であるアルミニウムまたはアルミニウム合金の単一膜、またはこれを含む多層膜を積層し、マスクを用いる写真エッチング工程でパターニングして、ゲート線１２１、ゲート電極１２３及びゲートパッド１２５を含むゲート配線を形成する。
次に、図５a及び図５bに示すように、窒化ケイ素からなるゲート絶縁膜１４０、非晶質シリコンからなる半導体層１５０、ドーピングされた非晶質シリコン層１６０の３層膜を連続積層し、マスクを用いるパターニング工程で半導体層１５０及びドーピングされた非晶質シリコン層１６０をパターニングして、ゲート電極１２５と対向するゲート絶縁膜１４０上部に半導体層１５０及び抵抗接触層１６０を形成する。
次に、図６a乃至図６bに示すように、低抵抗の導電物質からなるデータ配線用導電膜を積層した後、マスクを用いる写真工程でパターニングして、ゲート線１２１と交差するデータ線１７１、データ線１７１と連結されゲート電極１２３上部までのびているソース電極１７３、データ線１７１の一端に連結されているデータパッド１７９、ソース電極１７３と分離されゲート電極１２３を中心にソース電極１７３と対向するドレイン電極１７５及びストレージキャパシタ用導電体パターン１７７を含むデータ配線を形成する。
次に、データ配線１７１、１７３、１７５、１７７、１７９で覆われないドーピングされた非晶質シリコン層パターン１６０をエッチングして、ゲート電極１２３を中心に両側に分離する一方、両側のドーピングされた非晶質シリコン層１６３、１６５の間の半導体層パターン１５０を露出する。次いで、露出された半導体層１５０の表面を安定化するために、酸素プラズマ処理を実施することが好ましい。
次に、図７a及び７bのように、窒化ケイ素を積層したり、または平坦化特性が優れて感光性を有する有機物質を塗布したり、ＰＥＣＶＤ（plasma enhanced chemical vapor deposition）法でa-Si:C:O膜またはa-Si:O:F膜などの低誘電率ＣＶＤ膜を蒸着して、保護膜１８０を形成する。次いで、マスクを用いる写真エッチング工程でゲート絶縁膜１４０と共にパターニングして、ゲートパッド１２５、ドレイン電極１７５、データパッド１７９及びストレージキャパシタ用導電体パターン１７７を露出する接触孔１８２、１８５、１８９、１８７を形成する。
次に、図２及び図３のように、ITOやIZOのような透明導電物質を蒸着し、マスクを用いる写真エッチング工程でパターニングして、接触孔１８７、１８５を通じてドレイン電極１７５及びストレージキャパシタ用導電体パターン１７７と連結される画素電極１９０と、接触孔１８２、１８９を通じてゲートパッド１２５及びデータパッド１７９とそれぞれ連結される補助ゲートパッド９２及び補助データパッド９７をそれぞれ形成する。
また、前記では、半導体層とデータ配線を互いに異なるマスクを用いる写真エッチング工程で形成する製造方法に本発明の実施例を適用して説明したが、本発明による配線の製造方法は、半導体層とデータ配線を一つの感光膜パターンを用いる写真エッチング工程で形成する液晶表示装置用薄膜トランジスタアレイ基板の製造方法にも同様に適用することができる。これについて図面を参照して詳細に説明する。
まず、図８乃至図１０を参考にして、本発明の第２実施例による液晶表示装置用薄膜トランジスタ基板の単位画素構造について詳細に説明する。
図８は本発明の第２実施例による液晶表示装置用薄膜トランジスタ基板の配置図である。図９及び図１０はそれぞれ図７に示す薄膜トランジスタ基板のIX-IX´線及びX-X´線による断面図である。
まず、絶縁基板１１０上に銀や銀合金、アルミニウムやアルミニウム合金、クロムやタンタルなどの低抵抗の導電物質からなる単一膜または多層膜からなり、ゲート線１２１、ゲートパッド１２５及びゲート電極１２３を含むゲート配線が形成されている。そして、基板１１０上部には、ゲート線１２１と平行であり、上板の共通電極に印加される共通電圧などの外部電圧を受けるストレージキャパシタ電極線１３１と、ストレージキャパシタ電極線１３１に連結されているストレージキャパシタ電極１３３と、を含むストレージキャパシタ配線が形成されている。ストレージキャパシタ電極１３３は、後述する画素電極１９０と連結されたストレージキャパシタ用導電体パターン１７７と重なって、画素の電荷保存能力を向上させるストレージキャパシタを形成し、後述する画素電極１９０とゲート線１２１の重畳によって発生する保持容量が充分なときには形成しないこともある。
ゲート配線１２１、１２５、１２３及びストレージキャパシタ配線１３１、１３３の上には、窒化ケイ素などからなるゲート絶縁膜１４０が形成され、ゲート配線１２１、１２５、１２３及びストレージキャパシタ配線１３１、１３３を覆っている。
ゲート絶縁膜１４０上には、多結晶シリコンまたは非晶質シリコンなどからなる半導体パターン１５２、１５７が形成され、半導体パターン１５２、１５７上には、リン（P）などのn型またはp型不純物として高濃度にドーピングされている非晶質シリコンなどからなる抵抗性接触層パターン（または中間層パターン）１６３、１６５、１６７が形成されている。
抵抗性接触層パターン１６３、１６５、１６７の上には、第１実施例のように、低抵抗を有する導電物質からなるデータ配線が形成されている。データ配線は、縦方向に形成されているデータ線１７１、データ線１７１の一端に連結されて、外部からの画像信号の印加を受けるデータパッド１７９、そして、データ線１７１の分枝である薄膜トランジスタのソース電極１７３を有するデータ線部を含む。また、データ線部１７１、１７９、１７３と分離され、ゲート電極１２３または薄膜トランジスタのチャンネル部（C）に対しソース電極１７３の反対側に位置する薄膜トランジスタのドレイン電極１７５と、ストレージキャパシタ電極１３１，１３３上に位置しているストレージキャパシタ用導電体パターン１７７と、を更に含む。ストレージキャパシタ配線１３１、１３３を形成しないときには、ストレージキャパシタ用導電体パターン１７７も形成しない。ここで、ストレージキャパシタ用導電体パターン１７７がドレイン電極１７５に連結されているが、連結されなくてもよい。
データ配線１７１、１７３、１７５、１７７、１７９は、銀、銀合金、アルミニウム、アルミニウム合金、クロム、モリブデン、モリブデン合金、タンタルまたはチタニウムからなる導電膜を含むことができる。
接触層パターン１６３、１６５、１６７は、その下部の半導体パターン１５２、１５７と、その上部のデータ配線１７１、１７３、１７５、１７７、１７９の接触抵抗を低くする役割をし、データ配線１７１、１７３、１７５、１７７、１７９と完全に同じ形態を有する。即ち、データ線部の中間層パターン１６３は、データ線部１７１、１７９、１７３と同じ形状を有し、ドレイン電極用中間層パターン１６３は、ドレイン電極１７３と同一形状を有し、ストレージキャパシタ用中間層パターン１６７は、ストレージキャパシタ用導電体パターン１７７と同じ形状を有した抵抗性接触層パターン１６３，１６５，１６７を含んでいる。
一方、半導体パターン１５、１５７は、薄膜トランジスタのチャンネル部（C）を除いて、データ配線１７１、１７３、１７５、１７７、１７９及び抵抗性接触層パターン１６３、１６５、１６７と同一形状である。詳細には、ストレージキャパシタ用半導体パターン１５７とストレージキャパシタ用導電体パターン１７７及びストレージキャパシタ用接触層パターン１６７は同一形状であるが、薄膜トランジスタ用半導体パターン１５２は、データ配線及び接触層パターンのその他の部分と多少異なる。即ち、薄膜トランジスタのチャンネル部（C）において、データ線部１７１、１７３，１７５，１７９、特に、ソース電極１７３とドレイン電極１７５とが分離され、データ線部中間層１６３とドレイン電極用接触層パターン１６５とも分離されているが、薄膜トランジスタ用半導体パターン１５２は、ここで切れずに連結され、薄膜トランジスタのチャンネルを生成する。
データ配線１７１、１７３、１７５、１７７、１７９及びデータ配線で覆われない半導体層１５２の上部には、窒化ケイ素または酸化ケイ素からなる絶縁膜または低い誘電率を有する有機物質からなる有機絶縁膜または低誘電率ＣＶＤ膜を含む保護膜１８０が形成されている。
保護膜１８０は、ドレイン電極１７５、データパッド１７９及びストレージキャパシタ用導電体パターン１７７を露出する接触孔１８５、１８９、１８７を有し、また、ゲート絶縁膜１４０と共にゲートパッド１２５を露出する接触孔１８２を有する。この際にも、第１実施例のように、画素の開口率を確保するために、接触部においてドレイン電極１７５、ストレージキャパシタ用導電体パターン１７７及びこれと重なるストレージキャパシタ電極１３３を最適の条件で設計するとき、これらを利用して最小の面積で、接触部で発生するディスクリネーション領域を覆うとよい。このためには、接触部における配向またはラビングが終わる部分で、接触孔１８５、１８７の境界線と、これに隣接するドレイン電極１７５とストレージキャパシタ電極１３３またはストレージキャパシタ用導電体パターン１７７の境界線との間の間隔（d３、d４、d５）は、他の部分である接触孔の境界線と、これに隣接する境界線との間の間隔（c３、c４、c５）よりも広く設計する。このようにして、画素の開口率を確保するために、最小の面積でドレイン電極１７５、ストレージキャパシタ用導電体パターン１７７及びこれと重なるストレージキャパシタ電極１３３を設計し、接触部から漏れる光を遮断することができる。
保護膜１８０上には、薄膜トランジスタから画像信号を受けて、上板の電極と共に電場を生成する画素電極１９０が形成されている。画素電極１９０は、IZOまたはITOなどの透明な導電物質からなり、接触孔１８５を通じてドレイン電極１７５と物理的・電気的に連結され画像信号の伝達を受ける。画素電極１９０はまた、隣接するゲート線１２１及びデータ線１７１と重なって開口率を上げているが、重ならなくてもよい。更に、画素電極１９０は、接触孔１８７を通じてストレージキャパシタ用導電体パターン１７７とも連結され、導電体パターン１７７に画像信号を伝達する。
一方、ゲートパッド１２５及びデータパッド１７９の上には、接触孔１８２、１８９を通じてそれぞれこれらと連結される補助ゲートパッド９２及び補助データパッド９７が形成されている。これらは、パッド１２５、１７９と外部回路装置との接着性を補い、パッドを保護する役割をするものであって、必須ではなく、これらの適用は選択的である。
以下、図８乃至図１０の構造を有する液晶表示装置用薄膜トランジスタアレイ基板を製造する方法について、図８乃至図１０、図１１a乃至図１７cを参照して説明する。
まず、図１１a乃至１１cに示すように、基板１１０上に、銀、銀合金、アルミニウムまたはアルミニウム合金の導電物質を含む導電膜を積層し、マスクを用いる写真エッチング工程でパターニングして、ゲート線１２１、ゲートパッド１２５及びゲート電極１２３を含むゲート配線と、ストレージキャパシタ電極線１３１及びストレージキャパシタ電極１３３を含むストレージキャパシタ配線と、を形成する。
次に、図１２a及び１２bに示すように、窒化ケイ素からなるゲート絶縁膜１４０、ドーピングされない非晶質シリコンの半導体層１５０、ドーピングされた非晶質シリコンの中間層１６０を、化学気相蒸着法を利用してそれぞれ１５００Å乃至５０００Å、５００Å乃至２０００Å、３００Å乃至６００Åの厚さで連続蒸着する。次に、導電体層１７０を中間層１６０上に形成し、その上に、感光膜２１０を１μm乃至２μmの厚さで塗布する。
その後、マスクを通じて感光膜２１０に光を照射した後に現像して、図１３b及び１３cに示すように、第１及び第２感光膜パターン２１２、２１４を形成する。この時、感光膜パターン２１２、２１４のうち、薄膜トランジスタのチャンネル部（C）、つまりソース電極１７３とドレイン電極１７５との間に位置する第１部分２１４は、データ配線部（A）、つまりデータ配線１７１、１７３、１７５、１７７、１７９が形成される部分に位置する第２部分２１２よりも薄い厚さにし、その他の部分（B）の感光膜は全て除去する。この時、チャンネル部（C）に残っている感光膜２１４の厚さと、データ配線部（A）に残っている感光膜２１２の厚さとの比率は、後述するエッチング工程の工程条件によって異なる必要があり、第１部分２１４の厚さを第２部分２１２の厚さの１/２以下とするのが好ましい。例えば、４，０００Å以下であるのが良い。
このように、位置によって感光膜２１２，２１４の厚さを異ならせる方法は様々であって、Ｃ領域の光透過量を調節するために、主にスリットや格子形態のパターンを形成したり、半透明膜を使用する。この時、スリットの間に位置するパターンの線幅やスリット間の間隔は、露光時に使用する露光器の分解能よりも小さいのが好ましい。また、半透明膜を利用する場合には、マスク作製時に透過率を調節するために、異なる透過率を有する薄膜を利用したり、厚さが異なる薄膜を利用することができる。
このように、マスクを通じて感光膜２１０に光を照射すれば、光に直接露出される部分では高分子が完全に分解され、スリットパターンや半透明膜が形成されている部分では光の照射量が少なくて高分子は不完全分解状態であり、遮光膜２１０で遮断された部分では高分子がほとんど分解されない。次いで、感光膜２１０を現像すれば、分子が分解されない高分子部分だけが残り、光照射が少ない部分には、光が全く照射されない部分よりも薄い厚さの感光膜を残すことができる。この時、露光時間を長くすれば、全ての分子が分解されてしまうので、そうならないように注意する。
このような薄い厚さの感光膜２１４は、リフローが可能な物質から形成される。即ち、感光膜２１４を利用して、光が完全に透過される部分と光が完全に透過されない部分とに分けられた通常のマスクで露光した後、現像しリフローさせて、感光膜が残留しない部分に感光膜の一部を流すことによって形成することもできる。
次に、感光膜パターン２１２，２１４及びその下部の膜、つまり導電体層１７０、中間層１６０及び半導体層１５０に対するエッチングを実施する。この時、データ配線部（A）には、データ配線及びその下部の膜がそのまま残り、チャンネル部（C）には、半導体層だけが残り、その他の部分（B）には、前記三つの層１７０、１６０、１５０が全て除去され、ゲート絶縁膜１４０が露出される。
まず、図１４a及び図１４bに示すように、その他の部分（B）の露出されている導電体層１７０を除去して、その下部の中間層１６０を露出させる。この過程で、乾式エッチング法または湿式エッチング法をいずれも用いることができ、この時、導電体層１７０はエッチングされ、感光膜パターン２１２、２１４はほとんどエッチングされない条件下で行うのが良い。しかし、乾式エッチングの場合、導電体層１７０のみをエッチングし、感光膜パターン２１２、２１４は、エッチングされない条件を見つけることが難しいので、感光膜パターン２１２、２１４も共にエッチングされる条件下で行う。この場合、湿式エッチングの場合よりも第１部分２１４の厚さを厚くして、この過程で、第１部分２１４が除去されて、下部の導電体層１７０が露出することが生じないようにする。
このようにして、図１４a及び図１４bに示すように、チャンネル部（C）及びデータ配線部（Ａ）の導電体層１７０、つまりソース/ドレイン用導電体パターン１７８とストレージキャパシタ用導電体パターン１７７のみが残り、その他の部分（B）の導電体層１７０は、全て除去されてその下部の中間層１６０が露出される。このとき、ソース/ドレイン導電体パターン１７７は、ソース及びドレイン電極１７３、１７５が分離されずに連結されている点を除いて、データ配線１７１、１７７、１７３、１７５、１７９の形態と同一である。また、乾式エッチングを使用する場合、感光膜パターン２１２、２１４もある程度の厚さがエッチングされる。
次に、図１５a及び１５bに示すように、その他の部分（B）の露出された中間層１６０及びその下部の半導体層１５０を、感光膜の第１部分２１４と共に乾式エッチング法で同時に除去する。この際のエッチングは、感光膜パターン２１２、２１４と中間層１６０及び半導体層１５０（半導体層及び中間層は、エッチング選択性がほとんどない）が同時にエッチングされ、ゲート絶縁膜１４０は、エッチングされない条件下で行う必要があり、特に、感光膜パターン２１２、２１４と半導体層１５０に対するエッチング比がほとんど同じな条件でエッチングすることが好ましい。例えば、SF６とHClの混合気体や、SF６とO２の混合気体を用いれば、ほぼ同一厚さに二つの膜をエッチングすることができる。感光膜パターン２１２、２１４と半導体層１５０に対するエッチング比が同じな場合、第１部分２１４の厚さは、半導体層１５０と中間層１６０との厚さを合せたものと同じであるか、それよりも小さい必要がある。
このようにして、図１５a及び図１５bに示すように、チャンネル部（C）の第１部分２１４が除去されて、ソース/ドレイン用導電体パターン１７８が露出し、その他の部分（B）の中間層１６０及び半導体層１５０が除去されて、その下部のゲート絶縁膜１４０が露出する。一方、データ配線部（A）の第２部分２１２もまたエッチングされるので厚さが薄くなる。また、この段階で半導体パターン１５２、１５７が完成する。図面符号１６８及び１６７は、それぞれソース/ドレイン用導電体パターン１７８と、ストレージキャパシタ用導電体パターン１７７下部のストレージキャパシタ用抵抗性接触層示す。
次に、アッシングを通じてチャンネル部（C）のソース/ドレイン用導電体パターン１７８の表面に残っている感光膜残留物を除去する。
次に、図１６a及び図１６bに示すように、チャンネル部（C）のソース/ドレイン用導電体パターン１７８及びその下部のソース/ドレイン用抵抗性接触層パターン１６８をエッチングして除去する。この時、エッチングは、ソース/ドレイン用導電体パターン１７８と抵抗性接触層パターン１６８のいずれに対しても乾式エッチングのみを実施することもでき、ソース/ドレイン用導電体パターン１７８に対しては湿式エッチングを、中間層パターン１６８に対しては乾式エッチングを実施することもできる。前者の場合、ソース/ドレイン用導電体パターン１７８と抵抗性接触層パターン１６８のエッチング選択比の大きい条件下でエッチングを行うことが好ましく、これは、エッチング選択比が小さい場合、エッチングの終了ポイントを見つけ難く、チャンネル部（C）に残る半導体パターン１５２の厚さを調節することが難しいためである。後者の場合、ソース/ドレイン用導電体パターン１７８は湿式エッチングをして抵抗性接触パターン１６８は乾式エッチングを実施するので、抵抗性接触パターン１６８側のエッチングが難しく、縦に側壁が形成される。抵抗性接触パターンパターン１６８をエッチングするときに使用するエッチング気体の例には、既に言及したCF４とHClの混合気体や、CF４とO２の混合気体がある。CF４とO２を用いれば、半導体パターン１５２、１５７を均一な厚さに残すことができる。この時、図１６bに示すように、半導体パターン１５２、１５７の一部が除去されて厚さが薄くなることもありえる。感光膜パターン２１２，２１４の第２部分２１２もこの時ある程度の厚さがエッチングされる。この時のエッチングは、ゲート絶縁膜１４０がエッチングされない条件で行う必要があり、第２部分２１２がエッチングされ、その下部のデータ配線１７１、１７３、１７５、１７７、１７９が露出しないように、感光膜パターン２１２，２１４を厚くするのが好ましい。
このようにして、ソース電極１７３とドレイン電極１７５とが分離され、データ配線１７１、１７３、１７５、１７７、１７９とその下部の抵抗性接触層パターン１６３、１６５、１６７が完成する。
最後に、データ配線部（A）に残っている感光膜２１２，２１４の第２部分２１２を除去する。ところが、第２部分２１２の除去は、チャンネル部（C）のソース/ドレイン用導電体パターン１７８を除去した後に、その下の抵抗性接触層パターン１６８を除去する前に行われても良い。
前記のように、湿式エッチング及び乾式エッチングを交互に実施したり、乾式エッチングのみを実施することができる。後者の場合、一種類のエッチング法のみを用いるので、工程が比較的に簡単であるが、適当なエッチング条件を見つけることが難しい。反面、前者の場合は、比較的にエッチング条件を見つけやすいが、後者に比べて工程が面倒である。
このように、データ配線１７１、１７３、１７５、１７７、１７９を形成した後、図１７a乃至１７cに示すように、第１実施例のような絶縁物質を積層して保護膜１８０を形成し、マスクを用いて保護膜１８０をゲート絶縁膜１４０と共にエッチングして、ドレイン電極１７５、ゲートパッド１２５、データパッド１７９及びストレージキャパシタ用導電体パターン１７７をそれぞれ露出する接触孔１８５、１８２、１８９、１８７を形成する。
次に、図８乃至図１０に示すように、１５００Å乃至５００Å厚さのIZOまたはITOを蒸着し、マスクを用いてエッチングして、ドレイン電極１７５及びストレージキャパシタ用導電体パターン１７７と連結された画素電極１９０、ゲートパッド１２５と連結された補助ゲートパッド９２及びデータパッド１７９と連結された補助データパッド９７を形成する。
このような本発明の第２実施例では、第１実施例による効果のみでなく、データ配線１７１、１７３、１７５、１７７、１７９とその下部の接触層パターン１６３、１６５、１６７及び半導体パターン１５２、１５７を一つのマスクを用いて形成し、この過程で、ソース電極１７３とドレイン電極１７５が分離され、製造工程を単純化することができる。
本発明による接触部の構造は、薄膜トランジスタアレイ上にカラーフィルターを形成するＣＯＡ（colorfilter on array）構造にも同様に適用することができる。これについて図面を参照して詳細に説明する。
図１８は本発明の第３実施例による液晶表示装置用薄膜トランジスタ基板の構造を示す配置図であり、図１９は図１８のXIX-XIX´線による断面図である。
第１実施例の構造とほぼ同じ構造である。ところが、保護膜１８０下部の画素領域には、ドレイン電極１７５とストレージキャパシタ用導電体パターン１７７とを露出する開口部（C１、C２）を有する赤、緑、青のカラーフィルター（R、G、B）が縦方向に形成されている。ここで、赤、緑、青のカラーフィルター（R、G、B）の境界がデータ線１７１上部で一致して図示されているが、データ線１７１上部で互いに重なって、画素領域の間から漏洩する光を遮断する機能を有することができ、ゲート及びデータパッド１２５、１７９が形成されているパッド部付近には形成されていない。
赤、緑、青のカラーフィルター（R、G、B）上部の保護膜１８０は、ゲート絶縁膜１４０と共に、ゲートパッド１２５、データパッド１７９、ドレイン電極１７５及びストレージキャパシタ用導電体パターン１７７を露出する接触孔１８２、１８９、１８５、１８７を有している。この時、ドレイン電極１７５及びストレージキャパシタ用導電体パターン１７７を露出する接触孔１８５、１８７は、カラーフィルター（R、G、B）の開口部（C１、C２）の内側に位置する。
このようなＣＯＡ構造の液晶表示装置用薄膜トランジスタ基板の構造においても、第１及び第２実施例のような同じ効果を得ることができる。
以上、本発明の好ましい実施例について詳細に説明したが、本発明の権利範囲はこれに限定されるものでなく、特許請求の範囲で定義している本発明の基本概念を利用した当業者の様々な変形及び改良形態も本発明の権利範囲に属するものである。
このように、本発明では、接触部における配向またはラビングが終わる部分が、他の部分よりも接触孔の境界が幅広く重なるように設計することで、画素の開口率を確保すると共に、最適な条件で配線を利用して、漏洩光を遮断することができる。
本発明の実験例による液晶表示装置用配線の接触部を示す平面図である。 図１aのIb-Ib´線による断面図と、暗い状態での漏洩光量を示すグラフである。 本発明の第１実施例による液晶表示装置用薄膜トランジスタ基板の構造を示す配置図である。 図１のIII-III´線による断面図である。 本発明の実施例による液晶表示装置用薄膜トランジスタ基板を製造する中間過程での薄膜トランジスタ基板の配置図である。 図４aのIVb-IVb´線による断面図である。 本発明の実施例による液晶表示装置用薄膜トランジスタ基板を製造する中間過程での薄膜トランジスタ基板の配置図である。 図５aのVb-Vb´線による断面図で、図４bに続く工程を示すものである。 本発明の実施例による液晶表示装置用薄膜トランジスタ基板を製造する中間過程での薄膜トランジスタ基板の配置図である。 図６aのVIb-VIb´線による断面図で、図５bに続く工程を示すものである。 本発明の実施例による液晶表示装置用薄膜トランジスタ基板を製造する中間過程での薄膜トランジスタ基板の配置図である。 図７aのVIIb-VIIb´線による断面図で、図６bに続く工程を示すものである。 本発明の第２実施例による液晶表示装置用薄膜トランジスタアレイ基板の配置図である。 図８に示す薄膜トランジスタアレイ基板のIX-IX´線及びX-X´線による断面図である。 図８に示す薄膜トランジスタアレイ基板のIX-IX´線及びX-X´線による断面図である。 本発明の第２実施例によって製造する第１段階での図８に示す薄膜トランジスタアレイ基板の配置図である。 図１１aのXIb-XIb´線による断面図である。 図１１aのXIc-XIc´線による断面図である。 図１１aのXIb-XIb´線による断面図で、図１１bに続く工程を示すものである。 図１１aのXIc-XIc´線による断面図で、図１１cに続く工程を示すものである。 図１２a及び１２bに続く工程における薄膜トランジスタアレイ基板の配置図である。 図１３aのXIIIb-XIIIb´線による断面図である。 図１３aのXIIIc-XIIIc´線による断面図である。 図１３aのXIIIb-XIIIb´線による断面図で、図１３bに続く工程を工程順で示すものである。 図１３aのXIIIc-XIIIc´線による断面図で、図１３cに続く工程を工程順で示すものである。 図１３aのXIIIb-XIIIb´線による断面図で、図１３bに続く工程を工程順で示すものである。 図１３aのXIIIc-XIIIc´線による断面図で、図１３cに続く工程を工程順で示すものである。 図１３aのXIIIb-XIIIb´線による断面図で、図１３bに続く工程を工程順で示すものである。 図１３aのXIIIc-XIIIc´線による断面図で、図１３cに続く工程を工程順で示すものである。 図１６a及び図１６bに続く工程における薄膜トランジスタアレイ基板の配置図である。 図１７aのXVIIb-XVIIb´線による断面図である。 図１７aのXVIIc-XVIIc´線による断面図である。 本発明の第３実施例による液晶表示装置用薄膜トランジスタ基板の構造を示す配置図である。 図１８のXIX-XIX´線による断面図である。
符号の説明
１１０、２１０ 基板
１２１，１２３，１２５ ゲート配線
１６３，１６５ 抵抗接触層
１７１，１７３，１７５，１７７，１７９ データ配線
１８５，１８７，１８９ 接触孔
１９０ 画素電極
２００ 第１配線
２１２ 感光膜
３００ 液晶層
４００ 第１絶縁膜
７００ 第２配線
８００ 第２絶縁膜
９００ 第１導電層

Claims (8)

  1. 絶縁基板と、
    前記絶縁基板上部に形成されている、第１配線と前記第１配線上部で前記第１配線と絶縁され重畳される第２配線とからなる不透明膜と、
    前記不透明膜を覆い、接触部で前記第２配線を露出し、境界線は、前記第１配線又は第２配線の境界線の内側に位置する接触孔を有する絶縁膜と、
    前記絶縁膜の上部に形成され、前記接触孔を通じて前記第２配線と電気的に接続されている第１導電層とを含んで構成され、該第１導電層上に液晶層を配置させるための薄膜トランジスタアレイ基板であって、
    前記接触孔をラビングの下流側と上流側との２つの部分に分けた場合の前記下流側における前記接触孔の境界線と、前記接触孔の境界線外側に位置する前記不透明膜の境界線との間の間隔が、前記上流側における前記接触孔の境界線と、前記不透明膜の境界線との間の間隔よりも広く形成されており、かつ
    前記不透明膜が、前記接触孔の周辺における液晶の配列がずれるディスクリネーションを生じる領域に対応する領域に配置されていることを特徴とする薄膜トランジスタアレイ基板。
  2. 前記第１配線は、ゲート配線またはストレージキャパシタ配線のうちの一つであり、
    前記第２配線は、データ配線またはストレージキャパシタ用導電体パターンのうちの一つであり、
    前記第１導電層は、透明な導電物質からなる画素電極である請求項１に記載の薄膜トランジスタアレイ基板。
  3. 前記ゲート配線は、ゲート線と、前記ゲート線に電気的に接続されているゲート電極とを含み、
    前記データ配線は、前記ゲート線と交差するデータ線と、前記データ線と電気的に接続され前記ゲート電極に隣接するソース電極と、前記ゲート電極に対し前記ソース電極の対向側に位置するドレイン電極とを含む請求項２に記載の薄膜トランジスタアレイ基板。
  4. 前記ゲート配線を覆うゲート絶縁膜と、
    前記ゲート電極、前記ソース及びドレイン電極との間の前記ゲート絶縁膜上部に形成されている半導体層とをさらに含む請求項３に記載の薄膜トランジスタアレイ基板。
  5. 前記半導体層は、前記ソース電極及び前記ドレイン電極の間のチャンネル部を除く前記データ配線と同一の形状を有する請求項４に記載の薄膜トランジスタアレイ基板。
  6. 前記ストレージキャパシタ配線は、
    前記ゲート配線から分離されているストレージキャパシタ電極線と、
    前記ストレージキャパシタ電極線に電気的に接続されているストレージキャパシタ電極とを含む請求項２に記載の薄膜トランジスタアレイ基板。
  7. 前記ストレージキャパシタ用導電体パターンは、前記データ配線のうちのドレイン電極と電気的に接続されている請求項６に記載の薄膜トランジスタアレイ基板。
  8. 前記絶縁膜は、窒化ケイ素または有機絶縁物質または低誘電率ＣＶＤ膜で形成されている請求項１に記載の薄膜トランジスタアレイ基板。
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