JP4635584B2

JP4635584B2 - スイッチング電源装置

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Inventors: 康弘村井
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Description

本発明は、位相シフト方式によるフルブリッジ型のスイッチング電源装置に関する。

従来より、スイッチング電源装置として種々のタイプのものが提案され、実用に供されている。そのうちの１つとして、いわゆる位相シフト方式によるフルブリッジ型のスイッチング電源装置が挙げられる。

この位相シフト方式によるフルブリッジ型のスイッチング電源装置では、スイッチング回路としてブリッジ接続された４つのスイッチング素子を含み、これらのスイッチング素子によって、直流入力電圧が交流電圧に変換される。そしてこの交流電圧がトランスによって変圧され、さらに出力回路によって整流および平滑化されることで、直流出力電圧が出力される。

また、これらのスイッチング素子は、すべて同一のオン幅および周波数で駆動されるが、そのタイミングについてみると２つのスイッチング素子対に区分される。一方のスイッチング素子対を構成する２つのスイッチング素子はともに、時間軸上における固定タイミングでオンするように制御される。他方のスイッチング素子対を構成する２つのスイッチング素子はともに、時間軸上における可変タイミングでオンするように制御される。これら２対のスイッチング素子によるスイッチング動作によって、トランスの１次側巻線に流れる電流が双方向に切り替わり、トランスが励磁される。ここで、これら４つのスイッチング素子による２対の組み合わせは、スイッチング動作のいかなる場面においても、直流入力電圧が印加された入力端子が電気的に短絡されないように設定される。また、固定タイミングでオンするように制御されるスイッチング素子対と、可変タイミングでオンするように制御されるスイッチング素子対との間に生じるスイッチング位相差が、検出した出力電圧等に基づいて制御され、出力電圧が安定化されるようになっている。

さらに、これら４つのスイッチング素子にはコンデンサが並列接続されており、これらのコンデンサとトランスのリーケージインダクタンスとにより共振回路が構成され、その共振特性を利用することでゼロボルトスイッチング（ＺＶＳ；Zero Volt Switching）動作が実現され、スイッチング素子の短絡損失が低減されるようになっている。

例えば、本出願人は特許文献１において、共振回路を構成するインダクタンスとして、トランスのリーケージインダクタンスに加えて独立したインダクタを設け、その共振特性を調整するようにした位相シフト方式によるフルブリッジ型のスイッチング電源装置を提案している。この構成によれば、より確実にＺＶＳ動作を実現し、スイッチング素子の短絡損失を低減させることができる。

国際公開第０１／０７１８９６号パンフレット

しかしながら、上記特許文献１のスイッチング電源装置では、主に定格負荷領域（例えば、出力電流が６５〜８５Ａ程度の領域）での動作を対象としており、それよりも軽負荷の領域（例えば、出力電流が２０Ａ程度の領域）では、共振回路のインダクタに蓄積されるエネルギーが小さくなるため、ドレイン−ソース間電圧を下げることができず、スイッチング素子のターンオン時に大きな短絡損失が発生してしまうという問題がある。このような軽負荷領域での効率低下は、例えば軽負荷領域での高効率化が要求されるハイブリッド自動車等におけるスイッチング電源装置の適用を困難なものとしてしまい、改善の余地があった。

なお、同文献では、負荷の大きさに応じて、共振回路のインダクタンスを変化させる技術についても提案されている。しかしながら、同文献の図２４に示されているように、共振回路のインダクタンスを可変のものとすることで全体的に効率が向上してはいるが、依然として軽負荷領域では、定格負荷領域と比べて効率が低下してしまっている。

このように、従来の技術では、定格負荷領域における高効率を維持しつつ、それよりも負荷の小さい軽負荷領域においても高効率化が可能なスイッチング電源装置を得るのは困難であり、改善の余地があった。

本発明はかかる問題点に鑑みてなされたもので、その目的は、定格負荷領域における高効率を維持しつつ、それよりも負荷の小さい軽負荷領域においても高効率化が可能なスイッチング電源装置を提供することにある。

本発明のスイッチング電源装置は、第１ないし第４のスイッチング素子を含み、第１および第２のスイッチング素子の一端同士が互いに接続されて第１の接続点を構成すると共に第３および第４のスイッチング素子の一端同士が互いに接続されて第２の接続点を構成し、第１および第３のスイッチング素子の他端同士と第２および第４のスイッチング素子の他端同士との間に印加される直流入力電圧を交流電圧に変換するスイッチング回路と、第１および第２のスイッチング素子のうちの少なくとも一方と並列に外付け接続された第１の容量素子と、１次側入力および２次側出力を有すると共にこの１次側入力が第１の接続点と第２の接続点との間に接続され、上記交流電圧を変圧するトランスと、第１の接続点からトランスの１次側入力を経由して第２の接続点に至る経路内に挿入され、第１の容量素子と共にＺＶＳ動作を行うための共振回路を構成するインダクタと、トランスの２次側出力と接続され、トランスによって変圧された交流電圧に基づいて直流出力電圧を生成する出力回路と、第１および第４のスイッチング素子、または第２および第３のスイッチング素子に対してそれぞれ、固定側スイッチング素子としての第１および第２のスイッチング素子を基準として、シフト側スイッチング素子としての第４および第３のスイッチング素子との間にスイッチング位相差をなすように、これらのスイッチング素子を位相シフト制御により駆動するスイッチング駆動回路と、出力回路の負荷の大きさに応じて、第１の容量素子のうちの少なくとも１つの容量値が変化するように制御する容量素子制御回路とを備えたものである。

ここで、「外付け接続」とは、容量素子を例えば第１ないし第４のスイッチング素子の寄生容量のみにより構成するのではないことを意味する。また、「スイッチング位相差」とは、スイッチング素子がオン状態となる駆動信号相互間のタイミング差を意味するものである。

本発明のスイッチング電源装置では、第１ないし第４のスイッチング素子を含むスイッチング回路によって直流入力電圧が交流電圧に変換され、この交流電圧がトランスによって変圧され、この変圧された交流電圧に基づいて、出力回路により直流出力電圧が生成される。第１ないし第４のスイッチング素子は、スイッチング駆動回路によって所定のスイッチング位相差をなすように位相シフト制御により駆動され、上記第１の容量素子およびインダクタが構成する共振回路によるＺＶＳ動作によって、スイッチング位相差をなすスイッチング素子の短絡損失が抑制される。また、容量素子制御回路によって、この第１の容量素子のうちの少なくとも１つの容量値が、出力回路の負荷の大きさに応じて変化するようになされる。すなわち、出力回路の負荷の大きさに応じて、共振回路の特性が適切なものとなるように設定される。

本発明のスイッチング電源装置では、第３および第４のスイッチング素子のうちの少なくとも一方と並列に外付け接続された第２の容量素子を更に設けると共に、容量素子制御回路が、第１および第２の容量素子のうち、第１の容量素子における容量値のみが変化するように制御するのが好ましい。

本発明のスイッチング電源装置では、第１ないし第４のスイッチング素子がそれぞれ寄生容量を有し、容量素子制御回路が、第１の容量素子とこの第１の容量素子に並列接続されたスイッチング素子との間の接続をオン・オフ制御することによって、第１の容量素子の容量値が変化するように制御するように構成することが可能である。

本発明のスイッチング電源装置では、容量素子制御回路が、出力回路の負荷が小さくなるに応じて、第１の容量素子のうちの少なくとも１つの容量値が小さくなるように制御するように構成することが好ましい。

本発明のスイッチング電源装置では、第１の容量素子のうちの少なくとも１つが、互いに並列接続された複数のコンデンサから構成され、容量素子制御回路が、これら複数のコンデンサを用いて第１の容量素子の容量値が変化するように制御するように構成することが可能である。またこの場合において、容量素子制御回路が、これら複数のコンデンサのそれぞれの接続を選択的にオン・オフ制御することによって、容量素子の容量値が変化するように制御するように構成することが可能である。

本発明のスイッチング電源装置によれば、共振回路によってスイッチング位相差をなすスイッチング素子の短絡損失を抑制すると共に、容量素子制御回路によって、この共振回路を構成する第１の容量素子のうちの少なくとも１つの容量値を、出力回路の負荷の大きさに応じて変化させるようにしたので、出力回路の負荷の大きさに応じて共振回路の特性を適切なものとすることができ、定格負荷領域における高効率を維持しつつ、軽負荷領域を含む広範な領域において高効率化を図ることが可能となる。
また、第１の容量素子が、第１および第２のスイッチング素子のうちの少なくとも一方と並列に外付け接続されているようにしたので、第３および第４のスイッチング素子側にコンデンサを接続した場合と比べて、特に軽負荷の領域（例えば、出力電流が１０Ａ未満の領域）における効率をより向上させることが可能となる。

以下、本発明を実施するための最良の形態（以下、単に実施の形態という。）について、図面を参照して詳細に説明する。

図１は、本発明の一実施の形態に係るスイッチング電源装置の構成を表すものである。このスイッチング電源装置は、図示しない高圧側電源から供給される高圧の直流入力電圧Ｖinを変換し、より低い直流出力電圧Ｖoutを出力するＤＣ−ＤＣコンバータとして機能するものであり、後述するように位相シフト方式によるフルブリッジ型のスイッチング電源装置である。

このスイッチング電源装置は、１次側高圧ラインＬ１Ｈと１次側低圧ラインＬ１Ｌとの間に設けられたスイッチング回路１と、インダクタ２と、１次側巻線３１および２次側巻線３２，３３を有し、その１次側巻線３１の一端がインダクタ２を介してスイッチング回路１に接続されたトランス３とを備えている。１次側高圧ラインＬ１Ｈの入力端子Ｔ１と１次側低圧ラインＬ１Ｌの入力端子Ｔ２との間には、図示しない高圧側電源から直流入力電圧Ｖinが印加されるようになっている。このスイッチング電源装置はまた、トランス３の２次側に設けられた整流回路４と、この整流回路４に接続された平滑回路５と、この平滑回路５とトランス３との間に配置された電流検出回路６１と、この電流検出回路６１に接続された容量素子制御回路６２と、平滑回路５に接続されたスイッチング駆動回路７とを備えている。なお、上記の高圧側電源は、高圧バッテリであってもよいし、あるいは交流発電機と整流回路との組み合わせであってもよいし、さらに、それらの組み合わせであってもよい。

スイッチング回路１は、スイッチング素子Ｓ１Ａ〜Ｓ４Ａと、これらスイッチング素子Ｓ１Ａ〜Ｓ４Ａのそれぞれと並列に外付け接続されたコンデンサＣ１〜Ｃ４と、これらコンデンサＣ１〜Ｃ４の接続をそれぞれ切断するコンデンサ切断素子Ｓ１Ｂ〜Ｓ４Ｂとを有している。これらスイッチング素子Ｓ１Ａ〜Ｓ４Ａは互いにブリッジ接続されており、具体的には、スイッチング素子Ｓ１Ａ，Ｓ２Ａの一端同士が互いに接続されて接続点Ｐ１を構成すると共に、スイッチング素子Ｓ３Ａ，Ｓ４Ａの一端同士が互いに接続されて接続点Ｐ２を構成している。また、スイッチング素子Ｓ１Ａ，Ｓ３Ａの他端同士が互いに接続されて接続点Ｐ３を構成すると共に、スイッチング素子Ｓ２Ａ，Ｓ４Ａの他端同士が互いに接続されて接続点Ｐ４を構成し、これら接続点Ｐ３，Ｐ４は、それぞれ入力端子Ｔ１，Ｔ２に接続されている。スイッチング回路１はこのような構成により、入力端子Ｔ１，Ｔ２間に印加される直流入力電圧Ｖinを交流電圧に変換するようになっている。

なお、スイッチング素子Ｓ１Ａ〜Ｓ４Ａはそれぞれ、例えばＭＯＳ−ＦＥＴ（Metal Oxide Semiconductor-Field Effect Transistor）などの三端子スイッチ素子により構成され、コンデンサ切断素子Ｓ１Ｂ〜Ｓ４Ｂはそれぞれ、例えばバイポーラトランジスタやＩＧＢＴ（Insulated Gate Bipolor Transistor）などのバイポーラ出力のスイッチ素子により構成される。コンデンサ切断素子Ｓ１Ｂ〜Ｓ４Ｂをバイポーラ出力のスイッチ素子により構成するのは、電流を双方向に流すことができ、またオフ状態としたときに電流を完全に遮断することができるからである。

インダクタ２は、その一端がスイッチング素子Ｓ３Ａ，Ｓ４Ａの一端同士と接続点Ｐ２で接続され、その他端がトランス３の１次側巻線３１の一端に接続されている。このインダクタ２は、スイッチング回路１内のコンデンサＣ１〜Ｃ４と共に共振回路を構成し、この共振回路による共振特性を利用することで、後述するようにスイッチング素子Ｓ１Ａ〜Ｓ４Ａにおける短絡損失を抑制するようになっている。なお、このインダクタ２の配置はこの位置には限られず、接続点Ｐ１からトランスの１次側巻線３１を経由して接続点Ｐ２に至る経路内に挿入されていればよい。また、このインダクタ２の代わりに、もしくはインダクタ２に加えて、トランス３における１次側巻線３１のリーケージインダクタンス（図示せず）を用いて共振回路を構成するようにしてもよい。

トランス３の１次側巻線３１は、その一端がインダクタ２の他端に接続され、その他端がスイッチング素子Ｓ１Ａ，Ｓ２Ａの一端同士と接続点Ｐ１で接続されている。また、２次側巻線３２，３３の一端はそれぞれ接続点Ｐ７（センタタップ）で互いに接続され、それらの他端はそれぞれ、ダイオード４１，４２のアノードと接続点Ｐ５，Ｐ６で接続されている。また、接続点Ｐ７（センタタップ）は接地ラインＬＧおよび電流検出回路６１を介して出力端子Ｔ４に導かれている。つまり、このスイッチング電源装置はセンタタップ型のものである。このトランス３は、スイッチング回路１によって変換された交流電圧を降圧し、一対の２次側巻線３２，３３の他端（接続点Ｐ５，Ｐ６）から、互いに１８０度位相が異なる交流電圧ＶＯ１，ＶＯ２を出力するようになっている。なお、この場合の降圧の度合いは、１次側巻線３１と２次側巻線３２，３３との巻数比によって定まる。

整流回路４は、一対のダイオード４１，４２から構成される両波整流型のものである。ダイオード４１のアノードは、２次側巻線３２の他端と接続点Ｐ５で接続され、ダイオード４２のアノードは、２次側巻線３３の他端と接続点Ｐ６で接続されている。また、これらダイオード４１，４２のカソード同士は、接続点Ｐ８で互いに接続されると共に、出力ラインＬＯに接続されている。つまり、この整流回路４はカソードコモン接続の構造を有しており、トランス３の交流出力電圧ＶＯ１，ＶＯ２の各半波期間をそれぞれダイオード４１，４２によって個別に整流して直流電圧を得るようになっている。

平滑回路５は、チョークコイル５１と平滑コンデンサ５２とを含んで構成されている。チョークコイル５１は、出力ラインＬＯに挿入配置されており、その一端はダイオード４１，４２のカソード同士と接続点Ｐ８で接続され、その他端は平滑コンデンサ５２の一端および出力ラインＬＯの出力端子Ｔ３と接続点Ｐ９で接続されている。平滑コンデンサ５２は、出力ラインＬＯ（具体的には、接続点Ｐ９）と接地ラインＬＧ（具体的には、接続点Ｐ１０）との間に接続されている。出力ラインＬＯの端部には、出力端子Ｔ４が設けられている。平滑回路５はこのような構成により、整流回路４で整流された直流電圧を平滑化して直流出力電圧Ｖoutを生成し、これを出力端子Ｔ３，Ｔ４から負荷８へ供給するようになっている。

電流検出回路６１は、接地ラインＬＧに挿入配置（具体的には、接続点Ｐ７，１０の間に配置）されて、出力電流Ｉoutに対応する信号ＬＩoutを出力するようになっている。なお、１次側巻線３１に流れる電流は出力電流Ｉoutに比例しているので、図１の構成とは異なり、電流検出回路６１を、接続点Ｐ１からインダクタ２および１次側巻線３１を介して接続点Ｐ２に至る経路内に挿入配置するようにしてもよい。また、図１の構成とは異なり、電流検出回路６１を、図示しない高圧側電源からスイッチング回路１に流れる電流を検出するように配置してもよい。

容量素子制御回路６２は、電流検出回路６１から出力された信号ＬＩoutに基づいて、スイッチング回路１内のコンデンサＣ１〜Ｃ４の容量値が変化するように制御するものである。具体的には、本実施の形態のスイッチング電源装置では、コンデンサ切断素子Ｓ１Ｂ〜Ｓ４Ｂに対してそれぞれコンデンサ切断信号Ｌ１Ｂ〜Ｌ４Ｂを供給し、例えばコンデンサＣ１〜Ｃ４の接続をオン・オフ制御することで、スイッチング素子Ｓ１Ａ〜Ｓ４Ａに並列な容量値が変化するように制御するようになっている。このようにして容量素子制御回路６２は、後述するように共振回路の共振特性を負荷８の大きさ（出力電流Ｉoutの大きさ）に応じて適切に変化させるようになっている。なお、前述のようにスイッチング素子Ｓ１Ａ〜Ｓ４ＡをＭＯＳ−ＦＥＴにより構成した場合には、このＭＯＳ−ＦＥＴの寄生容量も、スイッチング素子Ｓ１Ａ〜Ｓ４Ａに並列な容量として利用することができる。

スイッチング駆動回路７は、出力電圧Ｖoutに対応する信号ＬＶout（出力ラインＬＯの接続点Ｐ９から供給される）に基づいて、スイッチング回路１内のスイッチング素子Ｓ１Ａ〜Ｓ４Ａを駆動するものである。具体的には、本実施の形態のスイッチング電源装置では、スイッチング素子Ｓ１Ａ〜Ｓ４Ａに対してそれぞれスイッチング駆動信号Ｌ１Ａ〜Ｌ４Ａを供給し、これらスイッチング素子Ｓ１Ａ〜Ｓ４Ａをオン・オフ制御するようになっている。また、スイッチング駆動回路７は、後述するようにこれらスイッチング素子Ｓ１Ａ〜Ｓ４Ａに対してスイッチング位相制御を行い、スイッチング位相差を適切に設定することで、直流出力電圧Ｖoutを安定化させるようになっている。

ここで、スイッチング素子Ｓ１Ａ〜Ｓ４Ａはそれぞれ、本発明における「第１ないし第４のスイッチング素子」の一具体例に対応するものであり、コンデンサＣ１〜Ｃ４およびコンデンサ切断素子Ｓ１Ｂ〜Ｓ４Ｂは、本発明における「容量素子」の一具体例に対応するものである。また、１次側巻線３１および２次側巻線３２，３３はそれぞれ、本発明における「１次側入力」および「２次側出力」の一具体例に対応するものであり、整流回路４および平滑回路５は、本発明における「出力回路」の一具体例に対応するものである。また、接続点Ｐ１，Ｐ２はそれぞれ、本発明における「第１の接続点」および「第２の接続点」の一具体例に対応するものであり、接続点Ｐ３，Ｐ４はそれぞれ、本発明における「第１および第３のスイッチング素子の他端同士」ならびに「第２および第４のスイッチング素子の他端同士」の一具体例に対応するものである。

次に、図２〜図１３を参照して、以上のような構成のスイッチング電源装置の動作を、負荷８の大きさ（出力電流Ｉoutの大きさ）に応じて、定格負荷領域（例えば、出力電流Ｉoutが５０Ａ以上の領域）と、軽負荷領域（例えば、出力電流Ｉoutが３０Ａ未満の領域）と、中間負荷領域（例えば、出力電流Ｉoutが３０Ａ以上５０Ａ未満の領域）とに分けて説明する。なお、以下の回路図においては、スイッチング素子Ｓ１Ａ〜Ｓ４ＡおよびコンデンサＣ１〜Ｃ４と並列接続されたダイオードＤ１〜Ｄ４についても考慮するものとする。これらダイオードＤ１〜Ｄ４としては、前述のようにスイッチング素子Ｓ１Ａ〜Ｓ４ＡをＭＯＳ−ＦＥＴにより構成した場合には、このＭＯＳ−ＦＥＴの寄生ダイオードを利用することができ、寄生ダイオードを持たない他の三端子スイッチ素子により構成した場合には、外付け接続したものを利用する。

まず、定格負荷領域における動作を説明する。

図２は、定格負荷領域におけるスイッチング電源装置の各部の電圧波形を表すもので、（Ａ）はスイッチング駆動信号Ｌ１Ａの電圧波形を示し、（Ｂ）は並列接続されたスイッチング素子Ｓ１ＡとダイオードＤ１とコンデンサＣ１とからなる回路に流れる電流Ｉ１の波形を実線で、スイッチング素子Ｓ１Ａの両端間の電圧Ｖ１（スイッチング素子Ｓ１Ａが例えばＭＯＳ−ＦＥＴにより構成されている場合には、ドレイン−ソース間の電圧。以下同様。）の波形を点線で示し、（Ｃ）はスイッチング駆動信号Ｌ２Ａの電圧波形を示し、（Ｄ）は並列接続されたスイッチング素子Ｓ２ＡとダイオードＤ２とコンデンサＣ２とからなる回路に流れる電流Ｉ２の波形を実線で、スイッチング素子Ｓ２Ａの両端間の電圧Ｖ２の波形を点線で示し、（Ｅ）はスイッチング駆動信号Ｌ３Ａの電圧波形を示し、（Ｆ）は並列接続されたスイッチング素子Ｓ３ＡとダイオードＤ３とコンデンサＣ３とからなる回路に流れる電流Ｉ３の波形を実線で、スイッチング素子Ｓ３Ａの両端間の電圧Ｖ３の波形を点線で示し、（Ｇ）はスイッチング駆動信号Ｌ４Ａの電圧波形を示し、（Ｈ）は並列接続されたスイッチング素子Ｓ４ＡとダイオードＤ４とコンデンサＣ４とからなる回路に流れる電流Ｉ４の波形を実線で、スイッチング素子Ｓ４Ａの両端間の電圧Ｖ４の波形を点線で示している。なお、ここに示した例では、電圧Ｖ１〜Ｖ４の最大値＝Ｖinとする。

図１に示したスイッチング電源装置において、ブリッジ接続されたスイッチング素子Ｓ１Ａ〜Ｓ４Ａは、スイッチング制御回路７から供給されるスイッチング駆動信号Ｌ１Ａ〜Ｌ４Ａにより、すべて同一のオン幅および周波数となるように駆動される。そしてこれらスイッチング素子Ｓ１Ａ〜Ｓ４Ａのスイッチング動作により、トランス３の１次側巻線３１に流れる電流が双方向に切り替えられ、それによってトランス３が励磁される。トランス３の２次側巻線３２，３３に生じた交流電圧は、整流回路４によって整流され、平滑回路５によって平滑化されることで、直流出力電圧Ｖoutとして、出力端子Ｔ３，Ｔ４から負荷８に供給される。

スイッチング素子Ｓ１Ａ〜Ｓ４Ａが駆動されるタイミングについてみると、これらのスイッチング素子は、２つのスイッチング素子対に区分される。具体的には、スイッチング素子Ｓ１Ａおよびスイッチング素子Ｓ２Ａははともに、時間軸上における固定タイミングでオンするように制御され、「固定側スイッチング素子」と称される。また、スイッチング素子Ｓ３Ａおよびスイッチング素子Ｓ４Ａはともに、時間軸上における可変タイミングでオンするように制御され、「シフト側スイッチング素子」と称される。

また、これらスイッチング素子Ｓ１Ａ〜Ｓ４Ａは、スイッチング動作のいかなる状態においても、直流入力電圧Ｖinが印加された入力端子Ｔ１，Ｔ２が電気的に短絡されない組み合わせおよびタイミングで駆動される。具体的には、スイッチング素子Ｓ１Ａおよびスイッチング素子Ｓ２Ａ（固定側スイッチング素子）は、同時にオンとなることはない。また、スイッチング素子Ｓ３Ａおよびスイッチング素子Ｓ４Ａ（シフト側スイッチング素子）も、同時にオンとなることはない。これらが同時にオンとなるのを回避するためにとられる時間的間隔は、デッドタイムＴdと称される。

スイッチング素子Ｓ１Ａおよびスイッチング素子Ｓ４Ａは同時にオンとなる期間を有し、この同時にオンとなる期間において、トランス３の１次側巻線３１が励磁される。これらスイッチング素子Ｓ１Ａおよびスイッチング素子Ｓ４Ａは、スイッチング素子Ｓ１Ａ（固定側スイッチング素子）を基準としてスイッチング位相差φをなすように動作する。これらが同時にオンとなる期間は、このスイッチング位相差φを制御することにより、制御される。

また同様に、スイッチング素子Ｓ２Ａおよびスイッチング素子Ｓ３Ａは同時にオンとなる期間を有し、この同時にオンとなる期間において、トランス３の１次側巻線３１が、上記の場合とは逆方向に励磁される。これらスイッチング素子Ｓ２Ａおよびスイッチング素子Ｓ３Ａは、スイッチング素子Ｓ２Ａ（固定側スイッチング素子）を基準としてスイッチング位相差φをなすように動作する。

さらに、出力電圧Ｖoutの制御のために、例えば出力電圧Ｖoutに対応する信号ＬＶoutに基づいて、スイッチング素子Ｓ１Ａとスイッチング素子Ｓ４Ａとのスイッチング位相差φ、およびスイッチング素子Ｓ２Ａとスイッチング素子Ｓ３Ａとのスイッチング位相差φがそれぞれ制御され、スイッチング素子Ｓ１Ａおよびスイッチング素子Ｓ４Ａが同時にオンになっている時間、ならびにスイッチング素子Ｓ２Ａおよびスイッチング素子Ｓ３Ａが同時にオンになっている時間が変化する。これにより、トランス３の１次側巻線３１に印加される電圧のデューティ比が変化し、出力電圧Ｖoutが安定化される。

スイッチング素子Ｓ２Ａがオフとなってから、スイッチング素子Ｓ１ＡがオンとなるまでのデッドタイムＴdの期間中に、スイッチング素子Ｓ１Ａに並列接続されたコンデンサＣ１、スイッチング素子Ｓ２Ａに並列接続されたコンデンサＣ２、インダクタ２およびトランス３の励磁インダクタンスにより、共振回路が構成される。この共振回路による共振作用を利用して、コンデンサＣ１に蓄積されていた電荷が全て放出された後にスイッチング素子Ｓ１Ａをオンにすることにより、ＺＶＳ動作を達成でき、コンデンサＣ１の短絡損失およびそれに伴うノイズの発生が抑制される。スイッチング素子Ｓ２Ａにおいても同様であり、コンデンサＣ２に蓄積されていた電荷が全て放出された後にスイッチング素子Ｓ２Ａをオンにすることにより、ＺＶＳ動作を達成でき、コンデンサＣ２の短絡損失およびそれに伴うノイズの発生が抑制される。

また、スイッチング素子Ｓ３Ａがオフとなってから、スイッチング素子Ｓ４ＡがオンとなるまでのデッドタイムＴｄの期間中に、スイッチング素子Ｓ３Ａに並列接続されたコンデンサＣ３、スイッチング素子Ｓ４Ａに並列接続されたコンデンサＣ４、インダクタ２およびチョークコイル５１のインダクタンスをトランス３の１次側に換算したインダクタにより、共振回路が構成される。この共振回路による共振作用を利用して、コンデンサＣ４に蓄積されていた電荷が全て放出された後にスイッチング素子Ｓ４Ａをオンにすることにより、ＺＶＳ動作を達成でき、コンデンサＣ４の短絡損失およびそれに伴うノイズの発生が抑制される。スイッチング素子Ｓ３Ａにおいても同様であり、コンデンサＣ３に蓄積されていた電荷が全て放出された後にスイッチング素子Ｓ３Ａをオンにすることにより、ＺＶＳ動作を達成でき、コンデンサＣ３の短絡損失およびそれに伴うノイズの発生が抑制される。

なお、スイッチング素子Ｓ１Ａ〜Ｓ４Ａにそれぞれ並列接続されたコンデンサＣ１〜Ｃ４は、電流検出回路６１から出力された出力電流Ｉoutに対応する信号ＬＩoutに基づいて容量素子制御回路により生成されたコンデンサ切断信号Ｌ１Ｂ〜Ｌ４Ｂによって、その接続がオン・オフ制御される。ただし、定格負荷領域ではこれらコンデンサＣ１〜Ｃ４は常に接続され、インダクタ２と共に共振回路を構成するようになっている。

ここで、スイッチング電源装置の動作をさらに詳しく説明する。このスイッチング電源装置では、図２に示した各部の電圧電流波形およびスイッチング駆動信号Ｌ１Ａ〜Ｌ４Ａから、回路の動作上、大きく分けて５つのステージ（期間Ｔ１〜Ｔ５）が考えられる。以下、図２に加えて図３〜図１０を参照して、各ステージについて説明する。

＜第１のステージ＞
第１のステージは、図２の期間Ｔ１に対応する。図３は、図１に示したスイッチング電源装置において、第１のステージで働く回路部分を実線で示したものである。この第１のステージは、スイッチング素子Ｓ２Ａとスイッチング素子Ｓ３Ａとがオン状態になり、スイッチング電源装置の入力側から出力側へ電力を伝送している期間である。スイッチング素子Ｓ１Ａおよびスイッチング素子Ｓ４Ａはオフ状態にある。ここで、スイッチング素子Ｓ２Ａとスイッチング素子Ｓ３Ａとに流れる電流Ｉaは、出力電流Ｉoutとトランス３の巻数比とによって定まる。この第１のステージは、スイッチング素子Ｓ３Ａがターンオフするまで継続する。

＜第２のステージ＞
第２のステージは、図２の期間Ｔ２に対応する。図４は、図１に示したスイッチング電源装置において、第２のステージで働く回路部分を実線で示したものである。第２のステージは、スイッチング素子Ｓ３Ａに並列接続されたコンデンサＣ３が充電される（＋ｑ３，−ｑ３）と共に、スイッチング素子Ｓ４Ａに並列接続されたコンデンサＣ４に蓄積されていた電荷（＋ｑ４，−ｑ４）が放電される期間である。第２のステージでは、スイッチング素子Ｓ３Ａがオフになる。また、スイッチング素子Ｓ１Ａおよびスイッチング素子Ｓ４Ａはオフ状態を継続する。このようにスイッチング素子Ｓ３Ａがオフとなったことで、上記のようにコンデンサＣ３が充電されると共に、コンデンサＣ４に蓄積されていた電荷が放電される。第２のステージでは、トランス３が電力伝送を行っているので、コンデンサＣ３は一定電流Ｉbで充電され、コンデンサＣ４の蓄積電荷は一定電流Ｉcで放電される。よって、図２に示したように、スイッチング素子Ｓ３Ａの両端間の電圧Ｖ３およびスイッチング素子Ｓ４Ａの両端間の電圧Ｖ４は、直線的に変化する。この第２のステージは、スイッチング素子Ｓ４Ａに並列接続されたダイオードＤ４が導通し、スイッチング素子Ｓ３Ａの両端間の電圧Ｖ３が直流入力電圧Ｖinによりクランプされるまで継続する。

＜第３のステージ＞
第３のステージは、図２の期間Ｔ３に対応する。図５および図６は、図１に示したスイッチング電源装置において、第３のステージで働く回路部分を実線で示したものである。第３のステージは、インダクタ２に蓄積されていたエネルギーが、スイッチング素子Ｓ４Ａに並列接続されたダイオードＤ４とスイッチング素子Ｓ２Ａとを通って放出される期間である（図５）。よって、ダイオードＤ４およびスイッチング素子Ｓ２Ａに流れる電流Ｉfはほとんど変化しない。図２に示すように、第３のステージの途中で、スイッチング素子Ｓ４Ａがターンオンし、ダイオードＤ４に流れていた電流Ｉfがスイッチング素子Ｓ４Ａに流れるようになるが（図６）、基本的な動作状態は変化しない。第３のステージは、スイッチング素子Ｓ２Ａがターンオフするまで継続する。

＜第４のステージ＞
第４のステージは、図２の期間Ｔ４に対応する。図７は、図１に示したスイッチング電源装置において、第４のステージで働く回路部分を実線で示したものである。第４のステージでは、第２のステージと異なり、トランス３が短絡状態となっているため、スイッチング素子Ｓ２Ａがターンオフすると、スイッチング素子Ｓ１Ａに並列接続されたコンデンサＣ１、スイッチング素子Ｓ２Ａに並列接続されたコンデンサＣ２およびインダクタ２が共振する。そのため、図２に示したように、コンデンサＣ１に流れる電流Ｉk、スイッチング素子Ｓ１Ａの両端間の電圧Ｖ１、コンデンサＣ２に流れる電流Ｉjおよびスイッチング素子Ｓ２Ａの両端間の電圧Ｖ２は、三角関数的に変化する。第４のステージは、スイッチング素子Ｓ１Ａに並列接続されたダイオードＤ１が導通するまで継続する。

＜第５のステージ＞
第５のステージは、図２の期間Ｔ５に対応する。図８〜図１０は、図１に示したスイッチング電源装置において、第５のステージで働く回路部分を実線で示したものである。第５のステージでは、まず、スイッチング素子Ｓ１Ａに並列接続されたダイオードＤ１が導通したことにより、インダクタ２に蓄積されていたエネルギーが、スイッチング素子Ｓ４ＡとダイオードＤ１とを通って図示しない高圧側電源に回生される（図８）。この第５のステージの途中で、スイッチング素子Ｓ１Ａがターンオン（図９）するが、基本的な動作状態は変化しない。インダクタ２に流れる電流Ｉsがゼロになると（図２）、インダクタ２に充電電流Ｉuが流れる（図１０）。充電電流Ｉuは、整流回路４内のダイオード４１に流れる電流が出力電流Ｉoutに等しくなるまで流れ続ける。よって、図２に示したように、この第５のステージにおいて流れる電流は、直線的に変化する。また、インダクタ２に流れる電流Ｉsがゼロになる前にスイッチング素子Ｓ１Ａもしくはスイッチング素子Ｓ２Ａをターンオンさせることで、デッドタイムＴdの期間中の再共振が防止される。

このように、定格負荷領域では、従来のようにスイッチング素子Ｓ１Ａ〜Ｓ４ＡにコンデンサＣ１〜Ｃ４を並列接続し、これらコンデンサＣ１〜Ｃ４とインダクタ２とにより適切な共振回路を構成することで、その共振特性を利用してＺＶＳ動作が達成され、スイッチング位相制御されるスイッチング素子同士の短絡損失が抑制される。

次に、軽負荷領域における動作を説明する。

この軽負荷領域では、電流検出回路６１によって出力電流Ｉoutがこの領域の値であることが検出されると、容量素子制御回路６２によって、スイッチング素子Ｓ１Ａに並列接続されたコンデンサＣ１およびスイッチング素子Ｓ２Ａに並列接続されたコンデンサＣ２、すなわち固定側スイッチング素子のコンデンサの接続が切断される。よって、例えば前述の第４のステージ（図７）においては、図１１に示したような回路構成となる。なお、図１１に示した回路構成では、コンデンサＣ１，Ｃ２の接続が切断されているため、図７に示した回路構成とは異なり、そのままではＬＣ共振回路が成立しなくなってしまう。そこで、前述のように例えばスイッチング素子Ｓ１Ａ〜Ｓ４ＡをＭＯＳ−ＦＥＴにより構成した場合には、このＭＯＳ−ＦＥＴの微小な寄生容量を利用し、スイッチング素子Ｓ１Ａ〜Ｓ４Ａを他の素子により構成した場合には、容量の小さいコンデンサを外付け接続して利用するようにする。

このように、固定側スイッチング素子のコンデンサＣ１，Ｃ２の接続を切断することで、共振回路の容量値Ｃを小さくし、以下の式（１）により、共振回路のインピーダンスＺを大きくすることができる。ここで、式（１）中のＬは、共振回路のインダクタンスを表している。よって、共振回路のインピーダンスＺを大きくすることで、以下の式（２）により、スイッチング素子Ｓ２Ａの両端間の電圧Ｖ４のピーク値Ｖ２（ｐｅａｋ）を大きくすることができ、またスイッチング素子Ｓ１Ａの両端間の電圧Ｖ１の最小値も小さくすることができる（それぞれ、図１２の矢印Ｘ１，Ｘ２）。なお、式（２）中のｎは、トランス３における１次側巻線３１と２次側巻線３２，３３との巻数比を表している。

Ｚ＝｛Ｌ／（２Ｃ）｝^1/2 …（１）
Ｖ２（ｐｅａｋ）＝ｎ・Ｉout・Ｚ …（２）

ここで、図１２に示したように、共振回路によるＺＶＳ動作をしやすくするためには、以下の式（３）により、このスイッチング素子Ｓ４Ａの両端間の電圧Ｖ４のピーク値Ｖ４（ｐｅａｋ）を直流入力電圧Ｖin以上の値にすればよい。したがって、コンデンサＣ１およびコンデンサＣ２の接続を切断し、共振回路のインピーダンスＺを大きくすることで、共振回路によるＺＶＳ動作をしやすくし、定格負荷領域と同様に、軽負荷領域においてもスイッチング素子の短絡損失を抑制することができる。また、たとえＺＶＳ動作が達成できなかったとしても、共振回路の容量値Ｃを小さくしているので、以下の式（４）により、スイッチング素子の短絡損失Ｐlossを小さく抑えることができる。なお、式（４）中のＶおよびｆはそれぞれ、コンデンサの両端間の電圧、および共振回路の共振周波数を表している。

Ｖ２（ｐｅａｋ）≧Ｖin …（３）
Ｐloss＝（１／２）・Ｃ・Ｖ²・ｆ …（４）

最後に、中間負荷領域における動作を説明する。

この中間負荷領域では、電流検出回路６１によって出力電流Ｉoutがこの領域の値であることが検出されると、容量素子制御回路６２によって、固定側スイッチング素子のコンデンサＣ１，Ｃ２のいずれか一方の接続が切断される。よって、例えばコンデンサＣ２の接続を切断した場合、例えば前述の第４のステージ（図７）においては、図１３に示したような回路構成となる。

前述の軽負荷領域とは異なり、固定側スイッチング素子のコンデンサＣ１，Ｃ２のいずれか一方のみの接続を切断するのは、中間負荷領域では両方のコンデンサの接続を切断すると、以下の式（５）により共振回路の共振角周波数ωが軽負荷領域の場合と比べて高くなりすぎると共に、もともと共振時のエネルギーも軽負荷領域の場合と比べて大きいため、図１４の矢印Ｘ３で示したように、スイッチング素子Ｓ１Ａの両端間の電圧Ｖ１がターンオフする際に直流入力電圧Ｖin近くまで戻ってしまう傾向があるからである（この際、図１４の矢印Ｘ４で示したように、スイッチング素子Ｓ２Ａの両端間の電圧Ｖ２も下がってしまう）。このように、スイッチング素子Ｓ１Ａの両端間の電圧Ｖ１がターンオフする際に直流入力電圧Ｖin近くまで戻ってしまうと、スイッチング素子の短絡損失Ｐlossが大きくなってしまう。したがって、固定側スイッチング素子のコンデンサＣ１，Ｃ２のいずれか一方のみの接続を切断することで、共振回路のインピーダンスＺを大きくすると共に共振回路の共振角周波数ωが高くなりすぎないようにし、定格負荷領域および軽負荷領域と同様に、中間負荷領域においてもスイッチング素子の短絡損失Ｐlossを抑制することができる。

ω＝｛１／（２ＬＣ）｝^1/2 …（５）

次に、具体例として、図１の構成のスイッチング電源装置において、スイッチング素子Ｓ１Ａ〜Ｓ４ＡをＭＯＳ−ＦＥＴにより構成すると共にコンデンサ切断素子Ｓ１Ｂ〜Ｓ４ＢをＩＧＢＴにより構成し、固定側スイッチング素子のコンデンサＣ１，Ｃ２＝３３００ｐＦおよびシフト側スイッチング素子のコンデンサＣ３，Ｃ４＝１０００ｐＦを外付け接続した場合について説明する。

図１５〜図１８はそれぞれ、出力電流Ｉout＝２０Ａ，１０Ａ，５Ａ，２Ａの場合における、ターンオン時のスイッチング素子Ｓ１Ａの両端間の電圧Ｖ１の波形を示している。また、各図において、（Ａ）はコンデンサＣ１，Ｃ２の両方を接続している場合を、（Ｂ）はコンデンサＣ２のみを切断している場合を、（Ｃ）はコンデンサＣ１，Ｃ２の両方を切断している場合を示している。また、各図の縦軸は電圧（Ｖ）を、横軸は時間（ｎＳ）を表している。

このように、図１５〜図１８のいずれの場合も、（Ａ）→（Ｂ）→（Ｃ）の順に共振回路の容量値Ｃを小さくしていくのに応じて、共振回路のインピーダンスＺが大きくなり、短絡損失Ｐlossが小さくなるよう動作する。よって、それぞれの図中の符号Ｇ１１〜Ｇ１３，Ｇ２１〜Ｇ２３，Ｇ３１〜Ｇ３３，Ｇ４１〜Ｇ４３に示したように、スイッチング素子Ｓ１Ａの両端間の電圧Ｖ１の波形が下がりやすくなっていることが分かる。

また、図１９は、図１５〜図１８のそれぞれの場合におけるスイッチング電源装置の効率を、出力電流対効率特性図としてまとめたものである。ここで、図中の符号Ｇ５１〜Ｇ５３で示した曲線はそれぞれ、コンデンサＣ１，Ｃ２の両方を接続している場合（図１５〜図１８の（Ａ）図に対応する）、コンデンサＣ２のみを切断している場合（図１５〜図１８の（Ｂ）図に対応する）、およびコンデンサＣ１，Ｃ２の両方を切断している場合（図１５〜図１８の（Ｃ）図に対応する）を表している。また、各図の縦軸は効率（％）を、横軸は出力電流Ｉout（Ａ）を表している。また、図中、一例としてそれぞれ、定格負荷領域を出力電流Ｉoutが５０Ａ以上の領域と、中間負荷領域を出力電流Ｉoutが３０〜５０Ａの領域と、軽負荷領域を出力電流Ｉoutが０〜３０Ａの領域として表している。

このように、軽負荷領域および中間負荷領域では、曲線Ｇ５１と比べて、曲線Ｇ５２，Ｇ５３の場合のほうが効率が向上しており、軽負荷領域では曲線Ｇ５３の場合が特に効率が向上していることが分かる。よって、負荷が小さくなるに応じて、すなわち出力電流Ｉoutが小さくなるに応じてコンデンサを切断するように制御することで、スイッチング素子の短絡損失Ｐlossを抑制し、軽負荷領域から定格負荷領域に至る広範な領域において、高効率化を図ることができる。

以上のように、本実施の形態では、スイッチング素子Ｓ１Ａ〜Ｓ４ＡにコンデンサＣ１〜Ｃ４を並列接続することで、これらコンデンサＣ１〜Ｃ４とインダクタ２とにより適切な共振回路を構成し、この共振回路の共振特性によってスイッチング位相差をなすスイッチング素子の短絡損失を抑制すると共に、容量素子制御回路６２によって、固定側スイッチング素子のコンデンサＣ１，Ｃ２の容量値を、負荷８の大きさ（出力電流Ｉoutの大きさ）に応じて変化させるようにしたので、負荷８の大きさに応じて共振回路の特性を適切なものとすることができ、定格負荷領域における高効率を維持しつつ、軽負荷領域および中間負荷領域においても高効率化を図ることが可能となる。

以上、実施の形態を挙げて本発明を説明したが、本発明はこの実施の形態に限定されるものではなく、種々の変形が可能である。

例えば、上記実施の形態では、容量素子としてのコンデンサＣ１〜Ｃ４が、スイッチング素子Ｓ１Ａ〜Ｓ４Ａの全てに並列接続されている場合について説明してきたが、この容量素子としてのコンデンサは、スイッチング素子Ｓ１Ａ〜Ｓ４Ａのうちの少なくとも１つと並列接続されていればよい。このように構成した場合でも、上記実施の形態の場合と同様の効果を得ることができる。

また、上記実施の形態では、軽負荷領域および中間負荷領域において、固定側スイッチング素子のコンデンサＣ１，Ｃ２の接続を切断するように制御する場合について説明してきたが、図２０（軽負荷領域）および図２１（中間負荷領域）に示したように、これに加えてシフト側スイッチング素子のコンデンサＣ３，Ｃ４の接続を切断するように制御してもよく、また、シフト側スイッチング素子のコンデンサＣ３，Ｃ４のみの接続を切断するように制御してもよい。つまり、容量素子制御回路６２は、並列接続されているコンデンサＣ１〜Ｃ４のうちの少なくとも１つのコンデンサの容量値を変化させるように制御すればよい。例えば、図２２は、図２０および図２１の構成のスイッチング電源装置を、前述の具体例に対応させた場合における出力電流対効率特性を表すものである。ここで、図中の符号Ｇ５３〜Ｇ５５で示した曲線はそれぞれ、固定側スイッチング素子のコンデンサＣ１，Ｃ２の両方を切断し、かつシフト側スイッチング素子のコンデンサＣ３，Ｃ４の両方を接続している場合（図１９の曲線Ｇ５３）、シフト側スイッチング素子のコンデンサＣ３のみを接続している場合、およびコンデンサＣ１〜Ｃ４のいずれも切断している場合を表している。このように、軽負荷領域のうちでも特に出力電流Ｉoutが５Ａ以下の領域において、曲線Ｇ５３と比べて、曲線Ｇ５４，Ｇ５５の場合のほうが効率が向上しており、曲線Ｇ５５の場合が特に効率が向上していることが分かる。よって、固定側スイッチング素子のコンデンサＣ１，Ｃ２に加えて、シフト側スイッチング素子のコンデンサＣ３，Ｃ４の接続を制御するように構成することで、より軽負荷領域における効率を向上させることが可能となる。なお、固定側スイッチング素子のコンデンサＣ１，Ｃ２の容量値を変化させた場合と、シフト側スイッチング素子のコンデンサＣ３，Ｃ４の容量値を変化させた場合とで効率を向上させる度合いが異なるのは、前述のようにそれぞれの場合における共振回路のインダクタンス値が異なるためである。つまり、シフト側スイッチング素子のコンデンサＣ３，Ｃ４により共振回路を構成した場合よりも、固定側スイッチング素子のコンデンサＣ１，Ｃ２により共振回路を構成した場合のほうがインダクタンス値が小さいので、固定側スイッチング素子のコンデンサＣ１，Ｃ２の容量値を変化させたほうが、より効率を向上させる効果が大きい。

また、上記実施の形態では、容量素子としてのコンデンサＣ１〜Ｃ４が、スイッチング素子Ｓ１Ａ〜Ｓ４Ａそれぞれに対して１つずつ並列接続されている場合について説明してきたが、図２３に示したように、例えば、スイッチング素子Ｓ５Ａに並列接続される容量素子としてのコンデンサを、互いに並列接続された複数のコンデンサＣ５１〜Ｃ５ｎから構成するようにしてもよい。ここで、コンデンサ切断素子Ｓ５Ｂ１〜Ｓ５Ｂｎおよびコンデンサ切断信号Ｌ５Ｂ１〜Ｌ５Ｂｎはそれぞれ、これら複数のコンデンサＣ５１〜Ｃ５ｎに対応させたものである。このように容量素子としてのコンデンサを構成し、これら複数のコンデンサＣ５１〜Ｃ５ｎの接続を選択的にオン・オフ制御するようにした場合、上記実施の形態における効果に加え、容量素子としてのコンデンサの容量値を多段階に変化させることで、より確実に効率を向上させることが可能となる。

さらに、上記実施の形態では、スイッチング電源装置の回路構成を具体的に挙げて説明したが、回路構成はこれに限定されるものではなく、例えば、トランス３をセンタタップ型以外の他の回路構成としてもよく、また例えば、整流回路４をカソードコモン接続以外の他の回路構成としてもよい。

本発明の一実施の形態に係るスイッチング電源装置の構成を表す回路図である。図１のスイッチング電源装置の動作を説明するためのタイミング図である。図１のスイッチング電源装置の動作を説明するための回路図である。図１のスイッチング電源装置の動作を説明するための回路図である。図１のスイッチング電源装置の動作を説明するための回路図である。図１のスイッチング電源装置の動作を説明するための回路図である。図１のスイッチング電源装置の動作を説明するための回路図である。図１のスイッチング電源装置の動作を説明するための回路図である。図１のスイッチング電源装置の動作を説明するための回路図である。図１のスイッチング電源装置の動作を説明するための回路図である。図１のスイッチング電源装置の軽負荷領域における動作を説明するための回路図である。軽負荷領域の動作を説明するためのタイミング図である。図１のスイッチング電源装置の中間負荷領域における動作を説明するための回路図である。中間負荷領域の動作を説明するためのタイミング図である。スイッチング素子の両端間の電圧波形の一例を表す特性図である。スイッチング素子の両端間の電圧波形の一例を表す特性図である。スイッチング素子の両端間の電圧波形の一例を表す特性図である。スイッチング素子の両端間の電圧波形の一例を表す特性図である。スイッチング電源装置の出力電流対効率特性の一例を表す特性図である。本発明の変形例に係るスイッチング電源装置の構成を表す回路図である。本発明の変形例に係るスイッチング電源装置の構成を表す回路図である。本発明の変形例に係るスイッチング電源装置の出力電流対効率特性の一例を表す特性図である。本発明の変形例に係るスイッチング電源装置の構成の一部を表す回路図である。

符号の説明

１…スイッチング回路、２…インダクタ、３…トランス、３１…１次側巻線、３２，３３…２次側巻線、４…整流回路、５…平滑回路、６１…電流検出回路、６２…容量素子制御回路、７…スイッチング駆動回路、８…負荷、Ｓ１Ａ〜Ｓ４Ａ…スイッチング素子、Ｓ１Ｂ〜Ｓ４Ｂ…コンデンサ切断素子、Ｃ１〜Ｃ４…コンデンサ、Ｌ１Ａ〜Ｌ４Ａ…スイッチング駆動信号、Ｌ１Ｂ〜Ｌ４Ｂ…コンデンサ切断信号、Ｌ１Ｈ…１次側高圧ライン、Ｌ１Ｌ…１次低圧ライン、ＬＯ…出力ライン、ＬＧ…接地ライン、Ｐ１〜Ｐ１０…接続点、Ｔ１，Ｔ２…入力端子、Ｔ３，Ｔ４…出力端子、Ｉout…出力電流、Ｖin…直流入力電圧、Ｖout…直流出力電圧。

Claims

第１ないし第４のスイッチング素子を含み、前記第１および第２のスイッチング素子の一端同士が互いに接続されて第１の接続点を構成すると共に前記第３および第４のスイッチング素子の一端同士が互いに接続されて第２の接続点を構成し、前記第１および第３のスイッチング素子の他端同士と前記第２および第４のスイッチング素子の他端同士との間に印加される直流入力電圧を交流電圧に変換するスイッチング回路と、
前記第１および第２のスイッチング素子のうちの少なくとも一方と並列に外付け接続された第１の容量素子と、
１次側入力および２次側出力を有すると共にこの１次側入力が前記第１の接続点と前記第２の接続点との間に接続され、前記交流電圧を変圧するトランスと、
前記第１の接続点から前記トランスの１次側入力を経由して前記第２の接続点に至る経路内に挿入され、前記第１の容量素子と共に、ＺＶＳ（Zero Volt Switching）動作を行うための共振回路を構成するインダクタと、
前記トランスの２次側出力と接続され、前記トランスによって変圧された交流電圧に基づいて直流出力電圧を生成する出力回路と、
前記第１および第４のスイッチング素子、または前記第２および第３のスイッチング素子に対してそれぞれ、固定側スイッチング素子としての前記第１および第２のスイッチング素子を基準として、シフト側スイッチング素子としての前記第４および第３のスイッチング素子との間にスイッチング位相差をなすように、これらのスイッチング素子を位相シフト制御により駆動するスイッチング駆動回路と、
前記出力回路の負荷の大きさに応じて、前記第１の容量素子のうちの少なくとも１つの容量値が変化するように制御する容量素子制御回路と
を備えたことを特徴とするスイッチング電源装置。
前記第３および第４のスイッチング素子のうちの少なくとも一方と並列に外付け接続された第２の容量素子を更に備え、
前記容量素子制御回路は、前記第１および第２の容量素子のうち、前記第１の容量素子における容量値のみが変化するように制御する
ことを特徴とする請求項１に記載のスイッチング電源装置。
前記容量素子制御回路は、前記出力回路の負荷が小さくなるに応じて、前記第１の容量素子のうちの少なくとも１つの容量値が小さくなるように制御する
ことを特徴とする請求項１または請求項２に記載のスイッチング電源装置。
前記第１ないし第４のスイッチング素子はそれぞれ寄生容量を有し、
前記容量素子制御回路は、前記第１の容量素子とこの第１の容量素子に並列接続されたスイッチング素子との間の接続をオン・オフ制御することによって、前記第１の容量素子の容量値が変化するように制御する
ことを特徴とする請求項１ないし請求項３のいずれか１項に記載のスイッチング電源装置。
前記第１の容量素子のうちの少なくとも１つが、互いに並列接続された複数のコンデンサから構成され、
前記容量素子制御回路は、これら複数のコンデンサを用いて前記第１の容量素子の容量値が変化するように制御する
ことを特徴とする請求項１ないし請求項３のいずれか１項に記載のスイッチング電源装置。
前記容量素子制御回路は、前記複数のコンデンサのそれぞれの接続を選択的にオン・オフ制御することによって、前記第１の容量素子の容量値が変化するように制御する
ことを特徴とする請求項５に記載のスイッチング電源装置。