JP4634963B2 - 半導体装置とその製造方法 - Google Patents
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Description
前記浮遊ゲート電極層上に形成された第2ゲート絶縁膜と、前記第2ゲート絶縁膜上に形成された制御ゲート電極層と、前記半導体基板上であって、前記不揮発性メモリ領域の周辺に設けられたキャパシタ素子を有する周辺回路領域と、前記周辺回路領域内に形成された前記浮遊ゲート電極層と同一の層からなる前記キャパシタ素子の下部電極と、前記下部電極上に形成された、前記第2ゲート絶縁膜と同一の層からなる前記キャパシタ素子の電荷蓄積層と、前記電荷蓄積層に形成され、底部に前記下部電極が露出する開口部と、前記開口部とその周囲の前記電荷蓄積層上に形成され、前記開口部を介して前記下部電極と電気的に接続され、前記制御ゲート電極層と同一の層である第1領域と、前記電荷蓄積層上に形成され、前記制御ゲート電極層と同一の層であり、前記第1領域と電気的に分離された、前記キャパシタ素子の上部電極とを有することである。
図1(a)は、第1の実施の形態に係る半導体装置の周辺回路領域の一部に形成されるキャパシタ素子の平面図である。図1(b)は、図1(a)中A1−A1線における装置断面図である。
半導体基板11の各素子領域(活性領域)が、トレンチ(溝)型素子分離領域であるSTI層14で画定されるとともに、各素子領域に第1電極層13のパターンがSTI層14と自己整合的に形成されている。
図3(a)は、第2の実施の形態に係る半導体装置の周辺回路領域に形成されるキャパシタ素子の平面図、図3(b)は、図3(b)中のA2−A2線における装置断面図である。
図5(a)は、第3の実施の形態に係る半導体装置の周辺回路領域に形成されるキャパシタ素子の平面図、図5(b)は、図5(a)中のA3−A3線における装置断面図である。
第4の実施の形態では、上述する第1の実施の形態の半導体装置を不揮発性メモリに応用したより具体的な例を説明する。主回路形成領域にスタックドゲート構造を有する不揮発性メモリを備え、その周辺回路にこのスタックドゲート構造を利用したキャパシタ素子を備えたものである。
図8は第5の実施の形態に係る半導体装置の断面図を示す。第5の実施の形態は、第4の実施の形態の変形例である。第4の実施の形態と同様に、主回路形成領域には、素子分離領域の形成と自己整合的に浮遊ゲート電極を形成する不揮発性メモリを備え、その周辺回路領域にこの不揮発性メモリのスタックドゲート構造を利用したキャパシタ素子を備えている。
12 第1絶縁膜
13 第1電極層
14 素子分離領域
15 電極間絶縁膜
15H 開口部
16 第2電極層
16A 第1領域
16B 第2領域
17 層間絶縁層
18a、18b コンタクトホール
21 半導体基板層
22 第1ゲート絶縁膜
23 浮遊ゲート電極層
24 STI層
25 第2ゲート絶縁膜
25H 開口部
26 制御ゲート電極層27 層間絶縁層
28a〜18c コンタクトホール
Claims (9)
- 半導体基板と、
前記半導体基板上に設けられた不揮発性メモリ領域と、
前記不揮発性メモリ領域内の前記半導体基板上に形成された第1ゲート絶縁膜と、
前記第1ゲート絶縁膜上に形成された浮遊ゲート電極層と、
前記浮遊ゲート電極層上に形成された第2ゲート絶縁膜と、
前記第2ゲート絶縁膜上に形成された制御ゲート電極層と
前記半導体基板上であって、前記不揮発性メモリ領域の周辺に設けられたキャパシタ素子を有する周辺回路領域と、
前記周辺回路領域内に形成された前記浮遊ゲート電極層と同一の層からなる前記キャパシタ素子の下部電極と、
前記下部電極上に形成された、前記第2ゲート絶縁膜と同一の層からなる前記キャパシタ素子の電荷蓄積層と、
前記電荷蓄積層に形成され、底部に前記下部電極が露出する開口部と、
前記開口部とその周囲の前記電荷蓄積層上に形成され、前記開口部を介して前記下部電極と電気的に接続され、前記制御ゲート電極層と同一の層である第1領域と、
前記電荷蓄積層上に形成され、前記制御ゲート電極層と同一の層であり、前記第1領域と電気的に分離された、前記キャパシタ素子の上部電極
とを備えることを特徴とする半導体装置。 - 前記下部電極が形成された前記半導体基板主表面に設けられた溝に埋め込まれた絶縁膜からなる素子分離領域を有し、
前記素子分離領域の上面は、前記半導体基板の表面より上方に位置し、
前記第1領域と上部電極は、それぞれ少なくとも一部が前記素子分離領域にオーバーラップしていることを特徴とする請求項1に記載の半導体装置。 - 前記不揮発性メモリは、EPROM、EEPROMのいずれかであることを特徴とする請求項1に記載の半導体装置。
- 前記不揮発性メモリは、NAND型、AND型、DINOR型、およびNOR型いずれかのEEPROMであり、
前記不揮発性メモリ領域に、メモリセルアレイを有し、
前記素子分離領域は各メモリセル領域を画定するとともに、前記各メモリセル領域内の前記第1ゲート絶縁膜と、前記浮遊ゲート電極層の側面とに接することを特徴とする請求項2に記載の半導体装置。 - 前記第1領域および前記上部電極を被覆する層間絶縁層と、
前記層間絶縁層に形成され、前記第1領域上にコンタクト部を持つ第1コンタクトホールと、
前記層間絶縁層に形成され、前記上部電極上にコンタクト部を持つ第2コンタクトホール
とを有することを特徴とする請求項1に記載の半導体装置。 - 前記第1ゲート絶縁膜と前記浮遊ゲート電極層とが形成された前記半導体基板主表面に設けられた溝に埋め込まれた絶縁層からなる素子分離領域を有し、
前記浮遊ゲート電極層の側面が前記素子分離領域と接していることを特徴とする請求項1に記載の半導体装置。 - 半導体基板層上の主要回路領域に第1ゲート絶縁膜と浮遊ゲート電極層を形成し、同時に周辺回路領域に前記浮遊ゲート電極層と同一層でキャパシタ素子の下部電極を形成する工程と、
主要回路領域の前記浮遊ゲート電極層上に第2ゲート絶縁膜を形成し、同時に周辺回路領域に、前記第2ゲート絶縁膜と同一層で前記キャパシタ素子の電荷蓄積層を前記下部電極上に形成する工程と、
周辺回路領域内の前記電荷蓄積層に前記下部電極が露出する開口部を形成する工程と、
主要回路領域の前記第2ゲート絶縁膜上に制御ゲート電極層を形成し、同時に周辺回路領域に前記電荷蓄積層と前記開口部を前記制御ゲート電極層で被覆する工程と、
周辺回路領域内の前記制御ゲート電極層をパターニングして、前記開口部を介して前記下部電極と電気的に短絡された第1領域と、前記第1領域と電気的に分離された、前記キャパシタ素子の上部電極とを形成する工程
とを含むことを特徴とする半導体装置の製造方法。 - 前記浮遊ゲート電極層を形成する工程後、前記第2ゲート絶縁膜を形成する工程前に、
前記浮遊ゲート電極層より前記半導体基板層に至る層に溝を形成する工程と、
前記溝を素子分離絶縁膜で埋め込む工程と、
前記浮遊ゲート電極層が露出するまで表面を平坦化し、素子分離領域を形成する工程
とを含むことを特徴とする請求項7に記載の半導体装置の製造方法。 - 前記制御ゲート電極層をパターニング後の基板表面に、層間絶縁層を形成する工程と、
前記素子分離領域の上方部分にあたる層間絶縁膜であって、前記第1領域および前記上部電極のそれぞれにコンタクト部を持つ第1コンタクトホールと第2コンタクトホールとを形成する工程
とを含むことを特徴とする請求項7又は8に記載の半導体装置の製造方法。
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