JP4634673B2 - 液晶表示装置及びその製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、液晶表示装置及びその製造方法に関し、より詳しくは、ＣＭＯＳ型電界効果トランジスタを有する周辺回路又は信号処理回路を内蔵した液晶表示装置及びその製造方法に関する。
【０００２】
【従来の技術】
周辺回路又は信号処理回路を内蔵したアクティブマトリクス型液晶表示装置においては、表示領域だけでなく、周辺回路又は信号処理回路においてもアナログスイッチやインバータのＣＭＯＳトランジスタとして薄膜トランジスタ（ＴＦＴ）が使用されている。
【０００３】
周辺回路又は信号処理回路内の薄膜トランジスタは、表示領域と同様に低温ポリシリコン技術が用いられている。
【０００４】
低温結晶化技術は、高性能・低価格の周辺駆動回路ＴＦＴの製造には不可欠である。現在実用化されている代表的な結晶化技術はエキシマレーザを用いた低温結晶化法であり、エキシマレーザを用いることにより良質なシリコン結晶薄膜を低融点ガラス上に形成することが可能になる。
【０００５】
エキシマレーザによる結晶化の基本的な方法は例えば次のようである。
【０００６】
まず、ＰＥＣＶＤ(Plasma-Enhanced CVD) 等の薄膜形成法を用いて非晶質シリコン（a-Si）出発薄膜をガラス基板上に形成する。続いて、出発薄膜の耐レーザ性を向上させるために、４００〜４５０℃の熱処理でa-Si出発薄膜中の水素を除去する。次に、エキシマレーザの光ビームをa-Si出発薄膜に照射して結晶化させてポリシリコン薄膜を形成する。さらに、ポリシリコン薄膜を水素、水蒸気などの雰囲気で処理することにより、結晶性を改善する。
【０００７】
そのようなポリシリコン薄膜を用いて、画素表示部にスイッチングＴＦＴアレイを形成するとともに、周辺回路部に半導体集積回路を同一基板上に形成する。周辺回路を内蔵した液晶表示装置は、一般的に、画素表示部ＴＦＴアレイ、ゲート駆動回路、データ駆動回路から構成される。データ駆動回路は、一般的に、動作周波数が数メガヘルツ（ＭＨｚ）から数十ＭＨｚの範囲で５０〜３００cm2/Vsの電界効果移動度と適切な閾値電圧Ｖthを有する高性能ＴＦＴが用いられる。
【０００８】
しかし、ゲート駆動回路と画素表示部では、ＴＦＴの移動度に対する要求はそれほど厳しくなく、例えば２０cm2/Vs以上であればよい。
【０００９】
一方、液晶表示装置の新しい技術動向としては、超高精細表示パネルと高性能内蔵型大規模半導体回路を達成することにある。
【００１０】
まず、超高精細表示パネルについて説明する。
【００１１】
マルチメディア技術とモバイル技術の進歩、インターネットの普及により、大量情報を閲覧・処理することが日常的に必要となってきた。このため、マン・マシンインターフェイスとしての液晶表示装置に対して、超高精細表示機能の仕様要求が高まっている。例えば、インターネットのホームページのマルチ画面表示、マルチタスク処理、ＣＡＤ設計等の応用領域で２００ｄｐｉ以上の大型高精細表示装置、またはモバイル用小型超高精細液晶表示装置が必要とされる。
【００１２】
次に、高性能の液晶パネル内蔵型大規模半導体回路について説明する。
【００１３】
低温ポリシリコン一体化パネルにおいて、周辺回路部に高性能の大規模半導体集積回路を設けることによって、インテリジェントパネルやシートコンピュータを実現する技術動向が見られるようになった。例えば、データ側にデジタルドライバ、データ処理回路、メモリアレイ、インターフェイス回路、更にＣＰＵを液晶表示パネルに内蔵することもあり得る。
【００１４】
そのような周辺回路に用いられる能動素子は通常の薄膜トランジスタが使用される。周辺回路部と画素部のそれぞれの薄膜トランジスタは、例えば特開2000-36599号公報に記載されているように、同じ工程で形成されるとともに、それらの薄膜トランジスタの上に形成される配線も同じ工程で形成されている。
【００１５】
例えば、図１に示すように、表示部Ａの薄膜トランジスタ１０１と周辺回路部Ｂの薄膜トランジスタ１０２を同時に１つの基板１０３上に形成した後に、それらの薄膜トランジスタ１０１，１０２を第１層間絶縁膜１０４で覆う。ここで、薄膜トランジスタ１０１，１０２を構成するポリシリコン膜１００は上記したような低温ポリシリコン膜をパターニングすることにより形成される。ポリシリコン膜１００とゲート電極１０１ｇ，１０２ｇの間にはゲート絶縁膜１１０が形成されている。なお、ゲート電極１０１ｇ，１０２ｇは、図示しない一層目配線と同時に形成される。
【００１６】
さらに、第１層間絶縁膜１０４上に順に二層目配線１０５、第２層間絶縁膜１０６、三層目配線１０７、第３層間絶縁膜１０８を形成する。二層目配線１０５は、第１層間絶縁膜１０４に形成されたホールを通して表示領域Ａと周辺回路領域Ｂのそれぞれの薄膜トランジスタ１０１，１０２に接続される。三層目配線１０７は、第２層間絶縁膜１０６に形成されたホールを通して周辺回路部Ｂの薄膜トランジスタ１０２に接続される。二層目配線１０５を構成する金属は、表示部ＡにおいてはブラックマトリクスＢＭとして使用される。また、表示部Ａにおいて、第３層間絶縁膜１０８の上には画素電極１０９が形成され、その画素電極１０９は二層目配線１０５を介して薄膜トランジスタ１０１のソース領域に接続される。
【００１７】
【発明が解決しようとする課題】
ところで、液晶表示パネルにおいては高精細表示が進むほど、画素ピッチが小さくなり、周辺回路密度が極めて高くなる。そのためにはデジタルドライバを内蔵した２００ｄｐｉ以上の超高精細パネルを形成することが必要になる。
【００１８】
例えば、８．４型ＵＸＧＡパネルの場合には、画素数１６００（水平方向）×３×１２００（垂直方向）、表示精細度２３８ｄｐｉ、サブ画素ピッチ３５．５μｍである。その他の例として、１５型ＱＸＧＡパネルの場合には、画素数２０４８（水平方向）×３×１５３６（垂直方向）、表示精細度１７１ｄｐｉ、サブ画素ピッチ４９．５μｍである。
【００１９】
そのような縦１ライン分の画素列を駆動するためには数百〜数千個のＴＦＴから構成される周辺回路をそのような狭い画素ピッチ領域内に収める必要がある。また、高性能の低温ポリシリコン・インテリジェントパネル、シートコンピュータ等を製造するために、周辺領域にデジタルドライバ、データ処理回路、メモリアレイ、インターフェイス回路、ＣＰＵ等の大規模回路を内蔵する必要がある。
これらの大規模は集積回路を狭い額縁領域内に納める必要がある。
【００２０】
一方、軽量化とコンパクト化の要求により液晶パネルに要求される額縁は、ガラス基板の縁から数ｍｍ程度の範囲であり、１０ｍｍ以上の額縁を持つパネルは考えられない。
【００２１】
以上のような条件を満たすようにＴＦＴを配置する場合には、配線ピッチが狭くなって配線間の浮遊容量が大きくなるという新たな課題が発生する。
【００２２】
また、図１に示した多層配線構造では、最上の配線と画素電極の間にそれぞれ絶縁膜を形成し、その絶縁膜に最上の配線と画素電極を接続するためのホールを形成しなければならないので、画素電極接続用ホールの形成を単独で行うことになるのでスループットが低下するおそれがある。
【００２３】
本発明の目的は、配線間の容量を低下し、また、スループットを向上することができる液晶表示装置及びその製造方法を提供することにある。
【００２４】
【課題を解決するための手段】
上記した課題は、画素マトリクスと走査バス線とデータバス線とを有する表示部と、前記走査バス線を駆動するゲートドライバと前記データバス線を駆動するデータドライバを有する周辺回路部が形成された第１基板と、該第１基板に対向する第２基板と、前記第１基板と前記第２基板の間に挟まれる液晶とを有する液晶表示装置において、前記周辺回路部の少なくとも一部は、前記第１基板上に形成された第１金属パターンと、前記第１金属パターン上に形成された第１絶縁膜と、前記第１絶縁膜上に形成された第２金属パターンと、前記第２金属パターン上に形成されて少なくとも第１樹脂膜を有する第２絶縁膜と、前記第２絶縁膜上に形成され且つ前記第２絶縁膜に形成されたホールを通して前記第２金属パターンに接続される第３金属パターンと、前記第３金属パターン上に形成された透明導電膜と、前記透明導電膜上に形成された第２樹脂膜とを有し、前記表示部は、前記第１基板上に形成され且つ前記第２絶縁膜に覆われた能動素子と、前記第２絶縁膜上に形成され且つ前記第２絶縁膜に形成されたホールを通して前記能動素子に電気的に接続される引出金属パターンと、前記第２絶縁膜と前記第２樹脂膜の間の画素領域に形成され、前記第２絶縁膜上及び前記引出金属パターン上に形成され且つ前記透明導電膜と同じ材料からなる画素電極とを有し、前記第３金属パターン及び前記引出金属パターンはチタン膜からなることを特徴とする液晶表示装置によって解決される。
【００２５】
上記した課題は、基板の上方の周辺回路部に第１配線を形成するとともに、前記基板の上方の表示部に能動素子のゲート電極を形成する工程と、前記第１配線上及び前記能動素子上に第１絶縁膜を形成する工程と、前記第１絶縁膜上の前記周辺回路部に第２配線を形成する工程と、前記第２配線上と前記第１絶縁膜上に少なくとも第１樹脂膜を含む第２絶縁膜を形成する工程と、前記第２絶縁膜上の前記周辺回路部に、前記第２絶縁膜に形成されたホールを通して前記第２配線に接続される第３配線を形成するとともに、前記第２絶縁膜上の前記表示部に、前記第２絶縁膜に形成されたホールを通して前記能動素子に電気的に接続される引出配線を形成する工程と、前記第３配線上に透明導電膜を形成するとともに、前記第２絶縁膜上の前記表示部及び前記引出配線上に前記透明導電膜と同じ材料からなる画素電極を形成する工程と、前記周辺回路部の前記第３配線上及び前記表示部の前記画素電極上に第２樹脂膜を形成する工程とを有し、前記第３配線及び前記引出配線を形成する工程において、前記第３配線及び前記引出配線をチタン膜から形成することを特徴とする液晶表示装置の製造方法によって解決される。
【００３０】
次に、本発明の作用について説明する。
【００３１】
本発明の液晶表示装置によれば、上下に形成される第１金属パターンと第２金属パターンの間に樹脂膜を形成したので、第１金属パターンと第２金属パターンからなる多層配線構造の浮遊容量が小さくなり、周辺回路部の動作周波数が大幅に向上する。しかも、浮遊容量を殆ど考慮することがないので、回路設計の自由度が大きくなる。
【００３２】
また、本発明によれば、最上の配線と画素電極を同じ絶縁膜上に形成するようにしたので、表示部の画素電極接続用ホールを周辺回路部の配線接続用ホールと同時に形成することができ、スループットが向上する。
【００３３】
さらに、周辺回路部の多層配線構造の最上の金属パターンと表示部の画素電極とを同じ樹脂膜、例えば配向膜によって覆うようにしたので、最上の金属パターンの上に単独に無機絶縁膜を形成する場合に比べて、膜厚を容易に厚く形成し、製造プロセスを簡略化することができる。
【００３４】
なお、上記した絶縁膜は層間絶縁膜とも記される。また、基板はＴＦＴ基板であってもよい。配線は金属配線であってもよい。
【００３５】
本発明によれば、画素電極を構成する透明導電膜を周辺回路部の配線の上に形成したので、配線及び画素電極の上に樹脂膜を形成する前に、配線を外部の環境から保護することができる。
【００４１】
【発明の実施の形態】
以下に本発明の実施形態を図面に基づいて説明する。
（第１の実施の形態）
図２〜図５は、本発明の第１実施形態の表示装置における薄膜トランジスタ（ＴＦＴ）の形成工程を示す断面図である。
【００４２】
まず、図２(a) に示すように、ガラス、石英、樹脂フィルムのような絶縁性基板（基板）１の上に下地絶縁膜２として酸化シリコン（SiO2）膜を１５０〜３００ｎｍ、好ましくは２００ｎｍの厚さに形成する。その下地絶縁膜２は、膜厚５０ｎｍの窒化シリコン膜と膜厚２００ｎｍの酸化シリコン膜を順に形成した二層構造であってもよい。なお、絶縁性基板として、例えばコーニング社の＃１７３７ガラス基板を用いる。
【００４３】
続いて、下地絶縁膜２の上に非晶質シリコン膜３を２０〜１００ｎｍ、好ましくは４０〜５０ｎｍの厚さに連続的に成膜する。それらの膜は、例えばＰＥＣＶＤ(plasma-enhanced CVD）法により連続的に形成される。さらに、絶縁性基板１を窒素雰囲気中に置き、４５０℃の温度で非晶質シリコン膜３を１時間アニールし、これにより非晶質シリコン膜３から水素を抜く。
【００４４】
次に、図２(b) に示すように、波長３０８ｎｍ、エネルギー密度３００〜４００ｍＪ／ｃｍ2 、好ましくは３２０〜３５０ｍＪ／ｃｍ2 のエキシマレーザーを非晶質シリコン膜３の全面に照射して、非晶質シリコン膜３を多結晶シリコン膜３ａに変える。
【００４５】
なお、非晶質シリコン膜３が、水素化非晶質シリコン（a-Si:H）でなく、低水素濃度非晶質シリコン（a-Si）である場合にはシリコン膜からの水素抜きのためのアニール工程は不要である。低水素非晶質シリコンは、例えば水素含有量１％以下の非晶質シリコンである。
【００４６】
続いて、図２(c) に示すように、レジスト（不図示）と反応性イオンエッチングを用いて多結晶シリコン膜３ａをパターニングすることにより、画素部Ａ、周辺回路部Ｂ、その他の回路部（不図示）の複数のトランジスタ形成領域にそれぞれ島状の多結晶シリコンパターン３ｂ，３ｃ，３ｄを形成するとともに、トランジスタ同士を接続するショートバー領域（不図示）にも多結晶シリコン膜３ａを残す。
【００４７】
次に、図２(d) に示すように、下地絶縁膜２及び島状の多結晶シリコンパターン３ｂ，３ｃ，３ｄ上にゲート絶縁膜４としてSiO2膜をＰＥＣＶＤ法により８０〜１５０ｎｍの厚さに形成する。ゲート絶縁膜４として、例えば、膜厚１００〜１５０ｎｍ、好ましくは１２０ｎｍの酸化シリコン（SiO2）膜と膜厚３０〜１００ｎｍ、好ましくは４０〜５０ｎｍの窒化シリコン（SiN x ) 膜をＰＥＣＶＤ法により連続的に形成した二層構造を採用してもよい。
【００４８】
さらに、ゲート絶縁膜４上にアルミニウム合金（金属）、例えばAl-Nd 、Al-Sc をスパッタ法により３００〜５００ｎｍ、好ましくは３５０ｎｍの厚さに形成する。アルミニウム合金は、一層目の金属層（第１金属層）である。
【００４９】
そして、レジストパターンを用いてフォトリソグラフィー法によりアルミニウム合金をパターニングし、これにより図２(e) に示すように、島状の多結晶シリコンパターン３ｂ，３ｃ，３ｄの上を通るゲート電極５ｂ，５ｃ，５ｄとその他の一層目の配線パターンを形成する。なお、一層目の配線パターンの具体例については後述する。
【００５０】
この後に、ＬＤＤ領域幅を確保するために、ゲート電極５ｂ，５ｃ，５ｄをウェットエッチング（等方エッチング）し、さらにオーバーエッチングによりゲート電極５ｂ，５ｃ，５ｄをさらに細くすることにより、ゲート電極５ｂ，５ｃ，５ｄの両側のＬＤＤ(lightly doped drain) 領域幅を形成する。普通、ＴＦＴ信頼性を保証するために、ＬＤＤ領域幅を０．５〜１．５μｍの範囲に制御する。本実施形態では、サイドエッチング時間の調整でＬＤＤ領域幅ΔＬを０．８μｍ以下に制御する。勿論、サイドエッチング時間を調整すれば、ΔＬを０．５〜１．５μｍの範囲内で自由に調整することができる。ゲート電極５ｂ，５ｃ，５ｄの幅を画定した後にゲート電極５ｂ，５ｃ，５ｄの上に残されたレジストパターンを剥離する。
【００５１】
次に、図３(a) に示すように、島状の多結晶シリコンパターン３ｂ，３ｃ，３ｄのうちゲート電極５ｂ，５ｃ，５ｄの両側に不純物をドーピングしてソース領域とドレイン領域を形成する。
【００５２】
不純物のドーピングは、ＲＦ放電方式又はＤＣ放電方式のイオン源をもつプラズマドーピング装置を用いて、絶縁性基板１全面に対して、２ステップ方法で多結晶シリコンパターン３ｂ，３ｃ，３ｄに燐イオン（Ｐ+ ）ドーピングする。燐を供給するためのガスとして、１〜５％に希釈されたホスフィン（PH3 ）を用いる。
【００５３】
第１ステップと第２ステップのドーピングは、多結晶シリコンパターン３ｂ，３ｃ，３ｄのそれぞれのソース領域６ｓ、７ｓ、８ｓとドレイン領域６ｄ、７ｄ、８ｄ、およびショートバー領域の多結晶シリコンパターンに低抵抗なｎ+ 領域を形成し、さらに、ＬＤＤ領域に比較的高抵抗なｎ- 領域を形成することを目的とする。
【００５４】
第１ステップドーピングの代表的な条件は、イオン加速電圧を１０keV 、燐ドーズ量を５×１０14〜５×１０15ions/cm2に設定する。第２ステップドーピングの代表的な条件は、イオン加速電圧を７０keV 、燐ドーズ量を５×１０12〜１×１０14ions/cm2に設定する。そのような条件によれば、ドーパントはゲート絶縁膜４を透過して多結晶シリコンパターン３ｂ，３ｃ，３ｄに導入される。
【００５５】
２ステップドーピング法の最大のメリットは、１回のドーピング工程で真空を破らずに自己整合的にｎ- 領域とｎ+ 領域を形成できることである。
【００５６】
以上のドーピングは、周辺回路部Ｂ内のｐ型のＴＦＴ６を形成する領域とｎ型のＴＦＴ７とを形成する領域の島状の多結晶シリコンパターン３ｂ，３ｃと、画素部Ａのｎ型のＴＦＴ８を形成する領域の島状の多結晶シリコンパターン３ｄと、その他のＴＦＴのシリコンパターンとショートバー領域に対して行われるので、この後にｐ型のＴＦＴのソース領域とドレイン領域のそれぞれのｎ+ 型をｐ+ 型に反転させ、ｎ- 型をｐ- 型に反転させるための反転ドーピングを行う必要がある。
【００５７】
そこで、フォトレジスト（不図示）によりｎ型のＴＦＴとｎ型のショートバー領域を覆った状態で、ＲＦ又はＤＣの放電方式のイオン源をもつプラズマドーピング装置を用いて、ｐ型領域に対して、２ステップのホウ素（B + ）ドーピングを行う。反転ドーピングの第１ステップと第２ステップのB + ドーピングは、それぞれソース領域とドレイン領域とショートバー領域に低抵抗のｐ+ 領域を形成し、ＬＤＤ領域に比較的に高抵抗なｐ- 領域を形成することを目的とする。反転ドーピングの第１ステップドーピングの代表的な条件は、イオン加速電圧を１０keV 、ホウ素ドーズ量を５×１０14〜５×１０15ions/cm2である。第２ステップドーピングの代表的な条件は、イオン加速電圧を６０keV 、ホウ素ドーズ量を５×１０12〜１×１０14ions/cm2である。
【００５８】
反転ドーピングのために使用したフォトレジストを剥離した後に、波長３０８ｎｍ、エネルギー密度２５０〜３００ｍＪ／ｃｍ2 のエキシマレーザー法、又はハロゲンランプ等を用いるランプ加熱法を用いてドーパントの活性化を行い、ソース領域とドレイン領域のシート抵抗を５ｋΩ以下、好ましくは１ｋΩ以下にし、ＬＤＤ領域のシート抵抗を１×１０4 〜５×１０6 Ω／□、好ましくは５×１０4 〜１×１０5 Ω／□に設定する。
【００５９】
以上によりｎ型のＴＦＴとｐ型のＴＦＴとシリコンショートバーの形成が終了する。なお、本実施形態では、表示部Ａにはｎ型ＴＦＴ６ｄを形成し、周辺回路部Ｂにはｎ型とｐ型のＴＦＴ６ｂ、６ｃを形成するが、これに限られるものではない。
【００６０】
次に、図３(b) に示すように、ＰＥＣＶＤ法により窒化シリコンを３００〜６００ｎｍ、好ましくは４００ｎｍの厚さでゲート絶縁膜４とゲート電極５ｂ，５ｃ，５ｄの上に形成し、この窒化シリコンを第１層間絶縁膜９として用いる。これにより、ＴＦＴ６，７，８は第１層間絶縁膜９により覆われた状態になる。なお、第１層間絶縁膜９として窒化シリコンの代わりに酸化シリコンを形成してもよい。
【００６１】
続いて、図３(c) に示すように、ＲＩＥ法とレジストパターンを用いるフォトリソグラフィー法により第１層間絶縁膜９をパターニングすることにより、ｎ型のＴＦＴ７，８とｐ型のＴＦＴ６のそれぞれのソース領域６ｓ，７ｓ，８ｓとドレイン領域７ｄ，８ｄ，９ｄとゲート電極５ｂ，５ｃ，５ｄの上にコンタクトホール９ａ〜９ｉを形成する。第１層間絶縁膜９のエッチングガスとして、CF4 とSF6 を使用する。
【００６２】
次に、全てのコンタクトホール９ａ〜９ｉの中と第１層間絶縁膜９の上に、スパッタ法により多層メタル膜を形成する。多層メタル膜として、例えば膜厚１００ｎｍのTi膜と膜厚２００ｎｍのAl膜と膜厚１００ｎｍのTi膜を順に形成した３層構造がある。この多層メタル膜は、二層目の金属層（第２金属層）である。
【００６３】
続いて、図４(a) に示すように、フォトリソグラフィー法により多層メタル膜をパターニングしてソース領域６ｓ，７ｓ，８ｓとドレイン領域６ｄ，７ｄ，８ｄとゲート電極５ｂ，５ｃ，５ｄからコンタクトホール９ａ〜９ｉを介して引き出される配線パターン１０ａ〜１０ｉを形成する。フォトリソグラフィー法では、エッチングのためにＲＩＥ法を使用し、Ti/Al/Tiの多層メタル膜（二層目の金属層）のエッチングガスとして塩素系エッチングガスを用いる。表示部Ａの第１層間絶縁膜９上においては、ＴＦＴ８のドレイン領域８ｄとドレインバスラインに電気的に接続される配線パターン１０ｇと、ＴＦＴ８のゲート電極５ｄから引き出される配線パターン１０ｈと、ＴＦＴ８のソース領域８ｓに接続されて上に引き出される配線パターン１０ｉとを有する。
【００６４】
第１層間絶縁膜９上の配線パターン１０ａ〜１０ｉは、二層目の配線パターンである。
【００６５】
次に、中間の配線パターンを覆う窒化シリコン膜１１を第１層間絶縁膜９上にＰＥＣＶＤ法により５０〜２００ｎｍ、好ましくは１００ｎｍの厚さに形成する。さらに、窒化シリコン膜１１上に感光性のポリイミド、アクリル等の第１樹脂膜１２を形成する。この第１樹脂膜１２は、その表面の平坦化を図るために１．５μｍ以上の膜厚を有するのが好ましい。第１樹脂膜１２とその下の窒化シリコン膜１１によって第２層間絶縁膜１３を構成する。
【００６６】
さらに、図４(b) に示すように、第１樹脂膜１２を露光、現像することによって、ホール１３ａ，１３ｂ，１３ｃを形成する。例えば、表示領域ＡのＴＦＴ８のソース領域８ｓに電気的に接続される二層目の配線パターン１０ｉの上にホール１３ｃを形成し、周辺回路部ＢのＴＦＴ６，７のソース領域７ｓ、ドレイン領域６ｄ等に電気的に接続される二層目の配線パターン１０ａ、１０ｆの上にホール１３ａ，１３ｂを形成する。
【００６７】
続いて、第１樹脂膜１２のビアホールを通してその下の窒化シリコン膜１１をエッチングする。この場合、窒化シリコン膜１１の第１樹脂膜１２に対するエッチングレートを調整するために、窒化シリコン膜１１のエッチングガスとして用いられるCF4 とSF6 とO2の比率を調整する。
【００６８】
続いて、第１樹脂膜１２上とホール１３ａ，１３ｂ，１３ｃ内に、三層目の金属層（第３金属層）としてチタン膜をスパッタ法により１００〜３００ｎｍの厚さに形成する。続いて、図４(c) に示すように、塩素系ガスとＲＩＥを用いるフォトリソグラフィー法により、三層目の金属層をパターニングして三層目の配線パターン１４ａ，１４ｂ，１４ｃを形成する。なお、三層目の金属層として、Al膜、Al多層配線膜、Al合金、その他の金属材料膜を用いてもよい。
【００６９】
これにより、周辺回路部Ｂにおいて、複数のＴＦＴ６，７は、一層目の金属層からなる金属パターン、二層目の配線パターン１０ａ〜１０ｉ、三層目の配線パターン１４ａ，１４ｂ，１４ｃによって電気的に接続される。また、表示部Ａにおいて、ＴＦＴ８のソース領域８ｓは、二層目の配線パターン１０ｉと三層目の配線パターン１４ｃを介して第２層間絶縁膜１３上に引き出される。
【００７０】
次に、第１樹脂膜１２と三層目の配線パターン１４ａ，１４ｂ，１４ｃの上に５０〜１０ｎｍ、好ましくは７０ｎｍの厚さのインジウム酸化材料、ＩＴＯ等の透明導電膜１５をスパッタ法により形成する。そして、ウェットエッチングを用いる通常のフォトリソグラフィー法により透明導電膜１５をパターニングして、図５(a) に示すように、表示部ＡのＴＦＴ８のソース領域８ｓから引き出された三層目の配線パターン１４ｃ上から画素形成領域に延在する画素電極１５ｃを形成する。
【００７１】
さらに、周辺回路部Ｂでは、三層目の配線パターン１４ａ，１４ｂがAl又はAl合金からなる場合を除いて、三層目の配線パターン１４ａ，１４ｂに沿った形状に透明導電膜１５を残し、これにより三層目の配線パターン１４ａ，１４ｂの上面と側面を覆う。
【００７２】
三層目の配線パターン１４ａ，１４ｂ，１４ｃがAl又はAl合金からなる場合には、その上に直にＩＴＯ膜を形成すると、電触が発生してしまうため、三層目の配線パターン１４ａ，１４ｂ，１４ｃの上に電触防止導電膜、例えばTi膜を形成する等、種々な工程上又は構造上の対策が必要である。なお、ＩＴＯ膜は、周辺回路部Ｂでは三層目の配線パターン１４ａ，１４ｂの保護膜としても機能する。しかし、周辺回路部Ｂでは、三層目の配線パターン１４ａ，１４ｂ上に透明導電膜１５を残さなくても動作する。
【００７３】
その後に、水素（H2）混合ガス雰囲気、又は窒素（N2）雰囲気中で基板上の膜を２００〜３００℃の温度で加熱する。このような熱処理は、ＴＦＴの性能改善と第１樹脂膜の特性安定に効果がある。
【００７４】
以上により、図６のａに示すように、ＴＦＴ基板の形成工程が終了する。
【００７５】
これに続いて、図５(b) と図７に示すように、第２層間絶縁膜１３のうち画素部Ａと周辺回路部Ｂの上に配向膜１６を印刷し、この配向膜１６によって画素電極１５ｃと三層目の配線パターン１４ａ，１４ｂを覆う。配向膜１６は、ポリイミドのような樹脂から構成されている。
【００７６】
三層目の配線パターン１４ａ，１４ｂ，１４ｃは従来では配向膜とは別の最上の保護絶縁膜で覆われ、配向膜はパネル工程で最上の保護絶縁膜の上に形成される。しかし、本実施形態では、図６のｂに示すように、最上の層間絶縁膜の形成は省略してパネル工程で形成される配向膜１６で代用している。
【００７７】
ところで、図７の平面図において、絶縁性基板１の４隅の近傍に配置されるトランスファー電極１７は、対向基板側に形成された共通電極をＴＦＴ基板側に電気的に引き出すために形成されるものであって、銀ペースト、紫外線硬化型接着剤にニッケル或いは金をコーティングした球形材料などが用いられる。周辺回路部Ｂと表示部Ａを覆う配向膜１６は、トランスファー電極１７とその周辺には形成しないように注意する。
【００７８】
なお、図７において、シール１８は、表示部Ａと周辺回路部Ｂとトランスファー電極１７及び配向膜１６を囲むように、絶縁性基板１の周辺に枠状に形成される。また、図７の周辺回路部Ｂにおいて、配向膜の代わりにシール用樹脂膜を形成して最上の配線パターン１４ａ，１４ｂ，１４ｃを覆うようにしてもよい。また、三層目の金属層をシール領域に残して三層目の金属層上にシール１８を形成してもよく、これによりシール１８の密着性が悪くなることはない。シール用樹脂材の絶縁性は非常に良いために電気絶縁上の問題はない。
【００７９】
ところで、図７のＴＦＴ側の絶縁性基板１の上、又は対向基板の上に液晶を滴下し、その後にＴＦＴ側の絶縁性基板１と対向基板を張り合わせて、液晶表示装置が形成される。その液晶表示装置を、図７のＩ−Ｉ線の沿った断面図を示すと図８のようになる。
【００８０】
図８に示した液晶表示装置において、ＴＦＴ基板１９は、絶縁性基板１上に形成された画素用のＴＦＴ８、画素電極１５ｃを有する表示部Ａと、ＴＦＴ６，７を有するインバータやアナログスイッチを備えた周辺回路部Ｂを有している。また、対向基板２０は、平坦化膜２１、ブラックマトリクスＢＭとカラーフィルタＣＦ、透明対向電極２２、配向膜２３等が基板２４上に形成されている。ＴＦＴ基板１９と対向電極２０の間にはセルギャップを構成するシール１８と、シール１８により封止される液晶２５が挟まれている。また、ＴＦＴ基板１９の外側と対向基板２０の外側にはそれぞれ偏光板等の光学フィルム２６，２７が形成されている。
【００８１】
なお、対向基板２０において、カラーフィルターＣＦ上の平坦化膜２１は省略してもよい。また、対向基板２０において、表示部Ａでの液晶分子の傾きの影響を無くすために、周辺回路部Ｂに対向する部分では配向膜２３を形成しないことが望ましい。さらに、画素電極１５ｃは、二層目の配線パターン１０ｉを介してＴＦＴ８のソース領域８ｓに接続しているが、第１層間絶縁膜４、第２層間絶縁膜９に１つのホール（不図示）を形成し、このホールを通して画素電極１５ｃを構成する透明導電膜を直にソース領域８ｓに接続するようにしてもよい。
【００８２】
図９は、上記した液晶表示装置の回路ブロック図である。
【００８３】
図９に示した液晶表示装置は、複数の画素セルを有する表示部Ａと周辺回路部Ｂと入力端子部Ｃの３つの部分を示している。図９に示した回路は、後述する他の実施形態でも同様に適用される。
【００８４】
表示部Ａでは、ダブルゲートＴＦＴ８ａ，８ｂとダブルゲートＴＦＴ８ａ，８ｂの一方のソース電極に接続されている画素電極１５ｃ及び蓄積容量Ｃｓとからなる画素セル２８を複数有し、それらの画素セル２８は縦横にマトリクス状に複数配置されている。また、表示部Ａは、ＴＦＴ８ａ，８ｂのゲート電極に接続され且つ水平に配置されて画素ＴＦＴを選択するゲートバス（走査バス）線２９ａと、ＴＦＴ８ａのドレイン電極に接続され且つ垂直に配置されてデータ信号を画素セル２８に伝達するデータバス線２９ｂ、等を有している。
【００８５】
例えば、ＵＸＧＡフォーマットの表示部Ａでは、画素セル２８の総数は４８００×１２００個で、ゲートバス線２９ａの総数は１２００本で、走査バス線２９ｂの総数は４８００本である。
【００８６】
周辺回路部Ｂは、ガラスよりなる絶縁性基板１の表示部Ａの周りの額縁１ａに形成されていて、走査線側回路３０ａ、データ側周辺回路３０ｂ、静電防止／リペア／予備充電回路３０ｃ等から構成されている。
【００８７】
走査線側回路３０ａは、表示部左右側の額縁領域１ａに配置されていて、ゲートバス線２９ａを選択する信号を発生する回路構成を有している。また、データ側周辺回路３０ｂは、絶縁性基板１の上側の額縁領域１ｂに配置されていて、入力端子部３１から入力されたデジタル映像信号をアナログ階調信号に変換し、所定のタイミングでデータを表示部Ａに送る回路構成を有している。静電防止／リペア／予備充電回路３０ｃは、絶縁性基板１の下側の額縁領域１ｃに配置されている。
【００８８】
入力端子部３１は、２カ所（ポート）に接続される入力端子群から構成されている。各ポートに２４本又は４８本のデジタル信号線が設けられており、また、走査側回路３０ａを駆動する各種の制御信号端子が設けられている。
【００８９】
本実施形態によれば、以下に示す作用と効果が得られる。
【００９０】
第１樹脂膜１２は、厚さが１．５μｍ以上、比誘電率が３．０程度に小さい。
このため、第１樹脂膜１２上にある三層目の金属層からなる配線パターン１４ａ，１４ｂ，１４ｃと一層目、二層目の金属層からなる配線パターン５ｂ〜５ｄ、１０ａ〜１０ｉとの間に存在する浮遊容量が小さくなり、周辺回路部Ｂの動作周波数が大幅に向上する。
【００９１】
これに対して、従来技術のようにSiN x 、又はＴＥＯＳ−SiO2膜のような無機系絶縁膜を第一の層間絶縁膜１３として採用した場合には、ＣＶＤ成膜技術なので厚い膜厚を得ることができない。しかも、SiN x の比誘電率は７〜９、SiO2の比誘電率は３．８〜４．２と、有機樹脂膜よりも大きいので、三層目の配線パターン１４ａ，１４ｂ，１４ｃとその下の他の配線パターン５ｂ〜５ｄ、１０ａ〜１０ｉの間の寄生容量が大きくなり、周辺回路部Ｂの高周波動作が困難になる。
【００９２】
また、周辺回路部Ｂの動作周波数が高くなると、データ側に様々な高周波回路を設けることができるようになる。例えば、４０MHz 〜１００MHz 動作可能なデジタルドライバ回路、Ｉ／Ｏ回路、データ処理回路、メモリアレイ、ＣＰＵなどを備えた高性能・多機能の周辺回路を絶縁性基板１の額縁領域１ａ，１ｂ，１ｃ内に作ることが可能になる。従って、シートコンピュータを作ることも可能になる。
【００９３】
また、周辺回路部Ｂのレイアウト設計から見れば、三層目の配線パターン１４ａ，１４ｂ，１４ｃとその下の配線パターン５ｂ〜５ｄ、１０ａ〜１０ｉとの間の寄生容量を殆ど考慮しなくてもよいので、回路設計の自由度が大きくなり、高密度のＴＦＴ集積回路を作ることが可能になる。
【００９４】
また、周辺回路部Ｂの三層目の配線パターン１４ａ，１４ｂとその下の配線パターン５ｂ〜５ｄ、１０ａ〜１０ｉの寄生容量を考慮しなくてもよいので、横方向の配置において、三層目の配線パターン１４ａ，１４ｂをその下の配線パターン５ｂ〜５ｄ、１０ａ〜１０ｉに近づけてもよく、周辺回路部Ｂの占有面積を小さくすることができる。このため、絶縁性基板１の周辺の狭い額縁１ａ〜１ｃで大規模ＴＦＴ集積回路を作ることができる。また、回路規模が従来と同じ場合、額縁１ａ〜１ｃの面積が小さくなることが期待される。このように、狭額縁を持つ計量・コンパクトな周辺回路一体化型液晶表示装置を作ることができる。
【００９５】
本実施形態では、周辺回路部Ｂの三層目の配線パターン１４ａ，１４ｂの上に第２樹脂膜として配向膜１６を形成したので、単独の絶縁膜を形成する従来技術に比べて、製造プロセスが簡略化され、製造コストが削減される。
【００９６】
本実施形態では、周辺回路部Ｂの三層目の配線パターン１４ａ，１４ｂの上に金属酸化物の透明導電膜１５を重ねて形成したので、三層目の配線パターン１４ａ，１４ｂはパネル工程の前に透明導電膜１５によって保護される。しかも、三層目の配線パターン１４ａ，１４ｂは、配向膜１６に覆われるようにしたので、三層目の配線パターンの長期信頼性が確保される。
【００９７】
さらに、周辺回路部Ｂの三層目の配線パターン１４ａ，１４ｂと透明導電膜１５の間には他の絶縁膜は存在しないので、ＴＦＴ基板の製造プロセスが簡略化され、コストダウン効果が期待される。
（第２の実施の形態）
本実施形態として、三層の金属配線と二層の樹脂膜を用いた周辺回路一体型のポリシリコン反射型液晶表示装置の製造工程を以下に説明する。
【００９８】
まず、図２(a) 〜図４(b) に示したように、絶縁性基板１の上にＴＦＴ６〜８を形成し、その上に第１層間絶縁膜９、二層目の配線パターン１０ａ〜１０ｉ、第２層間絶縁膜１３を形成し、さらに第２層間絶縁膜１３にホール１３ａ，１３ｂ，１３ｃを形成するまでの工程は、第１実施形態と同じであるので省略する。
【００９９】
次に、図１０(a) に示すように、周辺回路部Ｂで第１樹脂膜１２のホール１３ａ，１３ｂを通してＴＦＴ６，７に電気的に接続される三層目の配線パターン３２ａ，３２ｂを形成するとともに、表示部Ａで第１樹脂膜１２のホール１３ｃを通してＴＦＴ８のソース領域８ｓに接続される反射画素電極３２ｃを形成する。
【０１００】
そのような三層目の配線パターン３２ａ，３２ｂと反射画素電極３２ｃは次のような工程により形成される。その反射画素電極３２ｃの上面は反射面となっている。
【０１０１】
まず、第１樹脂膜１２上とホール１３ａ，１３ｂ，１３ｃ内に、反射導電膜を兼ねた三層目の金属層として２０〜１００ｎｍの厚さのチタン膜と５０〜３００ｎｍの厚さのアルミニウム膜を順にスパッタ法により形成する。これに続いて、塩素系ガスとＲＩＥを用いるフォトリソグラフィー法により、三層目の金属層をパターニングすることにより、表示部Ａに画素電極３２ｃを形成するとともに、周辺回路部Ｂには三層目の配線パターン３２ａ，３２ｂを形成する。なお、三層目の金属層として、単層のAl膜を形成してもよい。
【０１０２】
その後に、水素（H2）混合ガス雰囲気、又は窒素（N2）雰囲気中で絶縁性基板１上の各々の膜を２００〜３００℃の温度で加熱する。このような熱処理は、ＴＦＴ６，７，８の性能改善と第１樹脂膜２１の特性安定に効果がある。
【０１０３】
次に、図１０(b) に示すように、第２樹脂膜として、表示部Ａと周辺回路部Ｂの上に配向膜１６を印刷する。その配向膜１６は、図６に示したと同様に、パネル工程の一部となっている。即ち、本実施形態では、最上の層間絶縁膜の形成は省略され、その層間絶縁膜を配向膜で代用している。
【０１０４】
なお、図１０において図２〜図５に記されたと同じ符号は同じ要素を示している。
【０１０５】
以上のような、ＴＦＴ６，７，８及び多層配線構造が形成された絶縁性基板１上の平面形状は、図７と同様である。即ち、第１実施形態と同様に、絶縁性基板１の４隅の近傍にはトランスファー電極１７が形成され、また、周辺回路部Ｂと表示部Ａを覆う配向膜１６はトランスファー電極１７とその周辺には形成されないのが好ましい。さらに、シール１８は、表示部Ａと周辺回路部Ｂとトランスファー電極１７を囲むように、絶縁性基板１の周辺に枠状に形成される。
【０１０６】
本実施形態に係る液晶表示装置を、図１０のＩ−Ｉ線の沿った断面で示すと図１１のようになる。図１１において、周辺回路部Ｂでの三層目の配線パターン３２ａ，３２ｂは、透明導電膜を介さずに直に配向膜（第２樹脂膜）１６により覆われている。また、反射面を有する画素電極３２ｃは二層目の配線パターン１４ｃを介してＴＦＴ８のソース領域に接続されている。対向基板２０において、カラーフィルターＣＦ上の２１平坦化膜は省略してもよい。また、対向基板２０において、表示部Ａへの液晶分子の傾きの影響を無くすために、周辺回路部Ｂに対向する部分では配向膜を形成しないことが望ましい。
【０１０７】
図１１に示した液晶表示装置のその他の構造は、第１実施形態と同じであるので説明を省略する。
【０１０８】
なお、本実施形態の作用、効果は第１実施形態とほぼ同じなので、説明を省略する。
（第３の実施の形態）
本実施形態では、表示解像度２３８ｄｐｉの０．４型ＵＸＧＡの液晶表示パネルに一体化された周辺回路の例として、第１、第２実施形態の構造とプロセスを用いた８ビットデジタルドライバの構成方法を説明する。
【０１０９】
図１２(a) 〜(c) は、低温ポリシリコンＴＦＴを用いた液晶表示装置内に一部又は全部が一体化される３種類のデータドライバを示している。データドライバは、図９のデータ側周辺回路３０ｂを構成するものであって、入力端子から入力されたデジタル映像信号をアナログ階調信号に変換し、所定のタイミングデータを表示部Ａに送る回路構成を有している。図１２(a) 〜(c) において、８ビットのデジタル入力ＲＧＢ信号は、ＴＦＴ基板１９上のデジタルドライバ３３に入力される。ＲＧＢ信号は、Ｒ０〜Ｒ７、Ｇ０〜Ｇ７、Ｂ０〜Ｂ７の２４チャンネルである。
【０１１０】
図１２(a) に示す第１型のデータドライバは、破線で囲まれたデジタルドライバ３３、ブロック制御回路３４、アナログスイッチ列３５を図８又は図１１のＴＦＴ基板１９に内蔵した完全内蔵型である。
【０１１１】
図１２(b) に示す第２型のデータドライバは、破線で囲まれたブロック制御回路３４とアナログスイッチ列３５を図８又は図１１のＴＦＴ基板１９に内蔵した部分内蔵型である。そして、デジタルドライバ３３は、単結晶半導体基板に形成されたデバイスであって、ＴＦＴ基板１９上にＴＡＢ実装又はＣＯＧ実装されている。
【０１１２】
図１２(c) に示す第３型のデータドライバは、破線で囲まれたアナログスイッチ列３５のみを内蔵した部分内蔵型である。Ｄ／Ａ変換機能を持つデジタルドライバ３３は、単結晶半導体基板に形成されてＴＦＴ基板１９上にＴＡＢ実装又はＣＯＧ実装されている。ブロック制御回路３４は、外付けのプリント板（ＰＴ板）回路で構成されている。
【０１１３】
なお、図１２(a) 〜(c) において、符号３３Ａ1 、３３Ａ2 は、ＴＦＴ基板１９に形成されてデジタルドライバ３３の出力側とアナログスイッチ列３５の入力側に接続される共通信号線である。
【０１１４】
それらのような３種類のデータドライバのうち図１２(a) に示した第１型が最も集積規模が高いので、第１型の構成について検討する。なお、データドライバを構成するＴＦＴは、第１、第２実施形態における周辺回路部ＢのＴＦＴ６，７等が適用される。
【０１１５】
図１３は、ＴＦＴ基板１９上に作り込まれたデジタルドライバ３３とブロック選択回路３４とアナログスイッチ部３５の構成図である。
【０１１６】
図１３に示す動作周波数４０MHz のデジタルドライバ３３は、信号入力／データ分割回路３３ａ、シリアル／パラレル変化部３３ｂ、ラッチ回路３３ｃ、レベルシフタ３３ｄ、Ｄ／Ａコンバータ（デコーダ）３３ｅ、アナログ出力バッファ（オペアンプ）３３ｆ、クロック制御回路３３ｇ等の回路から構成される。
【０１１７】
データ側周辺回路部３０ｂでは、デジタルドライバイ３３の動作周波数を下げ、電磁波輻射（ＥＭＩ）を削減するために４入力ポートが並列に設けられ、各入力ポート毎に１系統のデジタルドライバ３３が設けられる。即ち、データ側周辺回路部３０ｂでは、４系統のデジタルドライバ３３が構成される。
【０１１８】
次に、デジタルドライバ３３の各部分の基本動作原理と構成を説明する。
【０１１９】
８×ＲＧＢ＝２４チャネルのシリアル信号は、シリアル／パラレル変換部３３ｂで３００ライン分のパラレル信号に変換され、さらにラッチ回路３３ｃに転送される。ラッチ回路３３ｃが信号を一時保持し、一定のタイミングでレベルシフタ３３ｄとＤ／Ａコンバータ３３ｅに転送する。レベルシフタ３３ｄは、ロジックレベル（３〜５Ｖ）を液晶駆動電圧レベル（１０〜１５Ｖ）に変換する。Ｄ／Ａコンバータ３３ｅは、基準電圧Ｖ0 から２５６階調信号を生成し、デジタル階調コードをその階調に対応した電圧（２５６階調から選択）に変換する。Ｄ／Ａコンバータ３３ｅでデコードされた信号は、アナログ出力バッファー３３ｆによって一定のタイミングでパネル側に出力される。
【０１２０】
水平一列にある４８００個のサブ画素セルは、タイミング的に４ブロックに分割される。即ち、水平期間において、４系統のデジタルドライバ３３は同時に３００ライン分の階調信号を４回出力し、１回当たりの書き込みライン数は１２００本（４８００／４）、書き込み時間はおよそ１／４水平期間（１／４Ｈ）である。
【０１２１】
デジタルドライバ３３の出力側には３００本のビデオ信号線No.1-No.300 と１２００×４組のアナログスイッチ３５ａが形成される。ブロック制御回路部３４からのブロック信号線ＢＬ１〜ＢＬ４によってアナログスイッチ３５ａが１２００組の単位で選択されてデジタルドライバ３３の出力信号が所定の表示部Ａに書き込まれる。このように、デジタルドライバ３３とブロック選択回路３４によって、入力表示信号がブロック順次的に表示部Ａに転送され、さらに液晶Ｔ−Ｖ特性によって、人間が認識できる映像に変換される。
【０１２２】
半導体ＬＳＩのデジタルドライバの動作周波数に比べて、ポリシリコンデジタルドライバの動作周波数が低いため、ＴＦＴ性能に合わせて入力されたデータを最適な転送レート（周波数）に変換する必要性がある。低温ポリシリコンＴＦＴ６〜８の移動度が１５０cm2/Vs以下であるため、クロック周波数を８０ＭＨｚ以下に設定した方が動作マージンが広い。
【０１２３】
図１４は、ラッチ回路３３ｃの４ビット分の等価回路図である。ラッチ回路３３ｃはシリアル／パラレル変換３３ｂとレベルシフタ３３ｄの間にあり、入力されたデジタル信号Ｄ１ａ〜Ｄ４ａを一時的に保存するラインメモリ回路である。入力された４ビットのデジタル信号Ｄ１ａ〜Ｄ４ａがＬＰＧ信号によってラッチセル回路ＬＰ１〜ＬＰ４に記憶される。
【０１２４】
１ビットのラッチセル回路ＬＰ１（ＬＰ２、ＬＰ３、ＬＰ４）は１個の薄膜トランジスタＴ1 （Ｔ2 、Ｔ3 、Ｔ4 ）と２個のインバータＩ11，Ｉ12（Ｉ21、Ｉ32、Ｉ31、Ｉ32、Ｉ41、Ｉ42）によって構成される。８ビットのデジタル信号を保存するために、１出力当たり、８個の同じラッチセル回路が必要である。これにより、１系統のデジタルドライバ３３から３００の出力信号が出るため、８×３００＝２４００個のラッチセル回路が必要である。図１４には、４ビット分のラッチセル回路ＬＰ１〜ＬＰ４が示されている。
【０１２５】
図１５は、ラッチ回路３３ｃの２ビット分レイアウト図であり、図１４に示されたトランジスタのＴ１〜Ｔ４とラッチセル回路ＬＰ２、ＬＰ４のレイアウト図面が示される。
【０１２６】
レイアウト設計に用いたデザインルールは３〜４μｍである。表示精細度２３８ｄｐｉの８．４型ＵＸＧＡパネルの画素ピッチ３５．５μｍで、２ピッチ画素部の７１μｍ幅に８ビットラッチ回路（図１５では２ビットのみ示されている）を収めることができた。
【０１２７】
図１５において、第１、第２実施形態で示した絶縁性基板１、下地絶縁膜２、ゲート絶縁膜４、その他の絶縁膜は省略されている。
【０１２８】
図１５において、符号３６ａ〜３６ｊはそれぞれ一層目メタル配線であって島状のシリコン膜３ａの上では、その一部の一層目メタル配線３６ｅ，３６ｇ，３６ｈ，３６ｊ，２６ｉは薄膜トランジスタのゲート電極を兼ねている。また、符号３７ａ〜３７ｐは、一層目メタル配線３６ａ〜３６ｊを覆う第１層間絶縁膜９上に形成された二層目メタル配線であって、島状のシリコン層３ａと一層目メタル配線３６ａ〜３６ｊを接続する接続配線３７〜３７ｈ、２７ｊ、３７ｋ３７ｍ、３７ｎと、信号ＬＰＧを伝達するためのＬＰＧ配線３７ｐと、インバータＩ21、Ｉ41、Ｉ42の一部に定電圧ＶDDを印加するための定電圧配線３７ｉ，３７ｏと、インバータＩ21、Ｉ41、Ｉ42の一部を接地電位ＧＮＤに設定するための接地電位配線３７ｌ等がある。
【０１２９】
さらに、符号３８ａ〜３８ｃは、二層目メタル配線３７ａ〜３７ｐを覆う第２層間絶縁膜１３上に形成された三層目メタル配線である。三層目メタル配線３８ａ〜３８ｃとして、例えば、第３のラッチセル回路ＬＰ３の薄膜トランジスタＴ3 のドレイン領域上の二層目メタル配線３７ｇに接続されて第３のラッチセル回路ＬＰ３に引き出される配線３８ａと、第２のラッチセル回路ＬＰ２の一層目メタル配線３６ｈに接続される出力配線３８ｂと、第４のラッチセル回路ＬＰ４の一層目メタル配線３６ｊに接続される出力配線３８ｃがある。
【０１３０】
なお、図１５では、一層目メタル配線３６ａ〜３６ｊと二層目メタル配線３７ａ〜３７ｆ，３７ｈ，３７ｊ，３７ｋ，３７ｐの接続と島状のシリコン層３ａと二層目メタル配線３７ａ〜３７ｏの接続とのために第１層間絶縁膜９に形成されるホールを第１コンタクトとして示し、また、三層目メタル配線３８ａと二層目メタル配線３７ｇの接続のために第２層間絶縁膜１３に形成されるホールと、三層目メタル配線３６ｂと一層目メタル配線３６ｊ、３６ｈの接続のために第２層間絶縁膜１３及び第１層間絶縁膜９に形成されるホールとを第２コンタクトとして記載している。
【０１３１】
なお、一層目メタル配線は第１、第２実施形態の周辺回路部Ｂの一層目の配線パターンであり、二層目メタル配線は第１、第２実施形態の周辺回路部Ｂの二層目の配線パターンであり、三層目メタル配線は第１、第２実施形態の周辺回路部Ｂの三層目の配線パターンである。
【０１３２】
以上のように３層のメタル配線を使うことにより、従来の２層のメタル配線では困難であった２００ｄｐｉ以上の高精細にデジタルドライバを内蔵することができた。
【０１３３】
また、第２層間絶縁膜１３の上部である第１樹脂膜１２の膜厚が厚くて比誘電率が低いために、三層目メタル配線３８ａ〜３８ｃとその下の他のメタル配線３７ａ〜３７ｏ、３６ａ〜３６ｊの間の寄生容量が小さくなる。このため、４０ＭＨｚという高い周波数動で高速動作することが可能になる。
【０１３４】
さらに、３〜４μｍという緩いデザインルールで大規模の周辺回路を作ることができる。
（第４の実施の形態）
第１実施形態では、三層目の金属層と透明導電膜のパターニングを別々に行っているが、本実施形態ではそれらのパターニングを同時に行う簡略化について説明する。
【０１３５】
まず、図２(a) 〜図４(a) に示したと同じように、絶縁性基板１上にＴＦＴ６〜８を形成し、さらに第１層間絶縁膜９、二層目の配線パターン１０ａ〜１０ｉを形成する。その工程は、第１実施形態と同じであるので省略する。ただし、本実施形態では、二層目の配線パターン１０ａ〜１０ｉとして、膜厚５０ｎｍのTi膜と膜厚２００ｎｍを順に形成した２層構造を採用するか、又は、モリブデン（Mo）、チタン、アルミニウム合金などの単層又は多層を形成する。
【０１３６】
続いて、図１６(a) に示すように、二層目の配線パターン１０ａ〜１０ｉを覆う窒化シリコン膜１１を第１層間絶縁膜９上にＰＥＣＶＤ法により５０〜２００ｎｍ、好ましくは１００ｎｍの厚さに形成する。さらに、窒化シリコン膜１１の上に感光性ポジ型のポリイミド、アクリル等の第１樹脂膜１２を形成する。この第１樹脂膜１２は、その表面の平坦化を図るために３〜４μｍ以上の膜厚を有するのが好ましい。第１樹脂膜１２とその下の窒化シリコン膜１１によって第２層間絶縁膜１３を構成する。なお、第１樹脂膜１２の代わりに厚さ１μｍ以上のSiO2、SiN x 等の無機膜を形成してもよい。
【０１３７】
次に、図１６(b) に示すように、第１樹脂膜１２を露光、現像することにより二層目の配線パターン１０ａ〜１０ｉの上に二段目のホール１３ａ〜１３ｃを形成する。即ち、表示領域ＡではＴＦＴ８のソース領域８ｓに接続される二層目の配線パターン１０ｉの上方に形成される。さらに、第１樹脂膜１２のホール１３ａ〜１３ｃを通してその下の窒化シリコン膜１１をエッチングする。この場合、窒化シリコン膜１１の第１樹脂膜１２に対するエッチングレートを調整するために、エッチングガスとして用いられるCF4 とSF6 とO2の比率を調整する。
【０１３８】
続いて、図１６(c) に示すように、第１層間絶縁膜１３上とそのホール１３ａ〜１３ｃ内に、スパッタ法により厚さ７０ｎｍのＩＴＯ（透明導電膜）膜４１と、厚さ５０ｎｍのチタン膜と厚さ２００ｎｍのアルミニウムを連続して形成する。Ti膜とAl膜は三層目の金属層４２となる。そのTi膜は、ＩＴＯ膜４１とAl膜との直接接触による電気腐食を防止するために中間メタルブロッキング膜として形成されている。なお、中間メタルブロッキング膜としてモリブデン膜を形成してもよい。
【０１３９】
次に、三層目の金属層４２上にポジ型のフォトレジスト４３を３μｍの厚さに塗布する。そして、図１７(a) に示すように、通常の露光量で表示部Ａと周辺回路部Ｂを含むフォトレジスト４３を露光する。この１回目の露光時には、配線形状の遮光パターン４４ａと画素形状の遮光パターン４４ｂを有する第１のレチクル（露光マスク）４４を使用する。
【０１４０】
このような１回目の露光により、フォトレジスト４３には光照射領域４３ａが形成される。
【０１４１】
続いて、フォトレジスト４３を現像することなく、フォトレジスト４３の２回目の露光工程に移る。
【０１４２】
２回目の露光時には、図１７(b) に示すように、表示部Ａの少なくとも画素領域に向けて露光光を透過させる透過パターンと周辺回路部Ｂの全体を遮光する遮光パターンとを有する第２のレチクル（露光マスク）４５を使用する。また、その２回目の露光時の露光光量を１回目の露光時の露光光量の１／３〜２／３となるように設定する。これにより、第１回目の露光時に光を照射しなかった画素領域をハーフ露光する。
【０１４３】
この結果、画素領域でのフォトレジスト４３はハーフ露光部となり、その他の配線パターン部分では露光されない。しかも、三層目の金属層４２及びＩＴＯ膜４１が残されない部分ではフォトレジスト４３は通常の量で露光光が照射された状態になっている。
【０１４４】
この後に、フォトレジスト４３を現像すると、図１８(a) に示すように、周辺回路部Ｂではフォトレジスト４３は通常の１回の露光を経た場合と同じ厚さｔ1 になる一方、表示部Ａの画素領域上では過剰な露光に起因してフォトレジスト４３の膜厚ｔ2 が周辺回路部Ｂのフォトレジスト４３よりも１／３〜２／３程度に薄くなる。
【０１４５】
次に、そのような膜厚分布のあるフォトレジスト４３のパターンをマスクに用いて三層目の金属層４２と透明導電膜４１を順次エッチングすると、図１８(b) に示すように、周辺回路部Ｂには金属層４２及びＩＴＯ膜４１よりなる三層目の配線パターン４６ａ，４６ｂが形成され、表示部ＡにはＩＴＯ膜４２よりなる画素電極４６ｃが形成される。
【０１４６】
続いて、図１９(a) に示すように、画素電極４６ｃ上のフォトレジスト４３が無くなり、且つ周辺回路領域Ｂにはフォトレジスト４３を残る条件で酸素アッシングを行う。そのようなフォトレジスト４３の膜厚の調整方法として、アッシング時に生じるプラズマ中の炭素（Ｃ）を検出し、その信号強度をモニターすることによりエッチングのエンドポイントを決めておく。ここで過剰のオーバーアッシングにならないように注意を払う。なお、三層目の金属層４２をエッチンした後に画素電極４６ｃ上に残ったフォトレジスト４３の膜厚をｔとすると、周辺回路部Ｂでのレジスト４３の膜厚はｔ＋α程度薄くなる。なお、αはオーバーアッシングにより削られた厚さである。
【０１４７】
この状態では、周辺回路部Ｂの三層目の配線パターン４６ａ，４６ｂはフォトレジスト４３に覆われた状態であり、表示部Ａに残った三層目の金属層４２は露出した状態になっている。
【０１４８】
次に、図１９(b) に示すように、画素電極４６ｃ上の三層目の金属層４２をエッチングして除去する。この場合、画素電極４６ｃを構成するＩＴＯ膜４１を残すために、ＩＴＯに対するエッチング選択比の高いメタルエッチャント、例えば を使用する。なお、周辺回路部Ｂでは、三層目の配線パターン４６ａ，４６ｂを構成する金属層４２は、フォトレジスト４３により保護されているのでエッチングされない。
【０１４９】
この後に、図２０(a) に示すように、フォトレジスト４３を除去する。なお、第２層間絶縁膜１３の上層部として第１樹脂膜１２を適用する場合には、第１樹脂膜１２が薄層化されるおそれがあるので、フォトレジスト４３をアッシングする際に第１樹脂幕１２が残っているように、第１樹脂膜１２の膜厚を調整する必要がある。但し、第２層間絶縁膜１３の上部が無機膜から構成されている場合には第２層間絶縁膜１３がアッシングにより薄くなることはない。なお、第２層間絶縁膜１３として、樹脂膜を無機膜により挟んだ三層構造を採用してもよい。
【０１５０】
その後に、(b) に示すように、配線パターン４６ａ，４６ｂ、画素電極４６ｃを覆う配向膜（第２樹脂膜）１６を第２層間絶縁膜１２上に形成する。
【０１５１】
以上のように本実施形態によれば、表示部Ａの画素電極４６ｃと三層目の配線パターン４６ａ，４６ｂがハーフ露光ステップを有する１回のフォトリソグラフィー工程により形成されるので、製造工程が簡略されて製造コストを削減することができる。
（第５の実施の形態）
本実施形態では、上記した三層目の金属層をマスク選択スパッタ法で形成することにより工程を簡略化することについて説明する。マスク選択スパッタ法は、透明導電膜と三層目の金属層との形成順の相違によって種々の法がある。
【０１５２】
図２１(a),(b) は、透明導電膜を形成した後に三層目の金属層を形成する第１のマスク選択スパッタ法を示している。
【０１５３】
まず、図２１(a) に示すように、絶縁性基板５１の上にＴＦＴ、一層目及び二層目の金属層、層間絶縁膜、第１樹脂膜等を含むデバイス構造部５２を形成する。デバイス構造５２の最上層は第１樹脂膜となっている。続いて、通常のスパッタ法により透明導電膜であるＩＴＯ膜５３をデバイス構造部５２上に形成する。
【０１５４】
さらに、図２１(b) に示すように、デバイス構造部５２の表示部Ａをスパッタ用メタルマスク５５によりスパッタソース源から遮蔽した状態で、三層目の金属層５４として膜厚５０ｎｍのTi膜と膜厚２００ｎｍのアルミニウム膜をスパッタによりＩＴＯ膜５３上に形成する。これにより、デバイス構造部５２の周辺回路部ＢにＩＴＯ／Ti／Alの多層構造の膜５３，５４が形成され、表示部Ａには単層のＩＴＯ膜５３のみが形成されことになる。
【０１５５】
図２２(a),(b) は、三層目の金属層を形成した後に透明導電膜を形成する第２のマスク選択スパッタ法を示している。
【０１５６】
まず、図２２(a) に示すように、絶縁性基板１上にデバイス構造部５２を形成する。続いて、スパッタ用メタルマスク５５を用いてデバイス構造部５２の表示部Ａをスパッタソース源から遮蔽した状態で、スパッタ用メタルマスク５５口を通してスパッタにより三層目の金属層５４として膜厚５０ｎｍのTi膜と膜厚２００ｎｍのアルミニウム膜を順にデバイス構造部５２の第１樹脂膜上に形成する。
【０１５７】
次に、図２２(b) に示すように、スパッタ用メタルマスク５５を絶縁性基板１の上方から外し、デバイス構造部５２上と三層目の金属層５４上に通常のスパッタ法により透明導電膜５３としてＩＴＯ膜を形成する。これにより、周辺回路部ＢにはTi／Al／ＩＴＯの多層構造の膜５３，５４が形成され、表示部Ａには単層の透明導電膜５３のみが形成されことになる。
【０１５８】
次に、図２１(a),(b) に示した第１のマスク選択スパッタ法を用いて、画素電極と三層目の配線パターンを形成する工程を説明する。
【０１５９】
まず、図２(a) 〜図３(d) に示したと同じように、絶縁性基板１上にＴＦＴ６，７，８を形成し、さらに第１層間絶縁膜９、二層目の配線パターン１０ａ〜１０ｉを形成する。それらの詳細は、第１実施形態と同じであるので省略する。ただし、二層目の配線パターン１０ａ〜１０ｉの構成膜として、膜厚５０ｎｍのTi膜と膜厚２００ｎｍを順に形成した２層構造、又は、Mo、Ti、Al合金などの単層若しくは多層構造を形成する。
【０１６０】
続いて、図２３(a) に示すように、二層目の配線パターン１０ａ〜１０ｉを覆う窒化シリコン膜１１を第１層間絶縁膜９上にＰＥＣＶＤ法により５０〜２００ｎｍ、好ましくは１００ｎｍの厚さに形成する。さらに、窒化シリコン膜１１の上に感光性のポリイミド、アクリル等の第１樹脂膜１２を形成する。この第１樹脂膜１２は、その表面の平坦化を図るために３〜４μｍ以上の膜厚を有するのが好ましい。第１樹脂膜１２とその下の窒化シリコン膜１１によって第２層間絶縁膜１３を構成する。なお、第１樹脂膜１２の代わりに厚さ１μｍ以上のSiO2、SiN x 等の無機膜を形成してもよい。
【０１６１】
次に、図２３(b) に示すように、第１樹脂膜１２を露光、現像することにより二層目の配線パターン１０ａ〜１０ｉの上にホール１３ａ〜１３ｃを形成する。画素を形成しようとする領域ではＴＦＴ８のソース領域８ｓに接続される二層目の配線の上にホール１３ｃが形成される。さらに、第１樹脂膜１２のホール１３ａ〜１３ｃを通してその下の窒化シリコン膜１１をエッチングする。この場合、窒化シリコン膜１１の第１樹脂膜１２に対するエッチングレートを調整するために、エッチングガスとして用いられるCF4 とSF6 とO2の比率を調整する。
【０１６２】
続いて、図２３(c) に示すように、第１樹脂膜１２上とホール１３ａから１３ｃ内に、スパッタ法により厚さ７０ｎｍの透明導電膜５６としてＩＴＯ膜を形成する。
【０１６３】
さらに、図２４(a) に示すように、スパッタ用メタルマスク５５で表示部Ａの透明導電膜５６を遮蔽しながら、周辺回路部Ｂの透明導電膜５６上に厚さ５０ｎｍのチタン（Ti）膜と厚さ２００ｎｍのアルミニウム（Al）をスパッタ法により連続して形成する。Ti膜とAl膜は三層目の金属層５７である。そのTi膜は、第４実施形態のように中間メタルブロッキング膜として機能する。なお、中間メタルブロッキング膜としてモリブデンを形成してもよい。
【０１６４】
絶縁性基板１上で透明導電膜５６のみが形成される表示部Ａと三層目の金属層５６及び透明導電膜５６が形成される周辺回路部Ｂの配置を示すと図２６の平面図のようになる。なお、三層目の金属層５７が形成される領域は、表示部Ａ以外の全部の領域としてもよい。
【０１６５】
次に、スパッタ用メタルマスク５５を絶縁性基板１の上方から外した後に、三層目の金属層５７と透明導電膜５６の上にポジ型のフォトレジスト５８を１．５μｍの厚さに塗布する。そして、図２４(b) に示すように、フォトレジストを露光、現像することにより表示部Ａには画素用レジストパターン５８ａを形成し、周辺回路部Ｂには配線用レジストパターン５８ｂを形成する。
【０１６６】
続いて、画素用レジストパターン５８ａ、配線用レジストパターン５８ｂをマスクに用いて、表示部Ａでは透明導電膜５６をエッチングし、周辺回路部Ｂでは三層目の金属層５７とＩＴＯ膜５６を順次エッチングすると、図２５(a) に示すように表示部Ａには画素電極５９ａが形成され、周辺回路部Ｂには三層目の配線パターン５９ｂが形成される。画素電極５９ａはホール１３ｃを通して二層目の配線パターン１０ｉに接続されてＴＦＴ８のソース領域８ｓに電気的に接続される。また、周辺回路領域Ｂの三層目の配線パターン５９ｂは、ホール１３ａ，１３ｂ内に充填された透明導電膜５６を介して二層目の配線パターン１０ａ，１０ｆに接続されることになる。
【０１６７】
さらに、図２５(b) に示すように、配線用及び画素用のレジストパターン５８ａ，５８ｂを酸素アッシングにより除去した後に、図２５(c) に示すように、三層目の配線パターン５８ｂと画素電極５８ａを覆う配向膜１６を第２層間絶縁膜１３上に形成する。
【０１６８】
以上のように、本実施形態によれば、三層目の金属層５７をマスク選択スパッタ法により周辺回路部Ｂにのみ形成し、表示部Ａ及び周辺回路部Ｂに透明導電膜５６を形成するようにしたので、透明導電膜５６と金属層５７を１回のフォトリソグラフィー工程によりパターニングすることにより、画素電極５８ａと三層目配線パターン５９ｂを形成することができ、製造工程が簡略化されて製造コストが削減される。
【０１６９】
なお、図２３〜図２６において、第１、第２実施形態と同じ符号は同じ要素を示している。
（第６の実施の形態）
本実施形態では、第１、第２、第４及び第５実施形態で示した一層目〜三層目の金属層から高周波信号伝送回路を形成する方法について説明し、さらに、三層目の金属層を高周波回路の電磁波遮蔽に用いる構造について説明する。
【０１７０】
図２７は、第１、第２、第４及び第５実施形態で示した一層目〜三層目の金属層をパターニングすることにより形成された高周波信号伝送回路の平面図、図２８は電磁波遮蔽構造の断面図である。
【０１７１】
ＴＦＴ基板において、高周波信号伝送回路６０の高周波入力端子ＲＤ０〜ＲＤ７、ＧＤ０〜ＧＤ７、ＢＤ０〜ＢＤ７に入力する赤（Ｒ）、緑（Ｇ）、青（Ｂ）の３色のデジタル表示信号（８ビット×３）は、高周波信号伝送回路６０内の配線を通して周辺回路に入力される。また、ＴＦＴ基板において、高周波伝送回路６０の制御信号端子ＳＡ、ＳＢ、ＳＣ、ＳＤに入力する高周波制御信号は、高周波信号伝送回路６０内の配線を通して周辺回路に入力される。
【０１７２】
表示フォーマットによって異なるが、ＸＧＡ（水平１０２４×垂直７６８）の場合、マスタクロック周波数はシングルポートで約６５MHz 、デュアルポートで約３３MHz である。このような高周波信号を伝送する際、電磁波輻射が発生して環境と人体に悪影響を与えるので、電磁波防止対策が必要である。
【０１７３】
外部よりＴＦＴ基板に入力した高周波信号は、図２７の平面図に示す高周波伝送回路６０を介して高周波回路部６１等に伝送される。図２８は、図２７のII−II線断面である。なお、図２７は、配線等の配置を示している。
【０１７４】
高周波伝送回路６０は、図２８に示すように、絶縁性基板６１上の絶縁膜６２の上に形成された一層目の配線７１と、一層目の配線７１と絶縁膜６２を覆う第１層間絶縁膜６３の上に形成された二層目の配線７２と、二層目の配線７２と第１層間絶縁膜６３を覆う第２層間絶縁膜６４上に形成された固定電位金属パターン７３とを有している。第２層間絶縁膜６４の少なくとも上部は、樹脂絶縁膜から構成される。
【０１７５】
一層目の配線７１は、例えば第１実施形態のゲート電極５ｂ〜５ｄを構成する一層目の金属層をパターニングすることにより形成される。また、二層目の配線７２は、例えば第１実施形態の二層目の配線パターン１０ａ〜１０ｉを構成する二層目の金属層をパターニングすることにより形成される。さらに、固定電位金属パターン７３は、例えば第１実施形態の三層目の配線パターン１４ａ〜１４ｃを構成する三層目の金属層をパターニングすることにより形成される。
【０１７６】
一層目の配線７１は、図２７の縦方向（Ｙ方向）に間隔を置いて平行に複数本形成されている。また、二層目の配線７２は、図２７の横方向（Ｘ方向）に間隔を置いて平行に複数本形成されている。
【０１７７】
１つの一層目の配線７１は、第一層間絶縁膜６３に形成されたコンタクトホール６３ａを介して１つの二層目の配線７２に接続されている。
【０１７８】
二層目の配線７２は、高周波入力端子ＲＤ０〜ＲＤ７、ＧＤ０〜ＧＤ７、ＢＤ０〜ＢＤ７と制御信号端子ＳＡ、ＳＢ、ＳＣ、ＳＤに接続され、一層目の配線７１は、絶縁性基板１上に形成された高周波回路部７０に接続されている。その高周波回路部７０は、第１実施形態で示した周辺回路部Ｂ内のＴＦＴ、一層目の配線パターン、二層目の配線パターン等から構成される。
【０１７９】
第２層間絶縁膜６４上の固定電位金属パターン７３は、一層目の配線７１と二層目の配線７２と高周波回路部７０を被覆する大きさの形状にパターニングされている。また、固定電位金属パターン７３は、接地電位その他の固定電位に電気的に接続され、これにより高周波信号の伝送により発生する電磁波を遮蔽する。
【０１８０】
図２９(a),(b) は、本実施形態の変形例を示す平面図及び断面図である。
【０１８１】
図２９(a),(b) において、ＴＦＴ基板に形成された周辺回路内の２つの高周波回路７０ａ，７０ｂは、第一層間絶縁膜６３の上に形成された第１端子７４及び第２端子７５にそれぞれ接続されている。第１端子７４と第２端子７５は、それぞれ二層目の配線７２の元となる二層目の金属層をパターニングすることによって形成される。
【０１８２】
第２層間絶縁膜６４上には、固定電位金属パターン７３のパターニングにより形成されたブリッジ配線７３ａが複数形成されている。ブリッジ配線７３ａの一端は、第２層間絶縁膜６４に形成されたホール６４ａを通して第１端子７４に接続され、その他端は第２層間絶縁膜６４に形成された別のホール６４ｂを通して第２端子７５に接続されている。これにより、２つの高周波回路７０ａ，７０ｂは、第１端子７４、第２端子７５及びブリッジ配線７３ａを介して電気的に接続されている。
【０１８３】
また、一層目の配線７１と二層目の配線７２と高周波回路７０ａ，７０ｂを覆う大きさにパターニングされた固定電位金属パターン７３は、接地電位GND その他の固定電位に電気的に接続されている。
【０１８４】
この場合、三層目の金属層７３は、ブリッジ配線７３ａの周囲に広がって同じ三層目の金属層から形成されているが、ブリッジ配線７３ａの周囲に３〜５０μｍの隙間Ｓを介して互いに絶縁されている。
【０１８５】
なお、三層目の金属層をパターニングして形成された配線パターンにより同一の高周波回路内の素子同士を接続する構造を採用してもよい。
【０１８６】
上記した三層目の金属層は、より低い抵抗値を得るために、アルミニウムを含む金属層で構成し、シート抵抗を１０Ω／□以下に設計することが望ましい。本実施形態では、三層目の金属層として膜厚５０ｎｍのチタンと膜厚２００ｎｍのアルミニウムの二層構造の金属層を採用し、その二層構造の金属層のシート抵抗は０．２Ω／□以下である。
【０１８７】
以上のように、第２層間絶縁膜上の三層目の金属層をパターニングして形成した固定電位金属パターン７３は、接地電位に接続されるために、高周波伝送配線による電磁波の輻射が抑えられる。この結果、高周波伝送回路６０は、高周波信号を高いＳ／Ｎ（信号／雑音）比で確実に伝送することができる。しかも、ＴＦＴ基板からの電磁波輻射が固定電位金属パターン７３によって小さくなるので、情報システム全体の電磁波輻射が小さくなり、上記した構造は環境にやさしい情報システムの構築に寄与する。さらに、上記した構造の高周波伝送回路は、高周波回路の電気的発振を防ぐことができるので、パネル動作安定性が改善される。
【０１８８】
なお、上記した各実施形態で層間絶縁膜は絶縁膜としても表現してもよい。
（付記１）画素マトリクスと走査バス線とデータバス線とを有する表示部と、前記走査バス線を駆動するゲートドライバと前記データバス線を駆動するデータドライバを有する周辺回路部が形成された第１基板と、該第１基板に対向する第２基板と、前記第１基板と前記第２基板の間に挟まれる液晶とを有する液晶表示装置において、
前記周辺回路部の少なくとも一部は、
前記第１基板上に形成された第１金属パターンと、
前記第１金属パターン上に形成された第１絶縁膜と、
前記第１絶縁膜上に形成された第２金属パターンと、
前記第２金属パターン上に形成されて少なくとも第１樹脂膜を有する第２絶縁膜と、
前記第２絶縁膜上に形成された第３金属パターンとを有し、
前記表示部は、
前記第１基板上に形成され且つ前記第２絶縁膜に覆われた能動素子と、
前記第２絶縁膜上の画素領域に形成され且つ前記第２絶縁膜に形成されたホールを通して前記能動素子に電気的に接続される画素電極とを有する
ことを特徴とする液晶表示装置。
（付記２）前記第３金属パターンの上に形成された第２樹脂膜を有し、前記画素電極は前記第２絶縁膜と前記第２樹脂膜の間に形成されていることを特徴とする付記１に記載の液晶表示装置。
（付記３）前記表示部の前記第２絶縁膜上には、前記第３金属パターンと同じ材料から構成され且つ前記能動素子に電気的に接続される引出金属パターンが形成され、
さらに、前記画素電極は、前記ソース引出金属パターン上に形成された透明導電膜から形成されていることを特徴とする付記１又は付記２に記載の液晶表示装置。
（付記４）前記引出金属パターンは、前記周辺回路部の第３金属パターンと同じ材料又はほぼ同様な材質の多層又は単層の金属膜から構成されていることを特徴とする付記３に記載の液晶表示装置。
（付記５）前記周辺回路部の前記第３金属パターン上には透明導電膜が形成されていることを特徴とする付記１乃至付記４のいずれかに記載の液晶表示装置。
（付記６）前記画素電極は、前記第２絶縁膜上に形成された金属パターンから構成され、反射面を有していることを特徴とする付記１又は付記２に記載の液晶表示装置。
（付記７）前記画素電極を構成する前記金属パターンは、前記周辺回路部の第３金属パターンと同じ材料又はほぼ同様な材質の多層又は単層の金属膜から構成されていることを特徴とする付記６に記載の液晶表示装置。
（付記８）前記表示部の前記画素電極は透明導電膜のパターンから構成され、
前記周辺回路部の前記第１金属パターン、前記第２金属パターンの下には前記透明導電膜のパターンが形成されていることを特徴とする付記１乃至付記４のいずれかに記載の液晶表示装置。
（付記９）前記第２樹脂膜は、前記表示部に形成される配向膜であるか、又は、該配向膜と同じ材質の樹脂膜であることを特徴とする付記２乃至付記８のいずれかに記載の液晶表示装置。
（付記１０）前記周辺回路部において、前記第３金属パターン上に絶縁性シールが形成されていることを特徴とする付記３、付記４、付記６乃至付記９のいずれかに記載の液晶表示装置。
（付記１１）前記周辺回路部の少なくとも一部は、前記基板上に形成された薄膜トランジスタを有し、
前記第１金属パターンは前記薄膜トランジスタのゲート電極及び電気配線であり、前記第２金属パターンは前記薄膜トランジスタのソース／ドレイン電極及び電気配線であることを特徴とする付記１乃至付記１０に記載の液晶表示装置。
（付記１２）前記データドライバは、レジスタ回路、ラッチ回路、ＤＡ変換回路、アナログバッファ回路を有し且つ前記第１金属パターン、前記第２金属パターン、前記第３金属パターンを用いるデジタルドライバであることを特徴とする付記１乃至付記１０のいずれかに記載の液晶表示装置。
（付記１３）基板の上方に第１配線を形成する工程と、
前記第１配線上に第１絶縁膜を形成する工程と、
前記第１絶縁膜上に第２配線を形成する工程と、
前記第２配線上と前記第１絶縁膜上に少なくとも第１樹脂膜を含む第２絶縁膜を形成する工程と、
前記第２絶縁膜上の周辺回路部に第３配線を形成する工程と、
前記第２絶縁膜上の表示部に画素電極を形成する工程と、
を有することを特徴とする液晶表示装置の製造方法。なお、第１〜第３の配線は金属配線であってもよい。 （５）
（付記１４）前記周辺回路部に形成された前記第３配線と前記表示部の前記画素電極の上に第２樹脂膜を形成する工程をさらに有することを特徴とする付記１３に記載の液晶表示装置の製造方法。
（付記１５）基板上であって表示部と周辺回路部に下側配線を形成する工程と、
前記下側配線の上に絶縁膜を形成する工程と、
前記絶縁膜上に透明導電膜を形成する工程と、
前記透明導電膜上に金属層を形成する工程と、
前記金属層上にレジストを塗布する工程と、
第１露光マスクを使用して第１露光量で前記レジストを露光する工程と、
前記レジストのうち前記表示部に光を透過し且つ前記周辺回路部を遮光する第２露光マスクを用いて第１露光量よりも少ない光量の第２露光量で前記レジストを露光する工程と、
前記レジストを現像することによって前記周辺回路部には第１レジストパターンを形成し、且つ前記表示部には該配線レジストパターンよりも薄く画素形状の第２レジストパターンを形成する工程と、
前記第１レジストパターン及び前記第２レジストパターンをマスクに用いて前記金属層及び前記透明導電膜をエッチングすることにより、前記周辺回路部には上側配線を形成し、前記表示部には画素電極を形成する工程と、
前記第１レジストパターンを薄層化するとともに前記第２素レジストパターンを除去する工程と、
第１レジストパターンをマスクにして前記画素電極の上部にある前記金属層を選択的にエッチングすることにより、前記画素電極の前記透明導電膜を選択的に露出させる工程と、
前記第１レジストパターンを除去することにより、前記上側配線を構成する前記金属層を露出させる工程と
を有することを特徴とする液晶表示装置の製造方法。
（付記１６）前記上側配線は、前記透明導電膜を介して前記下側配線に電気的に接続されていることを特徴とする付記１５に記載の液晶表示装置の製造方法。
（付記１７）基板の表示部と周辺回路部にＴＦＴ素子及び第１配線を形成する工程と、
前記ＴＦＴ素子及び前記第１配線上に樹脂膜を含む絶縁膜を形成する工程と、
前記第１配線を部分的に露出させるコンタクトホールを前記絶縁膜に形成する工程と、
前記コンタクトホール内と前記絶縁膜上に透明導電膜を形成する工程と、
前記透明導電膜上に金属層を形成する工程と、
前記金属層上にレジストを塗布する工程と、
第１露光マスクを使用して第１露光量で前記レジストを露光する工程と、
前記レジストのうち前記表示部に光を透過し且つ前記周辺回路部を遮光する第２露光マスクを用いて第１露光量よりも少ない光量の第２露光量で前記レジストを露光する工程と、
前記レジストを現像することによって前記周辺回路部には第１レジストパターンを形成し、且つ前記表示部には該第１レジストパターンよりも薄く画素形状の第２レジストパターンを形成する工程と、
前記第１レジストパターン及び前記第２レジストパターンをマスクに用いて前記金属層及び前記透明導電膜をエッチングすることにより、前記周辺回路部には導電パターンを形成し、前記表示部には画素電極を形成する工程と、
前記配線レジストパターンを薄層化するとともに前記第２レジストパターンを除去する工程と、
前記第１レジストパターンをマスクにして前記画素電極の上部にある前記金属層を選択的にエッチングすることにより、前記画素電極の前記透明導電膜を選択的に露出させる工程と、
前記第１レジストパターンを除去することにより、前記周辺回路部で前記導電パターンを構成する前記金属層を露出させる工程と
を有することを特徴とする液晶表示装置の製造方法。
（付記１８）基板上の表示部と周辺回路部に下側配線を形成する工程と、
前記下側配線の上に絶縁膜を形成する工程と、
前記絶縁膜上に透明導電膜を形成する工程と、
前記透明導電膜上のうちの前記周辺回路部に金属層を選択的に形成するとともに前記表示部では前記透明導電膜を露出した状態に保持する工程と、
前記透明導電膜及び前記金属層上にレジストを形成する工程と、
前記レジストを露光、現像してレジストパターンを形成する工程と、
前記レジストパターンをマスクに使用して前記金属層及び前記透明導電膜をエッチングすることにより、前記周辺回路部には前記透明導電膜と前記金属層よりなる上側配線を形成するとともに、前記表示部には前記透明導電膜よりなる画素電極を形成する工程と
を有することを特徴とする液晶表示装置の製造方法。
（付記１９）基板上の表示部と周辺回路部にＴＦＴ素子及び電気配線を形成する工程と、
前記ＴＦＴ素子及び前記電気配線の上に樹脂を含む絶縁膜を形成する工程と、
前記絶縁膜の上に前記電気配線を部分的に露出させるコンタクトホールを形成する工程と、
前記絶縁膜上に透明導電膜を形成する工程と、
前記透明導電膜の上に金属導電層を選択的に形成する工程と、
前記透明導電膜及び前記金属導電層上にフォトレジストを形成する工程と、
前記フォトレジストを露光、現像してレジストパターンを形成する工程と、
前記レジストパターンをマスクにして前記金属導電層及び前記透明導電膜を順にエッチングすることにより、前記周辺回路部には前記透明導電膜と前記金属導電層よりなる多層配線を形成するとともに、前記表示部には前記透明導電膜よりなる画素電極を形成する工程と
を有することを特徴とする液晶表示装置の製造方法。
（付記２０）基板上の表示部と周辺回路部にＴＦＴ素子及び電気配線を形成する工程と、
前記ＴＦＴ素子及び前記電気配線の上に樹脂を含む絶縁膜を形成する工程と、
前記絶縁膜の上に前記電気配線を部分的に露出させるコンタクトホールを形成する工程と、
前記絶縁膜上に金属導電膜を形成する工程と、
前記金属導電層の上に透明導電膜を選択的に形成する工程と、
前記透明導電膜及び前記金属導電層の上にフォトレジストを形成する工程と、
前記フォトレジストを露光、現像してレジストパターンを形成する工程と、
前記レジストパターンをマスクにして前記透明導電膜及び前記金属導電層を順にエッチングすることにより、前記周辺回路部には前記透明導電膜と前記金属導電層よりなる多層配線を形成するとともに、前記表示部には前記透明導電膜よりなる画素電極を形成する工程と
を有することを特徴とする液晶表示装置の製造方法。
（付記２１）基板上の表示部と周辺回路部に下側配線を形成する工程と、
前記下側配線の上に絶縁膜を形成する工程と、
前記絶縁膜上のうちの前記周辺回路部に金属層を選択的に形成するとともに前記表示部では前記絶縁膜を露出した状態に保持する工程と、
前記絶縁膜及び前記金属層上に透明導電膜を形成する工程と、
前記透明導電膜上にレジストを形成する工程と、
前記レジストを露光、現像してレジストパターンを形成する工程と、
前記レジストパターンをマスクに使用して前記金属層及び前記透明導電膜をエッチングすることにより、前記周辺回路部には前記金属層と前記透明導電膜よりなる上側配線を形成するとともに、前記表示部には前記透明導電膜よりなる画素電極を形成する工程と
を有することを特徴とする液晶表示装置の製造方法。
（付記２２）基板上に形成された第１金属パターンと、前記第１金属パターン上に第１絶縁膜を介して形成された第２金属パターンと、前記第１絶縁膜に形成されて前記第１金属パターンと前記第２金属パターンを接続するホールと、前記第２金属パターンの上に形成された第２絶縁膜と、前記第２絶縁膜上に形成され且つ固定電位に設定される第３金属パターンとを有する回路を備えることを特徴とする液晶表示装置。
（付記２３）前記回路は、高周波伝送回路部又は周辺回路部であることを特徴とする付記２２に記載の液晶表示装置。
（付記２４）前記第３金属パターンは、電磁波輻射抑制膜であることを特徴とする付記２２に記載の液晶表示装置。
（付記２５）前記第３金属パターンと同じ構成の金属層からなる電子回路ファンクション動作用の配線パターンが前記第２絶縁膜上に形成されていることを特徴とする付記２２乃至付記２４のいずれかに記載の液晶表示装置。
【０１８９】
【発明の効果】
以上述べたように 本発明の液晶表示装置によれば、上下に形成される第１金属パターンと第２金属パターンの間に樹脂膜を形成したので、第１金属パターンと第２金属パターンからなる多層配線構造の浮遊容量を小さくし、周辺回路部の動作周波数を大幅に向上することができ、しかも、浮遊容量を殆ど考慮することがないので、回路設計の自由度が大きくできる。
【０１９０】
また、本発明によれば、最上の配線と画素電極を同じ絶縁膜上に形成するようにしたので、表示部の画素電極接続用ホールを周辺回路部の配線接続用ホールと同時に形成することができ、スループットを向上できる。
【０１９１】
さらに、周辺回路部の多層配線構造の最上の金属パターンと表示部の画素電極とを同じ樹脂膜、例えば配向膜によって覆うようにしたので、最上の金属パターンの上に単独に無機絶縁膜を形成する場合に比べて、膜厚を容易に厚く形成し、製造プロセスを簡略化することができる。
【０１９２】
本発明によれば、画素電極を構成する透明導電膜を周辺回路部の配線の上に形成したので、配線及び画素電極の上に樹脂膜を形成する前に、配線を外部の環境から保護することができる。
【０１９３】
本発明に関連する発明によれば、最上の金属層より固定電位金属パターン（電磁遮蔽膜）を形成し、その下方に多層の金属層からなる伝送回路を形成したので、伝送回路に高周波信号が伝送されたときに発生する電磁波輻射を小さくすることができる。
【０１９４】
本発明に関連する液晶表示装置の製造方法によれば、表示部と周辺回路部の絶縁膜上に透明導電膜と金属層を順に形成した後に、周辺回路部に厚い配線レジストパターンを形成すると同時に表示部に薄い画素電極レジストパターンを形成するようにしたので、それらのレジストパターンをマスクにして金属層及び透明導電膜をエッチングして配線パターンと画素電極を形成した後に酸素プラズマ等によって配線レジストパターンを薄くしながら画素電極レジストパターンを除去することができ、これにより画素電極の上部の金属層を選択的に除去できる。即ち、１回のレジストパターン形成工程により配線パターンと透明画素電極を同時に形成できる。
【０１９５】
また、本発明に関連する発明によれば、周辺回路部と表示部の最上の配線と画素電極を同一の絶縁膜上に併存させる場合に、スパッタマスクを使用することにより、金属層を表示領域以外に形成し、さらに表示領域の絶縁膜上と周辺回路部の金属層の上に透明導電膜をスパッタ法により形成したので、１回のフォトリソグラフィー法によって、表示部には透明導電膜よりなる画素電極を形成し、周辺回路部には透明導電膜と金属層の二層構造の配線を形成することができる。
【図面の簡単な説明】
【図１】液晶表示装置のＴＦＴ基板の従来技術を示す断面図である。
【図２】本発明の第１実施形態に係る液晶表示装置のＴＦＴ基板の製造工程を示す断面図（その１）である。
【図３】本発明の第１実施形態に係る液晶表示装置のＴＦＴ基板の製造工程を示す断面図（その２）である。
【図４】本発明の第１実施形態に係る液晶表示装置のＴＦＴ基板の製造工程を示す断面図（その３）である。
【図５】本発明の第１実施形態に係る液晶表示装置のＴＦＴ基板の製造工程を示す断面図（その４）である。
【図６】本発明の第１実施形態に係る液晶表示装置のＴＦＴ基板と配向膜の形成のフローチャートである。
【図７】本発明の第１実施形態に係るＴＦＴ基板の平面図である。
【図８】本発明の第１実施形態に係る液晶表示装置の部分断面図である。
【図９】本発明の実施形態に係るＴＦＴ基板の回路ブロック図である。
【図１０】本発明の第２実施形態に係る液晶表示装置のＴＦＴ基板の製造工程を示す断面図である。
【図１１】本発明の第２実施形態に係る液晶表示装置の部分断面図である。
【図１２】本発明の第３実施形態に係る液晶表示装置の周辺回路部内のデータドライバのブロック図（１）である。
【図１３】本発明の第３実施形態に係る液晶表示装置の周辺回路部内のデータドライバのブロック図（２）である。
【図１４】本発明の第３実施形態に係るデータドライバのラッチ回路の４ビット分を示す回路図である。
【図１５】本発明の第３実施形態に係るデータドライバのラッチ回路の２ビット分を示す回路のレイアウトである。
【図１６】本発明の第４実施形態に係る液晶表示装置のＴＦＴ基板の製造工程を示す断面図（その１）である。
【図１７】本発明の第４実施形態に係る液晶表示装置のＴＦＴ基板の製造工程を示す断面図（その２）である。
【図１８】本発明の第４実施形態に係る液晶表示装置のＴＦＴ基板の製造工程を示す断面図（その３）である。
【図１９】本発明の第４実施形態に係る液晶表示装置のＴＦＴ基板の製造工程を示す断面図（その４）である。
【図２０】本発明の第４実施形態に係る液晶表示装置のＴＦＴ基板の製造工程を示す断面図（その５）である。
【図２１】本発明の第５実施形態に用いる第１のマスク選択スパッタ法を示す工程図である。
【図２２】本発明の第５実施形態に用いる第２のマスク選択スパッタ法を示す工程図である。
【図２３】本発明の第５実施形態に係る液晶表示装置のＴＦＴ基板の製造工程を示す断面図（その１）である。
【図２４】本発明の第５実施形態に係る液晶表示装置のＴＦＴ基板の製造工程を示す断面図（その２）である。
【図２５】本発明の第５実施形態に係る液晶表示装置のＴＦＴ基板の製造工程を示す断面図（その３）である。
【図２６】本発明の第５実施形態に使用される三層目の金属層の形成領域を示す平面図である。
【図２７】本発明の第６実施形態に係る表示装置の高周波伝送回路の平面図である。
【図２８】本発明の第６実施形態に係る表示装置の高周波伝送回路の断面図である。
【図２９】本発明の第６実施形態に係る表示装置の別の高周波伝送回路の平面図と断面図である。
【符号の説明】
１…基板、２…下地絶縁膜、３…非晶質シリコン膜、３ａ…多結晶シリコン膜、３ｂ，３ｃ，３ｄ…多結晶シリコンパターン、４…ゲート絶縁膜、５ｂ，５ｃ，５ｄ…ゲート電極、６，７，８…薄膜トランジスタ（ＴＦＴ）、６ｓ、７ｓ、８ｓ…ソース領域、６ｄ、７ｄ、８ｄ…ドレイン領域、９…第１層間絶縁膜、１０ａ〜１０ｉ…二層目の配線パターン、１１…窒化シリコン膜（無機膜）、１２…第１有機膜、１３…第２層間絶縁膜、１４ａ〜１４ｃ…三層目の配線パターン、１４ｃ…画素電極、１５…透明導電膜、１５ｃ…画素電極、１６…配向膜、１７…トランスファー電極、１８…シール、１９…ＴＦＴ基板、３０ａ…走査線側回路、３０ｂ…データ側周辺回路、３０ｃ…静電防止／リペア／予備充電回路、３１…入力端子部、３２ａ〜３２ｃ…三層目の配線パターン、３３…デジタルドライバ、３３ａ…信号入力／データ分割回路、３３ｂ…シリアル／パラレル変化部、３３ｃ…ラッチ回路、３３ｄ…レベルシフタ、３３ｅ…Ｄ／Ａコンバータ（デコーダ）、３３ｆ…アナログ出力バッファ（オペアンプ）、３３ｇ…クロック制御回路、３３Ａ1 ，３３Ａ2 …共通信号線、３４…ブロック制御回路部、３５…アナログスイッチ列、３６ａ〜３６ｊ…一層目の配線パターン、３７ａ〜３７ｐ…二層目の配線パターン、３８ａ〜３８ｃ…三層目の配線パターン、４１…ＩＴＯ膜（透明導電膜）、４２…金属層、４３…フォトレジスト、４４…第１のレチクル、４５…第２のレチクル、４６ａ…三層目の配線パターン、４６ｃ…画素電極、５１…絶縁性基板、５２…デバイス構造部、５３，５６…透明導電膜、５４，５７…三層目の金属層、５５…スパッタ用メタルマスク、５８ａ，５８ｂ…レジストパターン、５９ａ…画素電極、５９ｂ…三層目の配線パターン、６０…高周波伝送回路、６１…絶縁性基板、６２…絶縁膜、６３…第１層間絶縁膜、６３ａ…ホール、６４…第２層間絶縁膜、７０，７０ａ，７０ｂ…高周波回路部、７１…一層目の配線、７２…二層目の配線、７３…固定電位金属パターン（三層目の金属パターン）、７３ａ…ブリッジ配線（三層目の配線）、Ａ…表示部、Ｂ…周辺回路部。
【発明の属する技術分野】
本発明は、液晶表示装置及びその製造方法に関し、より詳しくは、ＣＭＯＳ型電界効果トランジスタを有する周辺回路又は信号処理回路を内蔵した液晶表示装置及びその製造方法に関する。
【０００２】
【従来の技術】
周辺回路又は信号処理回路を内蔵したアクティブマトリクス型液晶表示装置においては、表示領域だけでなく、周辺回路又は信号処理回路においてもアナログスイッチやインバータのＣＭＯＳトランジスタとして薄膜トランジスタ（ＴＦＴ）が使用されている。
【０００３】
周辺回路又は信号処理回路内の薄膜トランジスタは、表示領域と同様に低温ポリシリコン技術が用いられている。
【０００４】
低温結晶化技術は、高性能・低価格の周辺駆動回路ＴＦＴの製造には不可欠である。現在実用化されている代表的な結晶化技術はエキシマレーザを用いた低温結晶化法であり、エキシマレーザを用いることにより良質なシリコン結晶薄膜を低融点ガラス上に形成することが可能になる。
【０００５】
エキシマレーザによる結晶化の基本的な方法は例えば次のようである。
【０００６】
まず、ＰＥＣＶＤ(Plasma-Enhanced CVD) 等の薄膜形成法を用いて非晶質シリコン（a-Si）出発薄膜をガラス基板上に形成する。続いて、出発薄膜の耐レーザ性を向上させるために、４００〜４５０℃の熱処理でa-Si出発薄膜中の水素を除去する。次に、エキシマレーザの光ビームをa-Si出発薄膜に照射して結晶化させてポリシリコン薄膜を形成する。さらに、ポリシリコン薄膜を水素、水蒸気などの雰囲気で処理することにより、結晶性を改善する。
【０００７】
そのようなポリシリコン薄膜を用いて、画素表示部にスイッチングＴＦＴアレイを形成するとともに、周辺回路部に半導体集積回路を同一基板上に形成する。周辺回路を内蔵した液晶表示装置は、一般的に、画素表示部ＴＦＴアレイ、ゲート駆動回路、データ駆動回路から構成される。データ駆動回路は、一般的に、動作周波数が数メガヘルツ（ＭＨｚ）から数十ＭＨｚの範囲で５０〜３００cm2/Vsの電界効果移動度と適切な閾値電圧Ｖthを有する高性能ＴＦＴが用いられる。
【０００８】
しかし、ゲート駆動回路と画素表示部では、ＴＦＴの移動度に対する要求はそれほど厳しくなく、例えば２０cm2/Vs以上であればよい。
【０００９】
一方、液晶表示装置の新しい技術動向としては、超高精細表示パネルと高性能内蔵型大規模半導体回路を達成することにある。
【００１０】
まず、超高精細表示パネルについて説明する。
【００１１】
マルチメディア技術とモバイル技術の進歩、インターネットの普及により、大量情報を閲覧・処理することが日常的に必要となってきた。このため、マン・マシンインターフェイスとしての液晶表示装置に対して、超高精細表示機能の仕様要求が高まっている。例えば、インターネットのホームページのマルチ画面表示、マルチタスク処理、ＣＡＤ設計等の応用領域で２００ｄｐｉ以上の大型高精細表示装置、またはモバイル用小型超高精細液晶表示装置が必要とされる。
【００１２】
次に、高性能の液晶パネル内蔵型大規模半導体回路について説明する。
【００１３】
低温ポリシリコン一体化パネルにおいて、周辺回路部に高性能の大規模半導体集積回路を設けることによって、インテリジェントパネルやシートコンピュータを実現する技術動向が見られるようになった。例えば、データ側にデジタルドライバ、データ処理回路、メモリアレイ、インターフェイス回路、更にＣＰＵを液晶表示パネルに内蔵することもあり得る。
【００１４】
そのような周辺回路に用いられる能動素子は通常の薄膜トランジスタが使用される。周辺回路部と画素部のそれぞれの薄膜トランジスタは、例えば特開2000-36599号公報に記載されているように、同じ工程で形成されるとともに、それらの薄膜トランジスタの上に形成される配線も同じ工程で形成されている。
【００１５】
例えば、図１に示すように、表示部Ａの薄膜トランジスタ１０１と周辺回路部Ｂの薄膜トランジスタ１０２を同時に１つの基板１０３上に形成した後に、それらの薄膜トランジスタ１０１，１０２を第１層間絶縁膜１０４で覆う。ここで、薄膜トランジスタ１０１，１０２を構成するポリシリコン膜１００は上記したような低温ポリシリコン膜をパターニングすることにより形成される。ポリシリコン膜１００とゲート電極１０１ｇ，１０２ｇの間にはゲート絶縁膜１１０が形成されている。なお、ゲート電極１０１ｇ，１０２ｇは、図示しない一層目配線と同時に形成される。
【００１６】
さらに、第１層間絶縁膜１０４上に順に二層目配線１０５、第２層間絶縁膜１０６、三層目配線１０７、第３層間絶縁膜１０８を形成する。二層目配線１０５は、第１層間絶縁膜１０４に形成されたホールを通して表示領域Ａと周辺回路領域Ｂのそれぞれの薄膜トランジスタ１０１，１０２に接続される。三層目配線１０７は、第２層間絶縁膜１０６に形成されたホールを通して周辺回路部Ｂの薄膜トランジスタ１０２に接続される。二層目配線１０５を構成する金属は、表示部ＡにおいてはブラックマトリクスＢＭとして使用される。また、表示部Ａにおいて、第３層間絶縁膜１０８の上には画素電極１０９が形成され、その画素電極１０９は二層目配線１０５を介して薄膜トランジスタ１０１のソース領域に接続される。
【００１７】
【発明が解決しようとする課題】
ところで、液晶表示パネルにおいては高精細表示が進むほど、画素ピッチが小さくなり、周辺回路密度が極めて高くなる。そのためにはデジタルドライバを内蔵した２００ｄｐｉ以上の超高精細パネルを形成することが必要になる。
【００１８】
例えば、８．４型ＵＸＧＡパネルの場合には、画素数１６００（水平方向）×３×１２００（垂直方向）、表示精細度２３８ｄｐｉ、サブ画素ピッチ３５．５μｍである。その他の例として、１５型ＱＸＧＡパネルの場合には、画素数２０４８（水平方向）×３×１５３６（垂直方向）、表示精細度１７１ｄｐｉ、サブ画素ピッチ４９．５μｍである。
【００１９】
そのような縦１ライン分の画素列を駆動するためには数百〜数千個のＴＦＴから構成される周辺回路をそのような狭い画素ピッチ領域内に収める必要がある。また、高性能の低温ポリシリコン・インテリジェントパネル、シートコンピュータ等を製造するために、周辺領域にデジタルドライバ、データ処理回路、メモリアレイ、インターフェイス回路、ＣＰＵ等の大規模回路を内蔵する必要がある。
これらの大規模は集積回路を狭い額縁領域内に納める必要がある。
【００２０】
一方、軽量化とコンパクト化の要求により液晶パネルに要求される額縁は、ガラス基板の縁から数ｍｍ程度の範囲であり、１０ｍｍ以上の額縁を持つパネルは考えられない。
【００２１】
以上のような条件を満たすようにＴＦＴを配置する場合には、配線ピッチが狭くなって配線間の浮遊容量が大きくなるという新たな課題が発生する。
【００２２】
また、図１に示した多層配線構造では、最上の配線と画素電極の間にそれぞれ絶縁膜を形成し、その絶縁膜に最上の配線と画素電極を接続するためのホールを形成しなければならないので、画素電極接続用ホールの形成を単独で行うことになるのでスループットが低下するおそれがある。
【００２３】
本発明の目的は、配線間の容量を低下し、また、スループットを向上することができる液晶表示装置及びその製造方法を提供することにある。
【００２４】
【課題を解決するための手段】
上記した課題は、画素マトリクスと走査バス線とデータバス線とを有する表示部と、前記走査バス線を駆動するゲートドライバと前記データバス線を駆動するデータドライバを有する周辺回路部が形成された第１基板と、該第１基板に対向する第２基板と、前記第１基板と前記第２基板の間に挟まれる液晶とを有する液晶表示装置において、前記周辺回路部の少なくとも一部は、前記第１基板上に形成された第１金属パターンと、前記第１金属パターン上に形成された第１絶縁膜と、前記第１絶縁膜上に形成された第２金属パターンと、前記第２金属パターン上に形成されて少なくとも第１樹脂膜を有する第２絶縁膜と、前記第２絶縁膜上に形成され且つ前記第２絶縁膜に形成されたホールを通して前記第２金属パターンに接続される第３金属パターンと、前記第３金属パターン上に形成された透明導電膜と、前記透明導電膜上に形成された第２樹脂膜とを有し、前記表示部は、前記第１基板上に形成され且つ前記第２絶縁膜に覆われた能動素子と、前記第２絶縁膜上に形成され且つ前記第２絶縁膜に形成されたホールを通して前記能動素子に電気的に接続される引出金属パターンと、前記第２絶縁膜と前記第２樹脂膜の間の画素領域に形成され、前記第２絶縁膜上及び前記引出金属パターン上に形成され且つ前記透明導電膜と同じ材料からなる画素電極とを有し、前記第３金属パターン及び前記引出金属パターンはチタン膜からなることを特徴とする液晶表示装置によって解決される。
【００２５】
上記した課題は、基板の上方の周辺回路部に第１配線を形成するとともに、前記基板の上方の表示部に能動素子のゲート電極を形成する工程と、前記第１配線上及び前記能動素子上に第１絶縁膜を形成する工程と、前記第１絶縁膜上の前記周辺回路部に第２配線を形成する工程と、前記第２配線上と前記第１絶縁膜上に少なくとも第１樹脂膜を含む第２絶縁膜を形成する工程と、前記第２絶縁膜上の前記周辺回路部に、前記第２絶縁膜に形成されたホールを通して前記第２配線に接続される第３配線を形成するとともに、前記第２絶縁膜上の前記表示部に、前記第２絶縁膜に形成されたホールを通して前記能動素子に電気的に接続される引出配線を形成する工程と、前記第３配線上に透明導電膜を形成するとともに、前記第２絶縁膜上の前記表示部及び前記引出配線上に前記透明導電膜と同じ材料からなる画素電極を形成する工程と、前記周辺回路部の前記第３配線上及び前記表示部の前記画素電極上に第２樹脂膜を形成する工程とを有し、前記第３配線及び前記引出配線を形成する工程において、前記第３配線及び前記引出配線をチタン膜から形成することを特徴とする液晶表示装置の製造方法によって解決される。
【００３０】
次に、本発明の作用について説明する。
【００３１】
本発明の液晶表示装置によれば、上下に形成される第１金属パターンと第２金属パターンの間に樹脂膜を形成したので、第１金属パターンと第２金属パターンからなる多層配線構造の浮遊容量が小さくなり、周辺回路部の動作周波数が大幅に向上する。しかも、浮遊容量を殆ど考慮することがないので、回路設計の自由度が大きくなる。
【００３２】
また、本発明によれば、最上の配線と画素電極を同じ絶縁膜上に形成するようにしたので、表示部の画素電極接続用ホールを周辺回路部の配線接続用ホールと同時に形成することができ、スループットが向上する。
【００３３】
さらに、周辺回路部の多層配線構造の最上の金属パターンと表示部の画素電極とを同じ樹脂膜、例えば配向膜によって覆うようにしたので、最上の金属パターンの上に単独に無機絶縁膜を形成する場合に比べて、膜厚を容易に厚く形成し、製造プロセスを簡略化することができる。
【００３４】
なお、上記した絶縁膜は層間絶縁膜とも記される。また、基板はＴＦＴ基板であってもよい。配線は金属配線であってもよい。
【００３５】
本発明によれば、画素電極を構成する透明導電膜を周辺回路部の配線の上に形成したので、配線及び画素電極の上に樹脂膜を形成する前に、配線を外部の環境から保護することができる。
【００４１】
【発明の実施の形態】
以下に本発明の実施形態を図面に基づいて説明する。
（第１の実施の形態）
図２〜図５は、本発明の第１実施形態の表示装置における薄膜トランジスタ（ＴＦＴ）の形成工程を示す断面図である。
【００４２】
まず、図２(a) に示すように、ガラス、石英、樹脂フィルムのような絶縁性基板（基板）１の上に下地絶縁膜２として酸化シリコン（SiO2）膜を１５０〜３００ｎｍ、好ましくは２００ｎｍの厚さに形成する。その下地絶縁膜２は、膜厚５０ｎｍの窒化シリコン膜と膜厚２００ｎｍの酸化シリコン膜を順に形成した二層構造であってもよい。なお、絶縁性基板として、例えばコーニング社の＃１７３７ガラス基板を用いる。
【００４３】
続いて、下地絶縁膜２の上に非晶質シリコン膜３を２０〜１００ｎｍ、好ましくは４０〜５０ｎｍの厚さに連続的に成膜する。それらの膜は、例えばＰＥＣＶＤ(plasma-enhanced CVD）法により連続的に形成される。さらに、絶縁性基板１を窒素雰囲気中に置き、４５０℃の温度で非晶質シリコン膜３を１時間アニールし、これにより非晶質シリコン膜３から水素を抜く。
【００４４】
次に、図２(b) に示すように、波長３０８ｎｍ、エネルギー密度３００〜４００ｍＪ／ｃｍ2 、好ましくは３２０〜３５０ｍＪ／ｃｍ2 のエキシマレーザーを非晶質シリコン膜３の全面に照射して、非晶質シリコン膜３を多結晶シリコン膜３ａに変える。
【００４５】
なお、非晶質シリコン膜３が、水素化非晶質シリコン（a-Si:H）でなく、低水素濃度非晶質シリコン（a-Si）である場合にはシリコン膜からの水素抜きのためのアニール工程は不要である。低水素非晶質シリコンは、例えば水素含有量１％以下の非晶質シリコンである。
【００４６】
続いて、図２(c) に示すように、レジスト（不図示）と反応性イオンエッチングを用いて多結晶シリコン膜３ａをパターニングすることにより、画素部Ａ、周辺回路部Ｂ、その他の回路部（不図示）の複数のトランジスタ形成領域にそれぞれ島状の多結晶シリコンパターン３ｂ，３ｃ，３ｄを形成するとともに、トランジスタ同士を接続するショートバー領域（不図示）にも多結晶シリコン膜３ａを残す。
【００４７】
次に、図２(d) に示すように、下地絶縁膜２及び島状の多結晶シリコンパターン３ｂ，３ｃ，３ｄ上にゲート絶縁膜４としてSiO2膜をＰＥＣＶＤ法により８０〜１５０ｎｍの厚さに形成する。ゲート絶縁膜４として、例えば、膜厚１００〜１５０ｎｍ、好ましくは１２０ｎｍの酸化シリコン（SiO2）膜と膜厚３０〜１００ｎｍ、好ましくは４０〜５０ｎｍの窒化シリコン（SiN x ) 膜をＰＥＣＶＤ法により連続的に形成した二層構造を採用してもよい。
【００４８】
さらに、ゲート絶縁膜４上にアルミニウム合金（金属）、例えばAl-Nd 、Al-Sc をスパッタ法により３００〜５００ｎｍ、好ましくは３５０ｎｍの厚さに形成する。アルミニウム合金は、一層目の金属層（第１金属層）である。
【００４９】
そして、レジストパターンを用いてフォトリソグラフィー法によりアルミニウム合金をパターニングし、これにより図２(e) に示すように、島状の多結晶シリコンパターン３ｂ，３ｃ，３ｄの上を通るゲート電極５ｂ，５ｃ，５ｄとその他の一層目の配線パターンを形成する。なお、一層目の配線パターンの具体例については後述する。
【００５０】
この後に、ＬＤＤ領域幅を確保するために、ゲート電極５ｂ，５ｃ，５ｄをウェットエッチング（等方エッチング）し、さらにオーバーエッチングによりゲート電極５ｂ，５ｃ，５ｄをさらに細くすることにより、ゲート電極５ｂ，５ｃ，５ｄの両側のＬＤＤ(lightly doped drain) 領域幅を形成する。普通、ＴＦＴ信頼性を保証するために、ＬＤＤ領域幅を０．５〜１．５μｍの範囲に制御する。本実施形態では、サイドエッチング時間の調整でＬＤＤ領域幅ΔＬを０．８μｍ以下に制御する。勿論、サイドエッチング時間を調整すれば、ΔＬを０．５〜１．５μｍの範囲内で自由に調整することができる。ゲート電極５ｂ，５ｃ，５ｄの幅を画定した後にゲート電極５ｂ，５ｃ，５ｄの上に残されたレジストパターンを剥離する。
【００５１】
次に、図３(a) に示すように、島状の多結晶シリコンパターン３ｂ，３ｃ，３ｄのうちゲート電極５ｂ，５ｃ，５ｄの両側に不純物をドーピングしてソース領域とドレイン領域を形成する。
【００５２】
不純物のドーピングは、ＲＦ放電方式又はＤＣ放電方式のイオン源をもつプラズマドーピング装置を用いて、絶縁性基板１全面に対して、２ステップ方法で多結晶シリコンパターン３ｂ，３ｃ，３ｄに燐イオン（Ｐ+ ）ドーピングする。燐を供給するためのガスとして、１〜５％に希釈されたホスフィン（PH3 ）を用いる。
【００５３】
第１ステップと第２ステップのドーピングは、多結晶シリコンパターン３ｂ，３ｃ，３ｄのそれぞれのソース領域６ｓ、７ｓ、８ｓとドレイン領域６ｄ、７ｄ、８ｄ、およびショートバー領域の多結晶シリコンパターンに低抵抗なｎ+ 領域を形成し、さらに、ＬＤＤ領域に比較的高抵抗なｎ- 領域を形成することを目的とする。
【００５４】
第１ステップドーピングの代表的な条件は、イオン加速電圧を１０keV 、燐ドーズ量を５×１０14〜５×１０15ions/cm2に設定する。第２ステップドーピングの代表的な条件は、イオン加速電圧を７０keV 、燐ドーズ量を５×１０12〜１×１０14ions/cm2に設定する。そのような条件によれば、ドーパントはゲート絶縁膜４を透過して多結晶シリコンパターン３ｂ，３ｃ，３ｄに導入される。
【００５５】
２ステップドーピング法の最大のメリットは、１回のドーピング工程で真空を破らずに自己整合的にｎ- 領域とｎ+ 領域を形成できることである。
【００５６】
以上のドーピングは、周辺回路部Ｂ内のｐ型のＴＦＴ６を形成する領域とｎ型のＴＦＴ７とを形成する領域の島状の多結晶シリコンパターン３ｂ，３ｃと、画素部Ａのｎ型のＴＦＴ８を形成する領域の島状の多結晶シリコンパターン３ｄと、その他のＴＦＴのシリコンパターンとショートバー領域に対して行われるので、この後にｐ型のＴＦＴのソース領域とドレイン領域のそれぞれのｎ+ 型をｐ+ 型に反転させ、ｎ- 型をｐ- 型に反転させるための反転ドーピングを行う必要がある。
【００５７】
そこで、フォトレジスト（不図示）によりｎ型のＴＦＴとｎ型のショートバー領域を覆った状態で、ＲＦ又はＤＣの放電方式のイオン源をもつプラズマドーピング装置を用いて、ｐ型領域に対して、２ステップのホウ素（B + ）ドーピングを行う。反転ドーピングの第１ステップと第２ステップのB + ドーピングは、それぞれソース領域とドレイン領域とショートバー領域に低抵抗のｐ+ 領域を形成し、ＬＤＤ領域に比較的に高抵抗なｐ- 領域を形成することを目的とする。反転ドーピングの第１ステップドーピングの代表的な条件は、イオン加速電圧を１０keV 、ホウ素ドーズ量を５×１０14〜５×１０15ions/cm2である。第２ステップドーピングの代表的な条件は、イオン加速電圧を６０keV 、ホウ素ドーズ量を５×１０12〜１×１０14ions/cm2である。
【００５８】
反転ドーピングのために使用したフォトレジストを剥離した後に、波長３０８ｎｍ、エネルギー密度２５０〜３００ｍＪ／ｃｍ2 のエキシマレーザー法、又はハロゲンランプ等を用いるランプ加熱法を用いてドーパントの活性化を行い、ソース領域とドレイン領域のシート抵抗を５ｋΩ以下、好ましくは１ｋΩ以下にし、ＬＤＤ領域のシート抵抗を１×１０4 〜５×１０6 Ω／□、好ましくは５×１０4 〜１×１０5 Ω／□に設定する。
【００５９】
以上によりｎ型のＴＦＴとｐ型のＴＦＴとシリコンショートバーの形成が終了する。なお、本実施形態では、表示部Ａにはｎ型ＴＦＴ６ｄを形成し、周辺回路部Ｂにはｎ型とｐ型のＴＦＴ６ｂ、６ｃを形成するが、これに限られるものではない。
【００６０】
次に、図３(b) に示すように、ＰＥＣＶＤ法により窒化シリコンを３００〜６００ｎｍ、好ましくは４００ｎｍの厚さでゲート絶縁膜４とゲート電極５ｂ，５ｃ，５ｄの上に形成し、この窒化シリコンを第１層間絶縁膜９として用いる。これにより、ＴＦＴ６，７，８は第１層間絶縁膜９により覆われた状態になる。なお、第１層間絶縁膜９として窒化シリコンの代わりに酸化シリコンを形成してもよい。
【００６１】
続いて、図３(c) に示すように、ＲＩＥ法とレジストパターンを用いるフォトリソグラフィー法により第１層間絶縁膜９をパターニングすることにより、ｎ型のＴＦＴ７，８とｐ型のＴＦＴ６のそれぞれのソース領域６ｓ，７ｓ，８ｓとドレイン領域７ｄ，８ｄ，９ｄとゲート電極５ｂ，５ｃ，５ｄの上にコンタクトホール９ａ〜９ｉを形成する。第１層間絶縁膜９のエッチングガスとして、CF4 とSF6 を使用する。
【００６２】
次に、全てのコンタクトホール９ａ〜９ｉの中と第１層間絶縁膜９の上に、スパッタ法により多層メタル膜を形成する。多層メタル膜として、例えば膜厚１００ｎｍのTi膜と膜厚２００ｎｍのAl膜と膜厚１００ｎｍのTi膜を順に形成した３層構造がある。この多層メタル膜は、二層目の金属層（第２金属層）である。
【００６３】
続いて、図４(a) に示すように、フォトリソグラフィー法により多層メタル膜をパターニングしてソース領域６ｓ，７ｓ，８ｓとドレイン領域６ｄ，７ｄ，８ｄとゲート電極５ｂ，５ｃ，５ｄからコンタクトホール９ａ〜９ｉを介して引き出される配線パターン１０ａ〜１０ｉを形成する。フォトリソグラフィー法では、エッチングのためにＲＩＥ法を使用し、Ti/Al/Tiの多層メタル膜（二層目の金属層）のエッチングガスとして塩素系エッチングガスを用いる。表示部Ａの第１層間絶縁膜９上においては、ＴＦＴ８のドレイン領域８ｄとドレインバスラインに電気的に接続される配線パターン１０ｇと、ＴＦＴ８のゲート電極５ｄから引き出される配線パターン１０ｈと、ＴＦＴ８のソース領域８ｓに接続されて上に引き出される配線パターン１０ｉとを有する。
【００６４】
第１層間絶縁膜９上の配線パターン１０ａ〜１０ｉは、二層目の配線パターンである。
【００６５】
次に、中間の配線パターンを覆う窒化シリコン膜１１を第１層間絶縁膜９上にＰＥＣＶＤ法により５０〜２００ｎｍ、好ましくは１００ｎｍの厚さに形成する。さらに、窒化シリコン膜１１上に感光性のポリイミド、アクリル等の第１樹脂膜１２を形成する。この第１樹脂膜１２は、その表面の平坦化を図るために１．５μｍ以上の膜厚を有するのが好ましい。第１樹脂膜１２とその下の窒化シリコン膜１１によって第２層間絶縁膜１３を構成する。
【００６６】
さらに、図４(b) に示すように、第１樹脂膜１２を露光、現像することによって、ホール１３ａ，１３ｂ，１３ｃを形成する。例えば、表示領域ＡのＴＦＴ８のソース領域８ｓに電気的に接続される二層目の配線パターン１０ｉの上にホール１３ｃを形成し、周辺回路部ＢのＴＦＴ６，７のソース領域７ｓ、ドレイン領域６ｄ等に電気的に接続される二層目の配線パターン１０ａ、１０ｆの上にホール１３ａ，１３ｂを形成する。
【００６７】
続いて、第１樹脂膜１２のビアホールを通してその下の窒化シリコン膜１１をエッチングする。この場合、窒化シリコン膜１１の第１樹脂膜１２に対するエッチングレートを調整するために、窒化シリコン膜１１のエッチングガスとして用いられるCF4 とSF6 とO2の比率を調整する。
【００６８】
続いて、第１樹脂膜１２上とホール１３ａ，１３ｂ，１３ｃ内に、三層目の金属層（第３金属層）としてチタン膜をスパッタ法により１００〜３００ｎｍの厚さに形成する。続いて、図４(c) に示すように、塩素系ガスとＲＩＥを用いるフォトリソグラフィー法により、三層目の金属層をパターニングして三層目の配線パターン１４ａ，１４ｂ，１４ｃを形成する。なお、三層目の金属層として、Al膜、Al多層配線膜、Al合金、その他の金属材料膜を用いてもよい。
【００６９】
これにより、周辺回路部Ｂにおいて、複数のＴＦＴ６，７は、一層目の金属層からなる金属パターン、二層目の配線パターン１０ａ〜１０ｉ、三層目の配線パターン１４ａ，１４ｂ，１４ｃによって電気的に接続される。また、表示部Ａにおいて、ＴＦＴ８のソース領域８ｓは、二層目の配線パターン１０ｉと三層目の配線パターン１４ｃを介して第２層間絶縁膜１３上に引き出される。
【００７０】
次に、第１樹脂膜１２と三層目の配線パターン１４ａ，１４ｂ，１４ｃの上に５０〜１０ｎｍ、好ましくは７０ｎｍの厚さのインジウム酸化材料、ＩＴＯ等の透明導電膜１５をスパッタ法により形成する。そして、ウェットエッチングを用いる通常のフォトリソグラフィー法により透明導電膜１５をパターニングして、図５(a) に示すように、表示部ＡのＴＦＴ８のソース領域８ｓから引き出された三層目の配線パターン１４ｃ上から画素形成領域に延在する画素電極１５ｃを形成する。
【００７１】
さらに、周辺回路部Ｂでは、三層目の配線パターン１４ａ，１４ｂがAl又はAl合金からなる場合を除いて、三層目の配線パターン１４ａ，１４ｂに沿った形状に透明導電膜１５を残し、これにより三層目の配線パターン１４ａ，１４ｂの上面と側面を覆う。
【００７２】
三層目の配線パターン１４ａ，１４ｂ，１４ｃがAl又はAl合金からなる場合には、その上に直にＩＴＯ膜を形成すると、電触が発生してしまうため、三層目の配線パターン１４ａ，１４ｂ，１４ｃの上に電触防止導電膜、例えばTi膜を形成する等、種々な工程上又は構造上の対策が必要である。なお、ＩＴＯ膜は、周辺回路部Ｂでは三層目の配線パターン１４ａ，１４ｂの保護膜としても機能する。しかし、周辺回路部Ｂでは、三層目の配線パターン１４ａ，１４ｂ上に透明導電膜１５を残さなくても動作する。
【００７３】
その後に、水素（H2）混合ガス雰囲気、又は窒素（N2）雰囲気中で基板上の膜を２００〜３００℃の温度で加熱する。このような熱処理は、ＴＦＴの性能改善と第１樹脂膜の特性安定に効果がある。
【００７４】
以上により、図６のａに示すように、ＴＦＴ基板の形成工程が終了する。
【００７５】
これに続いて、図５(b) と図７に示すように、第２層間絶縁膜１３のうち画素部Ａと周辺回路部Ｂの上に配向膜１６を印刷し、この配向膜１６によって画素電極１５ｃと三層目の配線パターン１４ａ，１４ｂを覆う。配向膜１６は、ポリイミドのような樹脂から構成されている。
【００７６】
三層目の配線パターン１４ａ，１４ｂ，１４ｃは従来では配向膜とは別の最上の保護絶縁膜で覆われ、配向膜はパネル工程で最上の保護絶縁膜の上に形成される。しかし、本実施形態では、図６のｂに示すように、最上の層間絶縁膜の形成は省略してパネル工程で形成される配向膜１６で代用している。
【００７７】
ところで、図７の平面図において、絶縁性基板１の４隅の近傍に配置されるトランスファー電極１７は、対向基板側に形成された共通電極をＴＦＴ基板側に電気的に引き出すために形成されるものであって、銀ペースト、紫外線硬化型接着剤にニッケル或いは金をコーティングした球形材料などが用いられる。周辺回路部Ｂと表示部Ａを覆う配向膜１６は、トランスファー電極１７とその周辺には形成しないように注意する。
【００７８】
なお、図７において、シール１８は、表示部Ａと周辺回路部Ｂとトランスファー電極１７及び配向膜１６を囲むように、絶縁性基板１の周辺に枠状に形成される。また、図７の周辺回路部Ｂにおいて、配向膜の代わりにシール用樹脂膜を形成して最上の配線パターン１４ａ，１４ｂ，１４ｃを覆うようにしてもよい。また、三層目の金属層をシール領域に残して三層目の金属層上にシール１８を形成してもよく、これによりシール１８の密着性が悪くなることはない。シール用樹脂材の絶縁性は非常に良いために電気絶縁上の問題はない。
【００７９】
ところで、図７のＴＦＴ側の絶縁性基板１の上、又は対向基板の上に液晶を滴下し、その後にＴＦＴ側の絶縁性基板１と対向基板を張り合わせて、液晶表示装置が形成される。その液晶表示装置を、図７のＩ−Ｉ線の沿った断面図を示すと図８のようになる。
【００８０】
図８に示した液晶表示装置において、ＴＦＴ基板１９は、絶縁性基板１上に形成された画素用のＴＦＴ８、画素電極１５ｃを有する表示部Ａと、ＴＦＴ６，７を有するインバータやアナログスイッチを備えた周辺回路部Ｂを有している。また、対向基板２０は、平坦化膜２１、ブラックマトリクスＢＭとカラーフィルタＣＦ、透明対向電極２２、配向膜２３等が基板２４上に形成されている。ＴＦＴ基板１９と対向電極２０の間にはセルギャップを構成するシール１８と、シール１８により封止される液晶２５が挟まれている。また、ＴＦＴ基板１９の外側と対向基板２０の外側にはそれぞれ偏光板等の光学フィルム２６，２７が形成されている。
【００８１】
なお、対向基板２０において、カラーフィルターＣＦ上の平坦化膜２１は省略してもよい。また、対向基板２０において、表示部Ａでの液晶分子の傾きの影響を無くすために、周辺回路部Ｂに対向する部分では配向膜２３を形成しないことが望ましい。さらに、画素電極１５ｃは、二層目の配線パターン１０ｉを介してＴＦＴ８のソース領域８ｓに接続しているが、第１層間絶縁膜４、第２層間絶縁膜９に１つのホール（不図示）を形成し、このホールを通して画素電極１５ｃを構成する透明導電膜を直にソース領域８ｓに接続するようにしてもよい。
【００８２】
図９は、上記した液晶表示装置の回路ブロック図である。
【００８３】
図９に示した液晶表示装置は、複数の画素セルを有する表示部Ａと周辺回路部Ｂと入力端子部Ｃの３つの部分を示している。図９に示した回路は、後述する他の実施形態でも同様に適用される。
【００８４】
表示部Ａでは、ダブルゲートＴＦＴ８ａ，８ｂとダブルゲートＴＦＴ８ａ，８ｂの一方のソース電極に接続されている画素電極１５ｃ及び蓄積容量Ｃｓとからなる画素セル２８を複数有し、それらの画素セル２８は縦横にマトリクス状に複数配置されている。また、表示部Ａは、ＴＦＴ８ａ，８ｂのゲート電極に接続され且つ水平に配置されて画素ＴＦＴを選択するゲートバス（走査バス）線２９ａと、ＴＦＴ８ａのドレイン電極に接続され且つ垂直に配置されてデータ信号を画素セル２８に伝達するデータバス線２９ｂ、等を有している。
【００８５】
例えば、ＵＸＧＡフォーマットの表示部Ａでは、画素セル２８の総数は４８００×１２００個で、ゲートバス線２９ａの総数は１２００本で、走査バス線２９ｂの総数は４８００本である。
【００８６】
周辺回路部Ｂは、ガラスよりなる絶縁性基板１の表示部Ａの周りの額縁１ａに形成されていて、走査線側回路３０ａ、データ側周辺回路３０ｂ、静電防止／リペア／予備充電回路３０ｃ等から構成されている。
【００８７】
走査線側回路３０ａは、表示部左右側の額縁領域１ａに配置されていて、ゲートバス線２９ａを選択する信号を発生する回路構成を有している。また、データ側周辺回路３０ｂは、絶縁性基板１の上側の額縁領域１ｂに配置されていて、入力端子部３１から入力されたデジタル映像信号をアナログ階調信号に変換し、所定のタイミングでデータを表示部Ａに送る回路構成を有している。静電防止／リペア／予備充電回路３０ｃは、絶縁性基板１の下側の額縁領域１ｃに配置されている。
【００８８】
入力端子部３１は、２カ所（ポート）に接続される入力端子群から構成されている。各ポートに２４本又は４８本のデジタル信号線が設けられており、また、走査側回路３０ａを駆動する各種の制御信号端子が設けられている。
【００８９】
本実施形態によれば、以下に示す作用と効果が得られる。
【００９０】
第１樹脂膜１２は、厚さが１．５μｍ以上、比誘電率が３．０程度に小さい。
このため、第１樹脂膜１２上にある三層目の金属層からなる配線パターン１４ａ，１４ｂ，１４ｃと一層目、二層目の金属層からなる配線パターン５ｂ〜５ｄ、１０ａ〜１０ｉとの間に存在する浮遊容量が小さくなり、周辺回路部Ｂの動作周波数が大幅に向上する。
【００９１】
これに対して、従来技術のようにSiN x 、又はＴＥＯＳ−SiO2膜のような無機系絶縁膜を第一の層間絶縁膜１３として採用した場合には、ＣＶＤ成膜技術なので厚い膜厚を得ることができない。しかも、SiN x の比誘電率は７〜９、SiO2の比誘電率は３．８〜４．２と、有機樹脂膜よりも大きいので、三層目の配線パターン１４ａ，１４ｂ，１４ｃとその下の他の配線パターン５ｂ〜５ｄ、１０ａ〜１０ｉの間の寄生容量が大きくなり、周辺回路部Ｂの高周波動作が困難になる。
【００９２】
また、周辺回路部Ｂの動作周波数が高くなると、データ側に様々な高周波回路を設けることができるようになる。例えば、４０MHz 〜１００MHz 動作可能なデジタルドライバ回路、Ｉ／Ｏ回路、データ処理回路、メモリアレイ、ＣＰＵなどを備えた高性能・多機能の周辺回路を絶縁性基板１の額縁領域１ａ，１ｂ，１ｃ内に作ることが可能になる。従って、シートコンピュータを作ることも可能になる。
【００９３】
また、周辺回路部Ｂのレイアウト設計から見れば、三層目の配線パターン１４ａ，１４ｂ，１４ｃとその下の配線パターン５ｂ〜５ｄ、１０ａ〜１０ｉとの間の寄生容量を殆ど考慮しなくてもよいので、回路設計の自由度が大きくなり、高密度のＴＦＴ集積回路を作ることが可能になる。
【００９４】
また、周辺回路部Ｂの三層目の配線パターン１４ａ，１４ｂとその下の配線パターン５ｂ〜５ｄ、１０ａ〜１０ｉの寄生容量を考慮しなくてもよいので、横方向の配置において、三層目の配線パターン１４ａ，１４ｂをその下の配線パターン５ｂ〜５ｄ、１０ａ〜１０ｉに近づけてもよく、周辺回路部Ｂの占有面積を小さくすることができる。このため、絶縁性基板１の周辺の狭い額縁１ａ〜１ｃで大規模ＴＦＴ集積回路を作ることができる。また、回路規模が従来と同じ場合、額縁１ａ〜１ｃの面積が小さくなることが期待される。このように、狭額縁を持つ計量・コンパクトな周辺回路一体化型液晶表示装置を作ることができる。
【００９５】
本実施形態では、周辺回路部Ｂの三層目の配線パターン１４ａ，１４ｂの上に第２樹脂膜として配向膜１６を形成したので、単独の絶縁膜を形成する従来技術に比べて、製造プロセスが簡略化され、製造コストが削減される。
【００９６】
本実施形態では、周辺回路部Ｂの三層目の配線パターン１４ａ，１４ｂの上に金属酸化物の透明導電膜１５を重ねて形成したので、三層目の配線パターン１４ａ，１４ｂはパネル工程の前に透明導電膜１５によって保護される。しかも、三層目の配線パターン１４ａ，１４ｂは、配向膜１６に覆われるようにしたので、三層目の配線パターンの長期信頼性が確保される。
【００９７】
さらに、周辺回路部Ｂの三層目の配線パターン１４ａ，１４ｂと透明導電膜１５の間には他の絶縁膜は存在しないので、ＴＦＴ基板の製造プロセスが簡略化され、コストダウン効果が期待される。
（第２の実施の形態）
本実施形態として、三層の金属配線と二層の樹脂膜を用いた周辺回路一体型のポリシリコン反射型液晶表示装置の製造工程を以下に説明する。
【００９８】
まず、図２(a) 〜図４(b) に示したように、絶縁性基板１の上にＴＦＴ６〜８を形成し、その上に第１層間絶縁膜９、二層目の配線パターン１０ａ〜１０ｉ、第２層間絶縁膜１３を形成し、さらに第２層間絶縁膜１３にホール１３ａ，１３ｂ，１３ｃを形成するまでの工程は、第１実施形態と同じであるので省略する。
【００９９】
次に、図１０(a) に示すように、周辺回路部Ｂで第１樹脂膜１２のホール１３ａ，１３ｂを通してＴＦＴ６，７に電気的に接続される三層目の配線パターン３２ａ，３２ｂを形成するとともに、表示部Ａで第１樹脂膜１２のホール１３ｃを通してＴＦＴ８のソース領域８ｓに接続される反射画素電極３２ｃを形成する。
【０１００】
そのような三層目の配線パターン３２ａ，３２ｂと反射画素電極３２ｃは次のような工程により形成される。その反射画素電極３２ｃの上面は反射面となっている。
【０１０１】
まず、第１樹脂膜１２上とホール１３ａ，１３ｂ，１３ｃ内に、反射導電膜を兼ねた三層目の金属層として２０〜１００ｎｍの厚さのチタン膜と５０〜３００ｎｍの厚さのアルミニウム膜を順にスパッタ法により形成する。これに続いて、塩素系ガスとＲＩＥを用いるフォトリソグラフィー法により、三層目の金属層をパターニングすることにより、表示部Ａに画素電極３２ｃを形成するとともに、周辺回路部Ｂには三層目の配線パターン３２ａ，３２ｂを形成する。なお、三層目の金属層として、単層のAl膜を形成してもよい。
【０１０２】
その後に、水素（H2）混合ガス雰囲気、又は窒素（N2）雰囲気中で絶縁性基板１上の各々の膜を２００〜３００℃の温度で加熱する。このような熱処理は、ＴＦＴ６，７，８の性能改善と第１樹脂膜２１の特性安定に効果がある。
【０１０３】
次に、図１０(b) に示すように、第２樹脂膜として、表示部Ａと周辺回路部Ｂの上に配向膜１６を印刷する。その配向膜１６は、図６に示したと同様に、パネル工程の一部となっている。即ち、本実施形態では、最上の層間絶縁膜の形成は省略され、その層間絶縁膜を配向膜で代用している。
【０１０４】
なお、図１０において図２〜図５に記されたと同じ符号は同じ要素を示している。
【０１０５】
以上のような、ＴＦＴ６，７，８及び多層配線構造が形成された絶縁性基板１上の平面形状は、図７と同様である。即ち、第１実施形態と同様に、絶縁性基板１の４隅の近傍にはトランスファー電極１７が形成され、また、周辺回路部Ｂと表示部Ａを覆う配向膜１６はトランスファー電極１７とその周辺には形成されないのが好ましい。さらに、シール１８は、表示部Ａと周辺回路部Ｂとトランスファー電極１７を囲むように、絶縁性基板１の周辺に枠状に形成される。
【０１０６】
本実施形態に係る液晶表示装置を、図１０のＩ−Ｉ線の沿った断面で示すと図１１のようになる。図１１において、周辺回路部Ｂでの三層目の配線パターン３２ａ，３２ｂは、透明導電膜を介さずに直に配向膜（第２樹脂膜）１６により覆われている。また、反射面を有する画素電極３２ｃは二層目の配線パターン１４ｃを介してＴＦＴ８のソース領域に接続されている。対向基板２０において、カラーフィルターＣＦ上の２１平坦化膜は省略してもよい。また、対向基板２０において、表示部Ａへの液晶分子の傾きの影響を無くすために、周辺回路部Ｂに対向する部分では配向膜を形成しないことが望ましい。
【０１０７】
図１１に示した液晶表示装置のその他の構造は、第１実施形態と同じであるので説明を省略する。
【０１０８】
なお、本実施形態の作用、効果は第１実施形態とほぼ同じなので、説明を省略する。
（第３の実施の形態）
本実施形態では、表示解像度２３８ｄｐｉの０．４型ＵＸＧＡの液晶表示パネルに一体化された周辺回路の例として、第１、第２実施形態の構造とプロセスを用いた８ビットデジタルドライバの構成方法を説明する。
【０１０９】
図１２(a) 〜(c) は、低温ポリシリコンＴＦＴを用いた液晶表示装置内に一部又は全部が一体化される３種類のデータドライバを示している。データドライバは、図９のデータ側周辺回路３０ｂを構成するものであって、入力端子から入力されたデジタル映像信号をアナログ階調信号に変換し、所定のタイミングデータを表示部Ａに送る回路構成を有している。図１２(a) 〜(c) において、８ビットのデジタル入力ＲＧＢ信号は、ＴＦＴ基板１９上のデジタルドライバ３３に入力される。ＲＧＢ信号は、Ｒ０〜Ｒ７、Ｇ０〜Ｇ７、Ｂ０〜Ｂ７の２４チャンネルである。
【０１１０】
図１２(a) に示す第１型のデータドライバは、破線で囲まれたデジタルドライバ３３、ブロック制御回路３４、アナログスイッチ列３５を図８又は図１１のＴＦＴ基板１９に内蔵した完全内蔵型である。
【０１１１】
図１２(b) に示す第２型のデータドライバは、破線で囲まれたブロック制御回路３４とアナログスイッチ列３５を図８又は図１１のＴＦＴ基板１９に内蔵した部分内蔵型である。そして、デジタルドライバ３３は、単結晶半導体基板に形成されたデバイスであって、ＴＦＴ基板１９上にＴＡＢ実装又はＣＯＧ実装されている。
【０１１２】
図１２(c) に示す第３型のデータドライバは、破線で囲まれたアナログスイッチ列３５のみを内蔵した部分内蔵型である。Ｄ／Ａ変換機能を持つデジタルドライバ３３は、単結晶半導体基板に形成されてＴＦＴ基板１９上にＴＡＢ実装又はＣＯＧ実装されている。ブロック制御回路３４は、外付けのプリント板（ＰＴ板）回路で構成されている。
【０１１３】
なお、図１２(a) 〜(c) において、符号３３Ａ1 、３３Ａ2 は、ＴＦＴ基板１９に形成されてデジタルドライバ３３の出力側とアナログスイッチ列３５の入力側に接続される共通信号線である。
【０１１４】
それらのような３種類のデータドライバのうち図１２(a) に示した第１型が最も集積規模が高いので、第１型の構成について検討する。なお、データドライバを構成するＴＦＴは、第１、第２実施形態における周辺回路部ＢのＴＦＴ６，７等が適用される。
【０１１５】
図１３は、ＴＦＴ基板１９上に作り込まれたデジタルドライバ３３とブロック選択回路３４とアナログスイッチ部３５の構成図である。
【０１１６】
図１３に示す動作周波数４０MHz のデジタルドライバ３３は、信号入力／データ分割回路３３ａ、シリアル／パラレル変化部３３ｂ、ラッチ回路３３ｃ、レベルシフタ３３ｄ、Ｄ／Ａコンバータ（デコーダ）３３ｅ、アナログ出力バッファ（オペアンプ）３３ｆ、クロック制御回路３３ｇ等の回路から構成される。
【０１１７】
データ側周辺回路部３０ｂでは、デジタルドライバイ３３の動作周波数を下げ、電磁波輻射（ＥＭＩ）を削減するために４入力ポートが並列に設けられ、各入力ポート毎に１系統のデジタルドライバ３３が設けられる。即ち、データ側周辺回路部３０ｂでは、４系統のデジタルドライバ３３が構成される。
【０１１８】
次に、デジタルドライバ３３の各部分の基本動作原理と構成を説明する。
【０１１９】
８×ＲＧＢ＝２４チャネルのシリアル信号は、シリアル／パラレル変換部３３ｂで３００ライン分のパラレル信号に変換され、さらにラッチ回路３３ｃに転送される。ラッチ回路３３ｃが信号を一時保持し、一定のタイミングでレベルシフタ３３ｄとＤ／Ａコンバータ３３ｅに転送する。レベルシフタ３３ｄは、ロジックレベル（３〜５Ｖ）を液晶駆動電圧レベル（１０〜１５Ｖ）に変換する。Ｄ／Ａコンバータ３３ｅは、基準電圧Ｖ0 から２５６階調信号を生成し、デジタル階調コードをその階調に対応した電圧（２５６階調から選択）に変換する。Ｄ／Ａコンバータ３３ｅでデコードされた信号は、アナログ出力バッファー３３ｆによって一定のタイミングでパネル側に出力される。
【０１２０】
水平一列にある４８００個のサブ画素セルは、タイミング的に４ブロックに分割される。即ち、水平期間において、４系統のデジタルドライバ３３は同時に３００ライン分の階調信号を４回出力し、１回当たりの書き込みライン数は１２００本（４８００／４）、書き込み時間はおよそ１／４水平期間（１／４Ｈ）である。
【０１２１】
デジタルドライバ３３の出力側には３００本のビデオ信号線No.1-No.300 と１２００×４組のアナログスイッチ３５ａが形成される。ブロック制御回路部３４からのブロック信号線ＢＬ１〜ＢＬ４によってアナログスイッチ３５ａが１２００組の単位で選択されてデジタルドライバ３３の出力信号が所定の表示部Ａに書き込まれる。このように、デジタルドライバ３３とブロック選択回路３４によって、入力表示信号がブロック順次的に表示部Ａに転送され、さらに液晶Ｔ−Ｖ特性によって、人間が認識できる映像に変換される。
【０１２２】
半導体ＬＳＩのデジタルドライバの動作周波数に比べて、ポリシリコンデジタルドライバの動作周波数が低いため、ＴＦＴ性能に合わせて入力されたデータを最適な転送レート（周波数）に変換する必要性がある。低温ポリシリコンＴＦＴ６〜８の移動度が１５０cm2/Vs以下であるため、クロック周波数を８０ＭＨｚ以下に設定した方が動作マージンが広い。
【０１２３】
図１４は、ラッチ回路３３ｃの４ビット分の等価回路図である。ラッチ回路３３ｃはシリアル／パラレル変換３３ｂとレベルシフタ３３ｄの間にあり、入力されたデジタル信号Ｄ１ａ〜Ｄ４ａを一時的に保存するラインメモリ回路である。入力された４ビットのデジタル信号Ｄ１ａ〜Ｄ４ａがＬＰＧ信号によってラッチセル回路ＬＰ１〜ＬＰ４に記憶される。
【０１２４】
１ビットのラッチセル回路ＬＰ１（ＬＰ２、ＬＰ３、ＬＰ４）は１個の薄膜トランジスタＴ1 （Ｔ2 、Ｔ3 、Ｔ4 ）と２個のインバータＩ11，Ｉ12（Ｉ21、Ｉ32、Ｉ31、Ｉ32、Ｉ41、Ｉ42）によって構成される。８ビットのデジタル信号を保存するために、１出力当たり、８個の同じラッチセル回路が必要である。これにより、１系統のデジタルドライバ３３から３００の出力信号が出るため、８×３００＝２４００個のラッチセル回路が必要である。図１４には、４ビット分のラッチセル回路ＬＰ１〜ＬＰ４が示されている。
【０１２５】
図１５は、ラッチ回路３３ｃの２ビット分レイアウト図であり、図１４に示されたトランジスタのＴ１〜Ｔ４とラッチセル回路ＬＰ２、ＬＰ４のレイアウト図面が示される。
【０１２６】
レイアウト設計に用いたデザインルールは３〜４μｍである。表示精細度２３８ｄｐｉの８．４型ＵＸＧＡパネルの画素ピッチ３５．５μｍで、２ピッチ画素部の７１μｍ幅に８ビットラッチ回路（図１５では２ビットのみ示されている）を収めることができた。
【０１２７】
図１５において、第１、第２実施形態で示した絶縁性基板１、下地絶縁膜２、ゲート絶縁膜４、その他の絶縁膜は省略されている。
【０１２８】
図１５において、符号３６ａ〜３６ｊはそれぞれ一層目メタル配線であって島状のシリコン膜３ａの上では、その一部の一層目メタル配線３６ｅ，３６ｇ，３６ｈ，３６ｊ，２６ｉは薄膜トランジスタのゲート電極を兼ねている。また、符号３７ａ〜３７ｐは、一層目メタル配線３６ａ〜３６ｊを覆う第１層間絶縁膜９上に形成された二層目メタル配線であって、島状のシリコン層３ａと一層目メタル配線３６ａ〜３６ｊを接続する接続配線３７〜３７ｈ、２７ｊ、３７ｋ３７ｍ、３７ｎと、信号ＬＰＧを伝達するためのＬＰＧ配線３７ｐと、インバータＩ21、Ｉ41、Ｉ42の一部に定電圧ＶDDを印加するための定電圧配線３７ｉ，３７ｏと、インバータＩ21、Ｉ41、Ｉ42の一部を接地電位ＧＮＤに設定するための接地電位配線３７ｌ等がある。
【０１２９】
さらに、符号３８ａ〜３８ｃは、二層目メタル配線３７ａ〜３７ｐを覆う第２層間絶縁膜１３上に形成された三層目メタル配線である。三層目メタル配線３８ａ〜３８ｃとして、例えば、第３のラッチセル回路ＬＰ３の薄膜トランジスタＴ3 のドレイン領域上の二層目メタル配線３７ｇに接続されて第３のラッチセル回路ＬＰ３に引き出される配線３８ａと、第２のラッチセル回路ＬＰ２の一層目メタル配線３６ｈに接続される出力配線３８ｂと、第４のラッチセル回路ＬＰ４の一層目メタル配線３６ｊに接続される出力配線３８ｃがある。
【０１３０】
なお、図１５では、一層目メタル配線３６ａ〜３６ｊと二層目メタル配線３７ａ〜３７ｆ，３７ｈ，３７ｊ，３７ｋ，３７ｐの接続と島状のシリコン層３ａと二層目メタル配線３７ａ〜３７ｏの接続とのために第１層間絶縁膜９に形成されるホールを第１コンタクトとして示し、また、三層目メタル配線３８ａと二層目メタル配線３７ｇの接続のために第２層間絶縁膜１３に形成されるホールと、三層目メタル配線３６ｂと一層目メタル配線３６ｊ、３６ｈの接続のために第２層間絶縁膜１３及び第１層間絶縁膜９に形成されるホールとを第２コンタクトとして記載している。
【０１３１】
なお、一層目メタル配線は第１、第２実施形態の周辺回路部Ｂの一層目の配線パターンであり、二層目メタル配線は第１、第２実施形態の周辺回路部Ｂの二層目の配線パターンであり、三層目メタル配線は第１、第２実施形態の周辺回路部Ｂの三層目の配線パターンである。
【０１３２】
以上のように３層のメタル配線を使うことにより、従来の２層のメタル配線では困難であった２００ｄｐｉ以上の高精細にデジタルドライバを内蔵することができた。
【０１３３】
また、第２層間絶縁膜１３の上部である第１樹脂膜１２の膜厚が厚くて比誘電率が低いために、三層目メタル配線３８ａ〜３８ｃとその下の他のメタル配線３７ａ〜３７ｏ、３６ａ〜３６ｊの間の寄生容量が小さくなる。このため、４０ＭＨｚという高い周波数動で高速動作することが可能になる。
【０１３４】
さらに、３〜４μｍという緩いデザインルールで大規模の周辺回路を作ることができる。
（第４の実施の形態）
第１実施形態では、三層目の金属層と透明導電膜のパターニングを別々に行っているが、本実施形態ではそれらのパターニングを同時に行う簡略化について説明する。
【０１３５】
まず、図２(a) 〜図４(a) に示したと同じように、絶縁性基板１上にＴＦＴ６〜８を形成し、さらに第１層間絶縁膜９、二層目の配線パターン１０ａ〜１０ｉを形成する。その工程は、第１実施形態と同じであるので省略する。ただし、本実施形態では、二層目の配線パターン１０ａ〜１０ｉとして、膜厚５０ｎｍのTi膜と膜厚２００ｎｍを順に形成した２層構造を採用するか、又は、モリブデン（Mo）、チタン、アルミニウム合金などの単層又は多層を形成する。
【０１３６】
続いて、図１６(a) に示すように、二層目の配線パターン１０ａ〜１０ｉを覆う窒化シリコン膜１１を第１層間絶縁膜９上にＰＥＣＶＤ法により５０〜２００ｎｍ、好ましくは１００ｎｍの厚さに形成する。さらに、窒化シリコン膜１１の上に感光性ポジ型のポリイミド、アクリル等の第１樹脂膜１２を形成する。この第１樹脂膜１２は、その表面の平坦化を図るために３〜４μｍ以上の膜厚を有するのが好ましい。第１樹脂膜１２とその下の窒化シリコン膜１１によって第２層間絶縁膜１３を構成する。なお、第１樹脂膜１２の代わりに厚さ１μｍ以上のSiO2、SiN x 等の無機膜を形成してもよい。
【０１３７】
次に、図１６(b) に示すように、第１樹脂膜１２を露光、現像することにより二層目の配線パターン１０ａ〜１０ｉの上に二段目のホール１３ａ〜１３ｃを形成する。即ち、表示領域ＡではＴＦＴ８のソース領域８ｓに接続される二層目の配線パターン１０ｉの上方に形成される。さらに、第１樹脂膜１２のホール１３ａ〜１３ｃを通してその下の窒化シリコン膜１１をエッチングする。この場合、窒化シリコン膜１１の第１樹脂膜１２に対するエッチングレートを調整するために、エッチングガスとして用いられるCF4 とSF6 とO2の比率を調整する。
【０１３８】
続いて、図１６(c) に示すように、第１層間絶縁膜１３上とそのホール１３ａ〜１３ｃ内に、スパッタ法により厚さ７０ｎｍのＩＴＯ（透明導電膜）膜４１と、厚さ５０ｎｍのチタン膜と厚さ２００ｎｍのアルミニウムを連続して形成する。Ti膜とAl膜は三層目の金属層４２となる。そのTi膜は、ＩＴＯ膜４１とAl膜との直接接触による電気腐食を防止するために中間メタルブロッキング膜として形成されている。なお、中間メタルブロッキング膜としてモリブデン膜を形成してもよい。
【０１３９】
次に、三層目の金属層４２上にポジ型のフォトレジスト４３を３μｍの厚さに塗布する。そして、図１７(a) に示すように、通常の露光量で表示部Ａと周辺回路部Ｂを含むフォトレジスト４３を露光する。この１回目の露光時には、配線形状の遮光パターン４４ａと画素形状の遮光パターン４４ｂを有する第１のレチクル（露光マスク）４４を使用する。
【０１４０】
このような１回目の露光により、フォトレジスト４３には光照射領域４３ａが形成される。
【０１４１】
続いて、フォトレジスト４３を現像することなく、フォトレジスト４３の２回目の露光工程に移る。
【０１４２】
２回目の露光時には、図１７(b) に示すように、表示部Ａの少なくとも画素領域に向けて露光光を透過させる透過パターンと周辺回路部Ｂの全体を遮光する遮光パターンとを有する第２のレチクル（露光マスク）４５を使用する。また、その２回目の露光時の露光光量を１回目の露光時の露光光量の１／３〜２／３となるように設定する。これにより、第１回目の露光時に光を照射しなかった画素領域をハーフ露光する。
【０１４３】
この結果、画素領域でのフォトレジスト４３はハーフ露光部となり、その他の配線パターン部分では露光されない。しかも、三層目の金属層４２及びＩＴＯ膜４１が残されない部分ではフォトレジスト４３は通常の量で露光光が照射された状態になっている。
【０１４４】
この後に、フォトレジスト４３を現像すると、図１８(a) に示すように、周辺回路部Ｂではフォトレジスト４３は通常の１回の露光を経た場合と同じ厚さｔ1 になる一方、表示部Ａの画素領域上では過剰な露光に起因してフォトレジスト４３の膜厚ｔ2 が周辺回路部Ｂのフォトレジスト４３よりも１／３〜２／３程度に薄くなる。
【０１４５】
次に、そのような膜厚分布のあるフォトレジスト４３のパターンをマスクに用いて三層目の金属層４２と透明導電膜４１を順次エッチングすると、図１８(b) に示すように、周辺回路部Ｂには金属層４２及びＩＴＯ膜４１よりなる三層目の配線パターン４６ａ，４６ｂが形成され、表示部ＡにはＩＴＯ膜４２よりなる画素電極４６ｃが形成される。
【０１４６】
続いて、図１９(a) に示すように、画素電極４６ｃ上のフォトレジスト４３が無くなり、且つ周辺回路領域Ｂにはフォトレジスト４３を残る条件で酸素アッシングを行う。そのようなフォトレジスト４３の膜厚の調整方法として、アッシング時に生じるプラズマ中の炭素（Ｃ）を検出し、その信号強度をモニターすることによりエッチングのエンドポイントを決めておく。ここで過剰のオーバーアッシングにならないように注意を払う。なお、三層目の金属層４２をエッチンした後に画素電極４６ｃ上に残ったフォトレジスト４３の膜厚をｔとすると、周辺回路部Ｂでのレジスト４３の膜厚はｔ＋α程度薄くなる。なお、αはオーバーアッシングにより削られた厚さである。
【０１４７】
この状態では、周辺回路部Ｂの三層目の配線パターン４６ａ，４６ｂはフォトレジスト４３に覆われた状態であり、表示部Ａに残った三層目の金属層４２は露出した状態になっている。
【０１４８】
次に、図１９(b) に示すように、画素電極４６ｃ上の三層目の金属層４２をエッチングして除去する。この場合、画素電極４６ｃを構成するＩＴＯ膜４１を残すために、ＩＴＯに対するエッチング選択比の高いメタルエッチャント、例えば を使用する。なお、周辺回路部Ｂでは、三層目の配線パターン４６ａ，４６ｂを構成する金属層４２は、フォトレジスト４３により保護されているのでエッチングされない。
【０１４９】
この後に、図２０(a) に示すように、フォトレジスト４３を除去する。なお、第２層間絶縁膜１３の上層部として第１樹脂膜１２を適用する場合には、第１樹脂膜１２が薄層化されるおそれがあるので、フォトレジスト４３をアッシングする際に第１樹脂幕１２が残っているように、第１樹脂膜１２の膜厚を調整する必要がある。但し、第２層間絶縁膜１３の上部が無機膜から構成されている場合には第２層間絶縁膜１３がアッシングにより薄くなることはない。なお、第２層間絶縁膜１３として、樹脂膜を無機膜により挟んだ三層構造を採用してもよい。
【０１５０】
その後に、(b) に示すように、配線パターン４６ａ，４６ｂ、画素電極４６ｃを覆う配向膜（第２樹脂膜）１６を第２層間絶縁膜１２上に形成する。
【０１５１】
以上のように本実施形態によれば、表示部Ａの画素電極４６ｃと三層目の配線パターン４６ａ，４６ｂがハーフ露光ステップを有する１回のフォトリソグラフィー工程により形成されるので、製造工程が簡略されて製造コストを削減することができる。
（第５の実施の形態）
本実施形態では、上記した三層目の金属層をマスク選択スパッタ法で形成することにより工程を簡略化することについて説明する。マスク選択スパッタ法は、透明導電膜と三層目の金属層との形成順の相違によって種々の法がある。
【０１５２】
図２１(a),(b) は、透明導電膜を形成した後に三層目の金属層を形成する第１のマスク選択スパッタ法を示している。
【０１５３】
まず、図２１(a) に示すように、絶縁性基板５１の上にＴＦＴ、一層目及び二層目の金属層、層間絶縁膜、第１樹脂膜等を含むデバイス構造部５２を形成する。デバイス構造５２の最上層は第１樹脂膜となっている。続いて、通常のスパッタ法により透明導電膜であるＩＴＯ膜５３をデバイス構造部５２上に形成する。
【０１５４】
さらに、図２１(b) に示すように、デバイス構造部５２の表示部Ａをスパッタ用メタルマスク５５によりスパッタソース源から遮蔽した状態で、三層目の金属層５４として膜厚５０ｎｍのTi膜と膜厚２００ｎｍのアルミニウム膜をスパッタによりＩＴＯ膜５３上に形成する。これにより、デバイス構造部５２の周辺回路部ＢにＩＴＯ／Ti／Alの多層構造の膜５３，５４が形成され、表示部Ａには単層のＩＴＯ膜５３のみが形成されことになる。
【０１５５】
図２２(a),(b) は、三層目の金属層を形成した後に透明導電膜を形成する第２のマスク選択スパッタ法を示している。
【０１５６】
まず、図２２(a) に示すように、絶縁性基板１上にデバイス構造部５２を形成する。続いて、スパッタ用メタルマスク５５を用いてデバイス構造部５２の表示部Ａをスパッタソース源から遮蔽した状態で、スパッタ用メタルマスク５５口を通してスパッタにより三層目の金属層５４として膜厚５０ｎｍのTi膜と膜厚２００ｎｍのアルミニウム膜を順にデバイス構造部５２の第１樹脂膜上に形成する。
【０１５７】
次に、図２２(b) に示すように、スパッタ用メタルマスク５５を絶縁性基板１の上方から外し、デバイス構造部５２上と三層目の金属層５４上に通常のスパッタ法により透明導電膜５３としてＩＴＯ膜を形成する。これにより、周辺回路部ＢにはTi／Al／ＩＴＯの多層構造の膜５３，５４が形成され、表示部Ａには単層の透明導電膜５３のみが形成されことになる。
【０１５８】
次に、図２１(a),(b) に示した第１のマスク選択スパッタ法を用いて、画素電極と三層目の配線パターンを形成する工程を説明する。
【０１５９】
まず、図２(a) 〜図３(d) に示したと同じように、絶縁性基板１上にＴＦＴ６，７，８を形成し、さらに第１層間絶縁膜９、二層目の配線パターン１０ａ〜１０ｉを形成する。それらの詳細は、第１実施形態と同じであるので省略する。ただし、二層目の配線パターン１０ａ〜１０ｉの構成膜として、膜厚５０ｎｍのTi膜と膜厚２００ｎｍを順に形成した２層構造、又は、Mo、Ti、Al合金などの単層若しくは多層構造を形成する。
【０１６０】
続いて、図２３(a) に示すように、二層目の配線パターン１０ａ〜１０ｉを覆う窒化シリコン膜１１を第１層間絶縁膜９上にＰＥＣＶＤ法により５０〜２００ｎｍ、好ましくは１００ｎｍの厚さに形成する。さらに、窒化シリコン膜１１の上に感光性のポリイミド、アクリル等の第１樹脂膜１２を形成する。この第１樹脂膜１２は、その表面の平坦化を図るために３〜４μｍ以上の膜厚を有するのが好ましい。第１樹脂膜１２とその下の窒化シリコン膜１１によって第２層間絶縁膜１３を構成する。なお、第１樹脂膜１２の代わりに厚さ１μｍ以上のSiO2、SiN x 等の無機膜を形成してもよい。
【０１６１】
次に、図２３(b) に示すように、第１樹脂膜１２を露光、現像することにより二層目の配線パターン１０ａ〜１０ｉの上にホール１３ａ〜１３ｃを形成する。画素を形成しようとする領域ではＴＦＴ８のソース領域８ｓに接続される二層目の配線の上にホール１３ｃが形成される。さらに、第１樹脂膜１２のホール１３ａ〜１３ｃを通してその下の窒化シリコン膜１１をエッチングする。この場合、窒化シリコン膜１１の第１樹脂膜１２に対するエッチングレートを調整するために、エッチングガスとして用いられるCF4 とSF6 とO2の比率を調整する。
【０１６２】
続いて、図２３(c) に示すように、第１樹脂膜１２上とホール１３ａから１３ｃ内に、スパッタ法により厚さ７０ｎｍの透明導電膜５６としてＩＴＯ膜を形成する。
【０１６３】
さらに、図２４(a) に示すように、スパッタ用メタルマスク５５で表示部Ａの透明導電膜５６を遮蔽しながら、周辺回路部Ｂの透明導電膜５６上に厚さ５０ｎｍのチタン（Ti）膜と厚さ２００ｎｍのアルミニウム（Al）をスパッタ法により連続して形成する。Ti膜とAl膜は三層目の金属層５７である。そのTi膜は、第４実施形態のように中間メタルブロッキング膜として機能する。なお、中間メタルブロッキング膜としてモリブデンを形成してもよい。
【０１６４】
絶縁性基板１上で透明導電膜５６のみが形成される表示部Ａと三層目の金属層５６及び透明導電膜５６が形成される周辺回路部Ｂの配置を示すと図２６の平面図のようになる。なお、三層目の金属層５７が形成される領域は、表示部Ａ以外の全部の領域としてもよい。
【０１６５】
次に、スパッタ用メタルマスク５５を絶縁性基板１の上方から外した後に、三層目の金属層５７と透明導電膜５６の上にポジ型のフォトレジスト５８を１．５μｍの厚さに塗布する。そして、図２４(b) に示すように、フォトレジストを露光、現像することにより表示部Ａには画素用レジストパターン５８ａを形成し、周辺回路部Ｂには配線用レジストパターン５８ｂを形成する。
【０１６６】
続いて、画素用レジストパターン５８ａ、配線用レジストパターン５８ｂをマスクに用いて、表示部Ａでは透明導電膜５６をエッチングし、周辺回路部Ｂでは三層目の金属層５７とＩＴＯ膜５６を順次エッチングすると、図２５(a) に示すように表示部Ａには画素電極５９ａが形成され、周辺回路部Ｂには三層目の配線パターン５９ｂが形成される。画素電極５９ａはホール１３ｃを通して二層目の配線パターン１０ｉに接続されてＴＦＴ８のソース領域８ｓに電気的に接続される。また、周辺回路領域Ｂの三層目の配線パターン５９ｂは、ホール１３ａ，１３ｂ内に充填された透明導電膜５６を介して二層目の配線パターン１０ａ，１０ｆに接続されることになる。
【０１６７】
さらに、図２５(b) に示すように、配線用及び画素用のレジストパターン５８ａ，５８ｂを酸素アッシングにより除去した後に、図２５(c) に示すように、三層目の配線パターン５８ｂと画素電極５８ａを覆う配向膜１６を第２層間絶縁膜１３上に形成する。
【０１６８】
以上のように、本実施形態によれば、三層目の金属層５７をマスク選択スパッタ法により周辺回路部Ｂにのみ形成し、表示部Ａ及び周辺回路部Ｂに透明導電膜５６を形成するようにしたので、透明導電膜５６と金属層５７を１回のフォトリソグラフィー工程によりパターニングすることにより、画素電極５８ａと三層目配線パターン５９ｂを形成することができ、製造工程が簡略化されて製造コストが削減される。
【０１６９】
なお、図２３〜図２６において、第１、第２実施形態と同じ符号は同じ要素を示している。
（第６の実施の形態）
本実施形態では、第１、第２、第４及び第５実施形態で示した一層目〜三層目の金属層から高周波信号伝送回路を形成する方法について説明し、さらに、三層目の金属層を高周波回路の電磁波遮蔽に用いる構造について説明する。
【０１７０】
図２７は、第１、第２、第４及び第５実施形態で示した一層目〜三層目の金属層をパターニングすることにより形成された高周波信号伝送回路の平面図、図２８は電磁波遮蔽構造の断面図である。
【０１７１】
ＴＦＴ基板において、高周波信号伝送回路６０の高周波入力端子ＲＤ０〜ＲＤ７、ＧＤ０〜ＧＤ７、ＢＤ０〜ＢＤ７に入力する赤（Ｒ）、緑（Ｇ）、青（Ｂ）の３色のデジタル表示信号（８ビット×３）は、高周波信号伝送回路６０内の配線を通して周辺回路に入力される。また、ＴＦＴ基板において、高周波伝送回路６０の制御信号端子ＳＡ、ＳＢ、ＳＣ、ＳＤに入力する高周波制御信号は、高周波信号伝送回路６０内の配線を通して周辺回路に入力される。
【０１７２】
表示フォーマットによって異なるが、ＸＧＡ（水平１０２４×垂直７６８）の場合、マスタクロック周波数はシングルポートで約６５MHz 、デュアルポートで約３３MHz である。このような高周波信号を伝送する際、電磁波輻射が発生して環境と人体に悪影響を与えるので、電磁波防止対策が必要である。
【０１７３】
外部よりＴＦＴ基板に入力した高周波信号は、図２７の平面図に示す高周波伝送回路６０を介して高周波回路部６１等に伝送される。図２８は、図２７のII−II線断面である。なお、図２７は、配線等の配置を示している。
【０１７４】
高周波伝送回路６０は、図２８に示すように、絶縁性基板６１上の絶縁膜６２の上に形成された一層目の配線７１と、一層目の配線７１と絶縁膜６２を覆う第１層間絶縁膜６３の上に形成された二層目の配線７２と、二層目の配線７２と第１層間絶縁膜６３を覆う第２層間絶縁膜６４上に形成された固定電位金属パターン７３とを有している。第２層間絶縁膜６４の少なくとも上部は、樹脂絶縁膜から構成される。
【０１７５】
一層目の配線７１は、例えば第１実施形態のゲート電極５ｂ〜５ｄを構成する一層目の金属層をパターニングすることにより形成される。また、二層目の配線７２は、例えば第１実施形態の二層目の配線パターン１０ａ〜１０ｉを構成する二層目の金属層をパターニングすることにより形成される。さらに、固定電位金属パターン７３は、例えば第１実施形態の三層目の配線パターン１４ａ〜１４ｃを構成する三層目の金属層をパターニングすることにより形成される。
【０１７６】
一層目の配線７１は、図２７の縦方向（Ｙ方向）に間隔を置いて平行に複数本形成されている。また、二層目の配線７２は、図２７の横方向（Ｘ方向）に間隔を置いて平行に複数本形成されている。
【０１７７】
１つの一層目の配線７１は、第一層間絶縁膜６３に形成されたコンタクトホール６３ａを介して１つの二層目の配線７２に接続されている。
【０１７８】
二層目の配線７２は、高周波入力端子ＲＤ０〜ＲＤ７、ＧＤ０〜ＧＤ７、ＢＤ０〜ＢＤ７と制御信号端子ＳＡ、ＳＢ、ＳＣ、ＳＤに接続され、一層目の配線７１は、絶縁性基板１上に形成された高周波回路部７０に接続されている。その高周波回路部７０は、第１実施形態で示した周辺回路部Ｂ内のＴＦＴ、一層目の配線パターン、二層目の配線パターン等から構成される。
【０１７９】
第２層間絶縁膜６４上の固定電位金属パターン７３は、一層目の配線７１と二層目の配線７２と高周波回路部７０を被覆する大きさの形状にパターニングされている。また、固定電位金属パターン７３は、接地電位その他の固定電位に電気的に接続され、これにより高周波信号の伝送により発生する電磁波を遮蔽する。
【０１８０】
図２９(a),(b) は、本実施形態の変形例を示す平面図及び断面図である。
【０１８１】
図２９(a),(b) において、ＴＦＴ基板に形成された周辺回路内の２つの高周波回路７０ａ，７０ｂは、第一層間絶縁膜６３の上に形成された第１端子７４及び第２端子７５にそれぞれ接続されている。第１端子７４と第２端子７５は、それぞれ二層目の配線７２の元となる二層目の金属層をパターニングすることによって形成される。
【０１８２】
第２層間絶縁膜６４上には、固定電位金属パターン７３のパターニングにより形成されたブリッジ配線７３ａが複数形成されている。ブリッジ配線７３ａの一端は、第２層間絶縁膜６４に形成されたホール６４ａを通して第１端子７４に接続され、その他端は第２層間絶縁膜６４に形成された別のホール６４ｂを通して第２端子７５に接続されている。これにより、２つの高周波回路７０ａ，７０ｂは、第１端子７４、第２端子７５及びブリッジ配線７３ａを介して電気的に接続されている。
【０１８３】
また、一層目の配線７１と二層目の配線７２と高周波回路７０ａ，７０ｂを覆う大きさにパターニングされた固定電位金属パターン７３は、接地電位GND その他の固定電位に電気的に接続されている。
【０１８４】
この場合、三層目の金属層７３は、ブリッジ配線７３ａの周囲に広がって同じ三層目の金属層から形成されているが、ブリッジ配線７３ａの周囲に３〜５０μｍの隙間Ｓを介して互いに絶縁されている。
【０１８５】
なお、三層目の金属層をパターニングして形成された配線パターンにより同一の高周波回路内の素子同士を接続する構造を採用してもよい。
【０１８６】
上記した三層目の金属層は、より低い抵抗値を得るために、アルミニウムを含む金属層で構成し、シート抵抗を１０Ω／□以下に設計することが望ましい。本実施形態では、三層目の金属層として膜厚５０ｎｍのチタンと膜厚２００ｎｍのアルミニウムの二層構造の金属層を採用し、その二層構造の金属層のシート抵抗は０．２Ω／□以下である。
【０１８７】
以上のように、第２層間絶縁膜上の三層目の金属層をパターニングして形成した固定電位金属パターン７３は、接地電位に接続されるために、高周波伝送配線による電磁波の輻射が抑えられる。この結果、高周波伝送回路６０は、高周波信号を高いＳ／Ｎ（信号／雑音）比で確実に伝送することができる。しかも、ＴＦＴ基板からの電磁波輻射が固定電位金属パターン７３によって小さくなるので、情報システム全体の電磁波輻射が小さくなり、上記した構造は環境にやさしい情報システムの構築に寄与する。さらに、上記した構造の高周波伝送回路は、高周波回路の電気的発振を防ぐことができるので、パネル動作安定性が改善される。
【０１８８】
なお、上記した各実施形態で層間絶縁膜は絶縁膜としても表現してもよい。
（付記１）画素マトリクスと走査バス線とデータバス線とを有する表示部と、前記走査バス線を駆動するゲートドライバと前記データバス線を駆動するデータドライバを有する周辺回路部が形成された第１基板と、該第１基板に対向する第２基板と、前記第１基板と前記第２基板の間に挟まれる液晶とを有する液晶表示装置において、
前記周辺回路部の少なくとも一部は、
前記第１基板上に形成された第１金属パターンと、
前記第１金属パターン上に形成された第１絶縁膜と、
前記第１絶縁膜上に形成された第２金属パターンと、
前記第２金属パターン上に形成されて少なくとも第１樹脂膜を有する第２絶縁膜と、
前記第２絶縁膜上に形成された第３金属パターンとを有し、
前記表示部は、
前記第１基板上に形成され且つ前記第２絶縁膜に覆われた能動素子と、
前記第２絶縁膜上の画素領域に形成され且つ前記第２絶縁膜に形成されたホールを通して前記能動素子に電気的に接続される画素電極とを有する
ことを特徴とする液晶表示装置。
（付記２）前記第３金属パターンの上に形成された第２樹脂膜を有し、前記画素電極は前記第２絶縁膜と前記第２樹脂膜の間に形成されていることを特徴とする付記１に記載の液晶表示装置。
（付記３）前記表示部の前記第２絶縁膜上には、前記第３金属パターンと同じ材料から構成され且つ前記能動素子に電気的に接続される引出金属パターンが形成され、
さらに、前記画素電極は、前記ソース引出金属パターン上に形成された透明導電膜から形成されていることを特徴とする付記１又は付記２に記載の液晶表示装置。
（付記４）前記引出金属パターンは、前記周辺回路部の第３金属パターンと同じ材料又はほぼ同様な材質の多層又は単層の金属膜から構成されていることを特徴とする付記３に記載の液晶表示装置。
（付記５）前記周辺回路部の前記第３金属パターン上には透明導電膜が形成されていることを特徴とする付記１乃至付記４のいずれかに記載の液晶表示装置。
（付記６）前記画素電極は、前記第２絶縁膜上に形成された金属パターンから構成され、反射面を有していることを特徴とする付記１又は付記２に記載の液晶表示装置。
（付記７）前記画素電極を構成する前記金属パターンは、前記周辺回路部の第３金属パターンと同じ材料又はほぼ同様な材質の多層又は単層の金属膜から構成されていることを特徴とする付記６に記載の液晶表示装置。
（付記８）前記表示部の前記画素電極は透明導電膜のパターンから構成され、
前記周辺回路部の前記第１金属パターン、前記第２金属パターンの下には前記透明導電膜のパターンが形成されていることを特徴とする付記１乃至付記４のいずれかに記載の液晶表示装置。
（付記９）前記第２樹脂膜は、前記表示部に形成される配向膜であるか、又は、該配向膜と同じ材質の樹脂膜であることを特徴とする付記２乃至付記８のいずれかに記載の液晶表示装置。
（付記１０）前記周辺回路部において、前記第３金属パターン上に絶縁性シールが形成されていることを特徴とする付記３、付記４、付記６乃至付記９のいずれかに記載の液晶表示装置。
（付記１１）前記周辺回路部の少なくとも一部は、前記基板上に形成された薄膜トランジスタを有し、
前記第１金属パターンは前記薄膜トランジスタのゲート電極及び電気配線であり、前記第２金属パターンは前記薄膜トランジスタのソース／ドレイン電極及び電気配線であることを特徴とする付記１乃至付記１０に記載の液晶表示装置。
（付記１２）前記データドライバは、レジスタ回路、ラッチ回路、ＤＡ変換回路、アナログバッファ回路を有し且つ前記第１金属パターン、前記第２金属パターン、前記第３金属パターンを用いるデジタルドライバであることを特徴とする付記１乃至付記１０のいずれかに記載の液晶表示装置。
（付記１３）基板の上方に第１配線を形成する工程と、
前記第１配線上に第１絶縁膜を形成する工程と、
前記第１絶縁膜上に第２配線を形成する工程と、
前記第２配線上と前記第１絶縁膜上に少なくとも第１樹脂膜を含む第２絶縁膜を形成する工程と、
前記第２絶縁膜上の周辺回路部に第３配線を形成する工程と、
前記第２絶縁膜上の表示部に画素電極を形成する工程と、
を有することを特徴とする液晶表示装置の製造方法。なお、第１〜第３の配線は金属配線であってもよい。 （５）
（付記１４）前記周辺回路部に形成された前記第３配線と前記表示部の前記画素電極の上に第２樹脂膜を形成する工程をさらに有することを特徴とする付記１３に記載の液晶表示装置の製造方法。
（付記１５）基板上であって表示部と周辺回路部に下側配線を形成する工程と、
前記下側配線の上に絶縁膜を形成する工程と、
前記絶縁膜上に透明導電膜を形成する工程と、
前記透明導電膜上に金属層を形成する工程と、
前記金属層上にレジストを塗布する工程と、
第１露光マスクを使用して第１露光量で前記レジストを露光する工程と、
前記レジストのうち前記表示部に光を透過し且つ前記周辺回路部を遮光する第２露光マスクを用いて第１露光量よりも少ない光量の第２露光量で前記レジストを露光する工程と、
前記レジストを現像することによって前記周辺回路部には第１レジストパターンを形成し、且つ前記表示部には該配線レジストパターンよりも薄く画素形状の第２レジストパターンを形成する工程と、
前記第１レジストパターン及び前記第２レジストパターンをマスクに用いて前記金属層及び前記透明導電膜をエッチングすることにより、前記周辺回路部には上側配線を形成し、前記表示部には画素電極を形成する工程と、
前記第１レジストパターンを薄層化するとともに前記第２素レジストパターンを除去する工程と、
第１レジストパターンをマスクにして前記画素電極の上部にある前記金属層を選択的にエッチングすることにより、前記画素電極の前記透明導電膜を選択的に露出させる工程と、
前記第１レジストパターンを除去することにより、前記上側配線を構成する前記金属層を露出させる工程と
を有することを特徴とする液晶表示装置の製造方法。
（付記１６）前記上側配線は、前記透明導電膜を介して前記下側配線に電気的に接続されていることを特徴とする付記１５に記載の液晶表示装置の製造方法。
（付記１７）基板の表示部と周辺回路部にＴＦＴ素子及び第１配線を形成する工程と、
前記ＴＦＴ素子及び前記第１配線上に樹脂膜を含む絶縁膜を形成する工程と、
前記第１配線を部分的に露出させるコンタクトホールを前記絶縁膜に形成する工程と、
前記コンタクトホール内と前記絶縁膜上に透明導電膜を形成する工程と、
前記透明導電膜上に金属層を形成する工程と、
前記金属層上にレジストを塗布する工程と、
第１露光マスクを使用して第１露光量で前記レジストを露光する工程と、
前記レジストのうち前記表示部に光を透過し且つ前記周辺回路部を遮光する第２露光マスクを用いて第１露光量よりも少ない光量の第２露光量で前記レジストを露光する工程と、
前記レジストを現像することによって前記周辺回路部には第１レジストパターンを形成し、且つ前記表示部には該第１レジストパターンよりも薄く画素形状の第２レジストパターンを形成する工程と、
前記第１レジストパターン及び前記第２レジストパターンをマスクに用いて前記金属層及び前記透明導電膜をエッチングすることにより、前記周辺回路部には導電パターンを形成し、前記表示部には画素電極を形成する工程と、
前記配線レジストパターンを薄層化するとともに前記第２レジストパターンを除去する工程と、
前記第１レジストパターンをマスクにして前記画素電極の上部にある前記金属層を選択的にエッチングすることにより、前記画素電極の前記透明導電膜を選択的に露出させる工程と、
前記第１レジストパターンを除去することにより、前記周辺回路部で前記導電パターンを構成する前記金属層を露出させる工程と
を有することを特徴とする液晶表示装置の製造方法。
（付記１８）基板上の表示部と周辺回路部に下側配線を形成する工程と、
前記下側配線の上に絶縁膜を形成する工程と、
前記絶縁膜上に透明導電膜を形成する工程と、
前記透明導電膜上のうちの前記周辺回路部に金属層を選択的に形成するとともに前記表示部では前記透明導電膜を露出した状態に保持する工程と、
前記透明導電膜及び前記金属層上にレジストを形成する工程と、
前記レジストを露光、現像してレジストパターンを形成する工程と、
前記レジストパターンをマスクに使用して前記金属層及び前記透明導電膜をエッチングすることにより、前記周辺回路部には前記透明導電膜と前記金属層よりなる上側配線を形成するとともに、前記表示部には前記透明導電膜よりなる画素電極を形成する工程と
を有することを特徴とする液晶表示装置の製造方法。
（付記１９）基板上の表示部と周辺回路部にＴＦＴ素子及び電気配線を形成する工程と、
前記ＴＦＴ素子及び前記電気配線の上に樹脂を含む絶縁膜を形成する工程と、
前記絶縁膜の上に前記電気配線を部分的に露出させるコンタクトホールを形成する工程と、
前記絶縁膜上に透明導電膜を形成する工程と、
前記透明導電膜の上に金属導電層を選択的に形成する工程と、
前記透明導電膜及び前記金属導電層上にフォトレジストを形成する工程と、
前記フォトレジストを露光、現像してレジストパターンを形成する工程と、
前記レジストパターンをマスクにして前記金属導電層及び前記透明導電膜を順にエッチングすることにより、前記周辺回路部には前記透明導電膜と前記金属導電層よりなる多層配線を形成するとともに、前記表示部には前記透明導電膜よりなる画素電極を形成する工程と
を有することを特徴とする液晶表示装置の製造方法。
（付記２０）基板上の表示部と周辺回路部にＴＦＴ素子及び電気配線を形成する工程と、
前記ＴＦＴ素子及び前記電気配線の上に樹脂を含む絶縁膜を形成する工程と、
前記絶縁膜の上に前記電気配線を部分的に露出させるコンタクトホールを形成する工程と、
前記絶縁膜上に金属導電膜を形成する工程と、
前記金属導電層の上に透明導電膜を選択的に形成する工程と、
前記透明導電膜及び前記金属導電層の上にフォトレジストを形成する工程と、
前記フォトレジストを露光、現像してレジストパターンを形成する工程と、
前記レジストパターンをマスクにして前記透明導電膜及び前記金属導電層を順にエッチングすることにより、前記周辺回路部には前記透明導電膜と前記金属導電層よりなる多層配線を形成するとともに、前記表示部には前記透明導電膜よりなる画素電極を形成する工程と
を有することを特徴とする液晶表示装置の製造方法。
（付記２１）基板上の表示部と周辺回路部に下側配線を形成する工程と、
前記下側配線の上に絶縁膜を形成する工程と、
前記絶縁膜上のうちの前記周辺回路部に金属層を選択的に形成するとともに前記表示部では前記絶縁膜を露出した状態に保持する工程と、
前記絶縁膜及び前記金属層上に透明導電膜を形成する工程と、
前記透明導電膜上にレジストを形成する工程と、
前記レジストを露光、現像してレジストパターンを形成する工程と、
前記レジストパターンをマスクに使用して前記金属層及び前記透明導電膜をエッチングすることにより、前記周辺回路部には前記金属層と前記透明導電膜よりなる上側配線を形成するとともに、前記表示部には前記透明導電膜よりなる画素電極を形成する工程と
を有することを特徴とする液晶表示装置の製造方法。
（付記２２）基板上に形成された第１金属パターンと、前記第１金属パターン上に第１絶縁膜を介して形成された第２金属パターンと、前記第１絶縁膜に形成されて前記第１金属パターンと前記第２金属パターンを接続するホールと、前記第２金属パターンの上に形成された第２絶縁膜と、前記第２絶縁膜上に形成され且つ固定電位に設定される第３金属パターンとを有する回路を備えることを特徴とする液晶表示装置。
（付記２３）前記回路は、高周波伝送回路部又は周辺回路部であることを特徴とする付記２２に記載の液晶表示装置。
（付記２４）前記第３金属パターンは、電磁波輻射抑制膜であることを特徴とする付記２２に記載の液晶表示装置。
（付記２５）前記第３金属パターンと同じ構成の金属層からなる電子回路ファンクション動作用の配線パターンが前記第２絶縁膜上に形成されていることを特徴とする付記２２乃至付記２４のいずれかに記載の液晶表示装置。
【０１８９】
【発明の効果】
以上述べたように 本発明の液晶表示装置によれば、上下に形成される第１金属パターンと第２金属パターンの間に樹脂膜を形成したので、第１金属パターンと第２金属パターンからなる多層配線構造の浮遊容量を小さくし、周辺回路部の動作周波数を大幅に向上することができ、しかも、浮遊容量を殆ど考慮することがないので、回路設計の自由度が大きくできる。
【０１９０】
また、本発明によれば、最上の配線と画素電極を同じ絶縁膜上に形成するようにしたので、表示部の画素電極接続用ホールを周辺回路部の配線接続用ホールと同時に形成することができ、スループットを向上できる。
【０１９１】
さらに、周辺回路部の多層配線構造の最上の金属パターンと表示部の画素電極とを同じ樹脂膜、例えば配向膜によって覆うようにしたので、最上の金属パターンの上に単独に無機絶縁膜を形成する場合に比べて、膜厚を容易に厚く形成し、製造プロセスを簡略化することができる。
【０１９２】
本発明によれば、画素電極を構成する透明導電膜を周辺回路部の配線の上に形成したので、配線及び画素電極の上に樹脂膜を形成する前に、配線を外部の環境から保護することができる。
【０１９３】
本発明に関連する発明によれば、最上の金属層より固定電位金属パターン（電磁遮蔽膜）を形成し、その下方に多層の金属層からなる伝送回路を形成したので、伝送回路に高周波信号が伝送されたときに発生する電磁波輻射を小さくすることができる。
【０１９４】
本発明に関連する液晶表示装置の製造方法によれば、表示部と周辺回路部の絶縁膜上に透明導電膜と金属層を順に形成した後に、周辺回路部に厚い配線レジストパターンを形成すると同時に表示部に薄い画素電極レジストパターンを形成するようにしたので、それらのレジストパターンをマスクにして金属層及び透明導電膜をエッチングして配線パターンと画素電極を形成した後に酸素プラズマ等によって配線レジストパターンを薄くしながら画素電極レジストパターンを除去することができ、これにより画素電極の上部の金属層を選択的に除去できる。即ち、１回のレジストパターン形成工程により配線パターンと透明画素電極を同時に形成できる。
【０１９５】
また、本発明に関連する発明によれば、周辺回路部と表示部の最上の配線と画素電極を同一の絶縁膜上に併存させる場合に、スパッタマスクを使用することにより、金属層を表示領域以外に形成し、さらに表示領域の絶縁膜上と周辺回路部の金属層の上に透明導電膜をスパッタ法により形成したので、１回のフォトリソグラフィー法によって、表示部には透明導電膜よりなる画素電極を形成し、周辺回路部には透明導電膜と金属層の二層構造の配線を形成することができる。
【図面の簡単な説明】
【図１】液晶表示装置のＴＦＴ基板の従来技術を示す断面図である。
【図２】本発明の第１実施形態に係る液晶表示装置のＴＦＴ基板の製造工程を示す断面図（その１）である。
【図３】本発明の第１実施形態に係る液晶表示装置のＴＦＴ基板の製造工程を示す断面図（その２）である。
【図４】本発明の第１実施形態に係る液晶表示装置のＴＦＴ基板の製造工程を示す断面図（その３）である。
【図５】本発明の第１実施形態に係る液晶表示装置のＴＦＴ基板の製造工程を示す断面図（その４）である。
【図６】本発明の第１実施形態に係る液晶表示装置のＴＦＴ基板と配向膜の形成のフローチャートである。
【図７】本発明の第１実施形態に係るＴＦＴ基板の平面図である。
【図８】本発明の第１実施形態に係る液晶表示装置の部分断面図である。
【図９】本発明の実施形態に係るＴＦＴ基板の回路ブロック図である。
【図１０】本発明の第２実施形態に係る液晶表示装置のＴＦＴ基板の製造工程を示す断面図である。
【図１１】本発明の第２実施形態に係る液晶表示装置の部分断面図である。
【図１２】本発明の第３実施形態に係る液晶表示装置の周辺回路部内のデータドライバのブロック図（１）である。
【図１３】本発明の第３実施形態に係る液晶表示装置の周辺回路部内のデータドライバのブロック図（２）である。
【図１４】本発明の第３実施形態に係るデータドライバのラッチ回路の４ビット分を示す回路図である。
【図１５】本発明の第３実施形態に係るデータドライバのラッチ回路の２ビット分を示す回路のレイアウトである。
【図１６】本発明の第４実施形態に係る液晶表示装置のＴＦＴ基板の製造工程を示す断面図（その１）である。
【図１７】本発明の第４実施形態に係る液晶表示装置のＴＦＴ基板の製造工程を示す断面図（その２）である。
【図１８】本発明の第４実施形態に係る液晶表示装置のＴＦＴ基板の製造工程を示す断面図（その３）である。
【図１９】本発明の第４実施形態に係る液晶表示装置のＴＦＴ基板の製造工程を示す断面図（その４）である。
【図２０】本発明の第４実施形態に係る液晶表示装置のＴＦＴ基板の製造工程を示す断面図（その５）である。
【図２１】本発明の第５実施形態に用いる第１のマスク選択スパッタ法を示す工程図である。
【図２２】本発明の第５実施形態に用いる第２のマスク選択スパッタ法を示す工程図である。
【図２３】本発明の第５実施形態に係る液晶表示装置のＴＦＴ基板の製造工程を示す断面図（その１）である。
【図２４】本発明の第５実施形態に係る液晶表示装置のＴＦＴ基板の製造工程を示す断面図（その２）である。
【図２５】本発明の第５実施形態に係る液晶表示装置のＴＦＴ基板の製造工程を示す断面図（その３）である。
【図２６】本発明の第５実施形態に使用される三層目の金属層の形成領域を示す平面図である。
【図２７】本発明の第６実施形態に係る表示装置の高周波伝送回路の平面図である。
【図２８】本発明の第６実施形態に係る表示装置の高周波伝送回路の断面図である。
【図２９】本発明の第６実施形態に係る表示装置の別の高周波伝送回路の平面図と断面図である。
【符号の説明】
１…基板、２…下地絶縁膜、３…非晶質シリコン膜、３ａ…多結晶シリコン膜、３ｂ，３ｃ，３ｄ…多結晶シリコンパターン、４…ゲート絶縁膜、５ｂ，５ｃ，５ｄ…ゲート電極、６，７，８…薄膜トランジスタ（ＴＦＴ）、６ｓ、７ｓ、８ｓ…ソース領域、６ｄ、７ｄ、８ｄ…ドレイン領域、９…第１層間絶縁膜、１０ａ〜１０ｉ…二層目の配線パターン、１１…窒化シリコン膜（無機膜）、１２…第１有機膜、１３…第２層間絶縁膜、１４ａ〜１４ｃ…三層目の配線パターン、１４ｃ…画素電極、１５…透明導電膜、１５ｃ…画素電極、１６…配向膜、１７…トランスファー電極、１８…シール、１９…ＴＦＴ基板、３０ａ…走査線側回路、３０ｂ…データ側周辺回路、３０ｃ…静電防止／リペア／予備充電回路、３１…入力端子部、３２ａ〜３２ｃ…三層目の配線パターン、３３…デジタルドライバ、３３ａ…信号入力／データ分割回路、３３ｂ…シリアル／パラレル変化部、３３ｃ…ラッチ回路、３３ｄ…レベルシフタ、３３ｅ…Ｄ／Ａコンバータ（デコーダ）、３３ｆ…アナログ出力バッファ（オペアンプ）、３３ｇ…クロック制御回路、３３Ａ1 ，３３Ａ2 …共通信号線、３４…ブロック制御回路部、３５…アナログスイッチ列、３６ａ〜３６ｊ…一層目の配線パターン、３７ａ〜３７ｐ…二層目の配線パターン、３８ａ〜３８ｃ…三層目の配線パターン、４１…ＩＴＯ膜（透明導電膜）、４２…金属層、４３…フォトレジスト、４４…第１のレチクル、４５…第２のレチクル、４６ａ…三層目の配線パターン、４６ｃ…画素電極、５１…絶縁性基板、５２…デバイス構造部、５３，５６…透明導電膜、５４，５７…三層目の金属層、５５…スパッタ用メタルマスク、５８ａ，５８ｂ…レジストパターン、５９ａ…画素電極、５９ｂ…三層目の配線パターン、６０…高周波伝送回路、６１…絶縁性基板、６２…絶縁膜、６３…第１層間絶縁膜、６３ａ…ホール、６４…第２層間絶縁膜、７０，７０ａ，７０ｂ…高周波回路部、７１…一層目の配線、７２…二層目の配線、７３…固定電位金属パターン（三層目の金属パターン）、７３ａ…ブリッジ配線（三層目の配線）、Ａ…表示部、Ｂ…周辺回路部。
Claims (2)
- 画素マトリクスと走査バス線とデータバス線とを有する表示部と、前記走査バス線を駆動するゲートドライバと前記データバス線を駆動するデータドライバを有する周辺回路部が形成された第１基板と、該第１基板に対向する第２基板と、前記第１基板と前記第２基板の間に挟まれる液晶とを有する液晶表示装置において、
前記周辺回路部の少なくとも一部は、
前記第１基板上に形成された第１金属パターンと、
前記第１金属パターン上に形成された第１絶縁膜と、
前記第１絶縁膜上に形成された第２金属パターンと、
前記第２金属パターン上に形成されて少なくとも第１樹脂膜を有する第２絶縁膜と、
前記第２絶縁膜上に形成され且つ前記第２絶縁膜に形成されたホールを通して前記第２金属パターンに接続される第３金属パターンと、
前記第３金属パターン上に形成された透明導電膜と、
前記透明導電膜上に形成された第２樹脂膜とを有し、
前記表示部は、
前記第１基板上に形成され且つ前記第２絶縁膜に覆われた能動素子と、
前記第２絶縁膜上に形成され且つ前記第２絶縁膜に形成されたホールを通して前記能動素子に電気的に接続される引出金属パターンと、
前記第２絶縁膜と前記第２樹脂膜の間の画素領域に形成され、前記第２絶縁膜上及び前記引出金属パターン上に形成され且つ前記透明導電膜と同じ材料からなる画素電極とを有し、
前記第３金属パターン及び前記引出金属パターンはチタン膜からなる
ことを特徴とする液晶表示装置。 - 基板の上方の周辺回路部に第１配線を形成するとともに、前記基板の上方の表示部に能動素子のゲート電極を形成する工程と、
前記第１配線上及び前記能動素子上に第１絶縁膜を形成する工程と、
前記第１絶縁膜上の前記周辺回路部に第２配線を形成する工程と、
前記第２配線上と前記第１絶縁膜上に少なくとも第１樹脂膜を含む第２絶縁膜を形成する工程と、
前記第２絶縁膜上の前記周辺回路部に、前記第２絶縁膜に形成されたホールを通して前記第２配線に接続される第３配線を形成するとともに、前記第２絶縁膜上の前記表示部に、前記第２絶縁膜に形成されたホールを通して前記能動素子に電気的に接続される引出配線を形成する工程と、
前記第３配線上に透明導電膜を形成するとともに、前記第２絶縁膜上の前記表示部及び前記引出配線上に前記透明導電膜と同じ材料からなる画素電極を形成する工程と、
前記周辺回路部の前記第３配線上及び前記表示部の前記画素電極上に第２樹脂膜を形成する工程と
を有し、
前記第３配線及び前記引出配線を形成する工程において、前記第３配線及び前記引出配線をチタン膜から形成することを特徴とする液晶表示装置の製造方法。
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| US8354674B2 (en) * | 2007-06-29 | 2013-01-15 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device wherein a property of a first semiconductor layer is different from a property of a second semiconductor layer |
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| TWI596741B (zh) * | 2009-08-07 | 2017-08-21 | 半導體能源研究所股份有限公司 | 半導體裝置和其製造方法 |
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| JP2012124318A (ja) * | 2010-12-08 | 2012-06-28 | Sony Corp | 固体撮像素子の製造方法、固体撮像素子、および電子機器 |
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| CN103367459B (zh) * | 2012-03-28 | 2019-08-27 | 株式会社日本有机雷特显示器 | 半导体装置和电子设备 |
| US8883531B2 (en) * | 2012-08-28 | 2014-11-11 | Lg Display Co., Ltd. | Organic light emitting diode display device and method of manufacturing the same |
| JP6320679B2 (ja) * | 2013-03-22 | 2018-05-09 | セイコーエプソン株式会社 | 表示装置のラッチ回路、表示装置及び電子機器 |
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| KR102432645B1 (ko) * | 2015-06-18 | 2022-08-17 | 삼성디스플레이 주식회사 | 표시장치 및 이의 제조방법 |
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| KR102562896B1 (ko) * | 2016-03-18 | 2023-08-04 | 삼성디스플레이 주식회사 | 디스플레이 장치 |
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| TWI642333B (zh) * | 2017-10-25 | 2018-11-21 | 欣興電子股份有限公司 | 電路板及其製造方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000155323A (ja) * | 1998-11-18 | 2000-06-06 | Toshiba Corp | 液晶表示装置 |
| JP2001142224A (ja) * | 1999-08-31 | 2001-05-25 | Semiconductor Energy Lab Co Ltd | 半導体装置の作製方法 |
Family Cites Families (6)
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|---|---|---|---|---|
| EP0733931B1 (en) * | 1995-03-22 | 2003-08-27 | Toppan Printing Co., Ltd. | Multilayered conductive film, and transparent electrode substrate and liquid crystal device using the same |
| JP3640224B2 (ja) * | 1996-06-25 | 2005-04-20 | 株式会社半導体エネルギー研究所 | 液晶表示パネル |
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| JP4397463B2 (ja) * | 1999-06-29 | 2010-01-13 | 株式会社半導体エネルギー研究所 | 反射型半導体表示装置 |
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Patent Citations (2)
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|---|---|---|---|---|
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