KR20190076683A - 표시 장치 - Google Patents

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Abstract

본 발명의 일 실시예에 따른 표시 장치는, 복수의 서브 화소가 정의된 기판, 복수의 서브 화소에 각각 배치되고, 액티브층, 액티브층 상의 게이트 전극 및 소스 전극을 포함하는 복수의 박막 트랜지스터, 기판과 복수의 박막 트랜지스터 사이에 배치되고, 복수의 박막 트랜지스터에 중첩하는 복수의 차광층 및 복수의 차광층과 복수의 박막 트랜지스터 사이에 배치되는 복수의 버퍼층을 포함하고, 복수의 버퍼층의 하면 전체는 복수의 차광층에 접한다. 따라서, 차광층, 버퍼층 및 박막 트랜지스터의 액티브층을 하나의 마스크 공정으로 형성할 수 있어, 마스크 공정 수 및 제조 비용을 절감할 수 있다.

Description

표시 장치{DISPLAY DEVICE}
본 발명은 표시 장치에 관한 것으로서, 보다 상세하게는 표시 장치의 구조를 간소화하여 표시 장치의 제조 공정을 간소화하고, 제조 비용을 절감할 수 있는 표시 장치에 관한 것이다.
최근 정보화 시대로 접어듦에 따라 전기적 정보신호를 시각적으로 표현하는 디스플레이(display) 분야가 급속도로 발전해 왔고, 이에 부응하여 박형화, 경량화, 저소비 전력화의 우수한 성능을 지닌 여러 가지 다양한 표시 장치(Display Device)가 개발되고 있다. 이와 같은 표시 장치의 예로는 액정 표시 장치(Liquid Crystal Display device: LCD), 유기 발광 표시 장치(Organic Light Emitting Display Device: OLED) 등을 들 수 있다.
이와 같은 표시 장치들은 구동을 위해 복수 개의 박막 트랜지스터 및 표시 소자를 포함하는 기판을 구비한다. 이때, 표시 소자는 표시 장치의 종류에 따라 달라질 수 있고, 예를 들어, 액정 표시 장치는 각종 배선, 박막 트랜지스터 및 화소 전극이 배치된 하부 기판, 컬러 필터 및 블랙 매트릭스가 배치된 상부 기판, 상부 기판과 하부 기판 사이에 배치된 액정층으로 구성된다. 그리고 액정 표시 장치의 구동 방식에 따라, 하부 기판 또는 상부 기판 중 어느 하나에 공통 전극이 배치될 수 있다.
이와 같은, 표시 장치의 제조 공정에서는 기판 상에 박막 트랜지스터, 화소 전극, 배선 등을 형성하기 위해, 도전성 물질, 절연 물질 등을 형성하고 이를 패터닝하기 위한 마스크 공정이 여러 차례 수행된다. 이때, 사용되는 마스크의 개수가 증가하는 경우, 제조 비용 및 제조 시간이 증가하는 문제점이 있다.
본 발명이 해결하고자 하는 과제는 차광층, 버퍼층 및 박막 트랜지스터의 액티브층을 하나의 마스크 공정으로 형성하여, 마스크 공정 수를 감소시키고, 제조 비용 및 시간을 절감할 수 있는 표시 장치를 제공하는 것이다.
본 발명이 해결하고자 하는 다른 과제는 공통 전극 및 오버코팅층을 하나의 마스크 공정으로 형성하여, 마스크 공정 수를 감소시키고, 제조 비용 및 시간을 절감할 수 있는 표시 장치를 제공하는 것이다.
본 발명이 해결하고 하는 또 다른 과제는 복수의 서브 화소 각각의 박막 트랜지스터 하부에 배치된 복수의 차광층을 일체로 형성하여, 차광층의 기생 커패시턴스를 최소화하여, 박막 트랜지스터의 특성 변화를 최소화할 수 있는 표시 장치를 제공하는 것이다.
본 발명의 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
전술한 바와 같은 과제를 해결하기 위하여 본 발명의 일 실시예에 따른 표시 장치는, 복수의 서브 화소가 정의된 기판, 복수의 서브 화소에 각각 배치되고, 액티브층, 액티브층 상의 게이트 전극 및 소스 전극을 포함하는 복수의 박막 트랜지스터, 기판과 복수의 박막 트랜지스터 사이에 배치되고, 복수의 박막 트랜지스터에 중첩하는 복수의 차광층 및 복수의 차광층과 복수의 박막 트랜지스터 사이에 배치되는 복수의 버퍼층을 포함하고, 복수의 버퍼층의 하면 전체는 복수의 차광층에 접한다. 따라서, 복수의 버퍼층이 복수의 차광층 상에만 배치되므로, 복수의 차광층을 식각 시, 복수의 버퍼층, 그리고 액티브층까지도 함께 식각할 수 있어, 제조 비용 및 시간을 절감할 수 있다.
본 발명의 다른 실시예에 따른 표시 장치는, 기판 상에 배치되고, 액티브층, 액티브층 상의 게이트 전극 및 소스 전극을 포함하는 복수의 박막 트랜지스터, 기판과 복수의 박막 트랜지스터 사이에 배치된 차광 배선, 차광 배선과 복수의 박막 트랜지스터 사이에 배치된 버퍼층 및 복수의 박막 트랜지스터의 게이트 전극에 각각 전기적으로 연결되어 제1 방향으로 연장된 복수의 게이트 배선을 포함하고, 차광 배선은 제1 방향으로 연장된다. 따라서, 복수의 서브 화소에 하나의 차광 배선만이 배치되어, 차광 배선의 기생 커패시턴스를 최소화할 수 있고, 박막 트랜지스터의 특성 변화를 최소화할 수 있다.
기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명은 차광층, 버퍼층 및 박막 트랜지스터의 액티브층을 하나의 마스크 공정으로 형성하므로, 마스크 공정 수 및 제조 비용을 절감할 수 있다.
본 발명은 공통 전극 및 오버코팅층을 하나의 마스크 공정으로 형성하므로, 마스크 공정 수를 감소시키고, 제조 공정을 단순화할 수 있다.
본 발명은 차광층의 기생 커패시턴스를 최소화하여, 박막 트랜지스터의 특성 변화를 최소화할 수 있으므로, 화질을 향상시킬 수 있다.
본 발명에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 발명 내에 포함되어 있다.
도 1은 본 발명의 일 실시예에 따른 표시 장치의 평면도이다.
도 2는 도 1의 A 영역에 대한 확대도이다.
도 3은 도 2의 III-III'에 대한 단면도이다.
도 4a 내지 도 4j는 본 발명의 일 실시예에 따른 표시 장치의 제조 방법을 설명하기 위한 개략적인 공정도들이다.
도 5는 본 발명의 다른 실시예에 따른 표시 장치의 단면도이다.
도 6은 본 발명의 또 다른 실시예에 따른 표시 장치의 평면도이다.
도 7은 도 6의 VII-VII'에 대한 단면도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나, 본 발명은 이하에서 개시되는 실시예들에 제한되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
본 발명의 실시예를 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명이 도시된 사항에 제한되는 것은 아니다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 또한, 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다. 본 발명 상에서 언급된 '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 '~만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함한다.
구성 요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.
위치 관계에 대한 설명일 경우, 예를 들어, '~상에', '~상부에', '~하부에', '~옆에' 등으로 두 부분의 위치 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수도 있다.
소자 또는 층이 다른 소자 또는 층 "위 (on)"로 지칭되는 것은 다른 소자 바로 위에 또는 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다.
또한 제 1, 제 2 등이 다양한 구성 요소들을 서술하기 위해서 사용되나, 이들 구성 요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성 요소를 다른 구성 요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제 1 구성 요소는 본 발명의 기술적 사상 내에서 제 2 구성 요소일 수도 있다.
명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 도시된 것이며, 본 발명이 도시된 구성의 크기 및 두께에 반드시 한정되는 것은 아니다.
본 발명의 여러 실시예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시할 수도 있다.
이하에서는 도면을 참조하여 본 발명에 대해 설명하기로 한다.
도 1은 본 발명의 일 실시예에 따른 표시 장치의 평면도이다. 도 1에서는 설명의 편의를 위해 표시 장치(100)의 다양한 구성 중 기판(110) 및 복수의 서브 화소(SP)만을 도시하였다.
기판(110)은 표시 장치(100)에 포함된 다양한 구성 요소를 지지하기 위한 구성으로, 절연 물질로 이루어질 수 있다. 예를 들어, 기판(110)은 유리 또는 폴리이미드 등과 같은 플라스틱 물질로 이루어질 수 있다.
기판(110)은 표시 영역(AA) 및 비표시 영역(NA)을 포함한다.
표시 영역(AA)은 복수의 서브 화소(SP)가 배치되어 영상이 표시되는 영역이다. 표시 영역(AA)에는 영상을 표시하기 위한 발광 영역을 포함하는 서브 화소(SP), 서브 화소(SP)를 구동하기 위한 회로가 배치될 수 있다.
비표시 영역(NA)은 영상이 표시되지 않는 영역으로, 표시 영역(AA)에 배치된 서브 화소(SP) 및 구동 회로를 구동하기 위한 다양한 배선, 구동 회로 등이 배치되는 영역이다. 비표시 영역(NA)에는 게이트 드라이버 IC, 데이터 드라이버 IC와 같은 다양한 IC 등이 배치될 수 있다.
기판(110) 상에 복수의 서브 화소(SP)가 배치된다. 복수의 서브 화소(SP)는 표시 영역(AA)을 구성하는 최소 단위로, 복수의 서브 화소(SP) 각각은 발광 영역을 포함한다. 이때, 복수의 서브 화소(SP) 각각에는 발광 영역에서 발광을 하기 위한 표시 소자가 배치될 수 있다. 표시 소자는 표시 장치(100)의 종류에 따라 상이하게 정의될 수 있으며, 예를 들어, 액정 표시 소자, 유기 발광 소자 등일 수 있으나, 이에 제한되지 않는다. 이하에서는 본 발명의 일 실시예에 따른 표시 장치(100)가 액정 표시 장치인 것으로 가정하여 설명하기로 한다.
이하에서는 도 2 및 도 3을 참조하여 표시 장치(100)의 서브 화소(SP)에 대하여 보다 상세히 설명하기로 한다.
도 2는 도 1의 A 영역에 대한 확대도이다. 도 3은 도 2의 III-III'에 대한 단면도이다. 도 2 및 도 3을 참조하면, 본 발명의 일 실시예에 따른 표시 장치(100)는 기판(110), 차광층(111), 버퍼층(112), 게이트 절연층(113), 층간 절연층(114), 제1 패시베이션층(115), 제2 패시베이션층(117), 오버코팅층(116), 게이트 배선(GL), 데이터 배선(DL), 박막 트랜지스터(120), 공통 전극(131), 보조 공통 전극(132) 및 화소 전극(140)을 포함한다. 다만, 도 2에서는 설명의 편의를 위해 공통 전극(131)의 도시를 생략하고, 공통 전극 개구부(131OP)만을 도시하였다.
기판(110) 상에 차광층(111)이 배치된다. 차광층(111)은 박막 트랜지스터(120)의 하부에서 박막 트랜지스터(120)의 액티브층(121)으로 입사하는 광을 차단할 수 있다. 박막 트랜지스터(120)의 액티브층(121)에 광이 조사되면 누설 전류가 발생하여 박막 트랜지스터(120)의 신뢰성이 저감될 수 있다. 따라서, 차광층(111)은 박막 트랜지스터(120)의 액티브층(121) 하부에 배치되어, 박막 트랜지스터(120)로 입사하는 광을 차단하여 누설 전류를 최소화할 수 있다.
한편, 차광층(111)은 불투명한 도전성 물질로 이루어질 수 있다. 차광층(111)은 예를 들어, 구리(Cu), 알루미늄(Al), 몰리브덴(Mo), 니켈(Ni), 티타늄(Ti), 크롬(Cr) 또는 이에 대한 합금으로 구성될 수 있으나, 이에 제한되지 않는다.
차광층(111) 상에 버퍼층(112)이 배치된다. 버퍼층(112)은 기판(110)으로부터 수분 또는 불순물의 침투를 최소화할 수 있다. 버퍼층(112)은 예를 들어, 실리콘 산화물(SiOx) 또는 실리콘 질화물(SiNx)의 단일층 또는 복층으로 구성될 수 있으나, 이에 제한되지 않는다.
버퍼층(112) 상에 박막 트랜지스터(120)가 배치된다. 박막 트랜지스터(120)는 표시 장치(100)의 구동 소자로 사용될 수 있다. 박막 트랜지스터(120)는 액티브층(121), 게이트 전극(122), 소스 전극(123) 및 드레인 전극(124)을 포함한다. 본 발명의 일 실시예에 따른 표시 장치(100)에서 박막 트랜지스터(120)는 액티브층(121), 액티브층(121) 상에 게이트 전극(122), 게이트 전극(122) 상에 소스 전극(123) 및 드레인 전극(124)이 배치된 구조로, 게이트 전극(122)이 액티브층(121) 상에 배치된 탑 게이트(Top Gate) 구조의 박막 트랜지스터(120)이다.
액티브층(121)은 채널 영역(121C), 소스 영역(121S) 및 드레인 영역(121D)을 포함한다. 채널 영역(121C)은 게이트 전극(122)에 중첩하는 영역으로, 게이트 전극(122)에 전압이 인가될 시, 채널이 형성되어 소스 영역(121S) 및 드레인 영역(121D)을 전기적으로 연결할 수 있다. 소스 영역(121S) 및 드레인 영역(121D)은 각각 소스 전극(123) 및 드레인 전극(124)에 전기적으로 연결되는 영역이다.
액티브층(121)은 산화물 반도체로 이루어질 수 있다. 이때, 소스 영역(121S) 및 드레인 영역(121D)은 산화물 반도체가 도체화된 영역일 수 있다. 다만 이에 제한되지 않고, 액티브층(121)은 예를 들어, 비정질 실리콘, 다결정 실리콘 또는 유기물 반도체 등으로 형성될 수도 있다.
한편, 버퍼층(112) 상면의 면적은 액티브층(121) 하면의 면적 이상일 수 있다. 만약, 액티브층(121) 하면의 면적이 버퍼층(112) 상면의 면적보다 큰 경우, 액티브층(121)은 버퍼층(112)의 외측으로 연장되어 차광층(111)의 측면 및 기판(110)의 상면에 접할 수도 있다. 이에, 액티브층(121)으로 입사하는 광이 제대로 차단되기 어렵고, 박막 트랜지스터(120)의 신뢰성 문제로 이어질 수 있다. 따라서, 액티브층(121)의 하면 전체는 버퍼층(112) 상면에만 접하도록 배치될 수 있다.
또한, 차광층(111) 상면의 면적은 버퍼층(112) 하면의 면적 이상일 수 있다. 만약, 차광층(111) 상면의 면적이 버퍼층(112) 하면의 면적보다 작은 경우, 차광층(111)은 버퍼층(112) 상에 배치된 액티브층(121) 전체와 중첩하지 않을 수 있다. 이에, 차광층(111)은 액티브층(121)으로 입사하는 광을 제대로 차단할 수 없고, 박막 트랜지스터(120)의 누설 전류 등이 증가할 수 있다. 따라서, 차광층(111) 상면의 면적은 버퍼층(112) 하면의 면적 이상일 수 있다.
한편, 액티브층(121) 상에 게이트 절연층(113)이 배치된다. 게이트 절연층(113)은 게이트 전극(122)과 액티브층(121)을 절연시키기 위한 층으로, 절연 물질로 이루어질 수 있다. 게이트 절연층(113)은 예를 들어, 실리콘 산화물(SiOx) 또는 실리콘 질화물(SiNx)의 단일층 또는 복층으로 구성될 수 있으나, 이에 제한되지 않는다.
게이트 전극(122)은 액티브층(121) 및 게이트 절연층(113) 상에서, 액티브층(121)의 채널 영역(121C)에 중첩하도록 배치된다. 게이트 전극(122)은 도전성 물질로 이루어질 수 있다. 게이트 전극(122)은 예를 들어, 구리(Cu), 알루미늄(Al), 몰리브덴(Mo), 니켈(Ni), 티타늄(Ti), 크롬(Cr) 또는 이에 대한 합금으로 구성될 수 있으나, 이에 제한되지 않는다.
게이트 배선(GL)은 게이트 전압을 서브 화소(SP)로 전달한다. 구체적으로, 게이트 배선(GL)은 게이트 전압을 서브 화소(SP)의 박막 트랜지스터(120)의 게이트 전극(122)으로 전달한다. 그리고 게이트 전극(122)은 게이트 배선(GL)으로부터 연장된다. 게이트 전극(122)과 게이트 배선(GL)은 동일한 도전성 물질로 이루어질 수 있다. 게이트 배선(GL)은 예를 들어, 구리(Cu), 알루미늄(Al), 몰리브덴(Mo), 니켈(Ni), 티타늄(Ti), 크롬(Cr) 또는 이에 대한 합금으로 구성될 수 있으나, 이에 제한되지 않는다.
게이트 전극(122) 상에 층간 절연층(114)이 배치된다. 층간 절연층(114)은 게이트 전극(122)과 소스 전극(123) 및 드레인 전극(124)을 절연시키기 위한 층으로, 절연 물질로 이루어질 수 있다. 층간 절연층(114)은 예를 들어, 실리콘 산화물(SiOx) 또는 실리콘 질화물(SiNx)의 단일층 또는 복층으로 구성될 수 있으나, 이에 제한되지 않는다.
층간 절연층(114) 상에 소스 전극(123) 및 드레인 전극(124)이 배치된다. 소스 전극(123)은 층간 절연층(114)에 형성된 컨택홀을 통해 액티브층(121)의 소스 영역(121S)에 전기적으로 연결된다. 드레인 전극(124)은 층간 절연층(114)에 형성된 컨택홀을 통해 액티브층(121)의 드레인 영역(121D)에 전기적으로 연결된다. 소스 전극(123) 및 드레인 전극(124)은 도전성 물질로 이루어질 수 있다. 소스 전극(123) 및 드레인 전극(124)은 예를 들어, 구리(Cu), 알루미늄(Al), 몰리브덴(Mo), 니켈(Ni), 티타늄(Ti), 크롬(Cr) 또는 이에 대한 합금으로 구성될 수 있으나, 이에 제한되지 않는다.
데이터 배선(DL)은 데이터 전압을 서브 화소(SP)로 전달한다. 구체적으로, 데이터 배선(DL)은 데이터 전압을 서브 화소(SP)의 박막 트랜지스터(120)의 소스 전극(123)으로 전달한다. 그리고 소스 전극(123)은 데이터 배선(DL)과 전기적으로 연결된다. 소스 전극(123)과 데이터 배선(DL)은 동일한 도전성 물질로 이루어질 수 있다. 데이터 배선(DL)은 예를 들어, 구리(Cu), 알루미늄(Al), 몰리브덴(Mo), 니켈(Ni), 티타늄(Ti), 크롬(Cr) 또는 이에 대한 합금으로 구성될 수 있으나, 이에 제한되지 않는다.
박막 트랜지스터(120) 상에 제1 패시베이션층(115)이 배치된다. 제1 패시베이션층(115)은 제1 패시베이션층(115) 하부의 구성을 보호하기 위한 절연층이다. 제1 패시베이션층(115)은 게이트 절연층(113)과 동일한 물질로 이루어질 수 있다. 제1 패시베이션층(115)은 예를 들어, 실리콘 산화물(SiOx) 또는 실리콘 질화물(SiNx)의 단일층 또는 복층으로 구성될 수 있으나, 이에 제한되지 않는다.
제1 패시베이션층(115) 상에 오버코팅층(116)이 배치된다. 오버코팅층(116)은 기판(110)의 상부를 평탄화시킨다. 오버코팅층(116)은 소스 전극(123) 또는 드레인 전극(124)을 노출시키는 컨택홀을 갖도록 형성될 수 있다. 오버코팅층(116)은 저유전율 특성을 가지고, 건식 식각이 가능한 유기 물질로 이루어질 수 있다.
이때, 오버코팅층(116)은 유기 물질 중에서도 감광성 물질을 포함하지 않는 유기 물질로 이루어질 수 있다. 만약, 오버코팅층(116)이 감광성 물질을 포함하는 유기 물질로 이루어진 경우, 오버코팅층(116)은 별도의 마스크 공정으로 컨택홀을 형성해야 하므로, 제조 공정이 증가할 수 있다. 따라서, 오버코팅층(116)은 감광성 물질을 포함하지 않는 유기 물질로 이루어질 수 있다. 오버코팅층(116)은 예를 들어, 아크릴계 수지 (polyacrylates resin), 에폭시 수지 (epoxy resin), 페놀 수지 (phenolic resin), 폴리아미드계 수지 (polyamides resin), 폴리이미드계 수지 (polyimides resin), 불포화 폴리에스테르계 수지 (unsaturated polyesters resin), 폴리페닐렌계 수지 (poly-phenylenethers resin), 폴리페닐렌설파이드계 수지 (poly-phenylenesulfides resin), 및 벤조사이클로부텐 (benzocyclobutene) 중 하나 이상의 물질로 구성될 수 있으나, 이에 제한되지 않는다.
오버코팅층(116) 상에 공통 전극(131)이 배치된다. 공통 전극(131)은 기판(110)의 복수의 서브 화소(SP) 전면에 배치되고, 공통 전극 개구부(131OP)를 포함한다. 이에, 공통 전극(131)은 표시 영역(AA)에서 공통 전극 개구부(131OP)가 배치된 영역을 제외한 영역에 배치된다. 도 2에서는 설명의 편의를 위해, 공통 전극(131)의 해칭을 생략하고, 공통 전극 개구부(131OP) 만을 도시하였다.
공통 전극 개구부(131OP)는 화소 전극(140)과 드레인 전극(124)이 컨택하는 영역에서 공통 전극(131)이 개구된 영역이다. 공통 전극(131)은 투명 도전성 물질로 이루어질 수 있다. 공통 전극(131)은 예를 들어, 주석 산화물(Tin Oxide; TO), 인듐 주석 산화물(Indium Tin Oxide; ITO), 인듐 아연 산화물(Indium Zinc Oxide; IZO), 인듐 주석 아연 산화물(Indium Zinc Tin Oxide; ITZO) 등으로 이루어질 수 있으나, 이에 제한되지 않는다.
공통 전극(131) 상에 보조 공통 전극(132)이 배치된다. 보조 공통 전극(132)은 금속 물질로 이루어져, 공통 전극(131)의 면 저항을 낮출 수 있다. 구체적으로, 인듐 주석 산화물(Indium Tin Oxide; ITO), 인듐 아연 산화물(Indium Zinc Oxide; IZO) 등과 같은 비저항이 금속보다 높은 물질로 공통 전극(131)을 형성한 경우, 금속 물질로 이루어진 보조 공통 전극(132)을 배치하여, 공통 전극(131)의 면 저항을 낮출 수 있다. 보조 공통 전극(132)은 예를 들어, 구리(Cu), 알루미늄(Al), 몰리브덴(Mo), 니켈(Ni), 티타늄(Ti), 크롬(Cr) 또는 이에 대한 합금으로 구성될 수 있으나, 이에 제한되지 않는다.
한편, 보조 공통 전극(132)은 데이터 배선(DL)에 중첩하도록 배치될 수 있다. 구체적으로, 보조 공통 전극(132)은 불투명한 도전성 물질로 이루어지므로, 보조 공통 전극(132)의 배치에 따라 개구율이 저하될 수 있다. 다만, 데이터 배선(DL)에 중첩하도록 보조 공통 전극(132)을 배치하여, 보조 공통 전극(132)의 배치에 따른 개구율 저하를 최소화할 수 있다.
공통 전극(131) 및 보조 공통 전극(132) 상에 제2 패시베이션층(117)이 배치된다. 제2 패시베이션층(117)은 제2 패시베이션층(117) 하부의 구성을 보호하기 위한 절연층이다. 제2 패시베이션층(117)은 게이트 절연층(113)과 동일한 물질로 이루어질 수 있다. 제2 패시베이션층(117)은 예를 들어, 실리콘 산화물(SiOx) 또는 실리콘 질화물(SiNx)의 단일층 또는 복층으로 구성될 수 있으나, 이에 제한되지 않는다.
제2 패시베이션층(117) 상에 화소 전극(140)이 배치된다. 화소 전극(140)은 박막 트랜지스터(120)의 드레인 전극(124)과 전기적으로 연결된다. 다만, 박막 트랜지스터(120)의 타입에 따라 화소 전극(140)은 박막 트랜지스터(120)의 소스 전극(123)과 전기적으로 연결될 수도 있으며, 이에 제한되지 않는다.
화소 전극(140)은 투명 도전성 물질로 이루어질 수 있다. 화소 전극(140)은 예를 들어, 주석 산화물(Tin Oxide; TO), 인듐 주석 산화물(Indium Tin Oxide; ITO), 인듐 아연 산화물(Indium Zinc Oxide; IZO), 인듐 주석 아연 산화물(Indium Zinc Tin Oxide; ITZO) 등으로 이루어질 수 있으나, 이에 제한되지 않는다.
화소 전극(140)은 공통 전극(131)과 중첩하는 영역에서 화소 전극(140)의 일 부분이 서로 이격될 수 있다. 예를 들어, 화소 전극(140)의 일 부분은 다수 개의 선분이 서로 이격되어 배치된 형상일 수 있다. 화소 전극(140)은 제2 패시베이션층(117)을 사이에 두고 공통 전극(131)과 중첩한다. 화소 전극(140)과 공통 전극(131)은 전계를 형성하고, 전계를 이용해 액정 분자들을 회전시켜 광 투과율을 조절할 수 있다.
본 발명의 일 실시예에 따른 표시 장치(100)는 차광층(111), 버퍼층(112) 및 액티브층(121)을 하나의 마스크 공정으로 형성할 수 있다. 구체적으로, 차광층(111)의 상면 및 버퍼층(112)의 하면은 동일한 면적을 가지고, 버퍼층(112)의 하면 전체는 차광층(111)의 상면에 접할 수 있다. 또한, 버퍼층(112) 상에 액티브층(121)이 배치되고, 액티브층(121)의 하면 전체는 버퍼층(112) 상면에 접할 수 있다. 만약, 버퍼층(112)을 차광층(111)을 포함하는 기판(110) 상면 전체에 배치하는 경우, 차광층(111)과 버퍼층(112) 상의 액티브층(121)은 서로 다른 마스크 공정으로 형성해야 하므로 마스크 공정 수가 늘어날 수 있다. 그러나, 본 발명의 일 실시예에 따른 표시 장치(100)에서는 버퍼층(112)이 차광층(111)의 상면에만 배치되므로, 차광층(111)을 먼저 형성하고, 액티브층(121)을 형성할 필요 없이 차광층(111), 버퍼층(112) 및 액티브층(121)을 하나의 마스크 공정으로 형성할 수 있다. 다만, 버퍼층(112)이 기판(110)의 상면 전체에 배치되지 않더라도, 버퍼층(112)이 배치되지 않은 기판(110)의 상면에는, 버퍼층(112)과 동일한 물질로 이루어질 수 있는 층간 절연층(114)이 대신 배치되어, 기판(110)으로부터의 불순물 등의 침투를 최소화할 수 있다. 따라서, 차광층(111), 버퍼층(112) 및 액티브층(121)을 하나의 마스크 공정으로 형성하여 마스크 공정 수 및 제조 비용을 절감할 수 있다.
한편, 본 발명의 일 실시예에 따른 표시 장치(100)는 보조 공통 전극(132), 공통 전극(131) 및 오버코팅층(116)의 컨택홀을 하나의 마스크 공정으로 형성할 수 있다. 구체적으로, 공통 전극(131)의 하면 전체는 오버코팅층(116) 상면에만 접할 수 있고, 보조 공통 전극(132)의 하면 전체는 공통 전극(131) 상면에만 접할 수 있다. 이때, 공통 전극(131)의 아래에 배치된 오버코팅층(116)에는 박막 트랜지스터(120)의 드레인 전극(124)을 노출시키는 컨택홀이 배치된다. 만약, 오버코팅층(116)이 감광성 유기 물질인, 감광성 포토 아크릴(photo acryl) 또는 감광성 폴리이미드 등으로 이루어지는 경우, 별도의 마스크 공정을 통해 포토레지스트 없이 오버코팅층(116) 자체를 노광 및 현상하여 컨택홀을 형성할 수 있다. 그러므로, 하나의 마스크 공정으로 오버코팅층(116)에 컨택홀을 먼저 형성하고, 다른 마스크 공정으로 컨택홀이 형성된 오버코팅층(116) 상에 공통 전극(131) 및 보조 공통 전극(132)을 형성해야 하므로, 마스크 공정 수가 늘어날 수 있다. 그러나, 본 발명의 일 실시예에 따른 표시 장치(100)에서는 오버코팅층(116)이 감광성 물질을 포함하지 않는 유기 물질로 이루어져, 포토레지스트 패턴을 이용해 오버코팅층(116)에 컨택홀을 형성할 수 있다. 따라서, 공통 전극(131) 및 보조 공통 전극(132)을 식각하기 위한 포토레지스트 패턴을 이용하여 오버코팅층(116)에 컨택홀을 형성할 수 있으므로, 오버코팅층(116), 공통 전극(131) 및 보조 공통 전극(132)을 하나의 마스크 공정으로 형성하여 마스크 공정 수 및 제조 비용을 절감할 수 있다.
이하에서는 도 4a 내지 도 4j를 참조하여 본 발명의 일 실시예에 따른 표시 장치(100)의 제조 방법을 상세히 설명하기로 한다.
도 4a 내지 도 4j는 본 발명의 일 실시예에 따른 표시 장치의 제조 방법을 설명하기 위한 개략적인 공정도들이다. 구체적으로, 도 4a 내지 도 4j는 도 1 내지 도 3의 표시 장치(100) 의 제조 방법을 설명하기 위한 개략적인 공정도들이다.
도 4a 내지 도 4e를 참조하면, 제1 마스크 공정을 통해 차광층(111), 버퍼층(112) 및 액티브층(121)을 형성한다.
도 4a를 참조하면, 기판(110) 상에 차광층 물질(111m), 버퍼층 물질(112m) 및 액티브층 물질(121m)을 순차적으로 형성하고, 액티브층 물질(121m), 버퍼층 물질 (112m)및 차광층 물질(111m)을 식각하기 위한 제1 포토레지스트 패턴(PR1)을 형성한다.
제1 포토레지스트 패턴(PR1)은 액티브층 물질(121m) 상에 포토레지스트가 도포된 후, 마스크를 이용한 포토리소그래피 공정으로 노광 및 현상되어, 단차를 가지도록 형성될 수 있다.
제1 포토레지스트 패턴(PR1)은 포토레지스트의 타입에 따라 다르게 형성될 수 있다. 구체적으로, 포지티브 포토레지스트는 마스크에 의해 광이 차단된 영역에서 포토레지스트가 남게 되고, 반대로 광이 투과된 영역에서 포토레지스트가 제거될 수 있다. 반대로, 네거티브 포토레지스트는 마스크에 의해 광이 차단된 영역에서 포토레지스트가 제거되고, 광이 투과된 영역에서 포토레지스트가 남을 수 있다. 본 발명의 일 실시예에 따른 표시 장치(100)의 제조 방법에서 포토레지스트가 포지티브 포토레지스트일 수도 있고, 네거티브 포토레지스트일 수도 있으며, 이에 제한되지 않는다.
이어서, 도 4b를 참조하면, 액티브층 물질(121m) 및 버퍼층 물질(112m)을 일괄적으로 식각할 수 있다. 구체적으로, 제1 포토레지스트 패턴(PR1)에 중첩하는 액티브층 물질(121m) 및 버퍼층 물질(112m)만을 남기고, 제1 포토레지스트 패턴(PR1)에 중첩하지 않는 액티브층 물질(121m) 및 버퍼층 물질(112m)을 식각하여 액티브층(121) 및 버퍼층(112)을 형성할 수 있다.
이때, 식각 공정은 습식 식각 및 건식 식각으로 구분될 수 있다. 습식 식각은 화학 약품을 이용한 화학적인 식각 방식으로 식각 속도가 빠르고, 건식 식각은 반응성 기체, 가스 등을 이용한 식각 방식이다. 예를 들어, 박막 트랜지스터(120)의 게이트 전극(122), 소스 전극(123) 및 드레인 전극(124) 등에 사용된 도전층은 주로 습식 식각을 사용하여 패터닝할 수 있고, 절연층, 보호층 및 액티브층(121) 등의 무기층은 주로 건식 식각을 통해 패터닝할 수 있으나, 이에 제한되는 것은 아니다.
한편, 액티브층 물질(121m) 및 버퍼층 물질(112m)은 플라즈마를 이용하는 RIE(Reactive Ion Etching) 또는 ICP(Inductive Couple Plasma) 등의 장비를 이용하여 건식 식각을 할 수 있다. 아울러, BOE(Buffered Oxide Etchant), HF, H2SO4와 같은 무기산 계열의 용액을 사용하여 동시에 습식 식각을 할 수도 있다. 따라서, 액티브층 물질(121m) 및 버퍼층 물질(112m)은 일괄적으로 식각될 수 있고, 건식 식각되거나, 습식 식각될 수도 있으며, 이에 제한되지 않는다.
다만, BOE 등의 용액으로 습식 식각 방식으로 액티브층 물질(121m) 및 버퍼층 물질(112m)을 동시에 식각하는 경우, 액티브층 물질(121m)에 대한 식각 속도가 버퍼층 물질(112m)에 대한 식각 속도보다 빠를 수 있다. 이에, 액티브층 물질(121m)과 버퍼층 물질(112m)을 동일한 크기로 식각하더라도, 액티브층 물질(121m)이 제1 포토레지스트 패턴(PR1)보다 과식각되거나, 버퍼층 물질(112m)이 일부 식각되지 않을 수 있다. 따라서, 액티브층 물질(121m)과 버퍼층 물질(112m)을 동시에 식각하더라도 액티브층(121)의 폭과 버퍼층(112)의 폭이 동일하지 않을 수 있다.
이어서, 액티브층 물질(121m) 및 버퍼층 물질(112m)이 식각됨에 따라 노출된 차광층 물질(111m)을 식각하여 차광층(111)을 형성할 수 있다. 구체적으로, 제1 포토레지스트 패턴(PR1)에 중첩하는 차광층 물질(111m)만을 남기고, 제1 포토레지스트 패턴(PR1)에 중첩하지 않는 차광층 물질(111m)을 식각하여 차광층(111)을 형성할 수 있다.
도전성 물질로 이루어진 차광층 물질(111m)은 습식 식각 방식으로 식각될 수 있다. 습식 식각은 식각 속도가 빠르기 때문에 차광층 물질(111m)은 제1 포토레지스트 패턴(PR1)보다 과식각될 수 있다. 따라서, 버퍼층(112)과 차광층(111)의 폭은 동일하지 않을 수 있고, 버퍼층(112)의 폭이 다소 더 클 수 있다.
이어서, 도 4c를 참조하면, 제1 포토레지스트 패턴(PR1)을 애싱하는 동시에, 차광층(111)의 외측으로 돌출된 버퍼층(112)의 끝단을 식각할 수 있다. 그리고 애싱되어 축소된 제2 포토레지스트 패턴(PR2)을 이용해 액티브층(121)을 보다 작은 크기로 식각할 수 있다.
구체적으로, 도 4b에서 상술한 바와 같이, 액티브층 물질(121m), 버퍼층 물질(112m) 및 차광층 물질(111m)은 동일한 제1 포토레지스트 패턴(PR1)에 의해 식각되었고, 각 물질의 식각비에 따라 일부 과식각된 경우도 있으나, 액티브층(121), 버퍼층(112) 및 차광층(111)의 크기가 크게 차이나지 않는다. 따라서, 액티브층(121) 하면의 면적과 차광층(111) 상면의 면적이 크게 차이나지 않는다. 이에, 액티브층(121)과 차광층(111)에 의한 광 차단이 효과적으로 이루어지도록, 액티브층(121)만을 다시 식각하여 액티브층(121)이 차광층(111)보다 작은 면적을 가지도록 할 수 있다.
먼저, 제1 포토레지스트 패턴(PR1)을 건식 식각 방식으로 애싱하여, 제1 포토레지스트 패턴(PR1)보다 축소된 제2 포토레지스트 패턴(PR2)을 형성할 수 있다.
제1 포토레지스트 패턴(PR1)을 애싱할 시, 건식 식각으로 식각될 수 있는 버퍼층(112) 또한 일부가 식각될 수 있다. 구체적으로, 차광층(111)의 외측으로 돌출된 버퍼층(112)의 끝단도 함께 식각되어, 차광층(111)의 측면과 버퍼층(112)의 측면이 동일 평면 상에 배치되도록 형성될 수 있다.
이어서, 제2 포토레지스트 패턴(PR2)의 형성 및 버퍼층(112) 끝단의 식각이 완료된 후, 제2 포토레지스트 패턴(PR2)에 중첩하지 않는 액티브층(121)의 일부분을 식각하여 액티브층(121)을 축소할 수 있다.
마지막으로, 액티브층(121)의 식각이 완료된 후, 스트립 공정을 통해 액티브층(121) 상에 잔존하는 제2 포토레지스트 패턴(PR2)을 제거할 수 있다.
따라서, 제1 마스크 공정을 통해, 차광층(111), 버퍼층(112) 및 액티브층(121)을 형성할 수 있다. 그리고 차광층(111) 상면과 버퍼층(112) 하면의 면적이 동일하고, 버퍼층(112) 상면의 면적이 액티브층(121) 하면의 면적보다 크게 형성하기 위해 하프톤 마스크를 사용할 수 있다. 다만, 도 4a 내지 도 4c에 도시된 바에 제한되지 않고, 제1 포토레지스트 패턴(PR1)의 설계에 따라 버퍼층(112)보다 차광층(111)을 더 크게 형성할 수도 있고, 액티브층(121) 및 버퍼층(112)을 동일한 크기로 형성할 수도 있다.
도 4d를 참조하면, 제2 마스크 공정을 통해 게이트 절연층(113) 및 게이트 전극(122)을 형성한다.
도 4d를 참조하면, 액티브층(121) 상에 게이트 절연층(113) 및 게이트 전극(122)을 순차적으로 형성할 수 있다. 구체적으로, 액티브층(121) 상에 게이트 절연 물질 및 게이트 전극(122) 물질을 순차적으로 형성한다.
이때, 액티브층(121)의 도체화 공정이 수행될 수 있다. 구체적으로, 게이트 절연층(113) 및 게이트 전극(122)에 중첩하는 액티브층(121)은 반도체 상태를 유지하는 채널 영역(121C)으로 둘 수 있고, 게이트 전극(122)에 중첩하지 않은 액티브층(121) 양측의 일부 영역에 도체화 공정을 수행하여 액티브층(121)의 소스 영역(121S) 및 드레인 영역(121D)을 형성할 수 있다.
도 4e를 참조하면, 제3 마스크 공정을 통해 층간 절연층(114)을 형성하고, 제4 마스크 공정을 통해 소스 전극(123) 및 드레인 전극(124)을 형성한다.
도 4e를 참조하면, 기판(110) 전면에 층간 절연층(114)을 형성한다. 구체적으로, 층간 절연층(114)은 차광층(111)이 형성되지 않은 기판(110)의 일부 영역, 액티브층(121)의 소스 영역(121S) 및 드레인 영역(121D), 게이트 전극(122)을 덮도록 형성된다.
이어서, 제3 마스크 공정을 통해 층간 절연층(114)에 컨택홀을 형성하여 액티브층(121)의 소스 영역(121S) 및 드레인 영역(121D)이 개구되도록 할 수 있다.
이어서, 층간 절연층(114) 상에 소스 전극(123) 및 드레인 전극(124)을 이루는 도전성 물질을 형성하고, 도전성 물질은 층간 절연층(114)에 형성된 컨택홀을 채우도록 형성되어, 액티브층(121)의 소스 영역(121S) 및 드레인 영역(121D)에 접할 수 있다. 그리고 제4 마스크 공정을 통해 도전성 물질을 식각하여 소스 전극(123), 드레인 전극(124)을 형성할 수 있다.
따라서, 제1 마스크 공정 내지 제4 마스크 공정까지 수행하여 기판(110) 상에 차광층(111) 및 박막 트랜지스터(120)를 형성할 수 있다.
도 4f 내지 도 4i를 참조하면, 제5 마스크 공정을 통해 오버코팅층(116)의 컨택홀, 공통 전극(131) 및 보조 공통 전극(132)을 형성한다.
먼저 도 4f를 참조하면, 박막 트랜지스터(120) 상에 제1 패시베이션층(115), 오버코팅층 물질(116m), 공통 전극 물질(131m) 및 보조 공통 전극 물질(132m)을 순차적으로 형성하고, 제3 포토레지스트 패턴(PR3)을 형성한다.
도 4g를 참조하면, 보조 공통 전극 물질(132m) 및 공통 전극 물질(131m)을 일괄적으로 식각하여 공통 전극(131) 및 공통 전극 개구부(131OP)를 형성할 수 있다. 구체적으로, 제3 포토레지스트 패턴(PR3)에 중첩하는 보조 공통 전극 물질(132m) 및 공통 전극 물질(131m)만을 남기고, 제3 포토레지스트 패턴(PR3)에 중첩하지 않는 보조 공통 전극 물질(132m) 및 공통 전극 물질(131m)을 식각하여 공통 전극(131) 및 공통 전극 개구부(131OP)를 형성할 수 있다.
이때, 도전성 물질로 이루어진 보조 공통 전극 물질(132m) 및 공통 전극(131)은 습식 식각 방식으로 식각될 수 있다.
도 4h를 참조하면, 제3 포토레지스트 패턴(PR3)을 애싱하는 동시에, 박막 트랜지스터(120)의 드레인 전극(124)과 중첩하는 영역에서 오버코팅층 물질(116m)을 식각하여 컨택홀이 형성된 오버코팅층(116)을 형성할 수 있다.
구체적으로, 제3 포토레지스트 패턴(PR3)을 보조 공통 전극(132)을 형성하기 위한 크기로 축소할 수 있다. 제3 포토레지스트 패턴(PR3)을 건식 식각 방식으로 애싱하여, 보조 공통 전극(132)을 형성하기 위한 크기로 축소된 제4 포토레지스트 패턴(PR4)을 형성할 수 있다.
이때, 건식 식각으로 식각될 수 있는 오버코팅층 물질(116m) 또한 동시에 식각될 수 있다. 구체적으로, 제3 포토레지스트 패턴(PR3)이 중첩하지 않고, 공통 전극 개구부(131OP)에 의해 노출된 오버코팅층 물질(116m)이 식각되어, 박막 트랜지스터(120)의 드레인 전극(124)과 중첩하는 영역에서 컨택홀이 형성될 수 있다.
다만, 오버코팅층 물질(116m)은 공통 전극 개구부(131OP)와 비교하여 과식각될 수 있다. 따라서, 공통 전극 개구부(131OP)의 직경은 오버코팅층(116)에 형성된 컨택홀의 직경보다 작을 수 있다.
이어서, 도 4i를 참조하면, 보조 공통 전극(132)을 형성하고, 오버코팅층(116)의 컨택홀보다 돌출된 공통 전극(131)의 끝단을 식각할 수 있다.
구체적으로, 제4 포토레지스트 패턴(PR4)에 중첩하는 보조 공통 전극 물질(132m)만을 남기고, 제4 포토레지스트 패턴(PR4)에 중첩하지 않는 보조 공통 전극 물질(132m)을 식각하여 보조 공통 전극(132)을 형성할 수 있다.
이때, 오버코팅층(116)에 형성된 컨택홀의 내측으로 돌출된 공통 전극(131)의 끝단도 함께 식각되어, 공통 전극(131)의 측면과 오버코팅층(116)의 측면이 동일 평면 상에 배치되도록 형성될 수 있다. 즉, 공통 전극 개구부(131OP)와 오버코팅층(116)의 컨택홀이 동일한 직경을 가지도록 형성될 수 있다. 따라서, 공통 전극 개구부(131OP)는 공통 전극(131), 보조 공통 전극(132) 및 오버코팅층(116)의 컨택홀을 형성하는 중에 확장될 수 있고, 공통 전극 개구부(131OP)는 초기의 직경과 공정이 완료된 후의 직경이 다를 수 있다.
따라서, 제5 마스크 공정을 통해, 공통 전극(131), 보조 공통 전극(132) 및 오버코팅층(116)을 형성할 수 있다. 이때, 공통 전극(131) 및 오버코팅층(116)에 동일한 크기의 컨택홀을 형성하고, 보조 공통 전극(132)만을 상이한 크기로 식각하므로, 제5 마스크 공정에서 하프톤 마스크를 사용할 수 있다. 다만, 보조 공통 전극(132)을 생략하고, 공통 전극(131)만을 배치하는 경우, 하프톤 마스크를 사용하지 않을 수 있다.
이어서, 제6 마스크 공정을 통해 제2 패시베이션층(117)을 형성하고, 제7 마스크 공정을 통해 화소 전극(140)을 형성한다.
도 4j를 참조하면, 기판(110) 전면에 제2 패시베이션층(117)을 형성한다. 이때, 공통 전극 개구부(131OP) 및 오버코팅층(116)에 형성된 컨택홀에서, 제1 패시베이션층(115)과 제2 패시베이션층(117)이 접할 수 있다.
이어서, 공통 전극 개구부(131OP) 및 오버코팅층(116)의 컨택홀에서 제1 패시베이션층(115) 및 제2 패시베이션층(117)을 식각하여, 제1 패시베이션층(115) 및 제2 패시베이션층(117)에 컨택홀을 형성하고, 박막 트랜지스터(120)의 드레인 전극(124)이 노출되도록 할 수 있다.
따라서, 박막 트랜지스터(120)의 드레인 전극(124) 상에 형성된 제1 패시베이션층(115), 오버코팅층(116), 공통 전극(131), 제2 패시베이션층(117) 모두에 컨택홀이 형성되어 박막 트랜지스터(120)의 드레인 전극(124)이 노출될 수 있다.
이어서, 박막 트랜지스터(120)의 드레인 전극(124)을 노출시키는 컨택홀이 형성된 후, 기판(110) 상에 화소 전극(140) 물질을 형성한다. 화소 전극(140) 물질은 공통 전극 개구부(131OP) 및 오버코팅층(116)의 컨택홀 내에서 박막 트랜지스터(120)의 드레인 전극(124)에 접하고, 이외의 영역에서 제2 패시베이션층(117)에 접할 수 있다.
그리고 제7 마스크 공정을 통해 화소 전극(140) 물질을 식각하여, 화소 전극(140)을 형성할 수 있다. 화소 전극(140)은 박막 트랜지스터(120)의 드레인 전극(124)과 전기적으로 연결되고, 공통 전극(131)과 중첩하도록 형성된다. 다만, 화소 전극(140)은 제2 패시베이션층(117)을 통해 공통 전극(131)과 절연될 수 있다.
본 발명의 일 실시예에 따른 표시 장치(100) 및 표시 장치(100)의 제조 방법은 박막 트랜지스터(120)의 액티브층(121), 버퍼층(112) 및 차광층(111)을 하나의 마스크 공정으로 형성하여, 공정을 간소화할 수 있다. 구체적으로, 기판(110) 상에 차광층 물질(111m), 버퍼층 물질(112m) 및 액티브층 물질(121m)을 순차적으로 형성한다. 이어서, 액티브층 물질(121m) 상에 단차를 갖는 제1 포토레지스트 패턴(PR1)을 형성하고, 제1 포토레지스트 패턴(PR1)에 중첩하지 않는 차광층 물질(111m), 버퍼층 물질(112m) 및 액티브층 물질(121m)을 식각하여 차광층(111) 및 버퍼층(112)을 형성할 수 있다. 이어서, 제1 포토레지스트 패턴(PR1)을 애싱하여 축소된 제2 포토레지스트 패턴(PR2)을 형성하고, 제2 포토레지스트 패턴(PR2)을 따라 액티브층(121)을 한번 더 식각하여, 액티브층(121) 하면의 면적이 차광층(111) 상면의 면적보다 작도록 형성할 수 있다. 따라서, 하나의 마스크 공정을 통해 액티브층(121), 버퍼층(112) 및 차광층(111)을 형성할 수 있다.
또한, 본 발명의 일 실시예에 따른 표시 장치(100) 및 표시 장치(100)의 제조 방법은 보조 공통 전극(132), 공통 전극(131) 및 오버코팅층(116)의 컨택홀을 하나의 마스크 공정으로 형성하여, 공정을 간소화할 수 있다. 구체적으로, 박막 트랜지스터(120) 상에 오버코팅층(116), 공통 전극 물질(131m) 및 보조 공통 전극 물질(132m)을 형성한다. 이어서, 보조 공통 전극 물질(132m) 상에 단차를 갖는 제3 포토레지스트 패턴(PR3)을 형성하고, 제3 포토레지스트 패턴(PR3)에 중첩하지 않는 보조 공통 전극 물질(132m) 및 공통 전극 물질(131m)을 식각하여 공통 전극 개구부(131OP)를 형성할 수 있다. 이어서, 제3 포토레지스트 패턴(PR3)을 애싱하여 축소된 제4 포토레지스트 패턴(PR4)을 형성하는 동시에 오버코팅층(116)에 컨택홀을 형성할 수 있다. 이어서, 제4 포토레지스트 패턴(PR4)을 따라 보조 공통 전극 물질(132m)을 한번 더 식각하여, 보조 공통 전극(132)을 형성할 수 있다. 따라서, 하나의 마스크 공정을 통해 오버코팅층(116)의 컨택홀, 공통 전극(131) 및 보조 공통 전극(132)을 형성할 수 있다. 따라서, 본 발명의 일 실시예에 따른 표시 장치(100)는 액티브층(121), 버퍼층(112) 및 차광층(111)을 하나의 마스크 공정으로 형성하고, 오버코팅층(116), 공통 전극(131) 및 보조 공통 전극(132)을 하나의 마스크 공정으로 형성하여 마스크 공정 수 및 제조 비용을 절감할 수 있다.
도 5는 본 발명의 다른 실시예에 따른 표시 장치의 단면도이다. 도 5의 표시 장치(500)는 도 1 내지 도 3의 표시 장치(100)와 비교하여 박막 트랜지스터(520)만이 상이하고, 다른 구성은 실질적으로 동일하므로 중복 설명을 생략하기로 한다.
도 5를 참조하면, 화소 전극(140)은 박막 트랜지스터(520)의 드레인 전극(124)에 전기적으로 연결되지 않고, 액티브층(121)의 드레인 영역(121D)에 직접 연결될 수 있다. 즉, 박막 트랜지스터(520)는 액티브층(121), 게이트 전극(122) 및 소스 전극(123)만을 포함하고, 데이터 배선(DL)으로부터 인가된 데이터 전압이 박막 트랜지스터(520)의 소스 전극(123) 및 액티브층(121)을 거쳐 곧바로 화소 전극(140)으로 전달될 수 있다.
본 발명의 다른 실시예에 따른 표시 장치(500)는 박막 트랜지스터(520)에 드레인 전극(124)을 배치하지 않고, 화소 전극(140)이 액티브층(121)에 직접 접하도록 배치할 수 있다. 구체적으로, 데이터 배선(DL)으로부터의 데이터 전압은 박막 트랜지스터(520)의 소스 전극(123), 액티브층(121) 및 드레인 전극(124)을 통해 화소 전극(140)으로 전달될 수 있다. 따라서, 본 발명의 또 다른 실시예에 따른 표시 장치(500)에서는 드레인 전극(124)을 제거하고, 대신 화소 전극(140)이 액티브층(121)에 접하도록 배치되어 구조가 간소화될 수 있고, 개구율이 향상될 수 있는 효과가 있다.
도 6은 본 발명의 또 다른 실시예에 따른 표시 장치의 평면도이다. 도 7은 도 6의 VII-VII'에 대한 단면도이다. 도 6 및 도 7의 표시 장치(600)는 도 5의 표시 장치(500)와 비교하여 차광층(611)만이 상이하고, 다른 구성은 실질적으로 동일하므로 중복 설명을 생략하기로 한다.
도 6을 참조하면, 기판(110)과 복수의 박막 트랜지스터(520) 사이에 배치된 복수의 차광층(611)이 일체로 형성될 수 있다. 따라서, 하나의 서브 화소(SP)의 박막 트랜지스터(520) 하부에 배치된 차광층(611)과 이웃한 서브 화소(SP)의 박막 트랜지스터(520)의 하부에 배치된 차광층(611)은 서로 동일한 차광층(611)일 수 있다. 이때, 차광층(611)은 배선의 형상으로 이루어질 수 있고, 차광 배선으로도 지칭될 수 있다. 다만, 차광층(611)은 배선의 형상으로 이루어지지만, 별도의 전압이 인가되지 않을 수 있고, 플로팅(floationg)될 수 있다.
한편, 본 발명의 또 다른 실시예에 따른 표시 장치(600)는 액정의 열화를 최소화하고, 화질 향상을 위해 인버젼(Inversion) 구동 방식을 사용할 수 있다. 인버젼 구동 방식은 한 프레임마다 각 화소 전극(140)에 인가되는 전압, 즉 데이터 전압의 극성이 반전되도록 하여 구동하는 방식이다.
인버젼 구동 방식에는 컬럼 인버젼 방식, 도트 인버젼 방식 등이 있다. 컬럼 인버젼 방식은 하나의 컬럼 라인의 화소 전극(140)에 인가된 데이터 전압의 극성은 동일하고, 하나의 컬럼 라인에 이웃한 다른 컬럼 라인의 화소 전극(140)에 인가된 데이터 전압의 극성은 반전되는 방식이다. 도트 인버젼 방식은 하나의 컬럼 라인 내에서도 각각의 화소 전극(140)에 인가된 데이터 전압의 극성은 반전되고, 하나의 컬럼 라인에 이웃한 다른 컬럼 라인의 화소 전극(140)에 인가된 데이터 전압의 극성 또한 반전되는 방식이다. 즉, 도트 인버젼 방식에서, 동일한 극성의 데이터 전압이 인가된 복수의 화소는 모자이크 패턴을 이룰 수 있다.
그러므로, 본 발명의 또 다른 실시예에 따른 표시 장치(600)의 행 방향 또는 열 방향으로 서로 이웃한 화소 전극(140)에 인가된 데이터 전압의 극성이 상이할 수 있다. 예를 들어, 복수의 서브 화소(SP) 중 제1 서브 화소(SP1) 및 제2 서브 화소(SP2)는 행 방향 또는 열 방향으로 인접할 수 있고, 하나의 프레임 동안 제1 서브 화소(SP1)와 제2 서브 화소(SP2)에 인가되는 데이터 전압의 극성은 상이할 수 있다. 그리고 다음 프레임 동안, 제1 서브 화소(SP1)와 제2 서브 화소(SP2)에 인가되는 데이터 전압의 극성은 반전될 수 있다.
한편, 복수의 서브 화소(SP)에 배치된 차광층(611)은 별도의 전압이 인가되지 않고 플로팅된다. 그러므로, 차광층(611)에는 데이터 배선(DL) 및 박막 트랜지스터(520)를 거쳐 화소 전극(140)으로 인가되는 데이터 전압에 의해 커플링 전계가 발생할 수 있다. 따라서, 플로팅된 차광층(611)과 다른 구성으로 인한 커플링 전계가 발생할 수 있고, 이에 기인한 기생 커패시턴스가 발생하여, 크로스토크 불량 및 화질이 저하될 수 있다.
이때, 제1 서브 화소(SP1)와 인접한 제2 서브 화소(SP2)에는 각각 서로 다른 극성의 데이터 전압이 인가될 수 있고, 제1 서브 화소(SP1)의 차광층(611)과 제2 서브 화소(SP2)의 차광층(611) 또한 서로 다른 극성의 커플링 전계가 형성될 수 있다. 따라서, 제1 서브 화소(SP1)의 차광층(611)과 제2 서브 화소(SP2)의 차광층(611)은 서로 다른 극성을 가질 수 있다.
이에, 본 발명의 또 다른 실시예에 따른 표시 장치(600)에서는 서로 인접한 서브 화소(SP)에서, 서로 다른 극성을 가지는 차광층(611)을 일체로 형성하여, 차광층(611)과 다른 구성간의 커플링 전계로 인한 기생 커패시턴스를 최소화할 수 있다. 예를 들어, 복수의 서브 화소(SP) 중 행 방향 또는 열 방향으로 인접한 제1 서브 화소(SP1) 및 제2 서브 화소(SP2)는 서로 다른 극성의 데이터 전압이 인가될 수 있다. 아울러, 제1 서브 화소(SP1)의 차광층(611)과 제2 서브 화소(SP2)의 차광층(611) 각각은 데이터 전압 등에 의해 커플링 전계가 발생하여 기생 커패시턴스가 발생할 수 있다. 이때, 제1 서브 화소(SP1)의 차광층(611)과 제2 서브 화소(SP2)의 차광층(611)은 서로 다른 극성의 데이터 전압 등으로 인해 상이한 극성의 커플링 전계가 발생할 수 있다. 그리고 제1 서브 화소(SP1)의 차광층(611)과 제2 서브 화소(SP2)의 차광층(611)은 각각 서로 다른 극성을 가질 수 있다. 그러므로, 제1 서브 화소(SP1)의 차광층(611)과 제2 서브 화소(SP2)의 차광층(611)을 일체로 형성하는 경우, 각각의 차광층(611)에서의 커플링 전계가 상쇄될 수 있다. 예를 들어, 제1 서브 화소(SP1)의 차광층(611)이 양의 극성을 갖고, 제2 서브 화소(SP2)의 차광층(611)이 음의 극성을 갖는 경우, 두 차광층(611)을 일체로 형성하면, 각각의 차광층(611)의 전계가 상쇄될 수 있고, 기생 커패시턴스 또한 최소화될 수 있다.
따라서, 본 발명의 또 다른 실시예에 따른 표시 장치(600)에서는 서로 다른 극성의 데이터 전압이 인가되는 복수의 서브 화소(SP)에 하나의 차광층(611)을 배치할 수 있다. 그리고 차광층(611)에 별도의 전압을 인가하지 않더라도, 서로 다른 극성의 데이터 전압이 인가되는 복수의 서브 화소(SP)의 차광층(611)을 각각 연결하고, 차광층(611)과 데이터 전압 등에 의해 발생되는 서로 다른 극성의 커플링 전계를 상쇄할 수 있다. 아울러, 차광층(611)의 전계가 최소화됨에 따라 기생 커패시턴스 또한 저감될 수 있고, 크로스토크 등의 불량을 저감하고, 표시 장치(600)의 화질을 향상시킬 수 있다.
본 발명의 다양한 실시예들에 따른 표시 장치는 다음과 같이 설명될 수 있다.
본 발명의 일 실시예에 따른 표시 장치는, 복수의 서브 화소가 정의된 기판, 복수의 서브 화소에 각각 배치되고, 액티브층, 액티브층 상의 게이트 전극 및 소스 전극을 포함하는 복수의 박막 트랜지스터, 기판과 복수의 박막 트랜지스터 사이에 배치되고, 복수의 박막 트랜지스터에 중첩하는 복수의 차광층 및 복수의 차광층과 복수의 박막 트랜지스터 사이에 배치되는 복수의 버퍼층을 포함하고, 복수의 버퍼층의 하면 전체는 복수의 차광층에 접한다.
본 발명의 다른 특징에 따르면, 차광층 상면의 면적은 버퍼층 하면의 면적 이상일 수 있다.
본 발명의 또 다른 특징에 따르면, 버퍼층 상면의 면적은 액티브층 하면의 면적 이상일 수 있다.
본 발명의 또 다른 특징에 따르면, 게이트 전극과 전기적으로 연결된 복수의 게이트 배선을 더 포함하고, 복수의 서브 화소 중 게이트 배선을 공유하는 서브 화소들에 배치된 복수의 차광층은 일체로 이루어질 수 있다.
본 발명의 또 다른 특징에 따르면, 차광층은 복수의 게이트 배선과 동일한 방향으로 연장될 수 있다.
본 발명의 또 다른 특징에 따르면, 복수의 박막 트랜지스터 상에 배치된 오버코팅층 및 오버코팅층 상에 배치된 공통 전극을 더 포함하고, 공통 전극의 하면 전체는 오버코팅층에 접할 수 있다.
본 발명의 또 다른 특징에 따르면, 공통 전극 상에 배치되고, 박막 트랜지스터에 전기적으로 연결된 화소 전극을 더 포함하고, 화소 전극과 박막 트랜지스터의 컨택 지점에서 공통 전극은 개구될 수 있다.
본 발명의 또 다른 특징에 따르면, 복수의 서브 화소 중 제1 서브 화소 및 제2 서브 화소는 행방향 또는 열방향으로 인접하고, 하나의 프레임 동안 제1 서브 화소와 제2 서브 화소에 인가되는 전압의 극성은 상이할 수 있다.
본 발명의 다른 실시예에 따른 표시 장치는, 기판 상에 배치되고, 액티브층, 액티브층 상의 게이트 전극 및 소스 전극을 포함하는 복수의 박막 트랜지스터, 기판과 복수의 박막 트랜지스터 사이에 배치된 차광 배선, 차광 배선과 복수의 박막 트랜지스터 사이에 배치된 버퍼층 및 복수의 박막 트랜지스터의 게이트 전극에 각각 전기적으로 연결되어 제1 방향으로 연장된 복수의 게이트 배선을 포함하고, 차광 배선은 제1 방향으로 연장된다.
본 발명의 다른 특징에 따르면, 차광 배선은 복수의 박막 트랜지스터에 중첩할 수 있다.
본 발명의 또 다른 특징에 따르면, 차광 배선의 상면에 버퍼층의 하면 전체가 접하고, 버퍼층의 상에 복수의 액티브층의 하면 전체가 접할 수 있다.
본 발명의 또 다른 특징에 따르면, 복수의 박막 트랜지스터 상에 배치된 오버코팅층 및 오버코팅층 상에 배치된 공통 전극을 더 포함하고, 오버코팅층의 상면 전체는 공통 전극의 하면 전체와 접할 수 있다.
본 발명의 또 다른 특징에 따르면, 공통 전극 상에 배치되어 복수의 박막 트랜지스터에 각각 연결된 화소 전극을 더 포함하고, 공통 전극은 복수의 박막 트랜지스터와 화소 전극이 전기적으로 연결되는 컨택 지점에서 개구될 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 더욱 상세하게 설명하였으나, 본 발명은 반드시 이러한 실시예로 국한되는 것은 아니고, 본 발명의 기술사상을 벗어나지 않는 범위 내에서 다양하게 변형실시될 수 있다. 따라서, 본 발명에 개시된 실시예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 그러므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다. 본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.
100, 500, 600 : 표시 장치
110 : 기판
111, 611 : 차광층
112 : 버퍼층
113 : 게이트 절연층
114 : 층간 절연층
115 : 제1 패시베이션층
116 : 오버코팅층
117 : 제2 패시베이션층
120, 520 : 박막 트랜지스터
121 : 액티브층
121C : 채널 영역
121D : 드레인 영역
121S : 소스 영역
122 : 게이트 전극
123 : 소스 전극
124 : 드레인 전극
131 : 공통 전극
131OP : 공통 전극 개구부
132 : 보조 공통 전극
140 : 화소 전극
111m : 차광층 물질
112m : 버퍼층 물질
121m : 액티브층 물질
116m : 오버코팅층 물질
131m : 공통 전극 물질
132m : 보조 공통 전극 물질
AA : 표시 영역
NA : 비표시 영역
SP : 서브 화소
SP1 : 제1 서브 화소
SP2 : 제2 서브 화소
DL : 데이터 배선
GL : 게이트 배선
PR1 : 제1 포토레지스트 패턴
PR2 : 제2 포토레지스트 패턴
PR3 : 제3 포토레지스트 패턴
PR4 : 제4 포토레지스트 패턴

Claims (13)

  1. 복수의 서브 화소가 정의된 기판;
    상기 복수의 서브 화소에 각각 배치되고, 액티브층, 상기 액티브층 상의 게이트 전극 및 소스 전극을 포함하는 복수의 박막 트랜지스터;
    상기 기판과 상기 복수의 박막 트랜지스터 사이에 배치되고, 상기 복수의 박막 트랜지스터에 중첩하는 복수의 차광층; 및
    상기 복수의 차광층과 상기 복수의 박막 트랜지스터 사이에 배치되는 복수의 버퍼층을 포함하고,
    상기 복수의 버퍼층의 하면 전체는 상기 복수의 차광층에 접하는, 표시 장치.
  2. 제1항에 있어서,
    상기 차광층 상면의 면적은 상기 버퍼층 하면의 면적 이상인, 표시 장치.
  3. 제2항에 있어서,
    상기 버퍼층 상면의 면적은 상기 액티브층 하면의 면적 이상인, 표시 장치.
  4. 제1항에 있어서,
    상기 게이트 전극과 전기적으로 연결된 복수의 게이트 배선을 더 포함하고,
    상기 복수의 서브 화소 중 상기 게이트 배선을 공유하는 서브 화소들에 배치된 상기 복수의 차광층은 일체로 이루어진, 표시 장치.
  5. 제4항에 있어서,
    상기 차광층은 상기 복수의 게이트 배선과 동일한 방향으로 연장된, 표시 장치.
  6. 제1항에 있어서,
    상기 복수의 박막 트랜지스터 상에 배치된 오버코팅층; 및
    상기 오버코팅층 상에 배치된 공통 전극을 더 포함하고,
    상기 공통 전극의 하면 전체는 상기 오버코팅층에 접하는, 표시 장치.
  7. 제6항에 있어서,
    상기 공통 전극 상에 배치되고, 상기 박막 트랜지스터에 전기적으로 연결된 화소 전극을 더 포함하고,
    상기 화소 전극과 상기 박막 트랜지스터의 컨택 지점에서 상기 공통 전극은 개구된, 표시 장치.
  8. 제7항에 있어서,
    상기 복수의 서브 화소 중 제1 서브 화소 및 제2 서브 화소는 행방향 또는 열방향으로 인접하고,
    하나의 프레임 동안 상기 제1 서브 화소와 상기 제2 서브 화소에 인가되는 전압의 극성은 상이한, 표시 장치.
  9. 기판 상에 배치되고, 액티브층, 상기 액티브층 상의 게이트 전극 및 소스 전극을 포함하는 복수의 박막 트랜지스터;
    상기 기판과 상기 복수의 박막 트랜지스터 사이에 배치된 차광 배선;
    상기 차광 배선과 상기 복수의 박막 트랜지스터 사이에 배치된 버퍼층; 및
    상기 복수의 박막 트랜지스터의 상기 게이트 전극에 각각 전기적으로 연결되어 제1 방향으로 연장된 복수의 게이트 배선을 포함하고,
    상기 차광 배선은 상기 제1 방향으로 연장된, 표시 장치.
  10. 제9항에 있어서,
    상기 차광 배선은 상기 복수의 박막 트랜지스터에 중첩하는, 표시 장치.
  11. 제9항에 있어서,
    상기 차광 배선의 상면에 상기 버퍼층의 하면 전체가 접하고,
    상기 버퍼층의 상에 상기 복수의 액티브층의 하면 전체가 접하는, 표시 장치.
  12. 제9항에 있어서,
    상기 복수의 박막 트랜지스터 상에 배치된 오버코팅층; 및
    상기 오버코팅층 상에 배치된 공통 전극을 더 포함하고,
    상기 오버코팅층의 상면 전체는 상기 공통 전극의 하면 전체와 접하는, 표시 장치.
  13. 제12항에 있어서,
    상기 공통 전극 상에 배치되어 상기 복수의 박막 트랜지스터에 각각 연결된 화소 전극을 더 포함하고,
    상기 공통 전극은 상기 복수의 박막 트랜지스터와 상기 화소 전극이 전기적으로 연결되는 컨택 지점에서 개구된, 표시 장치.
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