JP4631612B2 - クロスコネクト装置 - Google Patents

Description

本発明は、クロスコネクト装置に関し、より詳しくは、パス相互の位相差を抽出し、時間調整を行うことによりネットワークにおける位相差を解消するクロスコネクト装置に関する。

従来、電話のみならずデータ、映像までも含む多彩な通信サービスに効率よく適用できる多重化方式としてＳＤＨ（Ｓｙｎｃｈｒｏｎｏｕｓ Ｄｉｇｉｔａｌ Ｈｉｅｒａｒｃｈｙ）が１９８８年に国際的に標準化された。
ＳＤＨネットワークは、異ベンダの伝送装置間の相互接続が可能になること、高度な機能をシンプルな装置構成で実現できること、運用保守性に優れていること等、数々のメリットを備えており、通信ネットワークの発展に寄与するものとなっている。
そして、これらのメリットによる効果をさらに引き出すため、様々なＳＤＨ装置が提案されている（例えば、特許文献１、２）。

また、ＳＤＨ装置の中でも、細かな回線設定を行うことによりネットワークの回線効率を高め、信頼性の向上が可能なクロスコネクト装置がある。
クロスコネクト装置は、ＳＤＨネットワークを構成する各ノード（中継局及び端局）において、主として回線編集を行うものであり、具体的には、プログラム制御に基づくタイムスロットの入れ替えにより、交換機に接続される回線、専用伝送装置に接続される回線、ノードを通過して他のノードへ伝送される回線というように、目的別に回線を集める役割を果たすものである。
そして、このクロスコネクト装置の根幹であるクロスコネクト制御方式等に関する新たな技術が提案されている（例えば、特許文献３、４参照）。

特開平０３−２０８４２８号公報（第１−２頁、第１図） 特開平０６−１７７９５９号公報（第１−３頁、第１図） 特開２００４−１２９１１１号公報（第１−２頁、第１図） 特開平０９−２４７１９７号公報（第１−２頁、第１図）

しかしながら、以上のような従来提案されているクロスコネクト制御方式等においては、高次クロスコネクト装置及び低次クロスコネクト装置を組み合わせることによって、ノードを通過するパス相互間に位相差が生じる場合がある。
例えば、図７に示すように、一つは、入力した信号を低速信号に変換せずそのまま高次クロスコネクト部１０を通過させるパス（Ｐ１）であり、もう一つは、特定の低速信号を分離又は挿入するため、低次クロスコネクト部２０経由させるパスであり、具体的には、高次クロスコネクト部１０から低次クロスコネクト部２０を折り返し経由して、再度高次クロスコネクト部１０から出力されるパス（Ｐ２）である。このＰ１及びＰ２のパスはいずれも同一のノード（高次クロスコネクト部１０）を通過する高速パスであることでは同じであるが、Ｐ２のパスはＰ１のパスに比べその経路長が長いため伝送遅延が発生し、その結果、Ｐ１とＰ２の間で位相差が生じることとなる。

そして、このような位相差が生じると、パスの切替，設定変更を行った際に主信号が瞬断するため、データに欠落が生じるという問題があった。
また、クロスコネクト装置のクライアントにスイッチ，ルータ等が接続されている場合は、パケットが瞬断することによりルーティング情報を再度学習する必要が生じ、その間フラッディングが発生して不要なパケットにより低優先のパケットが廃棄されてしまうという問題が生じるおそれもあった。

本発明は、このような従来の技術が有する問題を解決するために提案されたものであり、パス相互の位相差を抽出し、時間調整を行うことによりネットワークにおける位相差を解消するクロスコネクト装置の提供を目的とする。

上記目的を達成するため、本発明のクロスコネクト装置は、高速信号の回線設定を行う高次クロスコネクト部と、入力された信号を終端し、多重化及び多重分離を行う終端部と、低速信号の回線設定を行う低次クロスコネクト部とを備えるクロスコネクト装置であって、前記低次クロスコネクト部は、低速信号の入出力を行う低速チャネルと、入力した低速信号のフレームデータを一時的に記憶するメモリと、入力した低速信号のフレームデータを所定の順序で前記メモリに書き込む低速フレームデータ書込手段と、前記低速フレームデータ書込手段によって書き込まれた低速信号のフレームデータを、所定の順序で前記メモリから読み出し、任意のチャネルから出力する低速フレームデータ読出手段とを備え、前記高次クロスコネクト部は、高速信号の入出力を行う高速チャネルと、入力した高速信号のフレームデータを一時的に記憶するメモリと、入力した高速信号のフレームデータを所定の順序で前記メモリに書き込む高速フレームデータ書込手段と、前記高速フレームデータ書込手段によって書き込まれた高速信号のフレームデータを、所定の順序で前記メモリから読み出し、任意の高速チャネルから出力する高速フレームデータ読出手段と、前記高速フレームデータ読出手段によるフレームデータの出力タイミングを制御する位相制御手段とを備えた構成としてある。

このような構成からなる本発明のクロスコネクト装置によれば、前記高次クロスコネクタ部に入力された高速信号を、一旦メモリに書き込み、信号出力のタイミングを調整することにより、パス相互間に発生する位相差を解消することができる。
例えば、当該クロスコネクト装置の高次クロスコネクト部を通過する高速信号の場合、単に高次クロスコネクト部の一の高速チャネルから入力し、他の高速チャネルから直接出力されるパスと、一の高速チャネルから入力した高速信号を終端部で低速信号に変換した後、低次クロスコネクト部で折り返し、再度終端部を経由し高速信号に変換した後、他の高速チャネルから出力されるパスとは同一の回線だが、経路長が異なるためパス相互間に位相差を生ずることとなる。
そこで、一方のパスに係る出力を通常のタイミングに比べ前記位相差分遅らせて出力させることにより、他方のパスの相対的な伝送遅延を吸収し、結果、パス相互間の位相を一致させることが可能となる。

これにより、本発明では、パス相互間の位相差に起因してパスの切替，設定変更を行った際に主信号の瞬断が生じることがなくなり、瞬断によるデータの欠落等を防止することができる。
また、クロスコネクト装置のクライアントにスイッチ，ルータ等が接続されている場合にも、パケットが瞬断することがなくなり、ルーティング情報の再学習等も不要となり、従来技術のように、ルーティング情報の再学習の間にフラッディングが発生して不要なパケットにより低優先のパケットが廃棄されてしまうようなことも有効に防止できるようになる。
さらに、高次クロスコネクト部と低次クロスコネクト部とを分離可能とすることにより、必要に応じて低次クロスコネクト部を配置すればよいため、コストの軽減を図ることが可能であり、また、柔軟なネットワークの構築が可能となる。

また、本発明のクロスコネクト装置は、前記低次クロスコネクト部は、フレームデータ中の一のデータが前記低速フレームデータ書込手段によってメモリに書き込まれてから、前記低速フレームデータ読出手段によって読み出しが行われるまでの時間を抽出する低速パス通過時間抽出手段を備え、前記高次クロスコネクト部は、前記一のデータが前記高速フレームデータ書込手段によってメモリに書き込まれてから、前記高速フレームデータ読出手段によって読み出しが行われるまでの時間を抽出する高速パス通過時間抽出手段と、前記高速パス通過時間抽出手段によって抽出された時間をＡとし、前記低速パス通過時間抽出手段によって抽出された時間をＢとした場合に、（Ａ＋Ｂ）の時差を付加した後、高速信号のフレームデータの読み出しを開始する位相制御手段を備えた構成としてある。

このような構成からなる本発明のクロスコネクト装置によれば、高次クロスコネクト部のチャネルから入力した高速信号が低速信号に変換されずに直接他のチャネルから出力されるパスについて、経路が異なる他のパスに発生する伝送遅延分に相当する時差をつけて出力するようにしている。
このため、高次クロスコネクト部を通過するパスにおいて発生する他のパスとの位相差を解消することが可能となる。
これにより、本発明では、パス相互間の位相差に起因する主信号の瞬断やパケットの瞬断の発生を有効に防止することができる。

また、本発明のクロスコネクト装置は、取り扱う信号は、前記高速信号が、ＩＴＵ−Ｔ勧告Ｇ．７０７で規定されたＶＣ−３（Ｖｉｒｔｕａｌ Ｃｏｎｔａｉｎｅｒ−３）パス又はＶＣ−４（Ｖｉｒｔｕａｌ Ｃｏｎｔａｉｎｅｒ−４）パスであり、前記低速信号が、ＩＴＵ−Ｔ勧告Ｇ．７０７で規定されたＴＵ−１１（Ｔｒｉｂｕｔａｒｙ Ｕｎｉｔ−１１）パス又はＴＵ−１２（Ｔｒｉｂｕｔａｒｙ Ｕｎｉｔ−１２）パスとしてある。

このような構成からなる本発明のクロスコネクト装置によれば、取り扱う信号がＩＴＵ−Ｔ勧告Ｇ．７０７で規定しているＳＤＨの方式に則っているため、現在使用されている多くのＳＤＨ装置及びＳＤＨネットワークとの親和性も良く、汎用性の高い装置とすることができる。

また、本発明のクロスコネクト装置は、前記高速信号が、ＡＮＳＩ（Ａｍｅｒｉｃａｎ Ｎａｔｉｏｎａｌ Ｓｔａｎｄａｒｄｓ Ｉｎｓｔｉｔｕｔｅ：米国規格協会）で規定されたＳＴＳ−１ ＳＰＥ（ＳＴＳ−１ Ｓｙｎｃｈｒｏｎｏｕｓ Ｐａｙｌｏａｄ Ｅｎｖｅｌｏｐｅ）パス又はＳＴＳ−３ｃ ＳＰＥ（ＳＴＳ−３ｃ Ｓｙｎｃｈｒｏｎｏｕｓ Ｐａｙｌｏａｄ Ｅｎｖｅｌｏｐｅ）パスであり、前記低速信号は、ＡＮＳＩで規定されたＶＴ１．５（Ｖｉｒｔｕａｌ Ｔｒｉｂｕｔａｒｙ １．５）パス又はＶＴ２（Ｖｉｒｔｕａｌ Ｔｒｉｂｕｔａｒｙ ２．０）パスとしてある。

このような構成からなる本発明のクロスコネクト装置によれば、取り扱う信号がＡＮＳＩ Ｔ１．１０５等で規定しているＳＯＮＥＴ（Ｓｙｎｃｈｒｏｎｏｕｓ Ｏｐｔｉｃａｌ Ｎｅｔｗｏｒｋ）の方式に則っているため、ＳＤＨ装置に限らずＳＯＮＥＴ装置との親和性も良く、さらに汎用性の高い装置とすることができる。

また、本発明の位相調整方法は、入力した高速信号のフレームデータを所定の順序でメモリに書き込むステップと、メモリに書き込まれた高速信号のフレームデータを、所定の順序で読み出し、任意の高速チャネルから出力するステップと、入力した低速信号のフレームデータを所定の順序でメモリに書き込むステップと、メモリに書き込まれた低速信号のフレームデータを、所定の順序で読み出し、任意の低速チャネルから出力するステップと、低速パス通過時間抽出手段が、フレームデータ中の一のデータがメモリに書き込まれてから、読み出しが行われるまでの時間を抽出するステップと、高速パス通過時間抽出手段が、前記一のデータがメモリに書き込まれてから、読み出しが行われるまでの時間を抽出するステップと、前記高速パス通過時間抽出手段によって抽出された時間をＡとし、前記低速パス通過時間抽出手段によって抽出された時間をＢとした場合に、（Ａ＋Ｂ）の時差を付加した後、高速信号のフレームデータの読み出しを開始するステップとを含む構成としてある。

このような構成からなる本発明の位相調整方法によれば、高次クロスコネクタ部に入力された高速信号を、一旦メモリに書き込み、信号出力のタイミングを調整することにより、経路長の違いにより発生する位相差を解消することができる。
これにより、本発明の位相調整方法によれば、パス相互間の位相差に起因してパスの切替，設定変更を行った際に主信号の瞬断が生じることがなくなり、瞬断によるデータの欠落等を防止することができる。
また、クロスコネクト装置のクライアントにスイッチ，ルータ等が接続されている場合にも、パケットが瞬断することがなくなり、ルーティング情報の再学習等も不要となり、従来技術のように、ルーティング情報の再学習の間にフラッディングが発生して不要なパケットにより低優先のパケットが廃棄されてしまうようなことも防止できるようになる。

また、本発明の位相調整プログラムは、高速信号の回線設定を行う高次クロスコネクト部と、入力された信号を終端し、多重化及び多重分離する終端部と、低速信号の回線設定を行う低次クロスコネクト部とからなるクロスコネクト装置を構成するコンピュータを、入力した高速信号のフレームデータを所定の順序でメモリに書き込む手段、メモリに書き込まれた高速信号のフレームデータを、所定の順序で読み出し、任意の高速チャネルから出力する手段、入力した低速信号のフレームデータを所定の順序でメモリに書き込む手段、メモリに書き込まれた低速信号のフレームデータを、所定の順序で読み出し、任意の低速チャネルから出力する手段、フレームデータ中の一のデータがメモリに書き込まれてから、読み出しが行われるまでの時間を抽出する低速パス通過時間抽出手段、前記一のデータがメモリに書き込まれてから、読み出しが行われるまでの時間を抽出する高速パス通過時間抽出手段、前記高速パス通過時間抽出手段によって抽出された時間をＡとし、前記低速パス通過時間抽出手段によって抽出された時間をＢとした場合に、（Ａ＋Ｂ）の時差を付加した後、高速信号のフレームデータの読み出しを開始する手段として機能させるためのプログラムとしてある。

このように本発明はプログラムとしても提供することができる。
これにより、ＳＯＮＥＴ／ＳＤＨ装置のみならず、様々な伝送装置にプログラムをインストールすることによって本発明を実現することができ、汎用性，拡張性に優れた位相調整プログラムとして提供することができる。

以上のように、本発明のクロスコネクト装置によれば、高次クロスコネクタ部と低次クロスコネクタ部を備え、また、終端部をこれらの間に接続することにより、互いに信号の受け渡しができるため、同一のパスでも経路長が異なり伝送時間にズレ（位相差）が生ずることがあるが、前記高次クロスコネクタ部又は前記低次クロスコネクタ部に入力された高速信号又は低速信号を、一旦メモリに書き込み、信号出力のタイミングを調整することにより、前記位相差を解消できる。
これにより、本発明では、パス相互間の位相差に起因する主信号の瞬断、パケットの瞬断の発生を防止することができる。
また、高次クロスコネクト部と低次クロスコネクト部とを分離可能とすることにより、必要に応じて低次クロスコネクト部を配置すればよいため、コストの軽減を図ることが可能であり、柔軟で汎用性に優れたネットワークの構築が可能となる。

以下、本発明の好ましい実施形態について図１〜図６を参照して説明する。
ここで、以下に示す本実施形態のクロスコネクト装置は、プログラム（ソフトウェア）の命令によりコンピュータで実行される処理，手段，機能によって実現される。プログラムは、コンピュータの各構成要素に指令を送り、以下に示すような所定の処理・機能を行わせる。すなわち、本実施形態のクロスコネクト装置における各処理・手段は、プログラムとコンピュータとが協働した具体的手段によって実現される。
なお、プログラムの全部又は一部は、例えば、磁気ディスク，光ディスク，半導体メモリ，その他任意のコンピュータで読取り可能な記録媒体により提供され、記録媒体から読み出されたプログラムがコンピュータにインストールされて実行される。また、プログラムは、記録媒体を介さず、通信回線を通じて直接にコンピュータにロードし実行することもできる。

図１は、本発明の一実施形態に係るクロスコネクト装置の概略構成を示すブロック図である。
本発明のクロスコネクト装置１は、高次クロスコネクト部１０、低次クロスコネクト部２０、終端部３０、高速インターフェース４０（４０Ｗ、４０Ｅ）及び低速インターフェース５０から構成される。なお、低次クロスコネクト部２０、終端部３０及び低速インターフェース５０は必要に応じて本装置から分離可能となっている。

高次クロスコネクト部１０は、高速信号の回線設定を行うものであり、低次クロスコネクト部２０は、低速信号の回線設定を行うものである。
終端部３０は、高次クロスコネクト部と低次クロスコネクト部との間に配置され、高速信号を低速信号に分離多重したり、低速信号を高速信号に多重化するものである。
高速インターフェース４０Ｗ、４０Ｅは、通常、ＶＣ−３やＶＣ−４等の高速信号について、高次クロスコネクト部１０との間で入出力を行うものである。
低速インターフェース５０は、通常、下位装置などからの低速信号について、低次クロスコネクト部２０との間で入出力を行うものである。

高速インターフェース４０Ｗを介して入力された高速信号は高次クロスコネクト部１０にてＶＣ−３／ＶＣ−４単位の回線設定が行われ、低速信号の終端が必要ない場合は、そのまま高速インターフェース４０Ｅから出力される。このパスを、高速パス６０とする。
一方、高速インターフェース４０Ｗを介して入力された高速信号から特定の低速信号を分離するためには終端部３０にて終端し、低次クロスコネクト部２０にて回線設定が必要となる。
この際、高次クロスコネクト部１０、終端部３０、低次クロスコネクト部２０を経由し、再度、終端部３０、高次クロスコネクト部１０を通って高速インターフェース４０Ｅに出力される高速パスを高速パス６１としている。

また、低速インターフェース５０を介し、下位装置等との間で送受信を行う低速パスを低速パス７０とし、終端部３０からの低速信号を、低速インターフェース５０に出力せず、終端部３０、高次クロスコネクト部１０に折り返し出力する低速パスを低速パス７１としている。

次に本発明の一実施形態に係るクロスコネクト装置の動作概要について図１を参照しつつ説明する。
高速インターフェース４０Ｗから入力された信号は、高次クロスコネクト部１０にてＶＣ−３／ＶＣ−４単位の回線設定が行われ、低速信号への分離及び回線設定が必要ない場合はそのまま高速インターフェース４０Ｅから出力される。

低速信号への分離及び回線設定が必要な場合は、終端部３０にて高速信号（ＶＣ−３／ＶＣ−４パス等）の終端が行われ、複数の低速信号（ＴＵ−１１／ＴＵ−１２等）に分離多重され、必要なＴＵ−１１／ＴＵ−１２パスのみ低次クロスコネクト部２０にて低速インターフェース５０へ方路振り分けされる。
また、低速インターフェース５０からの入力がある場合は、低次クロスコネクト装置２０、終端部３０を経て高次クロスコネクト部１０から高速インターフェース４０Ｗ、４０Ｅへ出力される。
一方、高速インターフェース４０Ｗから高速インターフェース４０Ｅへスルーで抜ける高速パス６０については、終端部３０、低次クロスコネクト部２０及び再度終端部３０を経由し高速インターフェース４０Ｅを通過する高速パス６１の遅延時間分の読出遅延を、予め高次クロスコネクト部１０からの読出位相に与えることで、同じ位相で高速インターフェース４０Ｅから出力することが出来る。

次に本発明の一実施形態に係るクロスコネクト装置の主要部について図２及び図３を参照しつつ説明する。
［高次クロスコネクト部１０］
図２は、本発明の一実施形態に係るクロスコネクト装置を構成する高次クロスコネクト部の詳細な構成を示すブロック図である。
高次クロスコネクト部１０は、図２に示すとおり、高速チャネル１０１、メモリ１０２、高速フレームデータ書込手段１０３、高速フレームデータ読出手段１０４、高速パス通過時間抽出手段１０５及び位相制御手段１０６を備えている。

高速チャネル１０１は、高速インターフェース４０等との間で高速信号の入出力を行うものである。また、終端部３０を介し、低次クロスコネクト部２０との間で高速信号の入出力を行うものである。
メモリ１０２は、高速チャネル１０２から入力した高速信号のフレームデータを一時的に記憶させておくものである。フレームデータは、複数の入力データを時分割し所定のタイムスロットに配置し一つのビット列として構成したものである。

高速フレームデータ書込手段１０３は、高速チャネル１０２から入力した高速信号のフレームデータをメモリ１０２に書き込むものである。
高速フレームデータ読出手段１０４は、高速フレームデータ書込手段１０３によって書き込まれた高速信号のフレームデータをメモリ１０２から読み出し、他の高速チャネル１０１から出力するものである。
なお、ここではフレームデータのタイムスロットの入れ替えが必要な順番に書き込まれ、出力の際にはその順番に応じて読み出されるランダムアクセス・シーケンシャルリード方式を採用している。

高速パス通過時間抽出手段１０５は、フレームデータ中に含まれる一のデータが高速フレームデータ書き込み手段１０３によってメモリ１０２に書き込まれてから、高速フレームデータ読出手段１０４によって読み出しが行われるまでに要する時間を抽出するものである。
位相制御手段１０６は、高速フレーム読出手段１０４によるフレームデータの出力タイミングを制御するものである。例えば、出力タイミングを通常のタイミングに比べ所定時間遅らせることにより、他のパスとの間で生じていた遅延を解消でき、位相を一致させることができる。

［低次クロスコネクト部２０］
図３は、本発明の一実施形態に係るクロスコネクト装置を構成する低次クロスコネクト部の詳細な構成を示すブロック図である。
低次クロスコネクト部２０は、図３に示すとおり、低速チャネル２０１、メモリ２０２、低速フレームデータ書込手段２０３、低速フレームデータ読出手段２０４及び低速パス通過時間抽出手段２０５を備えている。

低速チャネル２０１は、図示しない低速インターフェース５０等との間で信号の入出力をおこなうものである。また、終端部３０を介して高次クロスコネクト部１０との入出力を行うものである。なお、高次クロスコネクト部１０からの信号は低速インターフェース５０に出力されずに、そのまま折り返しされ、終端部３０経由で再度高次クロスコネクト部１０に出力する設定も可能である。
その他２０２〜２０５については、前述の１０２〜１０５とほぼ同様の機能なので詳細な説明は割愛する。

次に、本発明の一実施形態に係るクロスコネクト装置の動作について図４、図５及び図６を参照しつつ説明する。
図４は、本発明の一実施形態に係るクロスコネクト装置を構成する高次クロスコネクト部及び低次クロスコネクト部で使用されるメモリへの書き込み及び読み出しの関係を示した位相関係図である。
各クロスコネクト部１０、２０は、一般的に空間スイッチ又は時間スイッチで構成されるが、本実施形態においては時間スイッチでの実施についての説明を行う。なお、時間スイッチは、メモリへの書き込み及び読み出し順序を制御することでタイムスロットの入れ替えを行うが、本実施形態においてはランダムライト・シーケンシャルリード方式を採用している。

（１）低速パスへのクロスコネクトがない場合
ＴＵ−１１／ＴＵ−１２等の低速パスへのクロスコネクトがない場合は、高次クロスコネクト部１０のメモリ１０２へタイムスロットの入れ替えが必要な順番に書き込み、シーケンシャルに読み出すことでクロスコネクト装置としての機能を実現している。
（２）低速パスへのクロスコネクトがある場合
低速パスへのクロスコネクトがある場合は、まず最初に高速インターフェース４０Ｗからの入力信号が高次クロスコネクト部１０にてＶＣ−３／ＶＣ−４単位に回線設定され、終端が必要な低速信号がある場合は、該当するＶＣ−３／ＶＣ−４パスを終端部３０で終端し、低次クロスコネクト部２０経由にて低速インターフェース５０へ出力する。

低次クロスコネクト部２０のメモリ２０２では高次クロスコネクト部１０と同様に、ＴＵ−１１／ＴＵ−１２の多重化順序に従って必要なタイムスロットの入れ替え順序でメモリ２０２への書き込みを行い、シーケンシャルに読み出す。
一方、低速インターフェース５０を介して入力された信号は、低次クロスコネクト部２０、終端部３０を経てクロスコネクトが行われて、高次クロスコネクト部１０にて他のＶＣ−３／ＶＣ−４パスと多重され、高速インターフェース４０Ｗ又は４０Ｅより出力される。
高次クロスコネクト部１０のメモリ１０２においても、同様にタイムスロットの入れ替えが必要な順番に書き込み、シーケンシャルに読み出される。
図５は、本発明の一実施形態に係るクロスコネクト装置を構成する高次クロスコネクト部及び低次クロスコネクト部に内蔵される各メモリの内部データの流れを示した図である。

（１）低速パスへのクロスコネクトがない場合
低速パスへのクロスコネクトがない場合は、図中「Ａ」ｂｉｔの位置から書き込まれたデータが、ｔ１時間後に高次クロスコネクト部１０のメモリ１０２から読み出される。
（２）低速パスへのクロスコネクトがある場合
低速パスへのクロスコネクトがある場合は、図中「Ａ」ｂｉｔの位置から書き込まれたデータが、ｔ２時間後に高次クロスコネクト部１０のメモリ１０２から読み出され、同じ時間軸上で低次クロスコネクト部２０のメモリ２０２に書き込まれる。低次クロスコネクト部２０のメモリ２０２からはｔ３時間の後に読み出され、その際にｔ１＝ｔ２＋ｔ３となるように、ｔ１分の読み出し遅延を与える。
結果、（１）と（２）のパス相互間に生じる信号の伝送遅延を相対的に解消することができる。

次に、本実施形態に係るクロスコネクト装置のメモリ制御方式について図６を参照しつつ説明する。
図６は、本発明の一実施形態に係るクロスコネクト装置のメモリ制御方式について全体の動作の流れを示した図である。具体的には、ＳＴＭ−Ｎから任意のＶＣ−３パスを取り出して、さらにその中からＴＵ−１１パスを挿入、分離する動作を表したものである。ＳＴＭ−Ｎフレームは、ＳＴＭ−１フレーム（１５５．５２Ｍｂｉｔ／ｓ）の整数倍のビットレートをもち、Ｎの値としては１、４、６４が標準化されている。
ＳＴＭ−Ｎの中でＶＣ−３＃１パス（高速パス６０）はスルーとなっており低次クロスコネクト部２０にてクロスコネクトされずにそのまま出力されるものである。
一方、ＶＣ−３＃２パス（高速パス６１）は高次クロスコネクト部内部メモリ−２で書き込み、読み出しが行われた後、終端部３０にてＶＣ−３／ＶＣ−４パスのポインタ処理が行われる。

その後、低次クロスコネクト部内部メモリに書き込まれて、ＴＵ−１１／ＴＵ−１２単位での挿入、分離、及びクロスコネクトが行われて、高次クロスコネクト部内部メモリ−３に書き込み／読み出しが行われる。
その際、低次クロスコネクト部内部メモリと高次クロスコネクト内部メモリ−３でのメモリ書き込み／読み出し位相差に相当する遅延量ｔ１（＝ｔ２＋ｔ３）分だけ、高次クロスコネクト部内部メモリ−１の読み出し位相を遅らせることで、ＳＴＭ−Ｎに再度多重するときにＶＣ−３＃２パスと同位相となるようにすることができる。

以上説明したように、本実施形態のクロスコネクト装置１によれば、ＳＴＭ−Ｎ信号から分離されたＶＣ−３／ＶＣ−４等、高速信号をスルーして出力する高速パス６０と、ＶＣ−３／ＶＣ−４パスをＴＵ−１１／ＴＵ−１２等の低速信号に変換したのち再度高速信号に多重化され出力される高速パス６１の相互に発生する伝送遅延を解消することができ、結果、パス相互間の位相を一致させることが可能となる。

これにより、本実施形態では、パス相互間の位相差に起因してパスの切替，設定変更を行った際に主信号の瞬断が生じることがなくなり、瞬断によるデータの欠落等を防止することができる。
また、クロスコネクト装置のクライアントにスイッチ，ルータ等が接続されている場合にも、パケットが瞬断することがなくなり、ルーティング情報の再学習等も不要となり、従来技術のように、ルーティング情報の再学習の間にフラッディングが発生して不要なパケットにより低優先のパケットが廃棄されてしまう等の問題も有効に防止できるようになる。

さらに、高次クロスコネクト部１０と低次クロスコネクト部２０とを分離可能とすることにより、必要に応じて低次クロスコネクト部を配置することができる。
このため、コストの軽減を図ることが可能であり、柔軟で汎用性の高いネットワークの構築が可能となる。

以上、本発明のクロスコネクト装置について、好ましい実施形態を示して説明したが、本発明にかかるクロスコネクト装置は、上述した実施形態にのみ限定されるものではなく、本発明の範囲で種々の変更実施が可能であることは言うまでもない。
例えば、本発明のクロスコネクト装置は、メモリを備えた他の伝送装置であってもよく、またネットワークはＳＯＮＥＴ／ＳＤＨネットワークに限らず他の規格によるネットワークでもよい。

本発明は、位相制御手段を備えたクロスコネクト装置に好適に利用することができる。

本発明の一実施形態に係るクロスコネクト装置の概略構成を示すブロック図である。 本発明の一実施形態に係るクロスコネクト装置を構成する高次クロスコネクト部の詳細な構成を示すブロック図である。 本発明の一実施形態に係るクロスコネクト装置を構成する低次クロスコネクト部の詳細な構成を示すブロック図である。 本発明の一実施形態に係るクロスコネクト装置を構成する高次クロスコネクト部及び低次クロスコネクト部で使用されるメモリへの書き込み及び読み出しの関係を示した位相関係図である。 本発明の一実施形態に係るクロスコネクト装置を構成する高次クロスコネクト部及び低次クロスコネクト部に内蔵される各メモリの内部データの流れを示した図である。 本発明の一実施形態に係るクロスコネクト装置のメモリ制御方式について全体の動作の流れを示した図である。 従来のクロスコネクト制御方式等の動作を示した図である。

符号の説明

１ クロスコネクト装置
１０ 高次クロスコネクト部
１０１ 高速チャネル
１０２ メモリ
１０３ 高速フレームデータ書込手段
１０４ 高速フレームデータ読出手段
１０５ 高速パス通過時間抽出手段
１０６ 位相制御手段
２０ 低次クロスコネクト部
２０１ 低速チャネル
２０２ メモリ
２０３ 低速フレームデータ書込手段
２０４ 低速フレームデータ読出手段
２０５ 低速パス通過時間抽出手段
２０６ 位相制御手段
３０ 終端部
４０ 高速インターフェース
５０ 低速インターフェース

Claims (6)

1. 高速信号の回線設定を行う高次クロスコネクト部と、入力された信号を終端し、多重化及び多重分離を行う終端部と、低速信号の回線設定を行う低次クロスコネクト部とを備えたクロスコネクト装置であって、
   前記低次クロスコネクト部は、
   低速信号の入出力を行う低速チャネルと、
   入力した低速信号のフレームデータを一時的に記憶するメモリと、
   入力した低速信号のフレームデータを所定の順序で前記メモリに書き込む低速フレームデータ書込手段と、
   前記低速フレームデータ書込手段によって書き込まれた低速信号のフレームデータを、所定の順序で前記メモリから読み出し、任意の低速チャネルから出力する低速フレームデータ読出手段と、を備え、
   前記高次クロスコネクト部は、
   高速信号の入出力を行う高速チャネルと、
   入力した高速信号のフレームデータを一時的に記憶するメモリと、
   入力した高速信号のフレームデータを所定の順序で前記メモリに書き込む高速フレームデータ書込手段と、
   前記高速フレームデータ書込手段によって書き込まれた高速信号のフレームデータを、所定の順序で前記メモリから読み出し、任意の高速チャネルから出力する高速フレームデータ読出手段と、
   前記高速チャネルから入力した高速信号のフレームデータが前記高次クロスコネクト部を通過して直接他の高速チャネルから出力する場合には、前記終端部、低速クロスコネクト部及び再度前記終端部を経由して通過する遅延時間分の読出遅延を予め前記高速フレームデータ読出手段における読出位相に与えることでこのフレームデータの出力タイミングを制御する位相制御手段と、を備える
   ことを特徴とするクロスコネクト装置。
2. 前記低次クロスコネクト部は、
   フレームデータ中の一のデータが前記低速フレームデータ書込手段によってメモリに書き込まれてから、前記低速フレームデータ読出手段によって読み出しが行われるまでの時間を抽出する低速パス通過時間抽出手段を備え、
   前記高次クロスコネクト部は、
   前記一のデータが前記高速フレームデータ書込手段によってメモリに書き込まれてから、前記高速フレームデータ読出手段によって読み出しが行われるまでの時間を抽出する高速パス通過時間抽出手段を備え、
   前記位相制御手段が、
   前記高速チャネルから入力した高速信号のフレームデータが前記高次クロスコネクト部を通過して直接他の高速チャネルから出力する場合には、
   前記高速パス通過時間抽出手段によって抽出された時間をＡとし、前記低速パス通過時間抽出手段によって抽出された時間をＢとした場合に、（Ａ＋Ｂ）の時差を付加した後、高速信号のフレームデータの読み出しを開始させることでこのフレームデータの出力タイミングを制御する請求項１に記載のクロスコネクト装置。
3. 前記高速信号は、ＩＴＵ−Ｔ Ｇ．７０７で規定されたＶＣ−３パス又はＶＣ−４パスであり、前記低速信号は、ＩＴＵ−Ｔ Ｇ．７０７で規定されたＴＵ−１１パス又はＴＵ−１２パスであることを特徴とする請求項１又は２に記載のクロスコネクト装置。
4. 前記高速信号は、ＡＮＳＩで規定されたＳＴＳ−１ ＳＰＥパス又はＳＴＳ−３ｃ ＳＰＥパスであり、前記低速信号は、ＡＮＳＩで規定されたＶＴ１．５パス又はＶＴ２パスであることを特徴とする請求項１又は２に記載のクロスコネクト装置。
5. 入力した高速信号のフレームデータを所定の順序でメモリに書き込む低速フレームデータ書込ステップと、
   メモリに書き込まれた高速信号のフレームデータを、所定の順序で読み出し、任意の高速チャネルから出力する高速フレームデータ読出ステップと、
   入力した低速信号のフレームデータを所定の順序でメモリに書き込む低速フレームデータ書込ステップと、
   メモリに書き込まれた低速信号のフレームデータを、所定の順序で読み出し、任意の低速チャネルから出力する低速フレームデータ読出ステップと、
   前記高速チャネルから入力した高速信号のフレームデータが前記高次クロスコネクト部を通過して直接他の高速チャネルから出力する場合には、前記終端部、低速クロスコネクト部及び再度前記終端部を経由して通過する遅延時間分の読出遅延を予め前記高速フレームデータ読出ステップにおける読出位相に与えることでこのフレームデータの出力タイミングを制御する位相制御ステップと、を含むことを特徴とするクロスコネクト装置による位相調整方法。
6. 高速信号の回線設定を行う高次クロスコネクト部と、入力された信号を終端し、多重化及び多重分離する終端部と、低速信号の回線設定を行う低次クロスコネクト部とを備えるクロスコネクト装置を構成するコンピュータを、
   入力した高速信号のフレームデータを所定の順序でメモリに書き込む高速フレームデータ書込手段、
   メモリに書き込まれた高速信号のフレームデータを、所定の順序で読み出し、任意の高速チャネルから出力する高速フレームデータ読出手段、
   入力した低速信号のフレームデータを所定の順序でメモリに書き込む低速フレームデータ書込手段、
   メモリに書き込まれた低速信号のフレームデータを、所定の順序で読み出し、任意の低速チャネルから出力する低速フレームデータ読出手段、
   前記高速チャネルから入力した高速信号のフレームデータが前記高次クロスコネクト部を通過して直接他の高速チャネルから出力する場合には、前記終端部、低速クロスコネクト部及び再度前記終端部を経由して通過する遅延時間分の読出遅延を予め前記高速フレームデータ読出手段における読出位相に与えることでこのフレームデータの出力タイミングを制御する位相制御手段、
   として機能させるための位相調整プログラム。

Images