CN102385029A - 高压mos器件测试方法 - Google Patents
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Abstract
本发明提供了一种高压MOS器件的测试方法，用于测试半导体晶圆上各芯片的高压MOS器件是否失效，包括：在半导体晶圆上任选若干芯片，测试其高压MOS器件；将所述各芯片的高压MOS器件的一极接地，另一极与栅极接测试端；逐步升高在所述测试端施加的测试电压，并同时测量各高压MOS器件对应的源漏电流；所述测试电压的初始值小于所述高压MOS器件的饱和电压；根据所述测试电压以及相应的源漏电流，形成各芯片的高压MOS器件的输出特性曲线；根据所述输出特性曲线判定所述高压MOS器件是否失效。与现有技术相比，本发明采用递增调整测试电压的方式，测试源漏电流，能够避免因寄生效应导致源漏电流过小，而发生错误判定的问题。
Description
技术领域
本发明涉及半导体器件测试领域，尤其涉及一种高压MOS器件(HVMOS)的测试方法。
背景技术
在半导体制造工艺的后端，通常需要对半导体晶圆上的芯片进行功能测试。测试良好的晶圆才能作为有效的产品投入后续的使用。随着晶圆尺寸的日益增长，单片晶圆上的芯片数量也越来越多，不可能逐个测试所有芯片的器件功能，仅会在晶圆上随机选取若干点测试其器件功能。
近年来高压MOS器件(HV MOS)应用日益广泛，例如电源控制、驱动电路等领域。其工作电压在几十伏甚至上百伏，高电压所带来的许多物理特性尤其是高压MOS器件的可靠性问题是开发的方向，而对高压MOS器件的可靠性测试则显得尤为重要。
以高压NMOS器件为例，图1示出了其半导体结构，与普通的MOS晶体管的基本结构相似，包括源漏极以及栅极。现有的器件测试方法主要是，将栅极电压Vg与漏极电压Vd直接通入测试电压Vdd，而将源极接地，测试高压NMOS器件中流过的源漏电流Ids。在测试前，通常会设定一个电流值，若所述电流Ids与该设定值吻合，则认定该器件为良品。
测试电压Vdd不一定等于高压MOS器件的正常工作电压，通常测试电压会设定的较高。发明人在测试过程中发现现有方法存在如下问题：测试电压Vdd较高，有时候电流Ids经常达不到设定的标准，而被判定为失效。但这种失效率与预估的相差甚远，在排除了工艺原因后，应当与测试方法有关。经过进一步研究，发明人推断虽然载流子速度饱和并不是高压器件特有的性质，但是因为高压器件的电场强度通常比普通MOS高一个数量级，导致速度饱和更易于发生，且发生速度饱和的时机并不固定，即饱和电流不一致。这样便解释了上述现象，假设测试电压Vdd设置的过高，使得源漏极与衬底之间的结电压过高，容易在这些部位(图1中的虚线所圈位置)产生二次效应，例如寄生场效应等，使得Ids饱和，而达不到预期的大小。上述现象会使得现有的测试方法无法正确判断高压MOS器件是否失效。
发明内容
本发明的目的在于提供一种高压MOS器件的测试方法，有效解决源漏电流因为过早饱和而导致的测试不准的问题。
本发明提供的高压MOS器件的测试方法，用于测试半导体晶圆上各芯片的高压MOS器件是否失效，包括：
在半导体晶圆上任选若干芯片，测试其高压MOS器件；
将所述各芯片的高压MOS器件的一极接地，另一极与栅极接测试端；
逐步升高在所述测试端施加的测试电压，并同时测量各高压MOS器件对应的源漏电流；所述测试电压的初始值小于所述高压MOS器件的饱和电压；
根据所述测试电压以及相应的源漏电流，形成各芯片的高压MOS器件的输出特性曲线；
根据所述输出特性曲线判定所述高压MOS器件是否失效。
可选的，采用固定的幅度递增施加于测试端的测试电压。所述测试电压从零开始递增或者从所述高压MOS器件的阈值电压开始递增。
可选的，所述判定失效包括：将各芯片的高压MOS器件的输出特性曲线相互比较，从而判定失效器件。
可选的，所述判定失效包括：建立高压MOS器件的标准输出特性曲线，将各测试的高压MOS器件的输出特性曲线与之比较从而判定失效器件。
可选的，所述判定失效包括：设定所述高压MOS器件的饱和区测试电压的临界值，将测试电压在小于所述临界值时便进入饱和区的高压MOS器件判定为失效器件。
与现有技术相比，本发明提供的测试方法，采用递增调整测试电压的方式，测试源漏电流，能够避免因寄生效应导致源漏电流过小，而发生错误判定的问题。
附图说明
通过附图中所示的本发明的优选实施例的更具体说明，本发明的上述及其他目的、特征和优势将更加清晰。附图中与现有技术相同的部件使用了相同的附图标记。附图并未按比例绘制，重点在于示出本发明的主旨。在附图中为清楚起见，放大了层和区域的尺寸。
图1为高压NMOS器件的半导体结构；
图2为采用现有测试方法的晶体管输出特性曲线；
图3为本发明所述测试方法的流程图；
图4为采用本发明测试方法的晶体管输出特性曲线。
图5为本发明测试方法与现有测试方法的测试对比图。
具体实施方式
从背景技术部分可知，现有的高压MOS器件测试方法，在栅极以及源极上施加固定的测试电压，测试流经的源漏电流，容易因为高压所带来的寄生效应，影响MOS器件的电学性能，导致测试不准。
图2示出了采用现有测试方法的晶体管输出特性曲线。如图2所示，假设在正常情况下，该高压MOS器件的输出特性曲线应当为虚线(由于通常测试时，栅极与漏极相连，因此在该特性曲线初段，高压MOS器件未开启，源漏电流为0)。其饱和区的临界电压值为V，饱和电流为I。而如果测试电压是突然施加于高压MOS器件上的，且该测试电压处于高压区段(如图中的A点)，瞬时的高电压在高压MOS器件的源漏掺杂区与衬底之间产生非常强的结电场，容易在此处产生一系列的寄生效应，例如高温引发的载流子热效应等等，此时源漏电流的大小为I’，而无法到达按照原输出特性曲线的预计值I。由于这种源漏电流值达不到预计大小的情况是因检测方法不当所产生的寄生效应造成的，而非器件本身失效。如果以原有判定方式则可能得到不准确的结果。
是否会出现上述寄生效应，虽然取决于高压MOS器件的自身结构以及电性参数的设计，但通过改进测试方法可以避免以上误判的情况发生。
如图3所示，本发明提供了一种高压MOS器件的测试方法，具体的，该测试方法应用于对半导体晶圆上各芯片的高压MOS器件进行功能测试，所述测试方法包括如下步骤：
S101、在半导体晶圆上任选若干芯片，测试其高压MOS器件；
正如背景技术所述，现在半导体晶圆尺寸较大，上面的芯片数目众多。逐个做电路功能测试是不太现实的。通常会在其中随机选取5到10个芯片进行测试。
需要指出的是，由于同一块半导体晶圆上各芯片的半导体结构均相同，因此这里所述的测试其高压MOS器件，应当针对的是不同芯片上的同一个功能、结构的高压MOS器件。而不是对不同功能、结构的高压MOS器件进行测试，否则便失去了比对或者功能测试的效能。
S102、将所述各芯片的高压MOS器件的一极接地，另一极与栅极接测试端；
与现有技术相同，所谓功能测试只是测试该高压MOS器件的功用。因此最简单的办法就是，使其工作在线性放大区，在源漏间施加电压，测试源漏电流。根据电流的流向，NMOS器件与PMOS器件的接法不同。针对于NMOS器件，通常将其栅极与漏极连接测试端，并施加正的测试电压，而将其漏极接地。PMOS器件的接法相反。以上电路连接为本领域技术人员的公知技术，此处不再赘述。
当栅极与漏极上施加的测试电压大于阈值电压时，便可以在源漏极之间产生电流；进一步的，当该测试电压同时满足小于MOS器件的饱和电压时，该MOS器件工作于线性放大区，所述电流随着测试电压的增大而增大。如果高压MOS器件在所述线性放大区内正常工作，那么固定的测试电压应当相对于固定的源漏电流，通常根据源漏电流的大小，便可以判断该高压MOS器件是否正常，如果过于偏小则可以判定其失效。而偏大的情况，除非源漏极之间发生了短路，否则是不太可能发生的，通常不在功能测试的范围内。以上也是现有测试方法的做法。但对于本发明，由于前述机制的可能性，仅仅依靠固定的测试电压，判断源漏电流的大小，并不足以断定高压MOS器件是否失效。本发明测试方法的主要内容，在于后续的三步步骤。
S103、逐步升高在所述测试端施加的测试电压，并同时测量各高压MOS器件的源漏电流；
S104、根据所述测试电压以及相应的源漏电流，形成各芯片的高压MOS器件的输出特性曲线；
S105、根据所述输出特性曲线判定所述高压MOS器件是否失效。
与现有技术不同，本发明的测试方法，并不是在测试端施加固定的测试电压。而是采用了逐步升高测试电压的方式，同时测量其中选定的测试点所对应的源漏电流。
作为可选方案，测试电压的初始电压可以为0也可以为高压MOS器件的阈值电压；可以采用固定幅度的方式逐步递增。每递增至一个测试点的电压值，记录一次源漏电流，将这些记录点连起来便形成完整的输出特性曲线。
图4为本发明测试方法的输出特性曲线图，随着测试电压从0逐步升高时，高压MOS器件起初处于截止区；然后随着测试电压逐渐大于阈值电压，源漏电流大小与栅极电压无关而与源漏电压差线性相关，从而进入线性放大区；最后增长到一定值后不再随测试电压变化而变化，从而进入饱和区。如果测试电压直接从阈值电压开始升高，则可以跳过上述截止区。这种测试机制在于，最初的时候测试电压较小，高压MOS器件肯定不处于饱和区。至于具***于截止区还是线性放大区，取决于测试电压的初始电压大小。通过对高压MOS器件的输出特性曲线进行相互比对或者选取标准参照比对等方式，可以很容易的判断该高压MOS器件是否正常工作。
由于本发明中测试电压是逐步升高的，因此可以避免一些寄生效应的累积(例如不会因为瞬时结电场过大而产生高温，引发载流子热效应等)，从而在高压区段，避免寄生效应的影响。具体的，假设采用现有测试方法，测试电压直接施加一个较高的电压，有可能因为源漏掺杂区与衬底之间瞬时结电场过强导致的寄生效应，使得高压MOS器件进入饱和区，源漏电流Ids过小，从而产生误判；而采用本发明测试方法，测试电压从0缓慢上升至一个较高的电压时，上述寄生效应不会发生，而依然处于线性放大区，根据此时源漏电流Ids能够准确的判定该高压MOS器件是否失效。
此外，根据得到的输出特性曲线可以从以下多个方法来判断高压MOS器件是否正常工作。
作为一个可选实施例，由于半导体晶圆上选了多个芯片的同一功能结构的高压MOS器件进行测试，因此可以将各芯片的高压MOS器件的输出特性曲线相互比较，其中与其他高压MOS器件输出特性曲线差异较大的判定为失效器件。如果均为正常有效，各条输出特性曲线应该是一致的(即使有偏差也是在允许范围)。这种判定方法实现起来较为简单迅速，但不排除存在少部分器件是有效的，而大部分器件失效的情况，因此适用范围有限。
作为另一个可选实施例，还可以预先找一个已知正常有效的高压MOS器件，采用相同的测试电压升高方法，建立标准的输出特性曲线；然后在后续测试中，将各测试的高压MOS器件的输出特性曲线与之比较从而判定失效器件。如果差异较大，则判定该高压MOS器件失效。具体差异多大算失效是根据器件自身参数以及对产品良率的要求，而人为设定的，并无普遍标准。
作为又一个可选实施例，设定所述高压MOS器件的饱和区测试电压的临界值。假设在逐步升高测试电压的过程中，当所述测试电压小于所述临界值时，高压MOS器件便进入饱和区，则判定其为失效器件。
图5提供了本发明测试方法与现有测试方法的测试对比图。对于某一特定功能结构的高压MOS器件，在同一半导体晶圆上选五个芯片，分别采用本发明测试方法以及现有测试方法进行测试。首先采用本发明测试方法，将测试电压从0缓慢升高至Vdd(本实施例采用标准的芯片供电电压3.8V)，测得五个芯片的高压MOS器件的源漏电流较为一致，均在4.27E+02(科学计数法10的2次方)微安左右，应当可以判定均为有效的产品。而采用现有测试方法，直接在测试端施加Vdd，测得五个芯片的高压MOS器件的源漏电流中，仅有芯片2与先前测试结果一致，而其他芯片的源漏电流均偏小，且差异较大，如果以此判断其他芯片全部失效，则形成了误判。
综上，本发明的高压MOS器件测试方法，能够避免因为高压MOS器件中的寄生效应过早进入饱和区，造成误判测试不准的问题。
本发明虽然以较佳实施例公开如上，但其并不是用来限定权利要求，任何本领域技术人员在不脱离本发明的精神和范围内，都可以做出可能的变动和修改，因此本发明的保护范围应当以本发明权利要求所界定的范围为准。
Claims (7)
1.一种高压MOS器件的测试方法，用于测试半导体晶圆上各芯片的高压MOS器件是否失效，其特征在于，包括：
在半导体晶圆上任选若干芯片，测试其高压MOS器件；
将所述各芯片的高压MOS器件的一极接地，另一极与栅极接测试端；
逐步升高在所述测试端施加的测试电压，并同时测量各高压MOS器件对应的源漏电流；所述测试电压的初始值小于所述高压MOS器件的饱和电压；
根据所述测试电压以及相应的源漏电流，形成各芯片的高压MOS器件的输出特性曲线；
根据所述输出特性曲线判定所述高压MOS器件是否失效。
2.如权利要求1所述的测试方法，其特征在于，采用固定的幅度递增施加于测试端的测试电压。
3.如权利要求2所述的测试方法，其特征在于，所述测试电压从零开始递增。
4.如权利要求2所述的测试方法，其特征在于，所述测试电压从所述高压MOS器件的阈值电压开始递增。
5.如权利要求1所述的测试方法，其特征在于，所述判定失效包括：将各芯片的高压MOS器件的输出特性曲线相互比较，从而判定失效器件。
6.如权利要求1所述的测试方法，其特征在于，所述判定失效包括：建立高压MOS器件的标准输出特性曲线，将各测试的高压MOS器件的输出特性曲线与之比较从而判定失效器件。
7.如权利要求1所述的测试方法，其特征在于，所述判定失效包括：设定所述高压MOS器件的饱和区测试电压的临界值，将测试电压在小于所述临界值时便进入饱和区的高压MOS器件判定为失效器件。
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Legal Events
| Date | Code | Title | Description |
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| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| ASS | Succession or assignment of patent right |
Owner name: SHANGHAI HUAHONG GRACE SEMICONDUCTOR MANUFACTURING Free format text: FORMER OWNER: HONGLI SEMICONDUCTOR MANUFACTURE CO LTD, SHANGHAI Effective date: 20140408 |
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| C41 | Transfer of patent application or patent right or utility model | ||
| TA01 | Transfer of patent application right |
Effective date of registration: 20140408 Address after: 201203 Shanghai city Zuchongzhi road Pudong New Area Zhangjiang hi tech Park No. 1399 Applicant after: Shanghai Huahong Grace Semiconductor Manufacturing Corporation Address before: Zuchongzhi road in Pudong Zhangjiang hi tech park Shanghai city Pudong New Area No. 1399 201203 Applicant before: Hongli Semiconductor Manufacture Co., Ltd., Shanghai |
|
| C12 | Rejection of a patent application after its publication | ||
| RJ01 | Rejection of invention patent application after publication |
Application publication date: 20120321 |