JP4619060B2 - 半導体装置の作製方法 - Google Patents
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Description
そこで本発明は、上記の実情を鑑み、上層と下層のパターンを接続するに際し、フォトリソグラフィ工程が不必要な配線の作製方法及び半導体装置の作製方法の提供を課題とする。
本発明の配線の作製方法について、図1を用いて説明する。
この円柱状の導電体12の上面の径は0.01〜10μm(好適には0.1〜5μm)、下面の径は0.1〜100μm(好適には1〜10μm)、高さは0.05〜5μm(好適には0.1〜3μm)で形成することが好適である。なお、これらの導電体12を表す径や高さは、下層と上層のパターンの材料や吐出条件に大きく依存する。
従って、円柱状の導電体12の上面、下面ともその径が小さく、その高さが高い、より好適な形状の導電体12を形成するためには、吐出条件を変えて、組成物の吐出速度を遅くしたり、組成物の粘度を変更したりするとよい。
また、組成物の1滴又は複数滴の吐出と、吐出後の加熱処理とを繰り返すことで、導電体12の高さを調節してもよい。
液滴吐出手段14が具備するノズルの径は、0.02〜100μm(好適には30μm以下)に設定し、該ノズルから吐出される組成物の吐出量は0.001pl〜100pl(好適には10pl以下)に設定するとよい。この吐出量は、ノズルの径の大きさに比例して増加する。
このノズルの径は、導電体12の所望の径によって適宜変更するとよい。また、被処理物とノズルの吐出口との距離は、所望の箇所に滴下するために、出来る限り近づけておくことが好ましく、好適には0.1〜3mm(好適には1mm以下)程度に設定する。
溶媒は、酢酸ブチル、酢酸エチル等のエステル類、イソプロピルアルコール、エチルアルコール等のアルコール類、メチルエチルケトン、アセトン等の有機溶剤等に相当する。
また、組成物の粘度は50cp以下が好適であり、これは、乾燥が起こることを防止したり、吐出口から組成物を円滑に吐出できるようにしたりするためである。また、組成物の表面張力は、40mN/m以下が好適である。なお、用いる溶媒や、用途に合わせて、組成物の粘度等は適宜調整するとよい。一例として、ITOや、有機インジウム、有機スズを溶媒に溶解又は分散させた組成物の粘度は5〜50mPa・S、銀を溶媒に溶解又は分散させた組成物の粘度は5〜20mPa・S、金を溶媒に溶解又は分散させた組成物の粘度は10〜20mPa・Sである。
乾燥と焼成の工程を良好に行うためには、基板を加熱しておいてもよく、そのときの温度は、基板等の材質に依存するが、一般的には100〜800度(好ましくは200〜350度)とする。本工程により、組成物中の溶媒の揮発、又は化学的に分散剤を除去するとともに、周囲の樹脂が硬化収縮することで、ナノ粒子間を接触させ、融合と融着を加速する。
瞬間熱アニール(RTA)は、不活性ガスの雰囲気下で、紫外光乃至赤外光を照射する赤外ランプやハロゲンランプなどを用いて、急激に温度を上昇させ、数分〜数マイクロ秒の間で瞬間的に熱を加えて行う。この処理は瞬間的に行うために、実質的に最表面の薄膜のみを加熱することができ、下層の膜には影響を与えない。耐熱性が弱い基板10にも、該基板10には影響を与えない。
絶縁体15の材料としては、酸化珪素膜、窒化珪素膜、窒化酸化珪素膜及び酸化窒化珪素膜などの珪素を含む絶縁膜を用いて、単層又は積層して形成する。但し、配線容量の観点から、誘電率が低い材料(好適には比誘電率が4以下の材料)を用いることが好適であり、例えば、アクリル、ベンゾシクロブテン、パリレン、フレア、透過性を有するポリイミドなどの有機材料を用いるとよい。絶縁体15として有機材料を用いると、その平坦性が優れているため、後に導電体を成膜した際にも、段差部で膜厚が極端に薄くなったり、断線が起こったりすることがないため好適である。また低誘電率の材料を層間絶縁膜として用いると、配線容量が低減するため、多層配線を形成することが可能となり、高性能化及び高機能化が実現された半導体装置を提供することができる。但し、絶縁体15として有機材料を用いた場合、脱ガス等の防止から、チタン(Ti)、チタンナイトライド(TiN)、チタンシリサイド(TiSix)やモリブデンシリサイド(MoSix)などのシリサイド膜、ポリシリコン膜、ニオブ(Nb)、酸化窒化チタン(TiON)、タングステン(W)、窒化タングステン(WN)、チタンタングステン窒化物(TiWN)、タンタル(Ta)などの材料を用いて、バリア膜を形成してもよい。バリア膜は、単層又は積層構造のいずれでも構わない。このバリア膜は、密着性を高め、埋め込み性を付与し、さらにコンタクト抵抗の低減と安定化をもたらすものである。
この工程では、絶縁体15を導電体12上に形成することで生じた凸部を除去し、表面を平坦化する工程である。この際、凸部を除去するだけでなく、導電体12の先端が露出するまで、絶縁体15をエッチングする。
以上の工程により、パターン11上に、パターン17との接続用のピラーとして機能する導電体12を設けることで、パターン11とパターン17を接続することができる。
本発明の半導体装置の作製方法について、図2〜図4を用いて説明する。
上記工程を経て、導電体101、102上に、導電体114、115との接続用の導電体111、112を設けることで、上下のパターンを接続させることができる。上記工程を有する本発明は、コンタクトホールを形成することなく、上下のパターンを接続させることができる。
上記工程を経て、不純物領域202、203と導電体205上に、導電体210〜212との接続用ピラーとして機能する導電体206〜208を設けることで、上下のパターンを接続させることができる。上記工程を有する本発明は、コンタクトホールを形成することなく、上下のパターンを接続させることができる。
上記工程を経て、導電体318上に、導電体321との接続用ピラーとして機能する導電体319を設けることで、上下のパターンを接続することができる。上記工程を有する本発明は、コンタクトホールを形成することなく、上下のパターンを接続させることができる。
本発明の実施の形態として、多層配線の作製に本発明を適用した半導体装置の作製方法について、図5を用いて説明する。
一方、本発明の配線の作製方法を用いて、多層配線を作製すれば、コンタクトホールを形成することなく、上下のパターンを接続させることができるため、歩留まりの向上が実現する。さらに、1層目に素子間の幅を狭くして高集積化し、その上層に配線を作製することができる。従って、大幅な小型化が実現され、さらに配線を引き回す必要がないために低抵抗化につながり、高速化が実現する。
また本実施例では、信号線駆動回路4003を別途形成し、第1の基板4001に実装している例を示しているが、本実施例はこの構成に限定されない。走査線駆動回路を別途形成して実装しても良いし、信号線駆動回路の一部または走査線駆動回路の一部のみを別途形成して実装しても良い。
また、図7(C)に示すように、別途形成された信号線駆動回路4003と、走査線駆動回路4004または画素部4002に与えられる各種信号及び電位は、引き回し配線4014及び4015、ピラーとして機能する導電体4017を介して、接続端子4016から供給される。接続端子4016は、FPC4018が有する端子と、異方性導電膜4019を介して電気的に接続されている。
シール材(図示せず)は、画素部5401と信号線駆動回路5402、走査線駆動回路5403を囲むように設けられ、該シール材により基板5400と対向基板5409が貼り合わせられる。対向基板5409は、画素部5401及び信号線駆動回路5402、走査線駆動回路5403上のみに設けてもよいし、全面に設けてもよい。但し、発熱する恐れがあるCPU5405には、放熱板を接するように設けることが好適である。
本発明は、トランジスタ5430、容量素子5429、素子群5431、5440を構成する配線の作製や、配線群5441を構成する配線の作製等に適用される。
本発明は、表示部9502、9602及び9802を含む各パネルの作製に適用され、特に薄膜トランジスタに代表される半導体素子に接続する配線の作製に適用される。
但し、図9(A)〜(C)に示す電子機器のように、10インチ以上のサイズの表示部9502、9602及び9802を含む各パネルは、価格やプロセスの観点から、非晶質半導体でチャネル部を形成する薄膜トランジスタ(a−SiTFT)により構成することが好適である。非晶質半導体は、作製工程における結晶化工程を省くことができるため、安価な電子機器を提供することができる。また、a−SiTFTにより表示部を構成する場合には、その応答速度から、表示素子として液晶素子を適用することが好ましい。なお、a−SiTFTにより表示部を構成したパネルは、図7に示す通りであるので、当該図面を参考にするとよい。
機能回路9103と駆動回路9104を一体形成したモノリシック化を実現するためには、非晶質半導体に比べて、移動度等の特性が良好な、多結晶半導体(ポリシリコン)でチャネル部を形成する薄膜トランジスタにより構成する。
11 パターン
12 導電体
14 液滴吐出手段
15 絶縁体
17 パターン
Claims (3)
- 基板上に、第1の組成物を吐出して第1の導電体層を形成し、
前記第1の導電体層上に、一導電型の不純物を含む第1の半導体層、第2の半導体層、及び第1の絶縁体層を積層形成し、
前記第1の絶縁体層の凹部上に、第2の組成物を吐出して第2の導電体層を形成し、
前記第2の導電体層上にマスクを形成し、
前記マスクを用いて、前記第1の導電体層の一部が露出するように、前記一導電型の不純物を含む第1の半導体層、前記第2の半導体層、及び前記第1の絶縁体層を同時にパターニングし、
前記マスクを除去し、
露出した前記第1の導電体層に接するように、第3の組成物を局所的に吐出して、ピラーとして機能する第3の導電体層を形成し、
前記第3の導電体層が覆われるように、樹脂を含む組成物を吐出して第2の絶縁体層を形成し、
前記第3の導電体層の先端が露出するように、前記第2の絶縁体層をエッチングし、
露出した前記第3の導電体層の先端に接するように、第4の組成物を吐出して第4の導電体層を形成することを特徴とする半導体装置の作製方法。 - 請求項1において、
前記第3の組成物は、銀、金、銅、又はインジウム錫酸化物を含むことを特徴とする半導体装置の作製方法。 - 請求項1において、
エッチバック法又はCMP法で、前記第2の絶縁体層をエッチングすることを特徴とする半導体装置の作製方法。
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