JP4618650B2 - エレベータ電子安全装置用システム - Google Patents
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Description
【0001】
この発明は、メモリデータの異常チェックのみならず、メモリへの書き込み時および読み出し時に使用するアドレスバスおよびデータバスの周期的な異常チェックを行うことにより、異常チェックの信頼性を向上させたエレベータ電子安全装置用システムに関する。
【背景技術】
【0002】
従来のエレベータ電子安全装置用システム(特に、メモリシステムのチェック方法)としては、ECCなどの誤り訂正符号によるチェックや、2ブロックメモリ(主メモリおよび副メモリ)の比較チェックを行うものが提案されている(たとえば、特開平8−16483号公報参照)。
【発明が解決しようとする課題】
【0003】
従来のエレベータ電子安全装置用システムによれば、メモリシステムのチェックにおいて、メモリデータの異常チェックのみが行われており、メモリ書き込み時および読み出し時に使用されるアドレスバスおよびデータバスに対して、CPUからの信号が正しく入出力されているかについては、全くチェックが行われていないので、異常チェックの信頼性が低いという課題があった。
特に、エレベータ電子安全装置のように、非常に高い異常チェックの信頼性が要求される場合には、異常チェックの信頼性が低いことは重大な問題となる。
また、この種のシステムにおける付加回路は、組み込み回路で構成される場合がほとんどであり、付加回路は極力小さく構成することが要求されており、容易に対策を施すことができなかった。
【0004】
この発明は、上記のような課題を解決するためになされたもので、エレベータ電子安全装置システムに使用されるメモリシステム(アドレスバス、データバス、主メモリおよび副メモリ)において、従来システムと同様のメモリデータ異常チェックに加えて、アドレスバスおよびデータバスの異常チェックを追加実行することにより、異常チェックの信頼性を向上させたエレベータ電子安全装置用システムを得ることを目的とする。
【課題を解決するための手段】
【0005】
この発明に係るエレベータ電子安全装置用システムは、従来のメモリデータ異常チェックに加え、アドレスバスおよびデータバスのチェックを、ハードウエア回路およびソフトウエア処理により、周期的にチェックを行う。
すなわち、アドレスバスおよびデータバスのうち、メモリシステム(バス、主メモリおよび副メモリ)に使用される全ビット信号の各々について、「0」、「1」の両方の場合を確認可能なチェック用の指定アドレスおよび指定データを、CPUから周期的に入出力(アドレスについては出力のみ)させる。
ここで、指定アドレスは、たとえば8ビットの場合、「FF」および「00」で表される。同様に、指定データは、8ビットの場合、「AA」および「55」、または、「01」、「02」、「04」、「08」、「10」、「20」、「40」および「80」といった組の値で表される。
また、アドレスバスについては、出力される複数の指定アドレスを、アドレスバスに設置された指定アドレス検出回路に検出させ、全ての指定アドレスを検出することができず、非検出の指定アドレスが1つでも存在すれば、アドレスバスに異常有りと判定する。
さらに、データバスについては、複数の指定データを、メモリに一旦書き込んだ後、これを読み出して比較し、全ての指定データが一致せず、不一致の指定データが1つでも存在すれば、データバスに異常有りと判定する。
【発明を実施するための最良の形態】
【0006】
実施の形態1.
以下、図面を参照しながら、この発明の実施の形態1について詳細に説明する。
図1はこの発明の実施の形態1に係るエレベータ電子安全装置用システムの概略構成を示している。
図1において、エレベータ電子安全装置用システムは、メモリデータの異常をチェックするメモリデータ異常チェック回路1と、CPU2と、アドレスバスの異常をチェックする指定アドレス検出回路3と、を備えている。
【0007】
メモリデータ異常チェック回路1は、同一アドレス空間に重ねて割り付けられた並列構成の主メモリ1aおよび副メモリ1b(RAM)と、副メモリ1bの出力データの衝突を回避するためのデータバッファ1cと、主メモリ1aおよび副メモリ1bの各データを比較してデータ異常をチェックするデータ比較回路1dと、を備えている。
また、ここでは図示を省略するが、メモリデータ異常チェック回路1は、従来システムと同様に、誤り訂正符号チェック回路も備えている。
【0008】
CPU2は、データ異常チェック時に指定アドレスを出力するための指定アドレス出力ソフトウエア2aと、データバス異常チェック時に実行されるデータバス異常チェックソフトウエア2bと、プログラム格納用のROM(図示せず)とを備えている。
メモリデータ異常チェック回路1において、主メモリ1aおよび副メモリ1bは、それぞれ、アドレスバスBAおよびデータバスBDを介してCPU2に接続され、エレベータ電子安全装置用のデータがCPU2から書き込まれるとともに、CPU2に読み出されるようになっている。
【0009】
データバスBDは、メモリデータ異常チェック回路1内で主メモリデータバスBD1および副メモリデータバスBD2に分岐されており、主メモリ1aおよび副メモリ1bは、それぞれ、主メモリデータバスBD1および副メモリデータバスBD2を介して、データ比較回路1dに接続されている。
副メモリデータバスBD2には、データバッファ1cが介在されている。
【0010】
データ比較回路1dは、メモリデータの異常チェック時に、主メモリデータバスBD1および副メモリデータバスBD2を介して入力される各メモリデータを比較し、メモリデータに異常有りと判定した場合にはデータ異常信号EDを出力する。
指定アドレス検出回路3は、アドレスバスBAを介してCPU2に接続されており、アドレスバスBAの異常チェック時に指定アドレスを検出し、アドレスバスBAに異常有りと判定した場合にはアドレスバス異常信号EBAを出力する。
【0011】
CPU2内の指定アドレス出力ソフトウエア2aは、アドレスバスBAの異常チェック時に動作し、後述するように、指定アドレス検出回路3に対して周期的に指定アドレスを出力する。
CPU2内のデータバス異常チェックソフトウエア2bは、データバスBDの異常チェック時に動作し、データバスBDに異常有りと判定した場合にはデータバス異常信号EBDを出力する。
【0012】
図2は図1内のデータ異常チェック用のデータ比較回路1dを具体的に示しており、複数の排他的オアゲート21と、アンドゲート22と、メモリリード信号RDを用いたD型ラッチ回路23とにより構成した場合を示している。
図2において、データ比較回路1dは、並設された排他的オアゲート21と、排他的オアゲート21の各出力信号の論理積をとるアンドゲート22と、アンドゲート22の出力信号をD端子入力としてH(論理「1」)レベル信号をデータ異常信号EDとして出力するD型ラッチ回路23と、を備えている。
【0013】
各排他的オアゲート21は、主メモリデータバスBD1からのデータを各一方の入力信号とし、副メモリデータバスBD2からのデータを各一方の入力信号とし、両者が一致する場合に、それぞれL(論理「0」)レベル信号を出力し、両者が不一致の場合に、それぞれH(論理「1」)レベル信号を出力する。
【0014】
アンドゲート22は、各排他的オアゲート21からの出力信号の反転信号を取り込み、各入力信号が全てHレベル(すなわち、排他的オアゲート21の各出力信号が全てLレベル)の場合に、H(論理「1」)レベル信号を出力する。
D型ラッチ回路23は、メモリリード信号RDに応答して動作するとともに、D端子入力(アンドゲート22の出力信号)に応答して出力信号(データ異常信号ED)のレベルを変更し、リセット信号RSTに応答して初期状態にリセットされる。
【0015】
図3は図1内のアドレスバス異常チェック用の指定アドレス検出回路3を具体的に示している。
図3において、指定アドレス検出回路3は、Hレベル信号を一方の入力信号とする複数の排他的オアゲート31と、Lレベル信号を一方の入力信号とする複数の排他的オアゲート32と、排他的オアゲート31の各出力信号およびアドレスストローブ信号STRの論理積をとるナンドゲート33と、排他的オアゲート32の各出力信号およびアドレスストローブ信号STRの論理積をとるナンドゲート34と、ナンドゲート33の出力信号をセット端子の入力信号とするD型ラッチ回路35と、ナンドゲート34の出力信号をセット端子の入力信号とするD型ラッチ回路36と、D型ラッチ回路35、36の各出力信号の論理積をとるアンドゲート37と、指定アドレス検出回路3のリセット信号RST1に応答して動作するD型ラッチ回路38と、指定アドレス検出回路3のマスク信号MSKに応答して動作するD型ラッチ回路39と、アンドゲート37の出力信号とD型ラッチ回路39の出力信号との論理和をとるオアゲート40と、を備えている。
【0016】
並設された排他的オアゲート31、32の各他方の入力端子には、それぞれ、アドレスバスBAを介した指定アドレスが入力されている。
各排他的オアゲート31は、アドレスバスBAから入力される指定アドレスがHレベル信号の場合には、それぞれLレベル信号を出力し、指定アドレスがLレベル信号の場合には、それぞれHレベル信号を出力する。
逆に、各排他的オアゲート32は、アドレスバスBAから入力される指定アドレスがHレベル信号の場合には、それぞれHレベル信号を出力し、指定アドレスがLレベル信号の場合には、それぞれLレベル信号を出力する。
【0017】
各排他的オアゲート31の出力信号は、アドレスストローブ信号STRとともに、レベル反転されてナンドゲート33に入力される。
同様に、各排他的オアゲート32の出力信号は、アドレスストローブ信号STRとともに、レベル反転されてナンドゲート34に入力される。
したがって、アドレスバスBAが健全であれば、ナンドゲート33、34は、アドレスストローブ信号STRに同期して、アドレスバスBAを介して周期的に入力される指定アドレス(「FFFF」、「0000」)により、一定周期ごとに且つ相補的にHレベル信号を出力することになる。
【0018】
D型ラッチ回路38は、D入力端子にLレベル信号が印加され、第1のリセット信号RST1により動作する。D型ラッチ回路38の出力信号は、D型ラッチ回路33、36の各リセット端子に印加されている。
D型ラッチ回路39は、D入力端子にデータバスBDの0ビット信号(マスクON時に「0」、マスクOFF時に「1」となる)BTOが印加されるとともに、マスク信号MSKにより動作する。
各D型ラッチ回路38、39は、第2のリセット信号RST2により、それぞれリセットされる。
【0019】
オアゲート40は、アンドゲート37の出力信号またはD型ラッチ回路39の出力信号がHレベルを示す場合に、アドレスバス異常信号EBAを出力する。
上記のように構成されたエレベータ電子安全装置用システムにおいては、メモリデータ異常チェック回路1によるデータ異常チェックのみならず、指定アドレス出力ソフトウエア2aおよび指定アドレス検出回路3によるアドレスバスBAの異常チェックと、データバス異常チェックソフトウエア2bによるデータバスBDの異常チェックとが実行される。
【0020】
次に、図1〜図5を参照しながら、この発明の実施の形態1による上記3通りの異常チェック動作について、さらに具体的に説明する。
図4はCPU2内の指定アドレス出力ソフトウエア2aと指定アドレス検出回路3とによる処理動作を示すフローチャートであり、アドレスバスBAの異常チェック時に指定アドレス検出回路3に指定アドレスを出力するときの動作手順を示している。
図5はCPU2内のデータバス異常チェックソフトウエア2bの処理動作を示すフローチャートである。
【0021】
まず、図1および図2を参照しながら、メモリデータ異常チェック回路1によるデータ異常チェック動作について説明する。
メモリデータ異常チェック回路1において、主メモリ1aおよび副メモリ1bには、同一のアドレス空間が重ねて割付けられており、CPU2が主メモリ1aおよび副メモリ1bにデータを書き込んだ場合には、主メモリ1aおよび副メモリ1bの同じアドレスに同じデータがそれぞれ書込まれる。
【0022】
一方、CPU2が主メモリ1aおよび副メモリ1bからデータを読み出した場合には、主メモリ1aのデータは、主メモリデータバスBD1上に読み出され、データバスBDを介してCPU2に渡されるが、副メモリ1bのデータは、副メモリデータバスBD2上に読み出されるものの、データバッファ1cにブロックされるので、データバスBDに送出されない。
したがって、主メモリ1aおよび副メモリ1bからの2つのメモリ出力が衝突することはなく、主メモリ1aのデータのみがCPU2に渡され、正常に書き込みと読み出しとが実行される。
【0023】
この動作と同時に、主メモリデータバスBD1上に読み出された主メモリデータ、および、副メモリデータバスBD2上に読み出された副メモリデータは、データ比較回路1dに入力されて両者のデータ比較が行われる。
データ比較回路1dは、データ異常をチェックし、異常(データの不一致)が検出されれば、データ異常信号EDを出力する。
【0024】
次に、図1、図3および図4を参照しながら、CPU2内の指定アドレス出力ソフトウエア2aと指定アドレス検出回路3とによるアドレスバスBAの異常チェック動作について説明する。
CPU2は、アドレスバスBAのうち、メモリシステムに使用される全ビット信号の各々について、「0」、「1」の両方の場合が確認できるチェック用の指定アドレス(たとえば、8ビットの場合、「FF」と「00」)を用い、指定アドレス出力ソフトウエア2aを実行することにより、図4の処理(ステップS1〜S4)を周期的に繰り返し実行する。
【0025】
また、これと同時に、アドレスバスBA上に設置された指定アドレス検出回路3に指定アドレスを検出させる。
指定アドレス検出回路3は、全ての指定アドレスを検出することができない場合に、アドレスバスBAに異常有りと判定し、アドレスバス異常信号EBAを出力する。
【0026】
図4において、まず、CPU2は、指定アドレス検出回路3のマスクをONして(ステップS1)、指定アドレス検出回路3内のD型ラッチ回路39を動作させるとともに、0ビット信号BTO(=0)をD入力端子に印加する。
続いて、第1のリセット信号RST1により指定アドレス検出回路3をリセットし(ステップS2)、D型ラッチ回路38を動作させる。
【0027】
次に、アドレスが全て「1」となる最大値のアドレス「FFFF」(または、アドレスが全て「0」となる最小値のアドレス「0000」)を読む(ステップS3)。
最後に、指定アドレス検出回路3のマスクをOFFにして(ステップS4)、D型ラッチ回路39のD入力端子に0ビット信号BTO(=1)を印加し、D型ラッチ回路39の動作状態を反転させて、図4の処理ルーチンを抜け出る。
【0028】
次に、図1および図5を参照しながら、CPU2内のデータバス異常チェックソフトウエア2bによるデータバスBDの異常チェック動作について説明する。
CPU2は、データバスBDのうち、メモリシステムに使用される全ビット信号の各々について、「0」、「1」の両方の場合が確認できるチェック用の指定データ(たとえば、8ビットの場合、「AA」および「55」、または、「01」、「02」、「04」、「08」、「10」、「20」、「40」および「80」などの組の値)を用い、図5の処理(ステップS11〜S17)によるリードライトチェック動作を周期的に繰り返し実行する。
【0029】
CPU2は、データバス異常チェックソフトウエア2bによる判定処理において、全ての指定データが一致しなければ、データバスBDに異常有りと判定し、データバス異常信号EBDを出力する。
図5において、CPU2は、まず、指定データを特定する変数Nを「1」に初期設定し(ステップS11)、N(=1)番目の指定データ(=「01」)をRAM(主メモリ1aおよび副メモリ1b)内のテストアドレスに書き込む(ステップS12)。
続いて、ステップS12で書き込んだ指定データをテストアドレスから読み出し(ステップS13)、書き込み前の指定データと一致するか否かを判定する(ステップS14)。
【0030】
ステップS14において、読み出し後の指定データが書き込み前の指定データと一致しない(すなわち、NO)と判定されれば、CPU2は、データバスBDに異常有りと見なし、データバス異常信号EBDを出力して(ステップS15)、異常終了する。
一方、ステップS14において、読み出し後の指定データが書き込み前の指定データと一致する(すなわち、YES)と判定されれば、変数Nをインクリメントして(ステップS16)、変数Nが「8」以下であるか否かを判定する(ステップS17)。
【0031】
ステップS17において、N≦8(すなわち、YES)と判定されれば、指定データの書き込み処理(ステップS12)に戻り、上記処理ステップS13〜S16を繰り返し実行する。
すなわち、2番目の指定データ(=「02」)、3番目の指定データ(=「02」)、・・・、8番目の指定データ(=「80」)が、順次RAM内のテストアドレスに書き込まれ(ステップS12)、それぞれの読み出し後に(ステップS13)、一致または不一致が判定される(ステップS14)。
【0032】
一方、ステップS17において、N>9(すなわち、NO)と判定されれば、全ての指定データ(N=1〜8)についてデータバス異常チェックが実行され、且つ全ての指定データが書き込み前後で一致したものと見なし、CPU2は、図5の処理ルーチンを正常終了する。
【0033】
このように、従来システムと同様のメモリデータ異常チェック回路1による処理に加えて、メモリ書き込み時および読み出し時に使用するアドレスバスBAおよびデータバスBDの周期的な異常チェック処理を実行することにより、異常チェックの信頼性を向上させることができる。
特に、上記異常チェックは、エレベータ電子安全装置におけるメモリシステムの健全性をチェックする際に有効である。
【図面の簡単な説明】
【図1】この発明の実施の形態1に係るエレベータ電子安全装置用システムを概略的に示すブロック構成図である。
【図2】図1内のデータ異常チェック用のデータ比較回路の具体例を示す回路構成図である。
【図3】図1内のアドレスバス異常チェック用の指定アドレス検出回路の具体例を示す回路構成図である。
【図4】この発明の実施の形態1に係る指定アドレス検出回路に対してアドレス出力を行う指定アドレス出力ソフトウエアを示すフローチャートである。
【図5】この発明の実施の形態1に係るデータバス異常チェック用のソフトウエアを示すフローチャートである。
Claims (2)
- エレベータ電子安全装置におけるメモリシステムの健全性をチェックするためのエレベータ電子安全装置用システムであって、
指定アドレス出力ソフトウエアおよびデータバス異常チェックソフトウエアを有するCPUと、
アドレスバスおよびデータバスを介して前記CPUに接続されるとともに、同一アドレス空間が割付けられた並列構成の主メモリおよび副メモリと、
前記主メモリおよび前記副メモリのデータを比較するメモリデータ異常チェック回路と、
前記アドレスバスを介して前記CPUに接続された指定アドレス検出回路と、
を備え、
前記CPUは、前記指定アドレス出力ソフトウエアを実行するとともに、前記指定アドレス検出回路を用いて、前記アドレスバス上の指定アドレスを周期的に検出して前記アドレスバスの異常チェックを周期的に行い、
前記CPUは、前記データバス異常チェックソフトウエアを実行するとともに、前記主メモリおよび前記副メモリを用いて、前記データバスの異常チェックを周期的に行い、
前記CPUは、
前記指定アドレス出力ソフトウエアを実行して、前記アドレスバスのうち、前記主メモリおよび前記副メモリに使用される全ビット信号の各々について、「0」、「1」の両方の場合が確認できるチェック用の指定アドレスを前記指定アドレス検出回路に周期的に出力し、
前記指定アドレス検出回路は、前記CPUから周期的に出力される複数の指定アドレスを検出し、前記複数の指定アドレスの全てを検出できない場合には、前記アドレスバスの異常と判定してアドレスバス異常信号を出力することを特徴とするエレベータ電子安全装置用システム。 - 前記CPUは、
前記データバス異常チェックソフトウエアを実行して、前記データバスのうち、前記主メモリおよび前記副メモリに使用される全ビット信号の各々について、「0」、「1」の両方の場合が確認できるチェック用の指定データを周期的に入出力し、
前記CPUから周期的に出力される複数の指定データを、前記主メモリおよび前記副メモリに一旦書き込んだ後に読み出して比較し、書き込み前の複数の指定データと読み出し後の複数の指定データとが全て一致しない場合には、前記データバスの異常と判定してデータバス異常信号を出力することを特徴とする請求項1に記載のエレベータ電子安全装置用システム。
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