JP4618183B2 - Ｄｃ−ｄｃコンバータおよびその制御方法 - Google Patents

Description

本発明は，ＤＣ入力を受けてこれと異なるＤＣ出力を負荷に供給するＤＣ−ＤＣコンバータ回路に関する。さらに詳細には，スイッチング素子の両端電圧がゼロとなるタイミングでスイッチング動作を行う自然転流方式において大電流時の損失の低減を図ったＤＣ−ＤＣコンバータ回路およびその制御方法に関するものである。

従来から，スイッチング素子のオンタイミングを制御することで確実にゼロ電圧スイッチングを行わせるＤＣ−ＤＣコンバータが提案されている（例えば特許文献１）。この種のＤＣ−ＤＣコンバータは，インダクタとキャパシタとスイッチング素子とを有している。それらの接続により昇圧型，降圧型等の種類に分類される。従来の昇圧型のＤＣ−ＤＣコンバータの基本構成の１例を図１５に示す。この構成では，基本的にはスイッチング素子Ｓｗのオンオフにより，入力電圧Ｖinを変換した出力電圧Ｖoutを得る。

このＤＣ−ＤＣコンバータは，スイッチング素子Ｓｗの両端電圧Ｖｘ，インダクタＬの電流ＩＬについて，図１６のような波形を示す。ここで，スイッチング素子Ｓｗがオンである間は，共振用キャパシタＣｒにより電圧Ｖｘの上昇が抑えられる。これによりゼロ電圧オフスイッチングを実現している（ｔoff ）。そして，スイッチングオフ後に共振用キャパシタＣｒからインダクタＬに電流を逆流させることにより（図１６中の矢印Ｒ），電圧Ｖｘを低下させている。これによりゼロ電圧オンスイッチングを実現している（ｔon）。これが自然転流方式によるソフトスイッチングであり，昇圧型以外の他の種類のＤＣ−ＤＣコンバータでも同様に実現できる。
特開２００２−２０９３７７号公報

しかしながら前記した従来のＤＣ−ＤＣコンバータには，次のような問題点があった。大電流用途（１００Ａ程度またはそれ以上）の場合に電流損失が大きいことと，構成素子のサイズを大きくしておく必要があることである。その理由は，図１６に示した電流ＩＬの波形が，ゼロクロスする三角波であることによる。ゼロクロスとは，三角波形の下端付近が横軸（ＩＬ＝０）と交差していることである。これは，ソフトスイッチングを実現するためには電流が逆流する期間（矢印Ｒ）が必要であることによる。

そのため，電流ＩＬの波形の振幅は，電流ＩＬの平均値ＩL(avr)の２倍以上必要である。このために，電流オーバーヘッド分が大きい。電流ＩＬの最大値も大きい。電流損失は電流ＩＬの最大値にほぼ依存するので，大電流用途の場合には電流損失が大きくなってしまうのである。また，電流ＩＬの最大値が大きいことから，スイッチオフ期間に電流を受け止める共振用キャパシタＣｒは大容量のものでなければならない。大容量の共振用キャパシタＣｒには多くの電荷が蓄積されるので，逆流電流も多く必要とする。このためさらに電流ＩＬの振幅を増大させる方向に作用する。むろんインダクタＬも，大電流に対応した大型のものである必要がある。

本発明は，前記した従来のＤＣ−ＤＣコンバータが有する問題点を解決するためになされたものである。すなわちその課題とするところは，電流オーバーヘッド分が小さく，小さな体格で大電流に対応でき損失も少ないＤＣ−ＤＣコンバータおよびその制御方法を提供することにある。

この課題の解決を目的としてなされた本発明のＤＣ−ＤＣコンバータは，並列に配置され，各々が，インダクタと，インダクタの一端に接続されたキャパシタと，インダクタとキャパシタとの間のノードに一端が接続されたスイッチング素子および整流素子とを備えた複数の入力変換部を有し，負荷への出力を検知し，その検知結果に基づいて，複数の入力変換部のうち実際に出力を行うものを決定するようになっている。

そして本発明のＤＣ−ＤＣコンバータの制御方法では，並列に配置され，各々が，インダクタと，インダクタの一端に接続されたキャパシタと，インダクタとキャパシタとの間のノードに一端が接続されたスイッチング素子および整流素子とを備えた複数の入力変換部を有するＤＣ−ＤＣコンバータにおいて，負荷への出力を検知し，その検知結果に基づいて，複数の入力変換部のうち実際に出力を行うものを決定する。

これにより，１つの入力変換部当たりの出力負担を軽減し，電流オーバーヘッド分を小さくしている。そしてこのことにより，損失を減少させるとともに，小さな体格で大電流に対応できるようにしている。

本発明のＤＣ−ＤＣコンバータはさらに，出力負荷の変動に対して，入力変換部ごとのスイッチング素子のオンオフタイミングを，負荷を増やす場合にはオン時間とオフ時間とをともに長くし，負荷を減らす場合にはオン時間とオフ時間とをともに短くするように決定するオンオフタイミング設定部と，オンオフタイミング設定部での決定に従って，入力変換部ごとのスイッチング素子へ操作信号を出力するドライバと，オンオフタイミング設定部で決定されたオンオフタイミングに基づいて負荷への出力を検出する出力検出部と，出力検出部の検出結果に基づいて，複数の入力変換部のうち実際に出力を行うものを決定する駆動列設定部とを有しており，駆動列設定部は，負荷への出力がより小さいときにはより少ない数の入力変換部による出力を決定し，負荷への出力がより大きいときにはより多い数の入力変換部による出力を決定するものであり，オンオフタイミング設定部は，駆動列設定部で出力すると決定された入力変換部についてのみ，スイッチング素子のオンオフタイミングを決定するものである。

また，本発明のＤＣ−ＤＣコンバータの制御方法では，負荷への出力の検知結果に基づいて入力変換部ごとのスイッチング素子のオンオフタイミングを決定し，決定されたオンオフタイミングに従って入力変換部ごとのスイッチング素子へ操作信号を出力し，決定されたオンオフタイミングに基づいて負荷への出力を検出し，検出された負荷への出力に基づいて，複数の入力変換部のうち実際に出力を行うものを決定するとともに，負荷への出力がより小さいときには，実際に出力を行う入力変換部の数をより少なくし，負荷への出力がより大きいときには，実際に出力を行う入力変換部の数をより多くし，実際に出力を行うと決定された入力変換部についてのみ，スイッチング素子のオンオフタイミングを決定する。

すなわち，負荷への出力に応じて，高負荷であれば多数の入力変換部で，低負荷であれば少数の入力変換部で出力を行うのである。これにより，電流オーバーヘッドの抑制と，駆動周波数の過度な高周波化の抑制とを両立させている。ここにおいて，負荷への出力の検出を，電流検知ではなく，オンオフタイミングに基づいて行っている。このため，出力検出のための損失がほとんどない。

本発明の別のＤＣ−ＤＣコンバータは，並列に配置され，各々が，インダクタと，インダクタの一端に接続されたキャパシタと，インダクタとキャパシタとの間のノードに一端が接続されたスイッチング素子および整流素子とを備えた複数の入力変換部と，負荷への出力に基づいて，複数の入力変換部におけるスイッチング素子のオン時間を決定するオン時間決定部と，オン時間決定部での決定に従って，複数の入力変換部の１つであるマスタ入力変換部に対しスイッチング素子の操作信号を出力するマスタドライバと，オン時間決定部が決定したオン時間に基づいて，複数の入力変換部のうちマスタ以外のものであるスレーブ入力変換部の各々における，マスタ入力変換部のオンオフ動作に対する位相差を算出する位相差算出回路と，位相差算出回路が算出した位相差に基づいて，各スレーブ入力変換部に対しスイッチング素子の操作信号を出力するスレーブドライバとを有している。

これに対応するＤＣ−ＤＣコンバータの制御方法では，並列に配置され，各々が，インダクタと，インダクタの一端に接続されたキャパシタと，インダクタとキャパシタとの間のノードに一端が接続されたスイッチング素子および整流素子とを備えた複数の入力変換部を有するＤＣ−ＤＣコンバータにおいて，負荷への出力に基づいて，複数の入力変換部におけるスイッチング素子のオン時間を決定し，決定されたオン時間に従って，複数の入力変換部の１つであるマスタ入力変換部に対しスイッチング素子の操作信号を出力し，決定されたオン時間に基づいて，複数の入力変換部のうちマスタ以外のものであるスレーブ入力変換部の各々における，マスタ入力変換部のオンオフ動作に対する位相差を算出し，算出された位相差に基づいて，各スレーブ入力変換部に対しスイッチング素子の操作信号を出力する。

このように，複数の入力変換部にマスタスレーブの概念を割り付けている。これにより，各入力変換部が基本的に同一の周波数で動作するようにしている。こうして，回路内に多様な周波数が共存することを防止している。

この場合のＤＣ−ＤＣコンバータではさらに，オン時間決定部へのオン時間決定指示信号を出力するとともに，それより高い頻度で位相差算出回路への位相差算出指示信号を出力する指示信号出力部を有し，オン時間決定部は，指示信号出力部からオン時間決定指示信号を受けたときにのみオン時間の変更を行うものであり，位相差算出回路は，指示信号出力部から位相差算出指示信号を受けたときにのみ位相差の変更を行うものであることが望ましい。

すなわち，スレーブ入力変換部における位相差の変更を，マスタ入力変換部におけるオン時間の変更よりも高い頻度で行うのである。これにより，マスタにおけるオン時間制御とスレーブにおける位相差制御との間で齟齬が生じることを防止している。

本発明によれば，電流オーバーヘッド分が小さく，小さな体格で大電流に対応でき損失も少ないＤＣ−ＤＣコンバータおよびその制御方法が提供されている。さらに，動作周波数の一律化により動作を安定化させている。

以下，本発明を具体化した最良の形態に係るＤＣ−ＤＣコンバータについて，添付図面を参照しつつ詳細に説明する。

［第１の形態］
本形態のＤＣ−ＤＣコンバータは，図１に示すように構成されている。図１のＤＣ−ＤＣコンバータは基本的に，多数の要素コンバータＥ１，Ｅ２，…，Ｅｘを並列に配置してなるものである。以下，各要素コンバータＥ１，Ｅ２，…，Ｅｘを区別しない場合には，添え数字を省いて「要素コンバータＥ」ということがある。各要素コンバータＥに対しては，直流の入力電圧Ｖinが入力されるようになっている。図１のＤＣ−ＤＣコンバータの出力側には，負荷Ｗと並列に平滑用キャパシタＣが配置されている。

要素コンバータＥ１は，インダクタＬ１，スイッチング素子ＳＷ１，共振用キャパシタＣｒ１，ダイオードＤ１を有している。インダクタＬ１の一端は入力側に接続されている。インダクタＬ１の出力側にはダイオードＤ１が順方向に配置されている。インダクタＬ１とダイオードＤ１との間のノードには，スイッチング素子ＳＷ１の一端および共振用キャパシタＣｒ１の一端が接続されている。これらの他端はともに接地されている。他の各要素コンバータＥ２〜Ｅｘも，要素コンバータＥ１と同様に構成されている。よってそれらの構成素子についても，要素コンバータ間での区別を考慮せずに，添え数字を省いてインダクタＬ，スイッチング素子ＳＷなどと記載することがある。今後の説明で登場する構成や信号等についても同様とする。なお，素子や配線の寄生容量を共振用キャパシタＣｒとして用いてもよい。

図１のＤＣ−ＤＣコンバータには，要素コンバータＥ１，Ｅ２，…，Ｅｘの他に，制御部１が設けられている。制御部１は，各要素コンバータＥ中のスイッチング素子ＳＷをコントロールするものである。このため制御部１には，入力電圧Ｖinおよび出力電圧Ｖout が入力されるようになっている。また，各要素コンバータＥにおけるスイッチング素子ＳＷの両端間電圧Ｖ１，Ｖ２，…，Ｖｘの入力をも受けるようになっている。そして，各スイッチング素子ＳＷのゲート電極に対して，制御電圧ＶＧ１，ＶＧ２，…，ＶＧｘを出力するのである。

制御部１の内容を図２に示す。制御部１には，各要素コンバータＥに対応して，ON/OFFタイミング設定回路Ｔｓ１，Ｔｓ２，…，ＴｓｘおよびドライバＤｒ１，Ｄｒ２，…，Ｄｒｘが設けられている。各ON/OFFタイミング設定回路Ｔｓは，入力電圧Ｖinと，出力電圧Ｖout と，対応する要素コンバータＥにおける電圧Ｖの入力を受け，対応するドライバＤｒを駆動する。そしてドライバＤｒは，対応するスイッチング素子ＳＷのゲート電極へ向けて制御電圧ＶＧを出力するのである。

制御部１にはこの他，ON時間検出部２と，駆動列設定回路３とが設けられている。ON時間検出部２は，負荷Ｗへ出力している電流を，各要素コンバータＥにおけるオン時間の長さによって検出するブロックである。駆動列設定回路３は，ON時間検出部２の検出結果に基づいて，要素コンバータＥ１，Ｅ２，…，Ｅｘのうち実際に駆動するものを決定するブロックである。

このＤＣ−ＤＣコンバータでは基本的に，各要素コンバータＥがそれぞれ自然転流方式のＤＣ−ＤＣコンバータとしての機能を発揮する。すなわち，各要素コンバータＥがそれぞれ，入力電圧Ｖinをスイッチング素子ＳＷのオンオフにより変換した出力電圧Ｖout を出力する。そして負荷Ｗへ給供される電流は，各要素コンバータＥからの出力電流の合計となる。

ここにおいて，各要素コンバータＥにおけるスイッチング素子ＳＷのオン時間は，出力電圧Ｖout が所望の値になるように，各ON/OFFタイミング設定回路Ｔｓにより設定される。それは次の理由による。本形態のような自然転流方式では，インダクタ電流ＩＬの波形は，最小値付近でゼロクロスする三角波となる。その最小値は，インダクタＬのインダクタンスと共振用キャパシタＣｒの静電容量とで決まる一定値となる。

ここで，インダクタ電流の増分ΔＩは次式で表される。
ΔＩ ＝ (Ｖin・Ｔon)/Ｌ
式中のＬはインダクタＬのインダクタンスであり，Ｔonはスイッチング素子ＳＷのオン時間である。これより，電流増分ΔＩはスイッチング素子ＳＷのオン時間に比例する。インダクタ電流ＩＬの最小値をゼロとみなすと，インダクタ電流ＩＬはゼロから増加することになる。そうすると増分ΔＩは電流波形の振幅である。電流波形の振幅ΔＩは，平均電流値（図３および図４中のＩL(avr)）の２倍ということになる。つまり電流波形の振幅はスイッチング素子ＳＷのオン時間に比例するのである。電流振幅ΔＩは出力電流に比例するので結局，出力電流値自体がオン時間に比例するのである。よって，オン時間の調整により負荷Ｗへの供給電流を調整できるのである。

なお，オン時間が長いとオフ時間も長い。オン時間が長いということはインダクタ電流ＩＬの最大値が大きく，これが最小値に戻るまでに長い時間がかかるからである。よってスイッチングの周波数は一定せず，低負荷であるほど高周波となる。

各ON/OFFタイミング設定回路Ｔｓは具体的には，出力負荷の変動に対して，スイッチング素子ＳＷのオンからオフまでの時間（以下，オン時間という）を次のように調整して対処する。すなわち，負荷（出力電流）を増やす場合には，図４に示すようにオン時間を長くする。この場合，最大電流値が大きいことから，スイッチング素子ＳＷのオフ時間（オフからオンまでの時間）も長くなる。一方，負荷を減らす場合には，図３に示すようにオン時間を短くする。この場合，最大電流値が小さいことから，スイッチング素子ＳＷのオフ時間も短くなる。そして各ドライバＤｒは，対応するON/OFFタイミング設定回路Ｔｓでのオン時間の設定に従って制御電圧ＶＧを出力する。

ここで各ON/OFFタイミング設定回路Ｔｓにおけるオン時間の設定の状況が，ON時間検出部２によりモニタされている。これにより，負荷Ｗへの出力を検出している。出力は前述のようにオン時間に依存するので，オン時間のモニタリングにより負荷Ｗへの供給電流を検出できるのである。

そしてその検出結果は，駆動列設定回路３に伝えられる。これにより駆動列設定回路３は，負荷Ｗへの出力に応じて，要素コンバータＥ１，Ｅ２，…，Ｅｘのうち実際に駆動するものを決定する。例えば要素コンバータＥの総数が３である場合には，出力が小さい状況（例えば１００Ｗ以下）であれば要素コンバータＥ１のみを駆動することに決定する。出力が中くらいの状況（例えば１００Ｗ以上２００Ｗ以下）であれば要素コンバータＥ１，Ｅ２を駆動することに決定する。出力が大きい状況（例えば２００Ｗ以上）であればすべての要素コンバータＥを駆動することに決定する。そのしきい値はあらかじめ定めておく。

要素コンバータＥの個数がもっと多ければより精細な決定ができる。あるいはより広範囲な出力に対応できる。なお，駆動すべき要素コンバータＥの個数がその総数より少ない場合に具体的にどの要素コンバータＥを駆動するかについては，あらかじめ定めておけばよい。

この決定に従い，各ON/OFFタイミング設定回路Ｔｓが，オン時間を設定する。すなわち，駆動しないと決定された要素コンバータＥのON/OFFタイミング設定回路Ｔｓはオン時間の設定を行わず，駆動すると決定された要素コンバータＥのON/OFFタイミング設定回路Ｔｓはオン時間の設定を行う。また，駆動すると決定された要素コンバータＥが複数ある場合には，オン時間の設定に位相差が設けられる。これにより，駆動される各要素コンバータＥの電流波形が時間的に均等に分散して配置されるようにする。かくして，各ドライバＤｒがそれぞれのタイミングに従い，制御電圧ＶＧを出力する。

これにより得られる各要素コンバータＥのインダクタ電流ＩＬを図５に示す。図５は，要素コンバータＥの個数が４以上でありその中の４つが駆動されている状況における電流波形を示している。この状況では，４つの要素コンバータＥ１〜４のインダクタ電流ＩＬ１〜４の間に，４分の１周期の位相差がある。各インダクタ電流ＩＬの波形は，基本的に図１６の下段に示した従来の単独型ＤＣ−ＤＣコンバータにおける電流波形と同様であるが，縦軸スケールが小さいものとなっている。

例えば，１２Ｖの入力電圧Ｖinから，本形態の４並列構成のＤＣ−ＤＣコンバータで４２Ｖの出力電圧Ｖout および７２０Ｗの出力電力を得る場合を考える。各要素コンバータＥにおけるインダクタＬのインダクタンスが３００ｎＨであり，共振用キャパシタＣｒの静電容量が３０ｎＦであることとする。すると，個々のインダクタ電流ＩＬの波形は，最大値ＩＬmax＝４２Ａ，最小値ＩＬmin＝−１０Ａ，周波数５２５ｋＨｚの三角波となる。このとき，スイッチング素子ＳＷ１〜４およびダイオードＤ１〜４で発生する損失の合計は１５Ｗで，４つのインダクタＬの合計体格としては６,０００ｍｍ³程度で十分である。平滑用キャパシタＣの容量としては５０μＦ程度でよい。

これに対し，単独型ＤＣ−ＤＣコンバータ（図１５）で同等の出力を得ようとすると，共振用キャパシタＣｒの静電容量は１２０ｎＦが必要である。そしてインダクタ電流ＩＬの波形は，最大値ＩＬmax＝１４８Ａ，最小値ＩＬmin＝−２０Ａ，周波数１６５ｋＨｚの三角波となる。この場合には，スイッチング素子ＳＷおよびダイオードＤで発生する損失の合計は２９Ｗで，インダクタＬの必要な合計体格は１６,０００ｍｍ³である。平滑用キャパシタＣの容量としては６００μＦ程度が必要である。これより本形態の並列型ＤＣ−ＤＣコンバータでは，単独型ＤＣ−ＤＣコンバータに比して，損失の低減およびインダクタ等の小型化が達成されていることがわかる。

本形態のＤＣ−ＤＣコンバータは，多数の要素コンバータＥを並列に配置した構成により，単独の大サイズコンバータと比較して，次のような利点を有している。まず，個々の要素コンバータＥの電流負担が小さい。すなわち，各要素コンバータＥにおけるインダクタ電流ＩＬの絶対値が小さくて済む。このため，共振用キャパシタＣｒの容量が小さくてもゼロ電圧スイッチングに支障がない。また，インダクタ電流ＩＬが小さいということは，逆流時（図１６の矢印Ｒ）に入力側へ戻す電荷量も小さくてよいということである。このことから，逆流電流の絶対値が小さくて済み，個々のインダクタ電流の電流オーバーヘッド分を抑制できる。また，要素コンバータＥ間で位相をずらすことにより，平滑用キャパシタＣの容量も小さくできる。

本形態のＤＣ−ＤＣコンバータではまた，負荷Ｗへの供給電流に応じて，実際に駆動する要素コンバータＥの個数を変更することにしている。このため，出力状況に応じた適切な数の要素コンバータＥにより負荷Ｗへの電力供給を行うことができる。すなわち，低出力の場合には少ない数の要素コンバータＥのみが駆動される。これにより，１つの要素コンバータＥ当たりの出力をある程度確保し，ソフトスイッチングの周波数が過度に上昇するのを防いでいる。その一方で高出力の場合には多くの要素コンバータＥが駆動される。これにより，１つの要素コンバータＥ当たりの出力負担が過大になるのを防いでいる。

さらにここにおいて，負荷Ｗへの供給電流の検出を前述のようにオン時間のモニタリングにより行っている。このため，電流自体を検出する場合と比較して，低損失かつ高精度，低コストである。抵抗器により電流を検出する場合にはジュール損失が避けられないからである。また，ホール素子により電流を検出する場合には精度や信頼性，コストの面で問題があるからである。

図１に示したのは昇圧型のＤＣ−ＤＣコンバータに本発明を適用した例であるが，降圧型あるいは反転型のＤＣ−ＤＣコンバータにも本発明の適用が可能である。図６に降圧型の例を，図７に反転型の例を，それぞれ示す。むろんこれらにおいても，上記と同様の効果が得られる。

［第２の形態］
本形態のＤＣ−ＤＣコンバータは，図８に示すように構成されている。このＤＣ−ＤＣコンバータは，多数の要素コンバータＥｍ，Ｅｓ１〜Ｅｓｘを並列に配置したものである点では，第１の形態のものと共通する。図８では，インダクタとキャパシタとによるフィルタを入力側および出力側の双方に備えた例を示している。

また，図８における要素コンバータＥｍ，Ｅｓ１〜Ｅｓｘは，いずれも，図９に示すように構成されている。これは，図１のＤＣ−ＤＣコンバータの要素コンバータＥにおけるダイオードＤをトランジスタによるスイッチング素子ＳＷＢで置き換えたものである。図中ではその制御信号であるゲート電圧をＶＧＢで示している。図９中のスイッチング素子ＳＷＡは，図１中のスイッチング素子ＳＷと同等のものである。図中ではその制御信号であるゲート電圧をＶＧＡで示している。

この構成でスイッチング素子ＳＷＢは，基本的に，スイッチング素子ＳＷＡのオンオフと逆向きに操作される。これにより，ダイオードを用いた場合と同等の機能を果たすようにされている。図９の構成の方が整流のための損失は少ない。ダイオードの順方向抵抗よりトランジスタのオン抵抗の方が小さいからである。ただしこのことは必須ではない。

以下の説明では，図９中の構成要素について，要素コンバータＥｍのものであれば添え字「ｍ」を，要素コンバータＥｓ１〜Ｅｓｘのものであれば添え字「ｓ」を付して表記することがある。また，要素コンバータＥｓ１〜Ｅｓｘを個別に区別して指し示す場合には，その番号を添え数字として付すことがある。逆に，要素コンバータＥｓ１〜Ｅｓｘを区別せずに，添え数字を省略して単に要素コンバータＥｓと記すことがある。

本形態の第１の形態に対する主たる相違点は，マスタ・スレーブの概念が導入されていることである。すなわち図８のＤＣ−ＤＣコンバータでは，複数の要素コンバータの１つであるＥｍがマスタであり，残りのＥｓはすべてスレーブである。すなわち，図８のＤＣ−ＤＣコンバータでは，マスタ要素コンバータＥｍとスレーブ要素コンバータＥｓとに異なる役割を与えている。具体的には，マスタ要素コンバータＥｍは，位相の基準およびオン時間の決定の役割を有する。そして，スレーブ要素コンバータＥｓは，マスタ要素コンバータＥｍの動作に対し一定の位相差で動作する。

このために図８の回路中の制御部２は，図１０に示すように構成されている。図１０の制御部２には，マスタ要素コンバータＥｍ用として，タイミング決定回路２１ｍとソフトスイッチング制御回路２２ｍとが設けられている。また，スレーブ要素コンバータＥｓ用として，位相差算出回路２０ｓ，タイミング決定回路２１ｓ，ソフトスイッチング制御回路２２ｓが設けられている。位相差算出回路２０ｓ，タイミング決定回路２１ｓ，ソフトスイッチング制御回路２２ｓは，スレーブ要素コンバータＥｓ１〜Ｅｓｘのそれぞれに対し１組ずつ設けられている。

マスタ用のタイミング決定回路２１ｍは，ＤＣ−ＤＣコンバータ全体としての出力電圧Ｖout に基づいて，スイッチング素子ＳＷＡのオン時間の幅Ｔ１を決定する。図１１に示すようにこれは，スイッチング素子ＳＷＡの両端電圧Ｖがゼロに維持されたままインダクタ電流ＩＬが増加していく時間である。これが長いほど，得られる出力電圧Ｖout が高くなる。出力電圧Ｖoutをモニタすることにより，時間幅Ｔ１を調整して目標の出力電圧Ｖout を得るのである。すなわち，出力電圧Ｖoutが目標値より低い場合には時間幅Ｔ１を大きくし，出力電圧Ｖout が目標値より高い場合には時間幅Ｔ１を小さくするのである。言い替えると，必要な負荷が増えた場合には時間幅Ｔ１を大きくし，必要な負荷が減った場合には時間幅Ｔ１を小さくするのである。これにより，必要な負荷に応じて動作周波数も変化する。

ソフトスイッチング制御回路２２ｍは，決定された時間幅Ｔ１に基づいて，要素コンバータＥｍのスイッチング素子ＳＷＡｍ，ＳＷＢｍへの操作信号であるゲート電圧ＶＧＡｍ，ＶＧＢｍを出力するドライバである。具体的には，図１１中の時間幅Ｔ１の間はスイッチング素子ＳＷＡがオンとされ，スイッチング素子ＳＷＢがオフとされる。時間幅Ｔ１が経過したところでスイッチング素子ＳＷＡがオフされる。スイッチング素子ＳＷＡの両端電圧Ｖが上がりきるとスイッチング素子ＳＷＢがオンされる。その後，オフ時間の終わりの時点で両端電圧Ｖがゼロになるようにスイッチング素子ＳＷＢがオフされる。そして両端電圧Ｖがゼロになったところでスイッチング素子ＳＷＡがオンされ，次サイクルのオン時間が始まる。

スレーブ用の位相差算出回路２０ｓは，スレーブ要素コンバータＥｓにおける動作の，マスタ要素コンバータＥｍの動作に対する位相差を算出する。基本的には，スレーブ要素コンバータＥｓの実働個数に応じて，その時点での動作周期に対して各要素コンバータの動作波形が均等に配置されるように位相差が決定される。つまり位相差は，その時点での動作周期に対する比率として決定される。このため，負荷の変動により動作周期が変化すると，位相差の実時間も変化する。このことが，各位相差算出回路２０ｓ１〜２０ｓｘのそれぞれにおいて，該当するスレーブ要素コンバータＥｓのために行われる。

スレーブ用のタイミング決定回路２１ｓは，該当するスレーブ要素コンバータＥｓにおけるスイッチング素子ＳＷＡｓ，ＳＷＢｓのオンオフ操作のタイミングを決定する。具体的には，マスタにおけるスイッチング素子ＳＷＡｍ，ＳＷＢｍの操作タイミングを基準とし，これを遅延させたタイミングとする。その遅延量は当然，前段の位相差算出回路２０ｓ１で算出された位相差である。スレーブ用のソフトスイッチング制御回路２２ｓは，前段のタイミング決定回路２１ｓで決定されたタイミングに基づき，該当するスレーブ要素コンバータＥｓのスイッチング素子ＳＷＡｓ，ＳＷＢｓへの操作信号であるゲート電圧ＶＧＡｓ，ＶＧＢｓを出力するドライバである。これにより各スレーブ要素コンバータＥｓは，マスタ要素コンバータＥｍの動作周波数と共通の周波数で動作する。

これによる図８のＤＣ−ＤＣコンバータ全体の動作は，図１２のグラフのように表される。図１２は，各要素コンバータＥｍ，Ｅｓにおけるインダクタ電流ＩＬの波形のタイミング関係を示している。図１２では，マスタのインダクタ電流ＩＬｍの波形に対して，各スレーブのインダクタ電流ＩＬｓ１，ＩＬｓ２，……がそれぞれの位相差φ１，φ２，……を持った波形を示している。

このＤＣ−ＤＣコンバータでは，オン時間幅Ｔ１はマスタが決定し，各スレーブはそれに従うことになる。このため，各要素コンバータの実際の出力には各々の構成素子（インダクタ，キャパシタ等）の製造ばらつきが反映される。よって，各要素コンバータはまちまちの出力を行うことになる。例えば，マスタ要素コンバータＥｍが１００Ｗ，スレーブ要素コンバータＥｓ１が９０Ｗ，スレーブ要素コンバータＥｓ２が１１０Ｗ，……といった具合である。しかしマスタにおけるオン時間幅Ｔ１の決定により，トータルとしての出力制御がなされる。マスタではトータルの出力電圧Ｖout に基づいてオン時間幅Ｔ１を決定しているからである。

このように各要素コンバータ間に出力のばらつきがあっても，よほど大きなばらつきでない限り，負荷側から見れば特に問題はない。トータルの出力電圧Ｖout はマスタにより制御されているからである。つまり，個々の要素コンバータごとにそれぞれ出力制御を行う必要はない。また，このように各要素コンバータ間に出力のばらつきがあっても，スイッチング周波数は共通である。スイッチング周波数はマスタのオン時間幅Ｔ１の設定により決定され，各スレーブはその周波数に従うからである。このため，回路内に多様な周波数が共存することがない。

逆に，マスタスレーブの概念をなくすと，回路内に多様な周波数が共存することになる。この場合には各要素コンバータがそれぞれ独自にオン時間幅Ｔ１を設定することになり，これには各々の構成素子の製造ばらつきが反映されるからである。

各要素コンバータ間におけるスイッチング周波数がまちまちであると，次のような弊害が予想される。すなわち，各要素コンバータの動作間の位相差が安定しないのである。このため，最初に適切に位相差を設けて動作を分散させておいても，動作の繰り返しにより位相差が変わってしまう。このため最悪のケースでは，すべての要素コンバータが同じタイミングで動作することもあり得る。こうなるとリップルが大きいので，入出力のフィルタとして大容量のものが必要である。本形態では，マスタスレーブの概念を採用することにより，このような弊害を防止しているのである。

［第３の形態］
本形態のＤＣ−ＤＣコンバータの全体構成は，図８に示した第２の形態と同じである。第２の形態に対する本形態の違いは，制御部にある。本形態のＤＣ−ＤＣコンバータは，図１０の制御部４に代えて，図１３の制御部５を備えたものである。図１３の制御部５は，図１０の制御部４にスケジューラ２３を追加したものである。スケジューラ２３は，所定のタイミングで指示信号ｍ，指示信号ｓを出力するものである。指示信号ｍは，マスタのタイミング決定回路２１ｍに対しオン時間幅Ｔ１の調整を指示する信号である。指示信号ｓは，スレーブの位相差算出回路２０ｓに対し位相差の調整を指示する信号である。

本形態では，マスタのタイミング決定回路２１ｍにおけるオン時間幅Ｔ１の調整は，指示信号ｍを受けたときにのみ行われる。それ以外のときにはオン時間幅Ｔ１は固定である。同様に，スレーブの位相差算出回路２０ｓにおける位相差の調整は，指示信号ｓを受けたときにのみ行われる。それ以外のときには位相差は固定である。

そしてスケジューラ２３における指示信号ｍの発生頻度は，図１４に示すように，指示信号ｓの発生頻度より低い。そのため，オン時間幅Ｔ１の調整は，位相差の調整と比較して，たまにしか実施されない。

このようにすることの利点は，次のような問題への対処にある。図８に示したマスタスレーブ型の並列ＤＣ−ＤＣコンバータでは，前述のようにマスタは電圧制御，スレーブは位相差制御と役割が分かれており，それぞれ独立に調整を行う。そのために動作状況によっては，マスタとスレーブとで調整動作に齟齬が生じることがある。例えば，マスタが出力を絞る向きの調整（例．オン時間幅Ｔ１の短縮）をしているのにスレーブは逆に出力を増やす向きの調整（例．スイッチング素子ＳＷＡｓのオフタイミングの位相差の増加）が行われることがある。その逆もあり得る。このような状況では，トータル出力に発振が生じる可能性がある。そうなると，所望の制御ができず適切な出力が得られないことがある。

その一方で，この種のＤＣ−ＤＣコンバータの主たる用途である車載アクチュエータ用途を考えると，次のことがいえる。すなわち，車載アクチュエータ用途では一般に，負荷へ供給すべき電力の変動速度は，ソフトスイッチングの周期（図１２等のグラフにおける波形の周期）に比して非常に遅い。このため，電力変動への対処，すなわちオン時間幅Ｔ１の調整は，位相差の調整に比して，少ない頻度で実施すれば十分なのである。

よって，図１４に示した指示信号ｍおよび指示信号ｓの発生頻度の関係で，十分に車載アクチュエータ用途に対応できる。そして，このように両指示信号の発生頻度を異ならせることで，オン時間幅Ｔ１の調整と位相差の調整とが同時に行われる確率が著しく低くなっている。これにより，前述したマスタスレーブ間の調整動作の齟齬が生じにくいのである。

以上詳細に説明したように本実施の形態に係るＤＣ−ＤＣコンバータでは，多数の要素コンバータを並列にした構成により，電流オーバーヘッドを抑制し，キャパシタやインダクタを小型化させている。また，出力に応じて適切な個数の要素コンバータを実際に駆動することにしている。また，そのための出力電流の検出をオン時間のモニタリングにより行うことにより，検出のための損失を低減させている。さらに，多数の要素コンバータの１つをマスタとして残りをスレーブとすることにより，出力制御と位相制御を分離させている。また，出力制御の頻度を位相制御の頻度より下げることにより，動作を安定させている。かくして，個々の要素コンバータでソフトスイッチングを行いつつ，位相差を保ちながら周波数可変を行うＤＣ−ＤＣコンバータとしている。これにより，低損失，低体格，かつ動作の安定性にすぐれたＤＣ−ＤＣコンバータが実現されている。

なお，本実施の形態は単なる例示であり，本発明を何ら限定するものではない。よって本発明は当然に，その趣旨から逸脱することなく種々の改良・変形が可能である。例えば，第１の形態に限らず第２，第３の形態においても，降圧型や反転型のＤＣ−ＤＣコンバータへの適用が可能である。また，逆に第１の形態においても，ダイオードをトランジスタによるスイッチング素子で置き換えることができる。また，入出力のフィルタの構成についても，いずれの形態のものでも他の形態に適用可能である。また，制御部中の各制御ブロックについては，いかなる具体的構成でもよい。アナログ，デジタルのいずれでもよい。

第１の形態に係る昇圧型のＤＣ−ＤＣコンバータの構成を示す回路図である。 図１のＤＣ−ＤＣコンバータにおける制御部を示すブロック図である。 図１の要素コンバータにおける大負荷時の電流波形図である。 図１の要素コンバータにおける小負荷時の電流波形図である。 図１のＤＣ−ＤＣコンバータにおける電流の波形図（４並列構成の場合）である。 第１の形態に係る降圧型のＤＣ−ＤＣコンバータの構成を示す回路図である。 第１の形態に係る反転型のＤＣ−ＤＣコンバータの構成を示す回路図である。 第２の形態に係るＤＣ−ＤＣコンバータの構成を示す回路図である。 図８のＤＣ−ＤＣコンバータにおける要素コンバータの構成を示す回路図である。 図８のＤＣ−ＤＣコンバータにおける制御部を示すブロック図である。 図９の要素コンバータにおける動作波形図である。 図８のＤＣ−ＤＣコンバータにおける電流の波形図である。 図８のＤＣ−ＤＣコンバータにおける制御部の別の例を示すブロック図である。 図１３のスケジューラにおける指示信号の発生頻度を示すタイミング図である。 従来のＤＣ−ＤＣコンバータの回路図である。 図１５のＤＣ−ＤＣコンバータにおける電圧および電流の波形図である。

符号の説明

Ｃｒ，Ｃｒ１〜Ｃｒｘ 共振用キャパシタ
Ｄｒ１〜Ｄｒｘ ドライバ
Ｅ１〜Ｅｘ 要素コンバータ
Ｅｍ 要素コンバータ（マスタ）
Ｅｓ１〜Ｅｓｘ 要素コンバータ（スレーブ）
Ｌ，Ｌ１〜Ｌｘ インダクタ
Ｔｓ１〜Ｔｓｘ オンオフタイミング設定回路
ＳＷＡ，ＳＷ１〜ＳＷｘ スイッチング素子
１，４，５ 制御部
２ オン時間検出部
３ 駆動列設定回路
２１ｍ タイミング決定回路（マスタ）
２２ｍ ソフトスイッチング制御回路（マスタ）
２０ｓ１，２０ｓ２ 位相差算出回路
２１ｓ１，２１ｓ２ タイミング決定回路（スレーブ）
２２ｓ１，２２ｓ２ ソフトスイッチング制御回路（スレーブ）
２３ スケジューラ

Claims (6)

1. 並列に配置され，各々が，インダクタと，前記インダクタの一端に接続されたキャパシタと，前記インダクタと前記キャパシタとの間のノードに一端が接続されたスイッチング素子および整流素子とを備えた複数の入力変換部と，
   出力負荷の変動に対して，入力変換部ごとのスイッチング素子のオンオフタイミングを，負荷を増やす場合にはオン時間とオフ時間とをともに長くし，負荷を減らす場合にはオン時間とオフ時間とをともに短くするように決定するオンオフタイミング設定部と，
   前記オンオフタイミング設定部での決定に従って，入力変換部ごとのスイッチング素子へ操作信号を出力するドライバと，
   前記オンオフタイミング設定部で決定されたオンオフタイミングに基づいて負荷への出力を検出する出力検出部と，
   前記出力検出部の検出結果に基づいて，前記複数の入力変換部のうち実際に出力を行うものを決定する駆動列設定部とを有し，
   前記駆動列設定部は，負荷への出力がより小さいときにはより少ない数の入力変換部による出力を決定し，負荷への出力がより大きいときにはより多い数の入力変換部による出力を決定するものであり，
   前記オンオフタイミング設定部は，前記駆動列設定部で出力すると決定された入力変換部についてのみ，スイッチング素子のオンオフタイミングを決定するものであることを特徴とするＤＣ−ＤＣコンバータ。
2. 並列に配置され，各々が，インダクタと，前記インダクタの一端に接続されたキャパシタと，前記インダクタと前記キャパシタとの間のノードに一端が接続されたスイッチング素子および整流素子とを備えた複数の入力変換部と，
   負荷への出力に基づいて，前記複数の入力変換部におけるスイッチング素子のオン時間を決定するオン時間決定部と，
   前記オン時間決定部での決定に従って，前記複数の入力変換部の１つであるマスタ入力変換部に対しスイッチング素子の操作信号を出力するマスタドライバと，
   前記オン時間決定部が決定したオン時間に基づいて，前記複数の入力変換部のうちマスタ以外のものであるスレーブ入力変換部の各々における，前記マスタ入力変換部のオンオフ動作に対する位相差を算出する位相差算出回路と，
   前記位相差算出回路が算出した位相差に基づいて，各スレーブ入力変換部に対しスイッチング素子の操作信号を出力するスレーブドライバとを有することを特徴とするＤＣ−ＤＣコンバータ。
3. 請求項２に記載のＤＣ−ＤＣコンバータにおいて，
   前記オン時間決定部へのオン時間決定指示信号を出力するとともに，それより高い頻度で前記位相差算出回路への位相差算出指示信号を出力する指示信号出力部を有し，
   前記オン時間決定部は，前記指示信号出力部からオン時間決定指示信号を受けたときにのみオン時間の変更を行うものであり，
   前記位相差算出回路は，前記指示信号出力部から位相差算出指示信号を受けたときにのみ位相差の変更を行うものであることを特徴とするＤＣ−ＤＣコンバータ。
4. 並列に配置され，各々が，インダクタと，前記インダクタの一端に接続されたキャパシタと，前記インダクタと前記キャパシタとの間のノードに一端が接続されたスイッチング素子および整流素子とを備えた複数の入力変換部を有するＤＣ−ＤＣコンバータの制御方法において，
   出力負荷の変動に対して，入力変換部ごとのスイッチング素子のオンオフタイミングを，負荷を増やす場合にはオン時間とオフ時間とをともに長くし，負荷を減らす場合にはオン時間とオフ時間とをともに短くするように決定し，
   決定されたオンオフタイミングに従って入力変換部ごとのスイッチング素子へ操作信号を出力し，
   決定されたオンオフタイミングに基づいて負荷への出力を検出し，
   検出された負荷への出力に基づいて，前記複数の入力変換部のうち実際に出力を行うものを決定するとともに，負荷への出力がより小さいときには，実際に出力を行う入力変換部の数をより少なくし，負荷への出力がより大きいときには，実際に出力を行う入力変換部の数をより多くし，
   実際に出力を行うと決定された入力変換部についてのみ，スイッチング素子のオンオフタイミングを決定することを特徴とするＤＣ−ＤＣコンバータの制御方法。
5. 並列に配置され，各々が，インダクタと，前記インダクタの一端に接続されたキャパシタと，前記インダクタと前記キャパシタとの間のノードに一端が接続されたスイッチング素子および整流素子とを備えた複数の入力変換部を有するＤＣ−ＤＣコンバータの制御方法において，
   負荷への出力に基づいて，前記複数の入力変換部におけるスイッチング素子のオン時間を決定し，
   決定されたオン時間に従って，前記複数の入力変換部の１つであるマスタ入力変換部に対しスイッチング素子の操作信号を出力し，
   決定されたオン時間に基づいて，前記複数の入力変換部のうちマスタ以外のものであるスレーブ入力変換部の各々における，前記マスタ入力変換部のオンオフ動作に対する位相差を算出し，
   算出された位相差に基づいて，各スレーブ入力変換部に対しスイッチング素子の操作信号を出力することを特徴とするＤＣ−ＤＣコンバータの制御方法。
6. 請求項５に記載のＤＣ−ＤＣコンバータの制御方法において，
   スレーブ入力変換部における位相差の変更を，マスタ入力変換部におけるオン時間の変更よりも高い頻度で行うことを特徴とするＤＣ−ＤＣコンバータの制御方法。

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