JP4598992B2 - 水晶発振回路 - Google Patents
水晶発振回路 Download PDFInfo
- Publication number
- JP4598992B2 JP4598992B2 JP2001165964A JP2001165964A JP4598992B2 JP 4598992 B2 JP4598992 B2 JP 4598992B2 JP 2001165964 A JP2001165964 A JP 2001165964A JP 2001165964 A JP2001165964 A JP 2001165964A JP 4598992 B2 JP4598992 B2 JP 4598992B2
- Authority
- JP
- Japan
- Prior art keywords
- oscillation
- current
- oscillation circuit
- circuit
- reference current
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 230000010355 oscillation Effects 0.000 title claims description 285
- 239000013078 crystal Substances 0.000 title claims description 79
- 238000003199 nucleic acid amplification method Methods 0.000 claims description 69
- 230000003321 amplification Effects 0.000 claims description 67
- 239000003990 capacitor Substances 0.000 claims description 30
- 230000005669 field effect Effects 0.000 claims description 21
- 238000007599 discharging Methods 0.000 claims description 4
- 230000004044 response Effects 0.000 claims description 3
- 230000001105 regulatory effect Effects 0.000 description 20
- 238000010586 diagram Methods 0.000 description 13
- 230000008878 coupling Effects 0.000 description 11
- 238000010168 coupling process Methods 0.000 description 11
- 238000005859 coupling reaction Methods 0.000 description 11
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 6
- 238000005259 measurement Methods 0.000 description 3
- 230000002159 abnormal effect Effects 0.000 description 2
- 230000000295 complement effect Effects 0.000 description 2
- 230000001276 controlling effect Effects 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- HBBGRARXTFLTSG-UHFFFAOYSA-N Lithium ion Chemical compound [Li+] HBBGRARXTFLTSG-UHFFFAOYSA-N 0.000 description 1
- BQCADISMDOOEFD-UHFFFAOYSA-N Silver Chemical compound [Ag] BQCADISMDOOEFD-UHFFFAOYSA-N 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000006378 damage Effects 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 238000001514 detection method Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000007613 environmental effect Effects 0.000 description 1
- 229910001416 lithium ion Inorganic materials 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
- 230000004043 responsiveness Effects 0.000 description 1
- 229910052709 silver Inorganic materials 0.000 description 1
- 239000004332 silver Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03B—GENERATION OF OSCILLATIONS, DIRECTLY OR BY FREQUENCY-CHANGING, BY CIRCUITS EMPLOYING ACTIVE ELEMENTS WHICH OPERATE IN A NON-SWITCHING MANNER; GENERATION OF NOISE BY SUCH CIRCUITS
- H03B5/00—Generation of oscillations using amplifier with regenerative feedback from output to input
- H03B5/30—Generation of oscillations using amplifier with regenerative feedback from output to input with frequency-determining element being electromechanical resonator
- H03B5/32—Generation of oscillations using amplifier with regenerative feedback from output to input with frequency-determining element being electromechanical resonator being a piezoelectric resonator
- H03B5/36—Generation of oscillations using amplifier with regenerative feedback from output to input with frequency-determining element being electromechanical resonator being a piezoelectric resonator active element in amplifier being semiconductor device
- H03B5/364—Generation of oscillations using amplifier with regenerative feedback from output to input with frequency-determining element being electromechanical resonator being a piezoelectric resonator active element in amplifier being semiconductor device the amplifier comprising field effect transistors
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03B—GENERATION OF OSCILLATIONS, DIRECTLY OR BY FREQUENCY-CHANGING, BY CIRCUITS EMPLOYING ACTIVE ELEMENTS WHICH OPERATE IN A NON-SWITCHING MANNER; GENERATION OF NOISE BY SUCH CIRCUITS
- H03B5/00—Generation of oscillations using amplifier with regenerative feedback from output to input
- H03B5/02—Details
- H03B5/06—Modifications of generator to ensure starting of oscillations
Landscapes
- Oscillators With Electromechanical Resonators (AREA)
Description
【発明の属する技術分野】
本発明は、相補型電界効果型トランジスタから構成する増幅部で、発振容量と水晶振動子を有する共振部を励振する水晶発振回路の構成に関する。
【0002】
【従来の技術】
水晶発振回路における従来技術として、一般に電子時計に用いられる水晶発振回路の構成と動作について図10を用いて説明する。
【0003】
従来技術に示す水晶発振回路9は、増幅部120と共振部10を有する発振回路130と定電圧手段94から構成されている。
尚、この水晶発振回路9は、電池などの電源電圧93を定電圧手段94によってレギュレート電圧92に降圧し、それを電源としている。
増幅部120は、増幅用P型電界効果型トランジスタ21(以下、増幅用PMOSFETと呼ぶ)と増幅用N型電界効果型トランジスタ22(以下、増幅用NMOSFETと呼ぶ)が相補的に動作するように接続しており、その入力端子123aと出力端子123b間には高抵抗である帰還抵抗23を接続する。
【0004】
共振部10は、第1の発振容量11と第2の発振容量12と水晶振動子13から構成されている。
第1の発振容量11と第2の発振容量12とは、一方の端子が基準電位91に接続し、第1の発振容量11の他方の端子が増幅部120の入力端子123aに接続し、第2の発振容量12の他方の端子が増幅部120の出力端子123bに接続している。
さらに、水晶振動子13は、増幅部120の入力端子123aと出力端子123b間に接続している。
この共振部10で共振回路を構成し、その共振周波数を32.768kHzになるように調整しており、水晶振動子13の機械振動の減衰量を増幅部120によって増幅し、共振部10と増幅部120間で正帰還をかけることによって発振が継続する。
【0005】
腕時計など携帯型機器の電源には、1.3Vから3.0V程度の電圧範囲の銀電池またはリチウムイオン電池が使用される。
特に駆動電力をできるだけ小さく抑え、電池寿命を延ばし、電池廃棄による環境破壊低減や、使用者に対しての電池交換回数低減が望まれるため、発振回路130や後段に接続される分周回路の電圧を、電池電圧から降圧する定電圧手段94を設けて、駆動電力を小さく抑える手段が取られる。
【0006】
しかし、電子時計が完全に停止している状態から駆動する場合や、正常駆動状態から何らかの外乱を受けて一時的に停止した状態が起こった場合、発振開始初期段階から定電圧手段94で駆動しようとすると、発振起動時間が長くなった
り、発振が開始しないという現象が発生する。
【0007】
これは、増幅部120の入力端子123aと出力端子123b間に高抵抗である帰還抵抗23を接続しているため、常に電源電圧93の1/2に増幅部120の直流的なバイアスが決まる。
そのため、増幅部120を構成する増幅用PMOSFET21と増幅用NMOSFET22の閾値電圧の2倍程度の電圧が、発振回路130の電源として供給されないと動作し得ないことになる。
これは、トランジスタ特性としては、電源電圧が閾値電圧よりも高い領域である線形領域または飽和領域で動作することを意味する。
【0008】
増幅部120による信号の増幅率が最大になるのは、増幅用PMOSFET21と増幅用NMOSFET22とがハイレベルからローレベル、ローレベルからハイレベルへと相補的に切り替わる動作状態近傍であり、その動作領域である飽和領域は電源電圧に比例して増幅率が増加する。
この増幅用PMOSFET21と増幅用NMOSFET22とが相補的に切り替わる動作状態を直流的なバイアス点という。
つまり、発振回路130の発振開始初期段階で起動時間が長かったり、発振しないという現象は、増幅用PMOSFET21と増幅用NMOSFET22の増幅率が小さいことに起因している。
【0009】
そこで、発振回路130の発振が停止している時は、増幅用PMOSFET21と増幅用NMOSFET22の増幅率を増加する手段をとることがある。
これは、発振回路130の発振と非発振を検出し、発振が停止しているときは電源電圧93で駆動し、定常的に発振しているときは、消費電力を抑えるため電源電圧93から定電圧手段94でレギュレート電圧92に降圧して回路を駆動する。
【0010】
【発明が解決しようとする課題】
しかしながら、従来例で示す発振回路120は、前述のように直流的なバイアス点が電源電圧93の1/2に決まるため安定した発振動作を得るには、発振回路130に印加する電源電圧93を増幅用PMOSFET21と増幅用NMOSFET22の閾値電圧以下に設定することはできない。
その為、低電力駆動で発振回路130を発振させるには限界がある。
【0011】
さらに、発振回路130を発振起動時には電源電圧93で駆動し、定常発振時には定電圧手段94によってレギュレート電圧92に降圧すると、発振起動時から定常発振時への電圧降下時に、定電圧手段94の周波数に対する応答性不足からレギュレートの出力電圧の変動が起こり、発振が停止したり、発振が安定しないという不具合が起こる。
定電圧手段94の周波数に対する応答性を上げるには、定電圧手段94の駆動電流を増加させ周波数特性を向上させればよいが、これでは、水晶発振回路9全体の消費電流が増加してしまい、低電力駆動には不利である。
この電源変動は、電源電圧93と定電圧手段94で降圧したレギュレート電圧92との電圧差が大きいほど顕著になって現れる。
また、一般に集積回路を構成するPMOSFETとNMOSFETは、周囲温度や製造的な変動によって加工寸法誤差が生じ、定電圧手段94で生成するレギュレート電圧92や増幅部120の特性が変動するため安定した発振特性を得ることができない。
【0012】
〔発明の目的〕
本発明の目的は、発振容量と水晶振動子を有する共振部と、前記共振部を励振する増幅部を有する発振回路において、発振起動時から定常発振時に至るまで特性変動を最小限に抑えて、安定した発振を可能にする水晶発振回路を提供するものである。
【0013】
【課題を解決するための手段】
上記目的を達成するため、本発明の水晶発振回路は、下記記載の構成を採用する。
【0014】
本発明の水晶発振回路は、発振容量と水晶振動子とを有する共振部と、前記共振部を励振する増幅用電界効果型トランジスタを有する増幅部と、を備える発振回路を有する水晶発振回路において、
前記増幅部のバイアス電流を設定する、基準電流制御手段と基準電流発生手段とを備える基準電流源と、前記発振回路が発振状態か非発振状態かを検出し、その状態に基づく制御信号を発生する制御信号発生手段と、を有し、
前記基準電流源は、前記基準電流制御手段に前記発振回路が非発振状態を示す前記制御信号が入力されたとき、前記バイアス電流が定常発振状態のときに比べて大きくなるように基準電流を制御することを特徴とする。
【0015】
〔作用〕
本発明の水晶発振回路においては、増幅部のバイアス電流を決定する基準電流制御手段と基準電流発生手段を有する基準電流源と、基準電流制御手段を制御する制御信号発生手段とを設ける。
本発明の構成では、制御信号発生手段によって発振回路の発振と非発振を検出し、その結果に基づく出力信号で基準電流制御手段を制御して基準電流源に流れる電流を設定する。
そして、発振時と非発振時で基準電流源によって増幅部のバイアス電流を制御し、発振起動時と定常発振時で適切な増幅部の増幅率を設定する。
その結果、発振起動時から定常発振時に至るまで特性変動を最小限に抑えて、低電力で瞬時に発振させ、かつ安定した定常発振を可能にする発振特性を得ることができる。
【0016】
【発明の実施の形態】
以下、図面を用いて本発明の最適な実施形態における水晶発振回路の構成について説明する。
【0017】
〔第1の実施形態における水晶発振回路の構成説明:図1〕
まずはじめに図1を用いて、本発明における第1の実施形態における水晶発振回路の構成を説明する。図1は、本発明の第1の実施形態における水晶発振回路を示した回路図である。
図1に示すように、水晶発振回路8は、制御信号発生手段60と、基準電流制御手段44と基準電流発生手段52とを有する基準電流源51と、共振部10と増幅部20からなる発振回路30で構成している。これらは、いずれも電池などを電源として動作する。
すなわち、従来技術のように定電圧手段によるレギュレート電圧で駆動していない。
【0018】
まず始めに、基準電流源51の構成について説明する。基準電流源51は、基準電流制御手段44と基準電流発生手段52から構成している。
基準電流制御手段44は、制御用MOSFET41と第1の基準抵抗42と第2の基準抵抗43から構成している。第1の基準抵抗42は、第2の基準抵抗43に比較して、その抵抗値は2桁以上低く設定する。
例えば、第1の基準抵抗42を数十KΩとすれば、第2の基準抵抗43は数MΩとする。
【0019】
制御用MOSFET41と第1の基準抵抗42とは、基準電位91と電源電圧93との電流経路に対して直列に接続されている。
制御用MOSFET41のソースは、基準電位91に接続し、ドレインが第1の基準抵抗42の一方の端子に接続し、その第1の基準抵抗42の他方の端子は接続点44aに接続している。
第2の基準抵抗43は、基準電位91と接続点44a間に接続しており、第1の基準抵抗42と第2の基準抵抗43とは並列接続している。
制御用MOSFET41のゲートは、制御信号発生手段60に接続し、制御信号発生手段60から出力される信号によって制御される。
【0020】
基準電流発生手段52は、第1のカラム49と第2のカラム50から構成している。
第1のカラム49は、第1のPMOSFET45と第1のNMOSFET46で構成され、第2のカラム50は、第2のPMOSFET47と第2のNMOSFET48で構成している。
第1のカラム49と第2のカラム50は、第1のPMOSFET45と第2のPMOSFET47のゲート同士を接続し、第1のNMOSFET46と第2のNMOSFET48のゲート同士を接続している。
第2のPMOSFET47はゲートとドレインを接続し、第1のNMOSFET46はゲートとドレインが接続している。
第1のPMOSFET45のソースは、基準電流制御手段44と接続点44aで接続し、第2のPMOSFET47のソースは基準電位91に接続している。
第1のNMOSFET46のソースと第2のNMOSFET48のソースは、電源電圧93に接続する。
基準電位91と接続点44a間に配置した基準電流制御手段44を一つの基準抵抗に置き換えると、一般的に知られたバンドギャップリファレンス型の定電圧回路になり、基準抵抗によって出力端子50aの電圧が定まる。
【0021】
次に、図2を用いて制御信号発生手段60の構成について説明する。
制御信号発生手段60は、インバータ67a、67bと第1の充放電回路61とインバータ67cと第2の充放電回路62と論理和63によって構成してい
る。
同じ入力信号68に対して、第1の充放電回路61側には、2段のインバータ67a、67bを接続し、第2の充放電回路62側には、1段のインバータ67cを接続している。
【0022】
第1の充放電回路61は、容量64aと抵抗65aとN型電界効果型トランジスタ66aで構成している。容量64aと抵抗65aは並列に接続し、その一方を基準電位91に接続し、他方をN型電界効果型トランジスタ66aのドレインに接続する。
N型電界効果型トランジスタ66aのゲートは、インバータ67bの出力信号を入力とする。
第2の充放電回路62も、第1の充放電回路61と同様に、容量64bと抵抗65bとN型電界効果型トランジスタ66bで構成しており、N型電界効果型トランジスタ66bのゲートは、インバータ67cの出力信号を入力とする。
第1の充放電回路61と第2の充放電回路62の出力は、2入力型の論理和63の各々の入力端子に入力される。
【0023】
入力信号68にクロックが入力されると、第1の充放電回路61と第2の充放電回路62のどちらか一方が充電状態で他方が放電状態となる。
充電状態では、N型電界効果型トランジスタがオンして容量に電荷が充電され、放電状態では、N型電界効果型トランジスタはオフとなり、容量に充電された電荷が抵抗を介して放電される。
【0024】
次に、図1を用いて発振回路30の構成について説明する。
発振回路30は、共振部10と増幅部20から構成されている。この共振部10は、第1の発振容量11と第2の発振容量12と水晶振動子13から構成されている。
第1の発振容量11は、基準電位91と増幅部20の入力端子23a間に接続され、第2の発振容量12は基準電位91と増幅部20の出力端子23b間に接続されている。
水晶振動子13は、増幅部20の入力端子23aと出力端子23b間に接続されている。
【0025】
増幅部20は、入力信号に対して相補的に動作する増幅用PMOSFET21と増幅用NMOSFET22と第1の高抵抗24と第2の高抵抗25と第1の結合容量26と第2の結合容量27から構成している。
【0026】
第1の高抵抗24と第2の高抵抗25は、発振回路30の交流信号が基準電流源51にフィードバックしないように抵抗の温度係数と製造ばらつきを考慮し、数百MΩの抵抗値とする。
第1の結合容量26と第2の結合容量27は、発振回路30で生成する交流成分を増幅用PMOSFET21と増幅用NMOSFET22のゲートに伝達させるためのもので、ゲート容量との分圧比から、増幅用PMOSFET21と増幅用NMOSFET22のゲート容量の10倍以上の容量値に設定する。例えば、ゲート容量を1pFとすれば、結合容量26、27は10pFの設定となる。
【0027】
第1の結合容量26と第2の結合容量27の一方の端子は、増幅部20の入力端子23aと接続し、第1の結合容量26の他方の端子は、増幅用PMOSFET21のゲートと接続し、第2の結合容量27の他方の端子は、増幅用NMOSFET22のゲートと接続されている。
この第1の結合容量26と第2の結合容量27によって、増幅部20の入力端子23aが湿度などで漏れ電流が流れるような場合に起こる入力端子23aの直流的なバイアス変動を小さくすることができる。
【0028】
第1の高抵抗24は、基準電流源51の出力端子50aと増幅用PMOSFET21のゲートとの間に接続し、第2の高抵抗25は、増幅部20の出力端子23bと増幅用NMOSFET22のゲートとの間に接続する。
これによって、増幅用PMOSFET21は、第1の高抵抗24を介して基準電流源51によって定電流バイアスされ、増幅用NMOSFET22は、第2の高抵抗25で直流的に電圧負帰還を与えることで、増幅用PMOSFET21でバイアスされた結果に応じて自己バイアスされる。
【0029】
この構成では、制御信号発生手段60が、発振回路30の出力端子23bの信号によって発振と非発振を検出し、それに基づく信号を基準電流制御手段44に出力して制御する。基準電流源51に流れる電流は、基準電流制御手段44で制御され設定される。
さらに、基準電流源51で設定された電流に基づいて発振回路30の増幅部20のバイアス電流を設定することで、発振と非発振時で増幅部20の増幅率を変化させる。
この時の電源電圧93は、発振停止から発振起動時、さらに定常発振時に至るまで変化しない。
【0030】
次に、第1の実施形態における水晶発振回路の動作について詳細に説明する。図1に示す水晶発振回路の構成では、図10に示した従来技術の水晶発振回路9のように定電圧手段94で決まるレギュレート電圧92に依存することなく、基準電流源51によって増幅部20のバイアスを決定することができる。
増幅部20を構成する増幅用PMOSFET21を基準電流源51によって、閾値電圧近傍にバイアスすると、ドレイン電流が指数関数的に増加する領域で動作する。ここで、基準電位91を0V、電源電圧93を負電圧とする。
増幅用PMOSFET21の閾値電圧を−0.5V、増幅用NMOSFET22の閾値電圧を0.5Vとし、基準電流源51によって増幅用PMOSFET21を閾値電圧近傍にバイアスするとこの発振回路30は、電源電圧が−0.5Vでも動作する。
【0031】
このように、ゲート電圧が閾値電圧以下である指数関数領域でのMOSFETの増幅率は、バイポーラトランジスタの電流増幅率と同様にドレイン電流に比例して増加する。
つまり、この増幅部20を指数関数領域で動作させ、増幅率を増加させるには基準電流源51によって増幅用PMOSFET21のバイアス電流を増加させればよい。
【0032】
つまり、非発振の時は増幅率を増加させるために基準電流源51の電流を増加し、増幅用PMOSFET21のバイアス電流を増加させ、定常発振時は低電力で動作させるため基準電流源51によって発振に最低必要な増幅率まで低下させる。
【0033】
基準電流源51は、このように発振起動時と定常発振時における増幅部20のバイアス電流を決定するために用いる。
この基準電流源51の出力端子50aの電圧は、基準電流制御手段44によって決定され、水晶発振回路8が安定動作領域になると、電源電圧93に対して一定の電流が流れるようになる。
増幅部20を構成する増幅用PMOSFET21のバイアス電流は、基準電流源51を構成する第2のカラム50に流れる電流と、第2のPMOSFET47と増幅用PMOSFET21のゲート幅Wとゲート長Lとの比とで決定される。
【0034】
この基準電流源51に流れる一定電流を発振停止時から定常発振に至る発振起動時と、定常発振時とで、制御信号発生手段60から出力される信号で動作する基準電流制御手段44によって切り換える。
【0035】
図2に示すように、制御信号発生手段60は、クロックが入力されると第1の充放電回路61と第2の充放電回路62とは各々異なった論理が入力され、どちらか一方が充電状態であれば、他方は放電状態となる。
基準電位91を0Vとして、電源電圧93を負電圧とすれば、充放電回路の出力は、充電されていれば電源電圧93のレベルとなり、放電状態ならば基準電位91のレベルを出力する。
発振が継続した状態で、制御信号発生手段60にクロックが入力されていれ
ば、どちらか一方の充放電回路が放電状態にあっても、次のクロックが入力されるため、充放電回路の出力に接続してある論理和63の出力は、常に電源電圧レベルを出力する。
発振が停止すると、どちらか一方の充放電回路は放電状態にあって、放電が進み論理和63の閾値を越えると、論理和63の出力は電源電圧レベルから反転して基準電位レベルを出力する。
【0036】
このように制御信号発生手段60は、発振と非発振の状態を検出して、その検出結果に基づく信号を出力して基準電流制御手段44に入力する。
尚、本例の場合の論理和63は負論理とし、発振停止を検出すると電源電圧レベルを出力し、発振を検出すると基準電位レベルを出力する。
【0037】
非発振時、つまり発振が停止している場合は、制御信号発生手段60が発振停止を検出し、電源電圧レベルを出力して、基準電流制御手段44の制御用MOSFET41がオンになる。
そして、基準電流制御手段44は、低抵抗である第1の基準抵抗42と高抵抗である第2の基準抵抗43とが並列接続される状態となるため、合成抵抗は低抵抗である第1の基準抵抗42で決定される。
そして、第1の基準抵抗42で決定された基準電流によって、増幅部20を構成する増幅用PMOSFET21のバイアス電流が決定する。
【0038】
この時、発振起動時に充分な増幅率を得て、発振開始後、定常発振に至る。その後、制御信号発生手段60は、発振状態を検出する。
発振を検出すると、制御信号発生手段60は、基準電位レベルを出力し、基準電流制御手段44の制御用MOSFET41をオフさせる。この時、制御用MOSFET41のゲートはハイの信号が入力されることになる。
この場合は、制御用MOSFET41のオフ抵抗が、第2の基準抵抗43に比較して数桁大きいので、基準電流制御手段44の合成抵抗は、第2の基準抵抗43で決まり、基準電流源51に流れる電流が決定される。
そして、第2の基準抵抗43で決定された基準電流によって、増幅部20を構成する増幅用PMOSFET21のバイアス電流が決定する。
この時、増幅部20を構成する増幅用PMOSFET21のバイアス電流は、定常発振時に最低必要な電流まで低下することになる。
バイアス電流を変化させることは、前述したように増幅部20の増幅率を変化させることである。
【0039】
次に、本発明の水晶発振回路の重要なポイントであるバイアス電流と高次発振について詳細に説明する。まず、始めにバイアス電流について説明する。
図3は、増幅部20の直流的なバイアス電流を説明するために測定した回路図を示したものである。尚、図3では図1と同一構成部分には同一符号を付けている。
それは、図1に示す発振回路30の増幅部20を取り出し、増幅部20を構成する増幅用PMOSFET21のゲート電圧をパラメータにして、増幅部20に印加する電源電圧93に対する増幅部20に流れるバイアス電流を測定するものである。
増幅用PMOSFET21にゲート電圧を印加する直流電源94は、第1の高抵抗24と基準電位91との間に接続した。
【0040】
図5は、図3に示した測定回路によって、増幅部20を構成する増幅用PMOSFET21のゲート電圧をパラメータにして、増幅部20に印加する電源電圧93に対する増幅部20に流れるバイアス電流の変化を示したものである。
図5の横軸は、増幅部20に印加する電源電圧93を示し、縦軸は増幅部20に流れる電流、すなわちバイアス電流を示している。ここで、基準電位91を0Vとして電源電圧93を負電圧とした。
パラメータとした増幅用PMOSFET21のゲート電圧は、曲線71が−0.40V、曲線72が−0.50V、曲線73が−0.55V、曲線74が−0.60Vを示している。
【0041】
図5に示すように、電源電圧93を増加させていくと、ある電源電圧からバイアス電流が増加し始める。
増幅用PMOSFET21のゲート電圧が曲線71、72、73、74と基準電位91に対して低くなると、それに応じて定電流特性を示す飽和電流が増加する。
これは、増幅用PMOSFET21に印加されるゲート電圧によって、定電流となる点70が破線で示す曲線70aの曲線上を変化することを示しており、基準電位に対してゲート電圧が低くなるほど設定した電源電圧側に移動することが判る。
【0042】
図6は、図3に示す測定回路によって、増幅用PMOSFET21のゲート電圧をパラメータにした時の増幅部20に印加する電源電圧93に対する出力端子23bの電圧(以下、出力電圧と呼ぶ)を示したものである。
図6の横軸は、増幅部20に印加する電源電圧93を示し、縦軸は増幅部20の出力電圧を示している。縦軸に示した出力電圧は、上側が負電位、つまり電源電圧側を示している。
パラメータとした増幅用PMOSFET21のゲート電圧は、曲線75が−0.40V、曲線76が−0.50V、曲線77が−0.55V、曲線78が−0.60Vである。
【0043】
増幅部20に印加する電源電圧93が一定で、増幅用PMOSFET21のゲート電圧が、基準電位91に対して低くなると、出力電圧は基準電位側に移動する。
さらに、増幅部20に印加する電源電圧93が増加すると、出力電圧は基準電位91に対して電源電圧側に移動することを示している。
この図6の出力電圧は、図5に示した増幅部20を構成する増幅用PMOSFET21の電源電圧93に対する電流特性が、直線領域から定電流領域に変わる点70の変化に対応しており、増幅部20の直流的なバイアスが電源電圧93によって移動することを示している。
つまり、増幅部20を構成する増幅用PMOSFET21を常に定電流でバイアスするには、少なくとも増幅用PMOSFET21が定電流特性を示す領域に直流的なバイアスを設定する必要がある。
それは、図5に示す増幅用PMOSFET21の各ゲート電圧の定電流となる点70を結んで描ける曲線70aよりも右側である基準電位に対して低電源側の電圧領域となる。
【0044】
本発明の水晶発振回路は、発振と非発振を制御信号発生手段60で検出し、その結果に基づく信号によって基準電流制御手段44を制御して基準電流源51の電流を制御する。
その結果、基準電流によって決まる増幅部20のバイアス電流を発振起動時は増加させ、定常発振時は減少させる。
これは、増幅部20の増幅率を定常発振時に比較して発振起動時は増加させるということであるが、発振起動時に単純にバイアス電流を増加させればよいのではなく、前述した直流的なバイアスが増幅部20を構成する増幅用PMOSFET21の定電流領域になるように設定する。
【0045】
つまり、図5と図6から電源電圧93を−0.63Vとすると、増幅用PMOSFET21が定電流領域になる最大のバイアス電流値は、ゲート電圧が
−0.55Vの時で約150nAであることが判る。
逆に、この例でバイアス電流を150nA以上に設定しようとしても、増幅用PMOSFET21は定電流領域から直線領域へと移動して(曲線70aの左側の領域に移動して)、設定電流が得られない。
これは、増幅部20の出力電圧が基準電位側に移動することを示しており、直流的なバイアスが基準電位側にずれている状態となる。
【0046】
次に、本発明の水晶発振回路のもう1つのポイントであるバイアス電流と高次発振との関係を説明する。
図7は、図1に示す本発明の水晶発振回路のバイアス電流と高次発振との関係を示した図である。高次発振とは、本来の発振周波数に対して2倍、3倍など高次数の発振周波数となる発振状態のことである。
ここでは、発振回路30の共振部10が32.768kHzで共振するように設定しているので、2倍高次発振では発振周波数が約66kHzとなり、3倍高次発振では発振周波数が約99kHzとなる。
【0047】
高次発振は、発振回路30の共振部10で設定した周波数から見れば異常な発振であり、設計上は避ける必要がある。
図7の横軸は、増幅部20に印加する電源電圧93を示し、縦軸は高次発振しない最大のバイアス電流を示している。
つまり、増幅部20に印加される電源電圧93に対して、ここに示す曲線以上のバイアス電流が印加されると高次発振することを示している。
逆に言うと、図7の斜線領域内で電源電圧とバイアス電流を設定すれば、高次発振が起こらず正常に発振することを示している。
発振する最低電源電圧は、−0.5Vであり、電源電圧93を基準電位に対して負側に増加していくと−0.8V付近でピークを持ち、−1.0Vを越える付近から最大バイアス電流は急激に減少していく。
つまり、電源電圧93を増加させると正常発振するバイアス電流範囲が小さくなることを示している。
【0048】
前述の例において、図5の電源電圧93に対するバイアス電流の関係と図7の電源電圧93と正常発振領域の関係に当てはめると、電源電圧93が−0.63Vでバイアス電流が150nAの点は、図7中の点79であり、直流的なバイアスも増幅部20を構成する増幅用PMOSFET21の定電流領域(飽和領域)に位置し、しかも高次発振しない領域であることが判る。
このように、バイアス電流と高次発振領域とは、電源電圧に対して密接な関係があることが判る。
【0049】
以上説明したように、本発明の水晶発振回路の増幅部20はMOSFETの指数関数領域で動作するため、その増幅率は増幅部20に流れる電流であるバイアス電流によって決まる。そのため、発振起動時はバイアス電流を増加し、定常発振時はバイアス電流を発振が持続するに必要な程度まで低下させることによって低電力で駆動することができる。
このバイアス電流の切換は、発振と非発振を検出して基準電流制御手段44で基準電流源51の電流を設定することで実現する。
さらに、そのバイアス電流は、増幅部20の増幅用PMOSFET21が定電流領域にバイアスされ、且つ電源電圧93によって変化する図7に示した斜線領域である高次発振が起こらない安定領域に設定する。
【0050】
図8は、図1の水晶発振回路の動作を示した一例である。
横軸は、増幅部20に印加する電源電圧93を示し、縦軸は発振回路30の発振電流を示したものである。
この時の、非発振状態である発振起動時のバイアス電流は150nAとし、定常発振時のバイアス電流を10nAとした。実際に印加する電源電圧93は、−0.63Vとする。
図8中の曲線101は、発振起動時にバイアス電流が150nAに設定された状態を示しており、曲線102は発振を検出して、バイアス電流が10nAに減少したときの発振電流曲線を示している。
電源電圧93が−0.63Vであれば、異常発振することなく瞬時に発振が開始し、定常発振時には、曲線102の電源電圧−0.63Vに対する発振電流15nAで安定した発振が得られる。
【0051】
このように、本発明の水晶発振回路では、電源電圧に依存することなく、増幅部の直流的なバイアスを基準電流源によって定電流バイアスするために、発振回路の駆動電源電圧を低くすることができる。
さらに、発振回路がMOSFETの指数関数領域で動作するため、発振起動時の増幅率増加の手段は、増幅部のバイアス電流のみを増加させるので、電源電圧変動もなく、低電力でしかも安定な発振を得ることができる。
【0052】
〔第2の実施形態における水晶発振回路の構成説明:図4〕
次に図4を用いて、本発明の第2の実施形態における水晶発振回路の構成について説明する。図4は、本発明の第2の実施形態における水晶発振回路を示したものであり、図1の第1の実施形態における水晶発振回路と同一構成要素には同一符号をつけている。
図4に示すように、水晶発振回路7は、制御信号発生手段60と、基準電流制御手段44と基準電流発生手段52を有する基準電流源51と、共振部10と増幅部20と電流制御用素子29からなる発振回路230と、定電圧手段94から構成している。
【0053】
制御信号発生手段60と、基準電流制御手段44と基準電流発生手段52を有する基準電流源51の構成については、図1を用いて説明した第1の実施形態における水晶発振回路の構成と同じであるので構成の説明は省略する。
発振回路230は、共振部10と増幅部20と電流制御用素子29から構成されている。共振部10と増幅部20の構成も第1の実施形態と同じであり、構成の説明は省略する。
第1の実施形態における発振回路30の構成と異なっている点は、電流制御用素子29と定電圧手段94を設けたことである。電流制御要素子29は、N型電界効果型トランジスタである。
定電圧手段94は、基準電位91と電源電圧93によって駆動し、その出力電圧は電源電圧93を降圧したレギュレート電圧92となる。そのレギュレート電圧92は、制御信号発生手段60と基準電流源51と発振回路230の電源として接続される。
【0054】
この電流制御用素子29は、増幅部20を構成する増幅用PMOSFET21と電流経路方向に対して直列に接続している。
つまり電流制御用素子29は、増幅用PMOSFET21のソースとレギュレート電圧92間に接続している。
さらに、電流制御用素子29のゲート電圧は、第3の高抵抗28を介して基準電流源51によって制御され、前述した増幅部20のバイアス電流の変化に連動して印加される。
【0055】
第1の実施形態における水晶発振回路では、電源電圧の絶対値を低く設定できる場合を示したが、第2の実施形態における水晶発振回路では、水晶発振回路以降の例えば、分周回路が発振回路駆動電圧では、動作することができないような場合に、分周回路が動作する電圧まで電源電圧93を降圧してレギュレート電圧92で駆動し、さらに発振回路230の駆動電圧を低下させたい場合に有効である。
電流制御用素子29に印加される電圧をレギュレート電圧92として、基準電流源51によって電流制御用素子29に流れる電流を制御することができる。
【0056】
次に、第2の実施形態における水晶発振回路の動作について説明する。
前述した図8において、曲線103は、図4の水晶発振回路の電源電圧に対する発振電流の関係を示したものである。
この場合は、第1の実施形態の水晶発振回路と同じく、電源電圧93に対して増幅部20の増幅用PMOSFET21が定電流領域となり、且つ、高次発振しない領域でバイアス電流を設定する。
ここでは、電源電圧はレギュレート電圧92を−0.7V、発振開始時のバイアス電流は、150nA、定常発振時は10nAとした。
【0057】
発振起動時は、150nAのバイアス電流が増幅部20の増幅用PMOSFET21に流れるが、発振を検出した後は、曲線103のように電源電圧93に対して15nAの定電流である発振電流が流れる。
本例の場合、発振起動時はレギュレート電圧92である−0.7Vが印加されているが、定常発振時は、電流制御用素子29によって発振電流が15nAになる。
この定常発振時、増幅部20に印加される実際の電圧は、図8の曲線103から発振電流が15nAになる点、つまり−0.55V程度になる。
【0058】
このように、発振回路以降の回路が低電圧で駆動できない場合は、分周回路をレギュレート電圧92で駆動し、発振回路230は電流制御用素子29を用いて発振回路を定電流制御して、実質の発振回路に印加される電圧をレギュレート電圧よりもさらに下げることができる。
この場合も、第1の実施の形態と同じく水晶発振回路は、電源電圧に依存することなく、増幅部の直流的なバイアスを基準電流源によって定電流バイアスするために、発振回路の駆動電源電圧を低くすることができ、さらに発振回路がMOSFETの指数関数領域で動作するため、発振起動時の増幅率増加の手段は、増幅部のバイアス電流のみを増加させるので、電源電圧変動もなく、低電力でしかも安定な発振を得ることができる。
【0059】
〔本発明の水晶発振回路を用いた電子時計の構成説明:図9〕
次に、本発明の水晶発振回路を電子時計に利用した場合についてその構成を説明する。図9は、電子時計の構成を示す図である。
図9に示す電子時計は、制御信号発生手段60と、タイマ回路81と、基準電流制御手段と基準電流発生手段を有する基準電流源51と、共振部と増幅部と電流制御用素子からなる発振回路30と、電子時計の運針や歩度調整などの各種制御を行う分周回路82と、バッファ回路83と、針を回転させるための各種ギアを駆動するステップモータ84と、定電圧手段94から構成している。一般に電子時計用の共振部は、32.768kHzで共振するように調整している。
【0060】
〔本発明の水晶発振回路を用いた電子時計の動作説明:図4、図9〕
つぎに、電子時計に本発明の水晶発振回路を用いた場合の動作について図4及び図9を用いて説明する。
図4に示す本発明の第2の実施形態における水晶発振回路で説明する。発振回路30の出力は、分周回路82に入力され、バッファ回路83には周波数1Hzとなった信号が入力され、ステップモータ84を駆動する。
ステップモータ84を駆動するときのバッファ回路83の出力信号は、レギュレート電圧92から電源電圧93である電池電圧に昇圧されている。
発振と非発振は、制御信号発生手段60によってその状態を検出し、タイマ回路81を介して基準電流源51の基準電流制御手段44を制御する。
タイマ回路81は、発振状態を確実に検出するため任意時間後に発振検出した信号を基準電流制御手段44の制御用MOSFET41のゲートに出力するようにしている。
【0061】
非発振時、つまり発振が停止して電子時計が停止している時から駆動する場合は、制御信号発生手段60が発振停止を検出し、タイマ回路81で任意時間だけその状態を保持した後、その信号を基準電流制御手段44の制御用MOSFET41のゲートに印加する。この場合、制御用MOSFET41をオンにするためゲートに入力される信号はローである。
そして、基準電流制御手段44は、低抵抗である第1の基準抵抗42と高抵抗である第2の基準抵抗43とが並列接続される状態となるため、合成抵抗は低抵抗である第1の基準抵抗42で決定される。
そして、第1の基準抵抗42で決定された基準電流によって、増幅部20を構成する増幅用PMOSFET21のバイアス電流が決定する。この時、発振起動時に充分な増幅率を得て、発振開始後、定常発振に至る。
【0062】
その後、分周回路82を動作させるに必要な発振振幅が得られると電子時計を駆動するすべての回路が動作し、分周回路82から出力される信号が制御信号発生手段60に入力され、発振状態を検出する。
発振を検出すると、タイマ回路81で安定発振時間(例えば、500ms)だけその状態を保持した後、基準電流制御手段44の制御用MOSFET41をオフさせる。この時、制御用MOSFET41のゲートはハイの信号が入力されることになる。
この場合は、制御用MOSFET41のオフ抵抗が、第2の基準抵抗43に比較して数桁大きいので、基準電流制御手段44の合成抵抗は、第2の基準抵抗43で決まり、基準電流源51に流れる電流が決定される。
そして、第2の基準抵抗43で決定された基準電流によって、増幅部20を構成する増幅用PMOSFET21のバイアス電流が決定する。この時、増幅部20を構成する増幅用PMOSFET21のバイアス電流は、定常発振時に最低必要な電流まで低下することになる。
【0063】
従来の水晶発振回路では、増幅部の直流バイアスは電源電圧の1/2に自動的に決まるため、増幅部を構成する電界効果型トランジスタの約2倍の閾値電圧分だけ電源電圧を必要とした。そのため、電源電圧を低くするには限界があった。
さらに、発振起動時にレギュレータ電圧から電源電圧に切換えて増幅部の増幅率を増加させる手段では、定常発振時に電源電圧からレギュレート電圧に切り換えるときに、レギュレータ回路の周波数応答性が低いために電源電圧変動が起こり、安定した発振を得ることができなかった。
本発明の水晶発振回路を電子時計に用いることにより、電源電圧変動もなく、発振起動時から定常発振時まで1秒以内に発振し、定常発振時には電子時計を駆動する回路全体で、30nAという低電流で安定動作することができた。
【0064】
【発明の効果】
以上説明したように、本発明の水晶発振回路においては、電源電圧に依存することなく、増幅部の直流的なバイアスを基準電流源によって定電流バイアスするために、発振回路の駆動電源電圧を低くすることができる。
さらに、発振回路がMOSFETの指数関数領域で動作するため、発振起動時の増幅率増加の手段は、増幅部のバイアス電流のみを増加させるので、電源電圧変動もなく、低電力でしかも安定な発振を得ることができる。
その結果、発振起動時から定常発振時に至るまで特性変動を最小限に抑えて、低電力で瞬時に発振させ、かつ安定した定常発振を可能にする発振特性が本発明の水晶発振回路では得られる。
【図面の簡単な説明】
【図1】本発明の第1の実施形態における水晶発振回路を示す回路図である。
【図2】本発明の実施形態における水晶発振回路の制御信号発生手段を示す回路図である。
【図3】本発明の実施形態における水晶発振回路の特性測定を行う測定回路を示す図面である。
【図4】本発明の第2の実施形態における水晶発振回路を示す回路図である。
【図5】本発明の実施形態における水晶発振回路の特性を示す図面である。
【図6】本発明の実施形態における水晶発振回路の特性を示す図面である。
【図7】本発明の実施形態における水晶発振回路の特性を示す図面である。
【図8】本発明の実施形態における水晶発振回路の特性を示す図面である。
【図9】本発明の実施形態における水晶発振回路を電子時計に用いた場合の構成を示すブロック図である。
【図10】従来技術における水晶発振回路を示す回路図である。
【符号の説明】
7:水晶発振回路 8:水晶発振回路
10:共振部 11:第1の発振容量
12:第1の発振容量 13:水晶振動子
20:増幅部 29:電流制御用素子
30:発振回路 41:制御用MOSFET
42:第1の基準抵抗 43:第2の基準抵抗
44:基準電流制御手段 51:基準電流源
60:制御信号発生手段 91:基準電位
92:レギュレート電圧 93:電源電圧
94:定電圧手段
Claims (5)
- 発振容量と水晶振動子とを有する共振部と、前記共振部を励振する増幅用電界効果型トランジスタを有する増幅部と、を備える発振回路を有する水晶発振回路において、
前記増幅部のバイアス電流を決定する、基準電流制御手段と基準電流発生手段とを備える基準電流源と、
前記発振回路が発振状態か非発振状態かを検出し、その状態に基づく制御信号を発生する制御信号発生手段と、
を有し、
前記基準電流源は、前記基準電流制御手段に前記発振回路が非発振状態を示す前記制御信号が入力されたとき、前記バイアス電流が定常発振状態のときに比べて大きくなるように基準電流を制御することを特徴とする水晶発振回路。 - 前記増幅部は、2つの増幅用電界効果型トランジスタを有し、
前記基準電流源は、前記増幅部の一方の前記増幅用電界効果型トランジスタのバイアス電流を設定し、
前記基準電流制御手段は、前記発振回路が非発振状態のときの前記バイアス電流の電流値を、一方の前記増幅用電界効果型トランジスタの定電流領域に設定すると共に、前記発振回路が高次発振しない電流領域に設定することを特徴とする請求項1に記載の水晶発振回路。 - 前記基準電流制御手段は、前記制御信号で動作する制御用電界効果型トランジスタと、前記制御用電界効果型トランジスタと直列に接続する第1の基準抵抗と、前記制御用電界効果型トランジスタおよび前記第1の基準抵抗と並列に接続する第2の基準抵抗と、
を有し、
前記制御用電界効果型トランジスタのオンまたはオフにより、前記第2の基準抵抗と、前記第1の基準抵抗と前記第2の基準抵抗との合成抵抗と、を切り換え、これらの抵抗により前記基準電流を決定することを特徴とする請求項1または2に記載の水晶発振回路。 - 前記制御信号発生手段は、同一入力信号に対して互いに充電と放電との異なる状態となる並列に接続した2つの充放電回路を有し、前記2つの充放電回路の出力信号を入力とする論理和を備え、
前記発振回路の出力を前記入力信号として入力し、前記論理和の出力信号を前記制御信
号として出力することを特徴とする請求項1から3のいずれか1つに記載の水晶発振回路。 - 定電圧手段と前記基準電流源によって制御される電流制御用素子とを有し、
前記定電圧手段の出力を前記制御信号発生手段と前記基準電流源と前記発振回路とに入力し、
前記電流制御用素子は、前記増幅部と前記定電圧手段の出力との間に設け、
前記発振回路は、前記電流制御用素子が前記バイアス電流の変化に連動して制御されることで定電流制御されることを特徴とする請求項1から4のいずれか1つに記載の水晶発振回路。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2001165964A JP4598992B2 (ja) | 2001-06-01 | 2001-06-01 | 水晶発振回路 |
US10/157,999 US6727769B2 (en) | 2001-06-01 | 2002-05-31 | Crystal oscillator circuit using CMOSFETs |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2001165964A JP4598992B2 (ja) | 2001-06-01 | 2001-06-01 | 水晶発振回路 |
Publications (3)
Publication Number | Publication Date |
---|---|
JP2002359524A JP2002359524A (ja) | 2002-12-13 |
JP2002359524A5 JP2002359524A5 (ja) | 2008-06-26 |
JP4598992B2 true JP4598992B2 (ja) | 2010-12-15 |
Family
ID=19008572
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2001165964A Expired - Fee Related JP4598992B2 (ja) | 2001-06-01 | 2001-06-01 | 水晶発振回路 |
Country Status (2)
Country | Link |
---|---|
US (1) | US6727769B2 (ja) |
JP (1) | JP4598992B2 (ja) |
Families Citing this family (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2004093308A1 (ja) | 2003-04-15 | 2004-10-28 | Fujitsu Limited | 水晶発振回路 |
US6888418B2 (en) * | 2003-06-24 | 2005-05-03 | Stmicroelectronics, Inc. | Control circuit and method for a crystal oscillator using a timer |
US7002422B1 (en) * | 2004-04-01 | 2006-02-21 | Pericom Semiconductor Corp. | Current-mirrored crystal-oscillator circuit without feedback to reduce power consumption |
EP1638202A1 (en) * | 2004-09-21 | 2006-03-22 | Dialog Semiconductor GmbH | Oscillator with controlled current source |
US7123109B2 (en) * | 2004-12-15 | 2006-10-17 | Intel Corporation | Crystal oscillator with variable bias generator and variable loop filter |
US7355489B2 (en) * | 2006-02-10 | 2008-04-08 | Cypress Semiconductor Corp. | High gain, high frequency CMOS oscillator circuit and method |
JP5040117B2 (ja) * | 2006-02-17 | 2012-10-03 | セイコーエプソン株式会社 | 発振回路、物理量トランスデューサ及び振動ジャイロセンサ |
EP1916762B1 (fr) * | 2006-10-27 | 2018-05-30 | EM Microelectronic-Marin SA | Oscillateur à quartz asservi en amplitude avec domaine étendu de tension et de température |
JP2012138890A (ja) * | 2010-12-10 | 2012-07-19 | Nippon Dempa Kogyo Co Ltd | 圧電発振器 |
JP5746650B2 (ja) * | 2012-03-14 | 2015-07-08 | 旭化成エレクトロニクス株式会社 | 発振器 |
US10050585B2 (en) * | 2015-06-18 | 2018-08-14 | Microchip Technology Incorporated | Ultra-low power crystal oscillator with adaptive self-start |
Family Cites Families (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5338249A (en) | 1976-09-20 | 1978-04-08 | Seiko Epson Corp | Crystal oscillator circuit |
JPS55109003A (en) * | 1979-02-16 | 1980-08-21 | Citizen Watch Co Ltd | Oscillation circuit |
CH641316B (fr) * | 1980-09-19 | Ebauches Electroniques Sa | Circuit oscillateur a faible consommation de courant. | |
JPS57187684A (en) | 1981-05-15 | 1982-11-18 | Citizen Watch Co Ltd | Integrated circuit for electronic timepiece |
US4896122A (en) * | 1989-07-14 | 1990-01-23 | Motorola, Inc. | Multiple bandwidth crystal controlled oscillator |
US6408008B1 (en) * | 1993-04-06 | 2002-06-18 | Creative Integrated Systems, Inc. | Circuit for attenuation of echos caused by line variations and an interfacing system for capacitively coupling a plurality of sources to a two-wire communication line |
JP3284341B2 (ja) * | 1997-11-14 | 2002-05-20 | 日本プレシジョン・サーキッツ株式会社 | 発振回路 |
JP3201339B2 (ja) * | 1998-04-07 | 2001-08-20 | 日本電気株式会社 | 発振回路 |
US6169462B1 (en) * | 1999-07-14 | 2001-01-02 | Thomson Licensing S.A. | Oscillator with controlled current source for start stop control |
-
2001
- 2001-06-01 JP JP2001165964A patent/JP4598992B2/ja not_active Expired - Fee Related
-
2002
- 2002-05-31 US US10/157,999 patent/US6727769B2/en not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
US6727769B2 (en) | 2004-04-27 |
US20020180542A1 (en) | 2002-12-05 |
JP2002359524A (ja) | 2002-12-13 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US7042299B2 (en) | Crystal oscillation circuit | |
JP4598992B2 (ja) | 水晶発振回路 | |
US4387350A (en) | Watch circuit with oscillator gain control | |
CN108401476B (zh) | 晶体振荡器 | |
US7688154B1 (en) | Amplitude regulated crystal oscillator | |
JP4510054B2 (ja) | 超低電力rc発振器 | |
US9634608B2 (en) | Crystal oscillation circuit and electronic timepiece | |
JP4259241B2 (ja) | 発振回路及び半導体集積回路 | |
JPS586606A (ja) | 低電力基準パルス発生回路 | |
JP5140944B2 (ja) | 発振回路およびその制御方法 | |
JPH11298248A (ja) | 発振回路 | |
JP6111085B2 (ja) | 発振用集積回路 | |
JP3736954B2 (ja) | 発振回路 | |
JPH05259738A (ja) | 発振回路 | |
CN110324006B (zh) | 半导体装置以及半导体*** | |
JP3255581B2 (ja) | 発振回路 | |
JP2005244546A (ja) | 水晶発振回路 | |
US6340920B1 (en) | Low voltage low power crystal oscillator | |
JP2019068275A (ja) | 発振用集積回路 | |
CN110492849A (zh) | 一种rc振荡电路 | |
JP3365292B2 (ja) | 発振回路、電子回路、半導体装置、電子機器および時計 | |
CN115833753A (zh) | 低功率晶体振荡器 | |
JPH10206568A (ja) | 発振回路、半導体装置及びこれらを具備した携帯用電子機器および時計 | |
KR100975990B1 (ko) | 가변주파수 발진기 | |
CN118117971A (zh) | 低功率晶体振荡器 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080509 |
|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20080509 |
|
RD03 | Notification of appointment of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7423 Effective date: 20080509 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20100824 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20100921 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20100927 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 4598992 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131001 Year of fee payment: 3 |
|
S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
LAPS | Cancellation because of no payment of annual fees |