JP4590839B2 - Semiconductor substrate, liquid crystal display device and projector - Google Patents
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Description
本発明は、画素電極やこれを駆動する画素スイッチが集積的に形成された半導体基板、この様な半導体基板を用いて組み立てられた液晶表示装置、及びこの液晶表示装置を用いて画像を表示するプロジェクタに関する。より詳しくは、半導体基板にマトリクス状に集積形成される画素のレイアウト方式に関する。 The present invention relates to a semiconductor substrate in which pixel electrodes and pixel switches for driving the pixel electrode are formed in an integrated manner, a liquid crystal display device assembled using such a semiconductor substrate, and an image displayed using the liquid crystal display device. It relates to a projector. More specifically, the present invention relates to a layout method for pixels that are integrated and formed in a matrix on a semiconductor substrate.
アクティブマトリクス型の液晶表示装置などに使われる半導体基板は、基本的な構成として、垂直走査されるゲート線と、水平走査されるデータ線と、各ゲート線及び各データ線の交差部にマトリクス状に配された画素セルとを備えている。各画素セルは、ゲート線によって選択される画素スイッチと、選択された画素スイッチを介してデータ線から画像データが書き込まれる画素電極と、該画素スイッチに接続され画像データを保持する画素容量とで構成されている。画素スイッチは例えばトランジスタで構成されている。
近年益々アクティブマトリクス型液晶表示装置に対する高精細化が求められている。高精細化は必然的に多画素数化となり、高精細アクティブマトリクス型液晶表示装置の半導体基板のチップサイズは巨大化の一途をたどる傾向にある。可能な限り、半導体チップサイズを小型化する為に、画素セルの微細化が求められている。 In recent years, there has been an increasing demand for higher definition for active matrix liquid crystal display devices. High definition inevitably results in an increase in the number of pixels, and the chip size of the semiconductor substrate of the high definition active matrix type liquid crystal display device tends to become ever larger. In order to reduce the size of the semiconductor chip as much as possible, miniaturization of pixel cells is required.
半導体基板上で画素スイッチとして用いられる電界効果トランジスタ（ＦＥＴ）は、半導体基板外部から入力される画像データ信号の電圧振幅以上のプロセス耐圧（ゲート酸化膜耐圧、Ｐ／Ｎ接合耐圧など）を確保する必要がある。このプロセス耐圧によりＦＥＴの最小レイアウト設計ルールが決定されてしまい、画素スイッチに用いられるＦＥＴを小型化することは困難であることが一般的に知られている。その為画素セル自体の微細化は限界になりつつあり、別のアプローチが模索されている。 A field effect transistor (FET) used as a pixel switch on a semiconductor substrate has a process breakdown voltage (gate oxide breakdown voltage, P / N junction breakdown voltage, etc.) equal to or higher than the voltage amplitude of an image data signal input from the outside of the semiconductor substrate. There is a need. It is generally known that the minimum layout design rule of the FET is determined by this process breakdown voltage, and it is difficult to downsize the FET used for the pixel switch. Therefore, miniaturization of the pixel cell itself is becoming a limit, and another approach is being sought.
図７に示す様に、従来のアクティブマトリクス型液晶表示装置は、一般的な構成として、全画素セルＦを同一の向きでマトリクス状に配置している。図では、画素セルの向きを文字Ｆの向きで表わしている。画素セルを同一向きでマトリクス状に配置した場合、画素スイッチとして用いるＦＥＴの最小レイアウト設計ルールにより、画素セルの最小サイズまでが決まってしまう。その為、画素セルサイズを縮小するという目的には不向きであり、チップサイズの小型化は困難である。 As shown in FIG. 7, a conventional active matrix liquid crystal display device has all pixel cells F arranged in a matrix in the same direction as a general configuration. In the figure, the direction of the pixel cell is represented by the direction of the letter F. When the pixel cells are arranged in a matrix in the same direction, the minimum size of the pixel cell is determined by the minimum layout design rule of the FET used as the pixel switch. Therefore, it is not suitable for the purpose of reducing the pixel cell size, and it is difficult to reduce the chip size.
図８は、図７に示した画素セルの具体的な構成例を示す拡大図であり、マトリクス状に配された４個分の画素セルを表わしている。４個の画素セルの内部にはそれぞれ画素スイッチとして機能するＦＥＴトランジスタＭ１０〜Ｍ１３が形成されている。又画素容量ＣＳ１０〜ＣＳ１３が形成されている。２本のデータ線Ｄ１０，Ｄ１１は、ＦＥＴＭ１０〜Ｍ１３のソース又はドレインにそれぞれ接続されている。図では簡単の為、各ＦＥＴのドレインＤが対応するデータ線に接続する様表現してある。各画素容量ＣＳ１０〜ＣＳ１３の一方の電極は、画素電極（図示せず）にコンタクトＳ１０〜Ｓ１３を介して接続されている。このコンタクトＳ１０〜Ｓ１３は対応するＦＥＴＭ１０〜Ｍ１３のソースＳに接続されている。各画素容量ＣＳ１０〜ＣＳ１３の他方の電極はコンタクトＣＤ１０〜ＣＤ１３を介して、対応するシールド線ＳＤ１１，ＳＤ１３に接続されている。シールド線ＳＤ１０〜ＳＤ１３は、Ｓ１０〜Ｓ１３とＤ１０〜Ｄ１１との間のＡＣカップリングを削減する為に配されている。ここで、レイアウト設計ルールで規定されたＦＥＴの最小長さＬｍｉｎ１及びＦＥＴ間の最小スペースＳｍｉｎ１（ＦＥＴのアクティブ領域の最小スペース）の和により、垂直方向（図では上下方向）の画素セルの最小サイズが決定されてしまう。又水平方向（図では左右方向）についても同様に、データ線Ｄ１０〜Ｄ１１、シールド線ＳＤ１０〜ＳＤ１３及びコンタクトＳ１０〜Ｓ１３のレイアウト設計で規定されたｍｉｎルールによって水平方向の画素セルの最小サイズが決定されてしまう。 FIG. 8 is an enlarged view showing a specific configuration example of the pixel cell shown in FIG. 7, and represents four pixel cells arranged in a matrix. Inside the four pixel cells, FET transistors M10 to M13 functioning as pixel switches are formed. In addition, pixel capacitors CS10 to CS13 are formed. The two data lines D10 and D11 are connected to the sources or drains of the FETs M10 to M13, respectively. In the figure, for the sake of simplicity, the drain D of each FET is represented as connected to the corresponding data line. One electrode of each of the pixel capacitors CS10 to CS13 is connected to a pixel electrode (not shown) via contacts S10 to S13. The contacts S10 to S13 are connected to the sources S of the corresponding FETs M10 to M13. The other electrodes of the pixel capacitors CS10 to CS13 are connected to the corresponding shield lines SD11 and SD13 via contacts CD10 to CD13. The shield lines SD10 to SD13 are arranged to reduce AC coupling between S10 to S13 and D10 to D11. Here, the minimum size of the pixel cell in the vertical direction (vertical direction in the figure) is determined by the sum of the minimum length Lmin1 of the FET defined by the layout design rule and the minimum space Smin1 between the FETs (minimum space of the active area of the FET). Will be decided. Similarly, in the horizontal direction (left and right direction in the figure), the minimum size of the pixel cell in the horizontal direction is determined according to the min rule defined by the layout design of the data lines D10 to D11, the shield lines SD10 to SD13, and the contacts S10 to S13. Will be.
なお、各トランジスタＦＥＴは、電界効果型トランジスタであって、半導体基板上にゲート絶縁膜を介して多結晶シリコン層２Ｔによりゲート電極が形成されたゲート領域Ｇと、半導体基板上でゲート領域Ｇを挟むように拡散層１Ｔにより形成されたソース領域Ｓ、ドレイン領域Ｄを備えている。又各画素容量も、拡散層１Ｃ及び多結晶シリコン層２Ｃが一対の電極となり、両者の間に誘電体となる絶縁膜が配された構成となっている。
Each transistor FET is a field effect transistor, and includes a gate region G in which a gate electrode is formed of a
上述した従来の技術の課題に鑑み、本発明は画素セルのレイアウトを改善して半導体基板のサイズの小型化を図ることを目的とする。係る目的を達成するために以下の手段を講じた。即ち、垂直走査されるゲート線と、水平走査されるデータ線と、各ゲート線及び各データ線の交差部にマトリクス状に配された画素セルとを備え、各画素セルは、ゲート線によって選択される画素スイッチと、選択された画素スイッチを介してデータ線から画像データが書き込まれる画素電極と、該画素スイッチに接続され画像データを保持する画素容量とで構成される半導体基板であって、各画素セルがマトリクス状に配置された画面領域で、一対の画素セルを水平走査方向に対して対称に配置したものを一単位としてマトリクス状に配置し、かつ、垂直走査方向に隣接する画素容量間の境界は全ての画素セルにおいて同一の配置となっている。好ましくは、前記画素スイッチはゲート線に接続したゲート電極とデータ線に接続したドレイン又はソース電極を備えたトランジスタからなり、該一対の画素セルに含まれるトランジスタは、該ドレイン又はソース電極が共用されている。 また、垂直走査されるゲート線と、水平走査されるデータ線と、各ゲート線及び各データ線の交差部にマトリクス状に配された画素セルとを備え、各画素セルは、ゲート線によって選択される画素スイッチと、選択された画素スイッチを介してデータ線から画像データが書き込まれる画素電極と、該画素スイッチに接続され画像データを保持する画素容量とで構成される半導体基板であって、各画素セルがマトリクス状に配置された画面領域で、一対の画素セルを垂直走査方向に対して対称に配置したものを一単位としてマトリクス状に配置し、かつ、前記画素スイッチはゲート線に接続したゲート電極とデータ線に接続したドレイン又はソース電極を備えたトランジスタからなり、該一対の画素セルに含まれるトランジスタのドレイン又はソース電極に接続されるデータ線が互いに平行に隣り合って配線され、その隣り合って配線されているデータ線は必ず同じタイミングで駆動される事を特徴とする。 In view of the above-described problems of the conventional technology, an object of the present invention is to improve the layout of a pixel cell and reduce the size of a semiconductor substrate. The following measures were taken in order to achieve this purpose. That is, a gate line that is vertically scanned, a data line that is horizontally scanned, and pixel cells arranged in a matrix at the intersection of each gate line and each data line, each pixel cell being selected by the gate line A pixel substrate, a pixel electrode to which image data is written from a data line via the selected pixel switch, and a pixel capacitor connected to the pixel switch and holding the image data, A pixel area in which each pixel cell is arranged in a matrix, with a pair of pixel cells arranged symmetrically with respect to the horizontal scanning direction as a unit and arranged in a matrix, and adjacent pixel capacitances in the vertical scanning direction The boundary between them is the same in all the pixel cells. Preferably, the pixel switch includes a transistor having a gate electrode connected to the gate line and a drain or source electrode connected to the data line, and the drain or source electrode is shared by the transistors included in the pair of pixel cells. ing. In addition, a gate line that is vertically scanned, a data line that is horizontally scanned, and pixel cells arranged in a matrix at the intersection of each gate line and each data line, each pixel cell is selected by the gate line A pixel substrate, a pixel electrode to which image data is written from a data line via the selected pixel switch, and a pixel capacitor connected to the pixel switch and holding the image data, A screen area in which each pixel cell is arranged in a matrix, a pair of pixel cells arranged symmetrically with respect to the vertical scanning direction is arranged in a matrix, and the pixel switch is connected to a gate line A transistor having a gate electrode and a drain or source electrode connected to the data line, the drain of the transistor included in the pair of pixel cells or Over the data line connected to the source electrode are wired adjacent to mutually parallel, and wherein the driven always data lines that adjacently are wired at the same timing.
本発明によれば、画素セルがマトリクス状に配置された画面領域で、一対の画素セルを水平走査方向（横方向）に対して上下対称に配置したものを一単位としてマトリクス状に配置している。これにより、空きスペースを少なくすることができる。その際、垂直走査方向に隣接する画素容量間の境界は全ての画素セルににおいて同一の配置とすることで、画素セル間のＡＣカップリングを同一にして、画像表示品位の低下を防いでいる。又、対称配置された上下一対の画素セルに含まれるトランジスタは、ドレイン又はソース電極を共用することにより、スペースの有効活用を図っている。又本発明では、画素セルがマトリクス状に配置された画面領域で、一対の画素セルを垂直走査方向（縦方向）に対して左右対称に配置したものを一単位としてマトリクス状に配置している。これにより、空きスペースの縮小化を図り、以って個々の画素セルのサイズを縮小している。そして、左右一対の画素セルに含まれるトランジスタのドレイン又はソース電極に接続されるデータ線を互いに平行に隣り合って配線している。これにより、スペースの有効活用が図れる。その際、隣り合って配線されているデータ線は必ず同じタイミングで駆動する様にし、データ線間の干渉を防いで、高精細な画像表示を実現している。 According to the present invention, in a screen area in which pixel cells are arranged in a matrix, a pair of pixel cells arranged vertically symmetrically with respect to the horizontal scanning direction (lateral direction) is arranged in a matrix as a unit. Yes. Thereby, an empty space can be reduced. At that time, the boundary between the pixel capacitors adjacent in the vertical scanning direction is arranged in the same manner in all the pixel cells, so that the AC coupling between the pixel cells is made the same, thereby preventing the image display quality from deteriorating. . In addition, the transistors included in the pair of upper and lower pixel cells arranged symmetrically are designed to effectively use the space by sharing the drain or source electrode. Further, in the present invention, in a screen area in which pixel cells are arranged in a matrix, a pair of pixel cells arranged symmetrically with respect to the vertical scanning direction (vertical direction) is arranged in a matrix as a unit. . Thereby, the free space is reduced, thereby reducing the size of each pixel cell. Data lines connected to the drain or source electrodes of the transistors included in the pair of left and right pixel cells are arranged adjacent to each other in parallel. Thereby, the space can be effectively used. At that time, adjacent data lines are always driven at the same timing to prevent interference between the data lines and realize high-definition image display.
以上の様に本発明に係る画素配置方法を用い且つ画像データの書込タイミング制御を行うことにより、画像表示特性を劣化させることなく画素セルのサイズを縮小することが可能となる。高精細化が進み画素数が増大化してもチップサイズを巨大化させず、半導体基板チップの価格の増加を抑制することが可能となる。ひいては、この半導体基板を用いた液晶表示装置やプロジェクタの価格増大を抑制することができる。又、画素セル小型化によりチップサイズを減少できるので、チップ内部の配線遅延も減少し画像データの高速書込が可能となるだけでなく、更にはデータ線につながる画素スイッチ用ＦＥＴのドレイン又はソースを共通化することで、データ線の負荷が少なくなり更なる高速化が可能となる。 As described above, by using the pixel arrangement method according to the present invention and controlling the writing timing of image data, the size of the pixel cell can be reduced without deteriorating the image display characteristics. Even if the definition is increased and the number of pixels is increased, the chip size is not increased, and an increase in the price of the semiconductor substrate chip can be suppressed. As a result, an increase in the price of a liquid crystal display device or projector using this semiconductor substrate can be suppressed. Further, since the chip size can be reduced by downsizing the pixel cell, not only the wiring delay inside the chip is reduced and the image data can be written at high speed, but also the drain or source of the pixel switch FET connected to the data line. By making common, the load on the data line is reduced and further speedup is possible.
以下図面を参照して本発明の実施の形態を詳細に説明する。図１は、本発明に係る半導体基板の模式的な平面図である。図示する様に、各画素セルＦがマトリクス状に配置された画面領域で、上下一対の画素セルを水平走査方向（横方向）に対して上下対称に配置したものを一単位としてマトリクス状に配置している。又、各画素セルＦがマトリクス状に配置された画面領域で、左右一対の画素セルを垂直走査方向（縦方向）に対して左右対称に配置したものを一単位としてマトリクス状に配置している。この結果、田の字型に組まれた４個の画素セルを一単位とし、これを画面領域に繰り返し配列して半導体基板チップの小型化を達成している。図中の文字Ｆは画素セルの向きを示すものであり、文字Ｆの向きにより画素セルの向きを表現している。尚図１の実施形態では、画素セルの左右対称配置と上下対称配置を両方採用しているが、本発明はこれに限られるものではなく、左右対称配置及び上下対称配置のいずれか片方を採用するだけでも、半導体基板チップサイズの縮小に効果がある。 Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings. FIG. 1 is a schematic plan view of a semiconductor substrate according to the present invention. As shown in the figure, in a screen area in which each pixel cell F is arranged in a matrix, a pair of upper and lower pixel cells arranged vertically symmetrically with respect to the horizontal scanning direction (lateral direction) is arranged in a matrix as a unit. is doing. Further, in the screen area where the pixel cells F are arranged in a matrix, a pair of left and right pixel cells arranged symmetrically with respect to the vertical scanning direction (vertical direction) is arranged in a matrix as a unit. . As a result, four pixel cells assembled in a square shape are used as one unit, and these are repeatedly arranged in the screen area to achieve a reduction in size of the semiconductor substrate chip. The letter F in the figure indicates the direction of the pixel cell, and the direction of the pixel cell is expressed by the direction of the letter F. In the embodiment of FIG. 1, both the left-right symmetrical arrangement and the vertical symmetrical arrangement of the pixel cells are adopted, but the present invention is not limited to this, and either one of the left-right symmetrical arrangement and the vertical symmetrical arrangement is adopted. Even just doing this is effective in reducing the semiconductor substrate chip size.
図２は、図１に示した画素セルの内部構成を示す拡大図であり、田の字状に配した４個分の画素セルのレイアウトを表わしている。４個の画素セルの各々にはＦＥＴトランジスタＭ２０〜Ｍ２３がそれぞれ形成されている。又画素容量ＣＳ２０〜ＣＳ２３も形成されている。ＦＥＴトランジスタＭ２０〜Ｍ２３の各ドレインＤにそれぞれデータ線Ｄ２０〜Ｄ２１が接続している。図では単純化の為ドレインＤがデータ線に接続する表現としているが、実際にはＦＥＴのソースとドレインの役割が交流駆動に応じて入れ替わる様になっている。各画素容量ＣＳ２０〜ＣＳ２３の一方の電極は、コンタクトＳ２０〜Ｓ２３を介して対応するＦＥＴトランジスタＭ２０〜Ｍ２３のソースＳに接続するとともに、対応する画素電極（図示せず）にも接続している。各画素容量ＣＳ２０〜ＣＳ２３の他方の電極は、コンタクトＣＤ２０，ＣＤ２１を介してシールド線ＳＤ２０，ＳＤ２１に接続している。このシールド線ＳＤ２０，ＳＤ２１は、コンタクトＳ２０〜Ｓ２３、およびそれぞれに接続されている各ソース電極とデータ線Ｄ２０〜Ｄ２１との間のＡＣカップリングをそれぞれ削減する目的で配されている。 FIG. 2 is an enlarged view showing an internal configuration of the pixel cell shown in FIG. 1, and shows a layout of four pixel cells arranged in a square shape. FET transistors M20 to M23 are formed in each of the four pixel cells. Pixel capacitors CS20 to CS23 are also formed. Data lines D20 to D21 are connected to the drains D of the FET transistors M20 to M23, respectively. In the figure, for the sake of simplification, the drain D is connected to the data line, but in actuality, the roles of the source and drain of the FET are switched according to the AC drive. One electrode of each of the pixel capacitors CS20 to CS23 is connected to the source S of the corresponding FET transistors M20 to M23 via the contacts S20 to S23, and is also connected to the corresponding pixel electrode (not shown). The other electrodes of the pixel capacitors CS20 to CS23 are connected to shield lines SD20 and SD21 via contacts CD20 and CD21. The shield lines SD20 and SD21 are arranged for the purpose of reducing the AC coupling between the contacts S20 to S23 and the source electrodes connected to the contacts S20 to S23 and the data lines D20 to D21, respectively.
ここで、各トランジスタＦＥＴは、電界効果型トランジスタであって、半導体基板上にゲート絶縁膜を介して多結晶シリコン層２Ｔによりゲート電極が形成されたゲート領域Ｇ（ゲートＧ）と、半導体基板上でゲート領域Ｇを挟むように拡散層１Ｔにより形成されたソース領域Ｓ（ソースＳ）、ドレイン領域Ｄ（ドレインＤ）を備えている。又各画素容量も、拡散層１Ｃ及び多結晶シリコン層２Ｃが一対の電極となり、両者の間に誘電体となる絶縁膜が配された構成となっている。
Here, each transistor FET is a field effect transistor with a gate insulating film on a semiconductor substrate and the
図２に示す様に、同一データ線に接続されるＦＥＴトランジスタＭ２０，Ｍ２１又はＭ２２，Ｍ２３のドレイン同士が隣り合う様に配置している。更にＦＥＴ間をアクティブ領域で接続するとともにＦＥＴのドレインのアクティブ領域へのコンタクトＤをＭ２０，Ｍ２１及びＭ２０，Ｍ２３で共有することにより、水平方向に対して上下対称な構造にすることが可能な上、各画素セルの垂直方向のサイズを小さくできることが分かる。但し、画素セルの配置を上下対称にした場合であっても、高精細な画像表示を実現する為には、上下で隣り合う画素セル間の境界に当たる破線で囲った領域の画素容量ＣＳ同士のレイアウトを常に同一パタンとすることが好ましい。これにより、画素セル内の画素容量ＣＳ同士のＡＣカップリングが同一となる様にしている。 As shown in FIG. 2, the FET transistors M20, M21 or M22, M23 connected to the same data line are arranged so that their drains are adjacent to each other. Further, by connecting the FETs in the active region and sharing the contact D to the active region of the FET drain by the M20, M21 and M20, M23, it is possible to make the structure symmetrical in the vertical direction with respect to the horizontal direction. It can be seen that the vertical size of each pixel cell can be reduced. However, even when the pixel cells are arranged vertically symmetrically, in order to realize high-definition image display, the pixel capacitors CS in the region surrounded by the broken line corresponding to the boundary between the adjacent pixel cells in the upper and lower sides are arranged. It is preferable that the layout always has the same pattern. Thereby, the AC coupling between the pixel capacitors CS in the pixel cell is made the same.
次に左右方向については、データ線Ｄ２０，Ｄ２１が平行で隣り合う様に配置し、その両側をシールド線ＳＤ２０，ＳＤ２１で挟む様に配置し、更にデータ線Ｄ２０，Ｄ２１をＦＥＴトランジスタＭ２０，Ｍ２２とＦＥＴトランジスタＭ２１，Ｍ２３で挟む様に配置している。これにより横方向に関しても左右対称な構造にすることが可能な上、シールド線の本数を削減することが可能となり、水平方向（横方向）の画素セルのサイズについても小さくすることが可能である。このパタンを実際にレイアウトする場合には、Ｓ２０とＳ２１、Ｓ２２とＳ２３とが隣り合うことになるが、画像表示の特性に影響を与えることはない。但し画素セルの配置を左右対称にし、データ線同士が平行に隣り合う構造とした場合、高精細な画像表示を実現する為には、隣り合うデータ線同士は常に同じタイミングで駆動することが好ましく、これにより隣接データ線間でのＡＣカップリングによるノイズの飛び込みおよび相互干渉を防ぐことができる。以上の様に画素セルの配置方法を変更し且つデータ書込タイミングを制御することにより、画像表示特性を劣化させることなく、画素セルを縮小化することが可能になる。
The next lateral direction, data lines D20, D21 are arranged so adjacently parallel, arranged so as to sandwich the both sides in the shielded wire SD20, SD21, further
図３は、図２に示した画素セル４個分の回路図である。図示する様に、左上の画素セルは、トランジスタＭ２０と容量ＣＳ２０とで構成されている。左下の画素セルはトランジスタＭ２２と容量ＣＳ２２とで構成されている。この上下一対の画素セルは互いに対称配置されている。右上の画素セルはトランジスタＭ２１と容量ＣＳ２１で構成されている。右下の画素セルはトランジスタＭ２３と容量ＣＳ２３で構成されている。図示する様に左右の画素セルは対称配置になっている。 FIG. 3 is a circuit diagram for four pixel cells shown in FIG. As shown in the figure, the upper left pixel cell includes a transistor M20 and a capacitor CS20. The lower left pixel cell includes a transistor M22 and a capacitor CS22. The pair of upper and lower pixel cells are arranged symmetrically with each other. The upper right pixel cell includes a transistor M21 and a capacitor CS21. The lower right pixel cell includes a transistor M23 and a capacitor CS23. As illustrated, the left and right pixel cells are symmetrically arranged.
左側の画素セル２個に着目すると、トランジスタＭ２０とＭ２２はドレインＤを共通にし、これとデータ線Ｄ２０とが接続している。又トランジスタＭ２０のソースＳはコンタクトＳ２０を介して容量ＣＳ２０の一方の電極に接続している。容量ＣＳ２０の他方の電極はコンタクトＣＤ２０を介してシールド線ＳＤ２０に接続している。上下に配された容量ＣＳ２０とＣＳ２２はコンタクトＣＤ２０を共用している。右側２個の画素セルも左側２個の画素セルとちょうど対称配置されている。尚図示しないが、各トランジスタＭ２０〜Ｍ２３のゲートＧにはゲート線が接続されている。又、各トランジスタＭ２０〜Ｍ２３の各ソースＳには図示しないが画素電極が接続されている。 Focusing on the two pixel cells on the left side, the transistors M20 and M22 have a common drain D and are connected to the data line D20. The source S of the transistor M20 is connected to one electrode of the capacitor CS20 via the contact S20. The other electrode of the capacitor CS20 is connected to the shield line SD20 via the contact CD20. The capacitors CS20 and CS22 arranged above and below share the contact CD20. The two right pixel cells are also arranged symmetrically with the two left pixel cells. Although not shown, a gate line is connected to the gate G of each of the transistors M20 to M23. Further, a pixel electrode (not shown) is connected to each source S of each of the transistors M20 to M23.
この様に、半導体基板は、垂直走査されるゲート線と、水平走査されるデータ線と、各ゲート線及び各データ線の交差部にマトリクス状に配された画素セルとを備えている。各画素セルはゲート線によって選択される画素スイッチと、選択された画素スイッチを介してデータ線から画像データが書き込まれる画素電極と、画素スイッチに接続され画像データを保持する容量とで構成されている。画素スイッチは電界効果型のトランジスタで構成されている。 As described above, the semiconductor substrate includes gate lines that are vertically scanned, data lines that are horizontally scanned, and pixel cells that are arranged in a matrix at the intersections of the gate lines and the data lines. Each pixel cell includes a pixel switch selected by a gate line, a pixel electrode to which image data is written from the data line via the selected pixel switch, and a capacitor connected to the pixel switch to hold the image data. Yes. The pixel switch is composed of a field effect transistor.
図４の（Ａ）は、図２に示した半導体基板のＡ−Ａ線に沿って切断した断面構造を表わしている。図示する様に、シリコンウェハなどからなる半導体基板０には、半導体プロセスを用いて、画素容量ＣＳ２０，ＣＳ２１や電界効果型のトランジスタＭ２０，Ｍ２１が集積形成されている。トランジスタＭ２０，Ｍ２１は、基板０上に絶縁膜６を介して多結晶シリコン層２Ｔによりゲート電極が形成されたゲート領域Ｇと、基板０上でゲート領域Ｇを挟むように拡散層１Ｔにより形成されたソース領域Ｓ、ドレイン領域Ｄを備えている。図示の断面はちょうどトランジスタＭ２０，Ｍ２１のゲート領域Ｇが現われている。一方画素容量ＣＳ２０，ＣＳ２１も、拡散層１Ｃと絶縁膜６を介してその上に配された多結晶シリコン膜２Ｃとで構成されている。拡散層１Ｃと多結晶シリコン膜２Ｃとが一対の電極となり、両者の間に配された絶縁膜６が誘電体となっている。係る構成を有するトランジスタ及び容量は層間絶縁膜７，８により被覆されており、その上にはアルミニウムなどからなる金属配線４がパタニング形成されている。図示の断面では、データ線Ｄ２０，Ｄ２１とシールド線ＳＤ２０，ＳＤ２１が現われている。
FIG. 4A shows a cross-sectional structure taken along the line AA of the semiconductor substrate shown in FIG. As illustrated, pixel capacitors CS20 and CS21 and field effect transistors M20 and M21 are integratedly formed on a
同じく図４の（Ｂ）は、図２に示した半導体基板のＢ−Ｂ線に沿った断面図である。この断面は、ちょうど上下に対称配置されたトランジスタＭ２０，Ｍ２２の間で共通化されたコンタクトＤが現われている。又、上下に対称配置された容量ＣＳ２０，ＣＳ２２の間の共通化されたコンタクトＣＤ２０も現われている。トランジスタＭ２０，Ｍ２２は一層目のアルミ配線３を介して二層目のデータ線Ｄ２０に接続している。又容量ＣＳ２０，ＣＳ２２の下側の電極は同じく配線３を介して上側のシールド線ＳＤ２０に接続している。（Ｂ）において破線で囲んだ部分は、ちょうど図２で同じく破線で囲んだ部分に対応している。
Similarly, FIG. 4B is a cross-sectional view taken along line BB of the semiconductor substrate shown in FIG. In this cross section, a contact D that is shared between the transistors M20 and M22 arranged symmetrically vertically appears. Further, a common contact CD20 between the capacitors CS20 and CS22 arranged symmetrically in the vertical direction also appears. The transistors M20 and M22 are connected to the second-layer data line D20 via the first-
図５の（Ｃ）は、図２に示した半導体基板のＣ−Ｃ線に沿って切断した断面図である。この断面図は、各容量ＣＳ２２，Ｃ２０に対応して形成されたコンタクトＳ２２，Ｓ２０の構造が現われている。例えば、容量ＣＳ２２に着目すると、多結晶シリコン層２Ｃで構成された上側の電極はコンタクトＳ２２を介して配線３に接続している。この配線３は対応するトランジスタＭ２２のソースＳに接続している。従って、容量ＣＳ２２の上側の電極は対応するトランジスタのソース３に接続することになる。更にコンタクトＳ２２は層間絶縁膜８を介して上側の金属配線にも接続している。この上側の金属配線には図示しないが画素電極が接続することになる。
FIG. 5C is a cross-sectional view taken along the line CC of the semiconductor substrate shown in FIG. This sectional view shows the structure of contacts S22 and S20 formed corresponding to the capacitors CS22 and C20. For example, focusing on the capacitor CS22, the upper electrode formed of the
（Ｃ）には、点線で囲んだ様に、互いに隣り合う容量の境界領域が現われている。この境界領域では容量の下側電極及び上側電極共に同一パタンとなっており、寄生容量が等しくなる様にしている。 In (C), adjacent boundary areas of capacitors appear as surrounded by dotted lines. In this boundary region, the lower electrode and the upper electrode of the capacitor have the same pattern, so that the parasitic capacitance becomes equal.
同じく図５の（Ｄ）は、図２に示した半導体基板のＤ−Ｄ線に沿って切断した断面構造を表わしている。この断面図はちょうどトランジスタＭ２２，Ｍ２０の三極構造が現われている。例えばトランジスタＭ２２に着目すると、拡散層１Ｔからなるソース領域Ｓと同じく拡散層１Ｔからなるドレイン領域Ｄとの間に、多結晶シリコン層２Ｔからなるゲート電極を有するゲート領域Ｇが配されている。ドレイン領域Ｄ側は配線３を介して対応するデータ線に接続し、ソース領域Ｓ側は配線３を介して画素電極（図示せず）に接続している。係る構成を有するトランジスタを用いて画素電極を交流駆動する場合は、ソース領域Ｓ及びドレイン領域Ｄの役割は交互に入れ替わることになる。
Similarly, FIG. 5D shows a cross-sectional structure taken along line DD of the semiconductor substrate shown in FIG. This cross-sectional view shows the tripolar structure of the transistors M22 and M20. For example, paying attention to the transistor M22, a gate region G having a gate electrode made of a
最後に図６は、本発明に係る半導体基板０を用いて組み立てられた液晶表示装置の一例を示す部分断面図である。図示を容易にする為３個分の画素セルが描かれている。個々の画素セルはトランジスタＭと容量ＣＳと画素電極３０とで構成されている。画素電極３０は光反射性である。半導体基板０は所定の間隙ｄ（数μｍ程度）を介してガラスなどからなる対向基板５０に接合されている。両基板０，５０の間に液晶８０が保持されている。この液晶８０は上下に配された配向膜８１，８２で例えば垂直配向されている。
Finally, FIG. 6 is a partial cross-sectional view showing an example of a liquid crystal display device assembled using the
図６に示した液晶表示装置はＬＣＯＳ（Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ Ｏｎ Ｓｉｌｉｃｏｎ）と呼ばれている。半導体基板を用い且つ半導体プロセスを適用することで、極めて微細な画素セルを集積形成できる。本発明では画素セルの左右対称配置構造及び上下対称配置構造を採用することで、画素セルの一層の微細化を達成している。係る構成を有するＬＣＯＳはプロジェクタなどに好適である。 The liquid crystal display device shown in FIG. 6 is called LCOS (Liquid Crystal On Silicon). By using a semiconductor substrate and applying a semiconductor process, extremely fine pixel cells can be integrated. In the present invention, the pixel cells are further miniaturized by adopting a symmetrical arrangement structure and a vertically symmetrical arrangement structure of the pixel cells. An LCOS having such a configuration is suitable for a projector or the like.
１Ｔ・・・拡散層、１Ｃ・・・拡散層、２Ｔ・・・多結晶シリコン層、２Ｃ・・・多結晶シリコン層、Ｍ２０・・・トランジスタ、Ｍ２１・・・トランジスタ、Ｍ２２・・・トランジスタ、Ｍ２３・・・トランジスタ、ＣＳ２０・・・画素容量、ＣＳ２１・・・画素容量、ＣＳ２２・・・画素容量、ＣＳ２３・・・画素容量、Ｄ２０・・・データ線、Ｄ２１・・・データ線 1T ... diffusion layer, 1C ... diffusion layer, 2T ... polycrystalline silicon layer, 2C ... polycrystalline silicon layer, M20 ... transistor, M21 ... transistor, M22 ... transistor, M23 ... transistor, CS20 ... pixel capacitance, CS21 ... pixel capacitance, CS22 ... pixel capacitance, CS23 ... pixel capacitance, D20 ... data line, D21 ... data line
Claims (9)
各画素セルは、ゲート線によって選択される画素スイッチと、選択された画素スイッチを介してデータ線から画像データが書き込まれる画素電極と、画像データを保持する画素容量とで構成され、
各画素セルがマトリクス状に配置された画面領域で、一対の画素セルを水平走査方向に対して対称に配置したものを一単位としてマトリクス状に配置され、かつ、
垂直走査方向に隣接する画素容量間の境界部分において、全ての画素セルは同一の層構成となっており、
画素容量は、一方の電極が対応する画素スイッチ及び対応する画素電極に接続され、他方の電極がシールド線に接続されており、
前記水平走査方向において、一対の前記データ線同士が互いに平行に隣り合って配線され、
前記データ線と前記シールド線が同一の配線層に形成されており、かつ、隣り合って配線されている一対の前記データ線の両側を一対の前記シールド線で挟む様に配置されている半導体基板。 A gate line that is vertically scanned; a data line that is horizontally scanned; a pixel cell that is arranged in a matrix at the intersection of each gate line and each data line; and a shield line,
Each pixel cell includes a pixel switch selected by a gate line, a pixel electrode to which image data is written from the data line via the selected pixel switch, and a pixel capacitor for holding the image data.
A screen region in which each pixel cell is arranged in a matrix, the pixel cells arranged in a matrix with a pair of pixel cells arranged symmetrically with respect to the horizontal scanning direction, and
All pixel cells have the same layer configuration at the boundary between adjacent pixel capacitors in the vertical scanning direction.
In the pixel capacitor, one electrode is connected to the corresponding pixel switch and the corresponding pixel electrode, and the other electrode is connected to the shield line .
In the horizontal scanning direction, a pair of the data lines are wired adjacent to each other in parallel,
A semiconductor substrate in which the data line and the shield line are formed in the same wiring layer, and are arranged so as to sandwich both sides of a pair of the adjacent data lines between the pair of shield lines .
各画素セルは、当該画素セルを選択するための駆動信号が制御回路から前記ゲート線に供給されることによって選択される画素スイッチと、選択された前記画素スイッチを介して前記データ線から画像データが書き込まれる画素電極と、画像データを保持する画素容量とで構成され、
各画素セルがマトリクス状に配置された画面領域で、一対の前記画素セルを垂直走査方向に対して対称に配置したものを一単位としてマトリクス状に配置され、かつ、
前記画素スイッチは前記ゲート線に接続したゲート電極と前記データ線に接続したドレイン電極又はソース電極を備えたトランジスタからなり、
前記画素容量は、一方の電極が対応する前記画素スイッチの前記トランジスタのドレイン電極又はソース電極及び対応する前記画素電極に接続され、他方の電極が前記シールド線に接続されており、
前記水平走査方向において、一対の前記画素セルに含まれる前記画素スイッチの前記トランジスタのドレイン電極又はソース電極に接続される前記データ線同士が互いに平行に隣り合って配線され、
前記データ線と前記シールド線が同一の配線層に形成されており、かつ、隣り合って配線されている一対の前記データ線の両側を一対の前記シールド線で挟む様に配置されており、
その隣り合って配線されている前記データ線同士は常に同じタイミングで駆動される半導体基板。 A gate line that is vertically scanned; a data line that is horizontally scanned; a pixel cell that is arranged in a matrix at the intersection of each gate line and each data line; and a shield line,
Each pixel cell includes a pixel switch which is selected by the driving signal for selecting the pixel cell is supplied to the Gate line from the control circuit, from the data line via the pixel switch selected It consists of a pixel electrode to which image data is written and a pixel capacity for holding the image data.
In the current screen area disposed each pixel cell in a matrix form, are arranged in a matrix of those arranged symmetrically with a pair of said pixel cells to the vertical scanning direction as a unit, and,
The pixel switch is a transistor having a drain electrode or a source electrode connected to the data line and the gate electrode connected to said gate line,
The pixel capacitor is connected to the pixel electrodes the drain electrode or the source electrode and the corresponding of the transistors of the pixel switch having one electrode corresponding, the other electrode being connected to said shield line,
Wherein in the horizontal scanning direction, the data lines connected to drains or source electrodes of the transistors of the pixel switch included in a pair of said pixel cells are wired adjacent to mutually parallel,
The data lines and the shield lines are formed in the same wiring layer, and are arranged so as to sandwich both sides of a pair of the data lines wired adjacent to each other with the pair of shield lines,
Wherein the data lines semiconductor substrate each other to be always driven at the same timing that is the neighboring wiring.
各画素セルは、当該画素セルを選択するための駆動信号が制御回路から前記ゲート線に供給されることによって選択される画素スイッチと、選択された前記画素スイッチを介して前記データ線から画像データが書き込まれる画素電極と、画像データを保持する画素容量とで構成され、
各画素セルがマトリクス状に配置された画面領域で、一対の前記画素セルを水平走査方向に対して対称に配置したものを一単位としてマトリクス状に配置され、かつ、
垂直走査方向に隣接する前記画素容量間の境界部分において、全ての前記画素セルは同一の層構成となっており、
各画素セルがマトリクス状に配置された画面領域で、一対の前記画素セルを垂直走査方向に対して対称に配置したものを一単位としてマトリクス状に配置され、かつ、
前記画素スイッチは前記ゲート線に接続した前記ゲート電極と前記データ線に接続したドレイン電極又はソース電極を備えたトランジスタからなり、
前記画素容量は、一方の電極が対応する前記画素スイッチの前記トランジスタのドレイン電極又はソース電極及び対応する前記画素電極に接続され、他方の電極が前記シールド線に接続されており、
前記水平走査方向において、一対の前記画素セルに含まれる前記画素スイッチの前記トランジスタのドレイン電極又はソース電極に接続される前記データ線同士が互いに平行に隣り合って配線され、
前記データ線と前記シールド線が同一の配線層に形成されており、かつ、隣り合って配線されている一対の前記データ線の両側を一対の前記シールド線で挟む様に配置されており、
その隣り合って配線されている前記データ線同士は常に同じタイミングで駆動される半導体基板。 A gate line that is vertically scanned; a data line that is horizontally scanned; a pixel cell that is arranged in a matrix at the intersection of each gate line and each data line; and a shield line,
Each pixel cell includes a pixel switch which is selected by the driving signal for selecting the pixel cell is supplied to the Gate line from the control circuit, from the data line via the pixel switch selected It consists of a pixel electrode to which image data is written and a pixel capacity for holding the image data.
In the current screen area disposed each pixel cell in a matrix form, are arranged in a matrix of those arranged symmetrically with a pair of said pixel cells to the horizontal scanning direction as a unit, and,
At the boundary between the pixel capacitor adjacent in the vertical scanning direction, all of the pixel cells has a same layer configuration,
In the current screen area disposed each pixel cell in a matrix form, are arranged in a matrix of those arranged symmetrically with a pair of said pixel cells to the vertical scanning direction as a unit, and,
The pixel switch is a transistor having a drain electrode or a source electrode connected to the data line and the gate electrode connected to said gate line,
The pixel capacitor is connected to the pixel electrodes the drain electrode or the source electrode and the corresponding of the transistors of the pixel switch having one electrode corresponding, the other electrode being connected to said shield line,
Wherein in the horizontal scanning direction, the data lines connected to drains or source electrodes of the transistors of the pixel switch included in a pair of said pixel cells are wired adjacent to mutually parallel,
The data lines and the shield lines are formed in the same wiring layer, and are arranged so as to sandwich both sides of a pair of the data lines wired adjacent to each other with the pair of shield lines,
Wherein the data lines semiconductor substrate each other to be always driven at the same timing that is the neighboring wiring.
画面領域は、垂直走査されるゲート線と、水平走査されるデータ線と、各ゲート線及び各データ線の交差部にマトリクス状に配された画素セルと、シールド線とを備え、
各画素セルは、ゲート線によって選択される画素スイッチと、選択された画素スイッチを介してデータ線から画像データが書き込まれる画素電極と、画像データを保持する画素容量とで構成され、
各画素セルがマトリクス状に配置された前記画面領域で、一対の画素セルを水平走査方向に対して対称に配置したものを一単位としてマトリクス状に配置され、かつ、
垂直走査方向に隣接する画素容量間の境界部分において、全ての画素セルは同一の層構成となっており、
画素容量は、一方の電極が対応する画素スイッチ及び対応する画素電極に接続され、他方の電極がシールド線に接続されており、
前記水平走査方向において、一対の前記データ線同士が互いに平行に隣り合って配線され、
前記データ線と前記シールド線が同一の配線層に形成されており、かつ、隣り合って配線されている一対の前記データ線の両側を一対の前記シールド線で挟む様に配置されている液晶表示装置。 A semiconductor substrate having a screen region formed thereon, a counter substrate having a common electrode and disposed opposite to the semiconductor substrate, and a liquid crystal layer sealed between the semiconductor substrate and the counter substrate,
The screen region includes a gate line that is vertically scanned, a data line that is horizontally scanned, pixel cells arranged in a matrix at the intersection of each gate line and each data line, and a shield line,
Each pixel cell includes a pixel switch selected by a gate line, a pixel electrode to which image data is written from the data line via the selected pixel switch, and a pixel capacitor for holding the image data.
In the screen area in which each pixel cell is arranged in a matrix, a pair of pixel cells arranged symmetrically with respect to the horizontal scanning direction are arranged in a matrix as a unit, and
All pixel cells have the same layer configuration at the boundary between adjacent pixel capacitors in the vertical scanning direction.
In the pixel capacitor, one electrode is connected to the corresponding pixel switch and the corresponding pixel electrode, and the other electrode is connected to the shield line .
In the horizontal scanning direction, a pair of the data lines are wired adjacent to each other in parallel,
A liquid crystal display in which the data line and the shield line are formed in the same wiring layer, and are arranged so that both sides of a pair of the adjacent data lines are sandwiched between the pair of shield lines apparatus.
画面領域は、垂直走査されるゲート線と、水平走査されるデータ線と、各ゲート線及び各データ線の交差部にマトリクス状に配された画素セルと、シールド線とを備え、
各画素セルは、当該画素セルを選択するための駆動信号が制御回路から前記ゲート線に供給されることによって選択される画素スイッチと、選択された前記画素スイッチを介して前記データ線から画像データが書き込まれる画素電極と、画像データを保持する画素容量とで構成され、
各画素セルがマトリクス状に配置された画面領域で、一対の前記画素セルを垂直走査方向に対して対称に配置したものを一単位としてマトリクス状に配置され、かつ、
前記画素スイッチは前記ゲート線に接続したゲート電極と前記データ線に接続したドレイン電極又はソース電極を備えたトランジスタからなり、
前記画素容量は、一方の電極が対応する前記画素スイッチのドレイン電極又はソース電極及び対応する前記画素電極に接続され、他方の電極が前記シールド線に接続されており、
前記水平走査方向において、一対の前記画素セルに含まれる前記画素スイッチの前記トランジスタのドレイン電極又はソース電極に接続される前記データ線同士が互いに平行に隣り合って配線され、
前記データ線と前記シールド線が同一の配線層に形成されており、かつ、隣り合って配線されている一対の前記データ線の両側を一対の前記シールド線で挟む様に配置されており、
その隣り合って配線されている前記データ線同士は常に同じタイミングで駆動される液晶表示装置。 A semiconductor substrate having a screen region formed thereon, a counter substrate having a common electrode and disposed opposite to the semiconductor substrate, and a liquid crystal layer sealed between the semiconductor substrate and the counter substrate,
The screen region includes a gate line that is vertically scanned, a data line that is horizontally scanned, pixel cells arranged in a matrix at the intersection of each gate line and each data line, and a shield line,
Each pixel cell includes a pixel switch which is selected by the driving signal for selecting the pixel cell is supplied to the Gate line from the control circuit, from the data line via the pixel switch selected It consists of a pixel electrode to which image data is written and a pixel capacity for holding the image data.
In the current screen area disposed each pixel cell in a matrix form, are arranged in a matrix of those arranged symmetrically with a pair of said pixel cells to the vertical scanning direction as a unit, and,
The pixel switch is a transistor having a drain electrode or a source electrode connected to the data line and the gate electrode connected to said gate line,
The pixel capacitor is connected to the pixel electrode having one electrode corresponding drain electrode or the source electrode and the corresponding of the pixel switch and the other electrode being connected to said shield line,
Wherein in the horizontal scanning direction, the data lines connected to drains or source electrodes of the transistors of the pixel switch included in a pair of said pixel cells are wired adjacent to mutually parallel,
The data lines and the shield lines are formed in the same wiring layer, and are arranged so as to sandwich both sides of a pair of the data lines wired adjacent to each other with the pair of shield lines,
The liquid crystal display device wherein the data lines between which the adjacently are wires that are always driven at the same timing.
画面領域は、垂直走査されるゲート線と、水平走査されるデータ線と、各ゲート線及び各データ線の交差部にマトリクス状に配された画素セルと、シールド線とを備え、
各画素セルは、当該画素セルを選択するための駆動信号が制御回路から前記ゲート線に供給されることによって選択される画素スイッチと、選択された前記画素スイッチを介して前記データ線から画像データが書き込まれる画素電極と、画像データを保持する画素容量とで構成され、
各画素セルがマトリクス状に配置された前記画面領域で、一対の前記画素セルを水平走査方向に対して対称に配置したものを一単位としてマトリクス状に配置され、かつ、
垂直走査方向に隣接する前記画素容量間の境界部分において、全ての前記画素セルは同一の層構成となっており、
各画素セルがマトリクス状に配置された前記画面領域で、一対の前記画素セルを垂直走査方向に対して対称に配置したものを一単位としてマトリクス状に配置され、かつ、
前記画素スイッチは前記ゲート線に接続したゲート電極と前記データ線に接続したドレイン電極又はソース電極を備えたトランジスタからなり、
前記画素容量は、一方の電極が対応する前記画素スイッチの前記トランジスタのドレイン電極又はソース電極及び対応する前記画素電極に接続され、他方の電極が前記シールド線に接続されており、
前記水平走査方向において、一対の前記画素セルに含まれる前記画素スイッチの前記トランジスタのドレイン電極又はソース電極に接続される前記データ線同士が互いに平行に隣り合って配線され、
前記データ線と前記シールド線が同一の配線層に形成されており、かつ、隣り合って配線されている一対の前記データ線の両側を一対の前記シールド線で挟む様に配置されており、
その隣り合って配線されている前記データ線同士は常に同じタイミングで駆動される液晶表示装置。 A semiconductor substrate having a screen region formed thereon, a counter substrate having a common electrode and disposed opposite to the semiconductor substrate, and a liquid crystal layer sealed between the semiconductor substrate and the counter substrate,
The screen region includes a gate line that is vertically scanned, a data line that is horizontally scanned, pixel cells arranged in a matrix at the intersection of each gate line and each data line, and a shield line,
Each pixel cell includes a pixel switch which is selected by the driving signal for selecting the pixel cell is supplied to the Gate line from the control circuit, from the data line via the pixel switch selected It consists of a pixel electrode to which image data is written and a pixel capacity for holding the image data.
In the screen area each pixel cells are arranged in a matrix, are arranged in a matrix of those arranged symmetrically with a pair of said pixel cells to the horizontal scanning direction as a unit, and,
At the boundary between the pixel capacitor adjacent in the vertical scanning direction, all of the pixel cells has a same layer configuration,
In the screen area each pixel cells are arranged in a matrix, are arranged in a matrix of those arranged symmetrically with a pair of said pixel cells to the vertical scanning direction as a unit, and,
The pixel switch is a transistor having a drain electrode or a source electrode connected to the data line and the gate electrode connected to said gate line,
The pixel capacitor is connected to the pixel electrodes the drain electrode or the source electrode and the corresponding of the transistors of the pixel switch having one electrode corresponding, the other electrode being connected to said shield line,
Wherein in the horizontal scanning direction, the data lines connected to drains or source electrodes of the transistors of the pixel switch included in a pair of said pixel cells are wired adjacent to mutually parallel,
The data lines and the shield lines are formed in the same wiring layer, and are arranged so as to sandwich both sides of a pair of the data lines wired adjacent to each other with the pair of shield lines,
The liquid crystal display device wherein the data lines between which the adjacently are wires that are always driven at the same timing.
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