JP4589139B2

JP4589139B2 - パイプライン型アナログ−デジタル変換器

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Publication number: JP4589139B2
Application number: JP2005031945A
Authority: JP
Inventors: 智裕根塚
Original assignee: THine Electronics Inc
Current assignee: THine Electronics Inc
Priority date: 2005-02-08
Filing date: 2005-02-08
Publication date: 2010-12-01
Anticipated expiration: 2025-02-08
Also published as: JP2006222548A; WO2006085530A1

Description

本発明は、縦続接続された複数段のＡＤ変換部を備えるパイプライン型のアナログ-デジタル変換器に関するものである。

アナログ-デジタル変換器は、入力したアナログ信号をデジタル信号に変換（ＡＤ変換）して、該デジタル信号を出力するものである。その中でも、パイプライン型のアナログ-デジタル変換器は、縦続接続された複数段のＡＤ変換部を備えており、高速にＡＤ変換をすることが可能である（特許文献１参照）。

図１０は、従来のパイプライン型アナログ-デジタル変換器１００の機能ブロック図である。この図に示されるように、従来のアナログ-デジタル変換器１００は、サンプルホールド部１１０、Ｎ段のＡＤ変換部１２０_１〜１２０_Ｎおよび出力部１３０を備える。また、出力部１３０は、Ｎ個のラッチ回路１３１_１〜１３１_Ｎおよび出力回路１３２を含む。ここで、Ｎは２以上の整数である。Ｎ段のＡＤ変換部１２０_１〜１２０_Ｎは順に縦続接続されている。

このアナログ-デジタル変換器１００において、サンプルホールド部１１０にアナログ信号が入力すると、そのアナログ信号の値（アナログデータ）がサンプルホールド部１１０によりホールドされ、そのホールドされたアナログデータがサンプルホールド部１１０から初段ＡＤ変換部１２０_１へ出力される。

初段ＡＤ変換部１２０_１では、サンプルホールド部１１０から出力されたアナログデータがデジタルデータに変換されて、該デジタルデータがラッチ回路１３１_１へ出力されるとともに、サンプルホールド部１１０から出力されたアナログデータと該デジタルデータとに基づいて当該変換の誤差に応じたアナログデータが第２段のＡＤ変換部１２０_２へ出力される。

第２段のＡＤ変換部１２０_２では、初段ＡＤ変換部１２０_１から出力されたアナログデータがデジタルデータに変換されて、該デジタルデータがラッチ回路１３１_２へ出力されるとともに、初段ＡＤ変換部１２０_１から出力されたアナログデータと該デジタルデータとに基づいて当該変換の誤差に応じたアナログデータが第３段のＡＤ変換部１２０_３へ出力される。

ＡＤ変換部１２０_３〜１２０_Ｎ−１それぞれにおいても、第２段のＡＤ変換部１２０_２と同様に動作する。最終段のＡＤ変換部１２０_Ｎでは、前段のＡＤ変換部１２０_Ｎ−１から出力されたアナログデータがデジタルデータに変換されて、該デジタルデータがラッチ回路１３１_Ｎへ出力される。

Ｎ段のＡＤ変換部１２０_１〜１２０_Ｎは、システムクロックに従ってパイプライン動作をする。そこで、初段ＡＤ変換部１２０_１から出力されるデジタルデータは、ラッチ回路１３１_１により例えばＮ／２クロックサイクル分の遅延が与えられた後に出力回路１３２に入力される。第２段のＡＤ変換部１２０_２から出力されるデジタルデータは、ラッチ回路１３１_２により例えば(Ｎ−１)／２クロックサイクル分の遅延が与えられた後に出力回路１３２に入力される。また、最終段のＡＤ変換部１２０_Ｎから出力されるデジタルデータは、ラッチ回路１３１_Ｎにより例えば１／２クロックサイクル分の遅延が与えられた後に出力回路１３２に入力される。そして、出力回路１３２において、Ｎ個のラッチ回路１３１_１〜１３１_Ｎにより同期がとられたデジタルデータに基づいて所定の演算を行い、この演算結果であるデジタル信号が最終的に出力される。

図１１は、従来のパイプライン型アナログ-デジタル変換器１００に含まれる初段ＡＤ変換部１２０_１の機能ブロック図である。(Ｎ−１)個のＡＤ変換部１２０_１〜１２０_Ｎ−１は共通の構成を有しており、ここでは代表して初段ＡＤ変換部１２０_１の構成を示す。初段ＡＤ変換部１２０_１は、ＡＤＣ回路１２１、ＤＡＣ回路１２２、Ｓ／Ｈ回路１２３、減算回路１２４および増幅回路１２５を含む。ＤＡＣ回路１２２、Ｓ／Ｈ回路１２３、減算回路１２４および増幅回路１２５は、互いに区分され得る別個の回路構成とは必ずしもなってはおらず、１つの回路構成からなる場合もあるので、以下では、これらを纏めてＭＤＡＣ回路１２９と呼ぶ。なお、最終段のＡＤ変換部１２０_ＮはＭＤＡＣ回路１２９を含んでいない。図１２は、従来のパイプライン型アナログ-デジタル変換器１００の動作を説明するタイミングチャートである。以下では、アナログ-デジタル変換器１００の動作、特に、初段ＡＤ変換部１２０_１の動作について、図１１および図１２を参照しながら説明する。

サンプルホールド部１１０およびＮ段のＡＤ変換部１２０_１〜１２０_Ｎそれぞれでは、動作が半サイクル毎に切り替わる。すなわち、サンプルホールド部１１０では、或る半サイクル期間にサンプル動作が行われ、続く半サイクル期間にホールド動作が行われる。初段から第(Ｎ−１)段までのＡＤ変換部１２０_１〜１２０_Ｎ−１それぞれでは、或る半サイクル期間にサンプル動作が行われ、続く半サイクル期間にＡＤ変換動作，ＤＡ変換動作および増幅動作が行われる。また、最終段のＡＤ変換部１２０_Ｎでは、或る半サイクル期間にＡＤ変換動作が行われ、続く半サイクル期間にはデジタルデータを保持する。

或る半サイクル期間Ｔ_１にサンプルホールド部１１０によりホールドされて出力されるアナログデータについては、続く半サイクル期間Ｔ_２に初段ＡＤ変換部１２０_１においてＡＤ変換動作，ＤＡ変換動作および増幅動作が行われる。また、この半サイクル期間Ｔ_２に初段ＡＤ変換部１２０_１から第２段のＡＤ変換部１２０_２へ出力されるアナログデータについては、更に続く半サイクル期間Ｔ_３に第２段ＡＤ変換部１２０_２においてＡＤ変換動作，ＤＡ変換動作および増幅動作が行われる。

半サイクル期間Ｔ_２における初段ＡＤ変換部１２０_１の動作は以下のとおりである。前の半サイクル期間Ｔ_１にサンプルホールド部１１０から出力されていたアナログデータはＳ／Ｈ回路１２３によりホールドされる。ここで、Ｓ／Ｈ回路１２３の入力容量は大きいため、サンプリングホールド部１１０の出力が所定の値に安定するまでＴ_１の時間が掛かる。サンプリングホールド部１１０の出力が安定した後、半サイクル期間Ｔ_２開始のタイミングで、Ｓ／Ｈ回路１２３がサンプリングを開始するとともに、半サイクル期間Ｔ_２開始時のサンプリングホールド部１１０の出力をＡＤＣ回路１２１がＡＤ変換する。Ｓ／Ｈ回路１２３がホールドしたアナログデータは減算回路１２４へ出力される。一方、ＡＤＣ回路１２１によりＡＤ変換されたデジタルデータはＤＡＣ回路１２２およびラッチ回路１３１_１へ出力される。

このＡＤＣ回路１２１から出力されるデジタルデータが確定した後に、そのデジタルデータはＤＡＣ回路１２２によりＤＡ変換され、そのＤＡ変換結果であるアナログデータはＤＡＣ回路１２２から減算回路１２４へ出力される。そして、減算回路１２４において、Ｓ／Ｈ回路１２３から出力されるアナログデータから、ＤＡＣ回路１２２から出力されるアナログデータが減算されて、当該減算の結果であるアナログデータが減算回路１２４から出力される。この減算回路１２４から出力されるアナログデータは、増幅回路１２５により増幅された後に第２段のＡＤ変換部１２０_２へ出力される。
特開２００３−００８４３９号公報

以上のように、アナログ-デジタル変換器は、パイプライン動作することで高速にＡＤ変換をすることができる。しかしながら、更に高速にＡＤ変換をすることができるアナログ-デジタル変換器が求められている。

本発明は、上記要求に対応する為になされたものであり、更に高速にＡＤ変換をすることができるパイプライン型アナログ-デジタル変換器を提供することを目的とする。

本発明に係るパイプライン型アナログ-デジタル変換器は、(1) アナログ信号を入力し、このアナログ信号の値（アナログデータ）を或る半サイクル期間にサンプル動作を行い、続く半サイクル期間にホールドして、このホールドしたアナログデータを出力するサンプルホールド部と、(2) このサンプルホールド部に入力するアナログ信号を直接に入力し、このアナログ信号の値（アナログデータ）を前記続く半サイクル期間にデジタルデータに変換して該デジタルデータを出力するとともに、サンプルホールド部から出力されるアナログデータの出力が前記続く半サイクル期間かけて所定の値に安定した後にホールドして、このホールドしたアナログデータと該デジタルデータとの差に基づいて当該変換の誤差に応じたアナログデータを出力する初段ＡＤ変換部と、(3) この初段ＡＤ変換部から出力されるアナログデータを入力し、このアナログデータをデジタルデータに変換して該デジタルデータを出力する第２段以降のＡＤ変換部と、(4) 初段ＡＤ変換部および第２段以降のＡＤ変換部それぞれから出力されるデジタルデータに基づいて、アナログ信号の入力値に対応する値のデジタル信号を出力する出力部と、を備えることを特徴とする。

このパイプライン型アナログ-デジタル変換器において、サンプルホールド部を経由したアナログ信号が初段ＡＤ変換部に入力されるとともに、サンプルホールド部に入力するアナログ信号が直接に初段ＡＤ変換部に入力される。この初段ＡＤ変換部では、サンプルホールド部に入力するアナログ信号の値（アナログデータ）がデジタルデータに変換されて、該デジタルデータが出力部へ出力される。また、初段ＡＤ変換部では、サンプルホールド部から出力されたアナログデータと該デジタルデータとに基づいて当該変換の誤差に応じたアナログデータが第２段のＡＤ変換部へ出力される。第２段以降のＡＤ変換部では、この初段ＡＤ変換部から出力されるアナログデータがデジタルデータに変換されて、該デジタルデータが出力される。そして、出力部では、初段ＡＤ変換部および第２段以降のＡＤ変換部それぞれから出力されるデジタルデータに基づいて、アナログ信号の入力値に対応する値のデジタル信号が出力される。

このように本発明では、サンプルホールド部に入力するアナログ信号は初段ＡＤ変換部にも入力し、このアナログ信号の値（アナログデータ）が初段ＡＤ変換部によりデジタルデータに変換される。このようにしたことにより、サンプルホールド部によるホールド動作と初段ＡＤ変換部によるＡＤ変換動作とが同一の期間に行われ、サンプルホールド部によるサンプル動作と初段ＡＤ変換部によるＤＡ変換動作及び増幅動作とが同一の期間に行われ得る。このことから、本発明に係るパイプライン型アナログ-デジタル変換器は、動作サイクル期間を短くすることができるため、高速なＡＤ変換が実現できる。

本発明では、初段ＡＤ変換部は、(a) サンプルホールド部に入力するアナログ信号を入力し、このアナログ信号の値（アナログデータ）をデジタルデータに変換して該デジタルデータを出力するＡＤＣ回路と、(b) このＡＤＣ回路から出力されるデジタルデータを入力し、このデジタルデータをアナログデータに変換して該アナログデータを出力するＤＡＣ回路と、(c) サンプルホールド部から出力されるアナログデータを入力してホールドし、そのホールドしたアナログデータを出力するＳ／Ｈ回路と、(d) このＳ／Ｈ回路から出力されるアナログデータから、ＤＡＣ回路から出力されるアナログデータを減算して、当該減算の結果であるアナログデータを出力する減算回路と、(e) この減算回路から出力されるアナログデータを増幅して出力する増幅回路と、を含むのが好適である。

このように構成される初段ＡＤ変換部では、サンプルホールド部に入力するアナログ信号はＡＤＣ回路にも入力して、該アナログ信号の値（アナログデータ）がＡＤＣ回路によりデジタルデータに変換されて、該デジタルデータがＡＤＣ回路から出力される。このＡＤＣ回路から出力されるデジタルデータはＤＡＣ回路によりアナログデータに変換され、該アナログデータがＤＡＣ回路から出力される。サンプルホールド部から出力されるアナログデータはＳ／Ｈ回路によりホールドされ、そのホールドされたアナログデータはＳ／Ｈ回路から出力される。そして、減算回路により、このＳ／Ｈ回路から出力されるアナログデータから、ＤＡＣ回路から出力されるアナログデータが減算されて、当該減算の結果であるアナログデータが増幅回路により増幅されて第２段のＡＤ変換部へ出力される。

また、本発明では、入力がシングルエンド信号である場合には、サンプルホールド部は、(a) シングルエンド信号をアナログ信号として入力し、このシングルエンド信号を差動信号に変換して該差動信号を出力するシングル差動変換回路と、(b) このシングル差動変換回路から出力される差動信号を入力し、この差動信号の値（アナログデータ）をホールドして、このホールドしたアナログデータを出力する第１Ｓ／Ｈ回路と、を含むのが好適である。さらに、このとき、初段ＡＤ変換部は、(a) サンプルホールド部に入力するシングルエンド信号をアナログ信号として入力し、このシングルエンド信号の値（アナログデータ）をデジタルデータに変換して該デジタルデータを出力するＡＤＣ回路と、(b) このＡＤＣ回路から出力されるデジタルデータを入力し、このデジタルデータをアナログデータに変換して該アナログデータを出力するＤＡＣ回路と、(c) サンプルホールド部の第１Ｓ／Ｈ回路から出力されるアナログデータを入力してホールドし、そのホールドしたアナログデータを出力する第２Ｓ／Ｈ回路と、(d) この第２Ｓ／Ｈ回路から出力されるアナログデータから、ＤＡＣ回路から出力されるアナログデータを減算して、当該減算の結果であるアナログデータを出力する減算回路と、(e) この減算回路から出力されるアナログデータを増幅して出力する増幅回路と、を含むのが好適である。

このように構成されるサンプルホールド部では、シングルエンド信号が上記アナログ信号としてシングル差動変換回路（以下「Ｓ／Ｄ変換回路」という。）に入力し、このＳ／Ｄ変換回路により該シングルエンド信号が差動信号に変換されて該差動信号が出力される。このＳ／Ｄ変換回路から出力される差動信号の値（アナログデータ）は第１Ｓ／Ｈ回路によりホールドされて、このホールドされたアナログデータが第１Ｓ／Ｈ回路から出力される。一方、初段ＡＤＣ変換部では、サンプルホールド部に入力するシングルエンド信号がアナログ信号としてＡＤＣ回路にも入力して、該シングルエンド信号の値（アナログデータ）がＡＤＣ回路によりデジタルデータに変換されて、該デジタルデータがＡＤＣ回路から出力される。このＡＤＣ回路から出力されるデジタルデータはＤＡＣ回路によりアナログデータに変換され、該アナログデータがＤＡＣ回路から出力される。サンプルホールド部の第１Ｓ／Ｈ回路から出力されるアナログデータは第２Ｓ／Ｈ回路によりホールドされ、そのホールドされたアナログデータは第２Ｓ／Ｈ回路から出力される。そして、減算回路により、この第２Ｓ／Ｈ回路から出力されるアナログデータから、ＤＡＣ回路から出力されるアナログデータが減算されて、当該減算の結果であるアナログデータが増幅回路により増幅されて第２段のＡＤ変換部へ出力される。

また、本発明では、初段ＡＤ変換部は、(a) サンプルホールド部に入力するアナログ信号を入力し、このアナログ信号の値（アナログデータ）をホールドして、このホールドしたアナログデータを出力する第１Ｓ／Ｈ回路と、(b) この第１Ｓ／Ｈ回路から出力されるアナログデータを入力し、このアナログデータをデジタルデータに変換して該デジタルデータを出力するＡＤＣ回路と、(c) このＡＤＣ回路から出力されるデジタルデータを入力し、このデジタルデータをアナログデータに変換して該アナログデータを出力するＤＡＣ回路と、(d) サンプルホールド部から出力されるアナログデータを入力してホールドし、そのホールドしたアナログデータを出力する第２Ｓ／Ｈ回路と、(e) この第２Ｓ／Ｈ回路から出力されるアナログデータから、ＤＡＣ回路から出力されるアナログデータを減算して、当該減算の結果であるアナログデータを出力する減算回路と、(f) この減算回路から出力されるアナログデータを増幅して出力する増幅回路と、を含むのが好適である。

このように構成される初段ＡＤ変換部では、サンプルホールド部に入力するアナログ信号は第１Ｓ／Ｈ回路にも入力して、このアナログ信号の値（アナログデータ）が第１Ｓ／Ｈ回路によりホールドされて、このホールドされたアナログデータが第１Ｓ／Ｈ回路から出力される。第１Ｓ／Ｈ回路から出力されたアナログデータはＡＤＣ回路によりデジタルデータに変換されて、該デジタルデータがＡＤＣ回路から出力される。このＡＤＣ回路から出力されるデジタルデータはＤＡＣ回路によりアナログデータに変換され、該アナログデータがＤＡＣ回路から出力される。サンプルホールド部から出力されるアナログデータは第２Ｓ／Ｈ回路によりホールドされ、そのホールドされたアナログデータは第２Ｓ／Ｈ回路から出力される。そして、減算回路により、この第２Ｓ／Ｈ回路から出力されるアナログデータから、ＤＡＣ回路から出力されるアナログデータが減算されて、当該減算の結果であるアナログデータが増幅回路により増幅されて第２段のＡＤ変換部へ出力される。

また、本発明では、サンプルホールド部は、(a) アナログ信号を入力し、このアナログ信号の値（アナログデータ）をホールドして、このホールドしたアナログデータを出力する第１Ｓ／Ｈ回路と、(b) この第１Ｓ／Ｈ回路から出力されるアナログデータを１より大きい増幅率で増幅して出力する第１増幅回路と、を含むのが好適である。さらに、このとき、初段ＡＤ変換部は、(a) サンプルホールド部に入力するアナログ信号を入力し、このアナログ信号の値（アナログデータ）をデジタルデータに変換して該デジタルデータを出力するＡＤＣ回路と、(b) このＡＤＣ回路から出力されるデジタルデータを入力し、このデジタルデータをアナログデータに変換して該アナログデータを出力するＤＡＣ回路と、(c) サンプルホールド部の第１増幅回路から出力されるアナログデータを入力してホールドし、そのホールドしたアナログデータを出力する第２Ｓ／Ｈ回路と、(d) この第２Ｓ／Ｈ回路から出力されるアナログデータから、ＤＡＣ回路から出力されるアナログデータを減算して、当該減算の結果であるアナログデータを出力する減算回路と、(e) この減算回路から出力されるアナログデータを増幅して出力する第２増幅回路と、を含むのが好適である。

このように構成されるサンプルホールド部では、アナログ信号が第１Ｓ／Ｈ回路に入力し、このアナログ信号の値（アナログデータ）が第１Ｓ／Ｈ回路によりホールドされ、このホールドされたアナログデータが第１Ｓ／Ｈ回路から出力される。この第１Ｓ／Ｈ回路から出力されるアナログデータは第１増幅回路により増幅されて出力される。一方、初段ＡＤ変換部では、サンプルホールド部に入力するアナログ信号はＡＤＣ回路にも入力して、該アナログ信号の値（アナログデータ）がＡＤＣ回路によりデジタルデータに変換されて、該デジタルデータがＡＤＣ回路から出力される。このＡＤＣ回路から出力されるデジタルデータはＤＡＣ回路によりアナログデータに変換され、該アナログデータがＤＡＣ回路から出力される。サンプルホールド部の第１増幅回路から出力されるアナログデータは第２Ｓ／Ｈ回路によりホールドされ、そのホールドされたアナログデータは第２Ｓ／Ｈ回路から出力される。そして、減算回路により、この第２Ｓ／Ｈ回路から出力されるアナログデータから、ＤＡＣ回路から出力されるアナログデータが減算されて、当該減算の結果であるアナログデータが増幅回路により増幅されて第２段のＡＤ変換部へ出力される。

本発明によれば、更に高速にＡＤ変換をすることができる。

以下、添付図面を参照して、本発明を実施するための最良の形態を詳細に説明する。なお、図面の説明において同一または略同一の要素には同一の符号を付し、重複する説明を省略する。

（第１実施形態）
先ず、本発明に係るパイプライン型アナログ-デジタル変換器の第１実施形態について説明する。図１は、第１実施形態に係るパイプライン型アナログ-デジタル変換器１の機能ブロック図である。この図に示されるように、本実施形態に係るアナログ-デジタル変換器１は、サンプルホールド部１０、Ｎ段のＡＤ変換部２０_１〜２０_Ｎおよび出力部３０を備える。また、出力部３０は、Ｎ個のラッチ回路３１_１〜３１_Ｎおよび出力回路３２を含む。ここで、Ｎは２以上の整数である。Ｎ段のＡＤ変換部２０_１〜２０_Ｎは順に縦続接続されている。

サンプルホールド部１０は、アナログ信号を入力し、このアナログ信号の値（アナログデータ）をホールドして、このホールドしたアナログデータを初段ＡＤ変換部２０_１へ出力する。

初段ＡＤ変換部２０_１は、サンプルホールド部１０に入力するアナログ信号を入力し、このアナログ信号の値（アナログデータ）をデジタルデータに変換して該デジタルデータをラッチ回路３１_１へ出力する。また、初段ＡＤ変換部２０_１は、サンプルホールド部１０から出力されるアナログデータと、上記変換で得られた該デジタルデータとに基づいて、当該変換の誤差に応じたアナログデータを第２段のＡＤ変換部２０_２へ出力する。

第２段のＡＤ変換部２０_２は、初段ＡＤ変換部２０_１から出力されるアナログデータを入力し、このアナログデータをデジタルデータに変換して該デジタルデータをラッチ回路３１_１へ出力する。また、第２段のＡＤ変換部２０_２は、初段ＡＤ変換部２０_１から出力されるアナログデータと、上記変換で得られた該デジタルデータとに基づいて、当該変換の誤差に応じたアナログデータを第３段のＡＤ変換部２０_３へ出力する。

一般に、第ｎ段のＡＤ変換部２０_ｎは、前段のＡＤ変換部２０_ｎ−１から出力されるアナログデータを入力し、このアナログデータをデジタルデータに変換して該デジタルデータをラッチ回路３１_ｎへ出力する。また、第ｎ段のＡＤ変換部２０_ｎは、前段のＡＤ変換部２０_ｎ−１から出力されるアナログデータと、上記変換で得られた該デジタルデータとに基づいて、当該変換の誤差に応じたアナログデータを後段のＡＤ変換部２０_ｎ＋１へ出力する。ここで、ｎは、２以上(Ｎ−１)以下の任意の整数である。

最終段のＡＤ変換部２０_Ｎは、前段のＡＤ変換部２０_Ｎ−１から出力されるアナログデータを入力し、このアナログデータをデジタルデータに変換して該デジタルデータをラッチ回路３１_Ｎへ出力する。これらＮ段のＡＤ変換部２０_１〜２０_Ｎは、システムクロックに従ってパイプライン動作をする。

出力部３０は、Ｎ段のＡＤ変換部２０_１〜２０_Ｎそれぞれから出力されるデジタルデータに基づいて、アナログ信号の入力値に対応する値のデジタル信号を出力する。この出力部３０に含まれるラッチ回路３１_１は、初段ＡＤ変換部２０_１から出力されるデジタルデータに対してＮ／２クロックサイクル分の遅延を与えた後に、そのデジタルデータを出力回路３２へ出力する。一般に、ラッチ回路３１_ｎは、第ｎ段のＡＤ変換部２０_ｎから出力されるデジタルデータに対して(Ｎ＋１−ｎ)／２クロックサイクル分の遅延を与えた後に、そのデジタルデータを出力回路３２へ出力する（ただし、２≦ｎ≦Ｎ−１）。ラッチ回路３１_Ｎは、最終段のＡＤ変換部２０_Ｎから出力されるデジタルデータに対して１／２クロックサイクル分の遅延を与えた後に、そのデジタルデータを出力回路３２へ出力する。以上、各ラッチ回路は、ＡＤ変換部から出力されるデジタルデータを最終段のＡＤ変換部２０_Ｎから前段のＡＤ変換部ほど１／２クロックずつ加算した遅延を行う例を説明したが、出力回路３２での演算に適切な遅延時間であれば、遅延時間はこの例に限らない。

出力回路３２は、Ｎ個のラッチ回路３１_１〜３１_Ｎにより遅延時間を調整したデジタルデータを入力し、これらのデジタルデータに基づいて所定の演算を行い、この演算結果であるデジタル信号を出力する。この出力回路３２から出力されるデジタル信号は、サンプルホールド部１０に入力するアナログ信号をＡＤ変換した結果のものとなっている。

なお、前に図１０に示した従来のアナログ-デジタル変換器１００の構成では、初段ＡＤ変換部１２０_１は、サンプルホールド部１１０から出力されるアナログデータをデジタルデータに変換した。これに対して、この図１に示した本実施形態のアナログ-デジタル変換器１の構成では、初段ＡＤ変換部２０_１は、サンプルホールド部１０に入力するアナログ信号を直接に入力し、このアナログ信号の値（アナログデータ）をデジタルデータに変換する。

このアナログ-デジタル変換器１において、サンプルホールド部１０にアナログ信号が入力すると、そのアナログ信号の値（アナログデータ）がサンプルホールド部１０によりホールドされ、そのホールドされたアナログデータがサンプルホールド部１０から初段ＡＤ変換部２０_１へ出力される。

初段ＡＤ変換部２０_１には、サンプルホールド部１０によりホールドされて出力されたアナログデータが入力するだけでなく、サンプルホールド部１０に入力するアナログ信号も直接に入力される。この初段ＡＤ変換部２０_１では、サンプルホールド部１０に入力するアナログ信号の値（アナログデータ）がデジタルデータに変換されて、該デジタルデータがラッチ回路３１_１へ出力される。また、初段ＡＤ変換部２０_１では、サンプルホールド部１０から出力されたアナログデータと該デジタルデータとに基づいて当該変換の誤差に応じたアナログデータが第２段のＡＤ変換部２０_２へ出力される。

第２段のＡＤ変換部２０_２では、初段ＡＤ変換部２０_１から出力されたアナログデータがデジタルデータに変換されて、該デジタルデータがラッチ回路３１_２へ出力されるとともに、初段ＡＤ変換部２０_１から出力されたアナログデータと該デジタルデータとに基づいて当該変換の誤差に応じたアナログデータが第３段のＡＤ変換部２０_３へ出力される。

一般に、第ｎ段のＡＤ変換部２０_ｎでは、前段のＡＤ変換部２０_ｎ−１から出力されたアナログデータがデジタルデータに変換されて、該デジタルデータがラッチ回路３１_ｎへ出力されるとともに、前段のＡＤ変換部２０_ｎ−１から出力されたアナログデータと該デジタルデータとに基づいて当該変換の誤差に応じたアナログデータが後段のＡＤ変換部２０_ｎ＋１へ出力される（ただし、２≦ｎ≦Ｎ−１）。

最終段のＡＤ変換部２０_Ｎでは、前段のＡＤ変換部２０_Ｎ−１から出力されたアナログデータがデジタルデータに変換されて、該デジタルデータがラッチ回路３１_Ｎへ出力される。

Ｎ段のＡＤ変換部２０_１〜２０_Ｎは、システムクロックに従ってパイプライン動作をする。そこで、初段ＡＤ変換部２０_１から出力されるデジタルデータは、ラッチ回路３１_１により例えばＮ／２クロックサイクル分の遅延が与えられた後に出力回路３２に入力される。第ｎ段のＡＤ変換部２０_ｎから出力されるデジタルデータは、ラッチ回路３１_ｎにより例えば(Ｎ＋１−ｎ)／２クロックサイクル分の遅延が与えられた後に出力回路３２に入力される（ただし、２≦ｎ≦Ｎ−１）。また、最終段のＡＤ変換部２０_Ｎから出力されるデジタルデータは、ラッチ回路３１_Ｎにより例えば１／２クロックサイクル分の遅延が与えられた後に出力回路３２に入力される。そして、出力回路３２において、Ｎ個のラッチ回路３１_１〜３１_Ｎそれぞれから出力されたデジタルデータに基づいて所定の演算を行い、この演算結果であるデジタル信号が最終的に出力される。

図２は、第１実施形態に係るパイプライン型アナログ-デジタル変換器１に含まれる初段ＡＤ変換部２０_１の機能ブロック図である。この図に示されるように、初段ＡＤ変換部２０_１は、ＡＤＣ回路２１、ＤＡＣ回路２２、Ｓ／Ｈ回路２３、減算回路２４および増幅回路２５を含む。ＤＡＣ回路２２、Ｓ／Ｈ回路２３、減算回路２４および増幅回路２５は、互いに区分され得る別個の回路構成とは必ずしもなってはおらず、１つの回路構成からなる場合もあるので、以下では、これらを纏めてＭＤＡＣ回路２９と呼ぶ。なお、第２段から第(Ｎ−１)段までのＡＤ変換部２０_２〜２０_Ｎ−１それぞれは、前に図１１に示した構成と同様であってもよい。また、最終段のＡＤ変換部２０_Ｎは、前に図１１に示した構成のうちＭＤＡＣ回路１２９を含んでいない。

ＡＤＣ回路２１は、サンプルホールド部１０に入力するアナログ信号を直接に入力し、このアナログ信号の値（アナログデータ）をデジタルデータに変換して、該デジタルデータをＤＡＣ回路２２およびラッチ回路３１_１へ出力する。ＤＡＣ回路２２は、ＡＤＣ回路２１から出力されるデジタルデータを入力し、このデジタルデータをアナログデータに変換して、該アナログデータを減算回路２４へ出力する。Ｓ／Ｈ回路２３は、サンプルホールド部１０によりホールドされて出力されるアナログデータを入力し、このアナログデータをホールドして減算回路２４へ出力する。減算回路２４は、Ｓ／Ｈ回路２３から出力されるアナログデータから、ＤＡＣ回路２２から出力されるアナログデータを減算して、当該減算の結果であるアナログデータを増幅回路２５へ出力する。増幅回路２５は、減算回路２４から出力されるアナログデータを増幅して第２段のＡＤ変換部２０_２へ出力する。ＡＤＣ回路２１から出力されるデジタルデータのビット数をｍとすると、増幅回路２５の利得は２^ｍである（ただし、ｍは１以上Ｎ未満の整数）。

図３は、第１実施形態に係るパイプライン型アナログ-デジタル変換器１の動作を説明するタイミングチャートである。以下では、アナログ-デジタル変換器１の動作、特に、初段ＡＤ変換部２０_１の動作について、図２および図３を参照しながら説明する。

サンプルホールド部１０およびＮ段のＡＤ変換部２０_１〜２０_Ｎそれぞれでは、動作が半サイクル毎に切り替わる。すなわち、サンプルホールド部１０では、或る半サイクル期間にサンプル動作が行われ、続く半サイクル期間にホールド動作が行われる。初段ＡＤ変換部２０_１のＡＤＣ回路２１では、或る半サイクル期間にＡＤ変換動作が行われ、続く半サイクル期間にはデジタルデータを保持する。初段ＡＤ変換部２０_１のＭＤＡＣ回路２９では、或る半サイクル期間にサンプル動作が行われ、続く半サイクル期間にＤＡ変換動作および増幅動作が行われる。第２段から第(Ｎ−１)段までのＡＤ変換部２０_２〜２０_Ｎ―１それぞれでは、或る半サイクル期間にサンプル動作が行われ、続く半サイクル期間にＡＤ変換動作，ＤＡ変換動作および増幅動作が行われる。また、最終段のＡＤ変換部２０_Ｎでは、或る半サイクル期間にＡＤ変換動作が行われ、続く半サイクル期間にはデジタルデータを保持する。

或る半サイクル期間Ｔ_１にサンプルホールド部１０によりホールドされて出力されているアナログデータについては、同じ半サイクル期間Ｔ_１に初段ＡＤ変換部２０_１においてＡＤ変換動作が行われ、また、続く半サイクル期間Ｔ_２に初段ＡＤ変換部２０_１においてＤＡ変換動作および増幅動作が行われる。また、この半サイクル期間Ｔ_２に初段ＡＤ変換部２０_１から第２段のＡＤ変換部２０_２へ出力されるアナログデータについては、更に続く半サイクル期間Ｔ_３に第２段ＡＤ変換部２０_２においてＡＤ変換動作，ＤＡ変換動作および増幅動作が行われる。

初段ＡＤ変換部２０_１の動作は以下のとおりである。サンプルホールド部１０によりホールドされているアナログデータがサンプルホールド部１０から出力されている半サイクル期間Ｔ_１に、ＡＤＣ回路２１に直接に入力するアナログ信号の値（アナログデータ）はＡＤＣ回路２１によりＡＤ変換され、そのＡＤ変換結果であるデジタルデータはＤＡＣ回路２２およびラッチ回路３１_１へ出力される。

続く半サイクル期間Ｔ_２に、前の半サイクル期間Ｔ_１にサンプルホールド部１０から出力されていたアナログデータはＳ／Ｈ回路２３によりホールドされ、このホールドされたアナログデータはＳ／Ｈ回路２３から減算回路２４へ出力される。また、この半サイクル期間Ｔ_２に、前の半サイクル期間Ｔ_１にＡＤＣ回路２１から出力されていたデジタルデータはＤＡＣ回路２２によりＤＡ変換され、そのＤＡ変換結果であるアナログデータはＤＡＣ回路２２から減算回路２４へ出力される。さらに、この半サイクル期間Ｔ_２に、減算回路２４において、Ｓ／Ｈ回路２３から出力されるアナログデータから、ＤＡＣ回路２２から出力されるアナログデータが減算されて、当該減算の結果であるアナログデータが減算回路２４から出力される。この減算回路２４から出力されるアナログデータは、増幅回路２５により増幅された後に第２段のＡＤ変換部２０_２へ出力される。

以上のように、本実施形態に係るパイプライン型アナログ-デジタル変換器１では、サンプルホールド部１０に入力するアナログ信号は初段ＡＤ変換部２０_１に直接に入力し、このアナログ信号の値（アナログデータ）が初段ＡＤ変換部２０_１のＡＤＣ回路２１によりデジタルデータに変換される。このようにしたことにより、サンプルホールド部１０によるホールド動作と、初段ＡＤ変換部２０_１のＡＤＣ回路２１によるＡＤ変換動作とは、同一の半サイクル期間Ｔ_１に行われる。そして、続く半サイクル期間Ｔ_２においては、初段ＡＤ変換部２０_１のＭＤＡＣ回路２９によるＤＡ変換動作および増幅動作が直ちに行われる。

前に図１２に示した従来のアナログ-デジタル変換器１００の動作では、半サイクル期間Ｔ_２において初段ＡＤ変換部１２０_１のＡＤＣ回路１２１から出力されるデジタルデータが確定するのを待って初段ＡＤ変換部１２０_１のＭＤＡＣ回路１２９の動作が開始されるのに対して、本実施形態に係るアナログ-デジタル変換器１の動作では、半サイクル期間Ｔ_２において直ちに初段ＡＤ変換部２０_１のＭＤＡＣ回路２９の動作が開始され得る。したがって、本実施形態に係るアナログ-デジタル変換器１では、初段ＡＤ変換部２０_１のＭＤＡＣ回路２９の動作に余裕を与えることができる。

一般に、パイプライン型アナログ-デジタル変換器においては、初段ＡＤ変換部のＭＤＡＣ回路での処理の精度が全体のＡＤ変換精度を決める。ＭＤＡＣ回路は、高い精度の処理を行おうとするほど長い処理時間が掛かる。したがって、初段ＡＤ変換部は、第２段以降の各ＡＤ変換部と比べ、長い処理時間が必要である。このため、初段ＡＤ変換部において必要な動作サイクル期間がパイプライン型アナログ-デジタル変換器全体の動作サイクル期間（すなわち、変換速度）を律速している。本実施形態によれば、初段ＡＤ変換部２０_１のＡＤＣ回路２１のＡＤ変換期間とＭＤＡＣ回路２９の処理期間とを異なる動作サイクルで行うことができるので、サイクル期間を短くすることができる。したがって、本実施形態に係るアナログ-デジタル変換器１は、更に高速にＡＤ変換をすることができ、或いは、更に高精度にＡＤ変換をすることができる。

なお、サンプルホールド部１０および初段ＡＤ変換部２０_１それぞれに入力するアナログ信号は、差動信号であるのが好適であるが、シングルエンド信号であってもよい。次に説明する第２実施形態は、入力アナログ信号がシングルエンド信号である場合に好適なものである。

（第２実施形態）
次に、本発明に係るパイプライン型アナログ-デジタル変換器の第２実施形態について説明する。第２実施形態に係るパイプライン型アナログ-デジタル変換器の機能ブロック図は、前に図１に示したものと同様である。第１実施形態に係るパイプライン型アナログ-デジタル変換器１と比較すると、この第２実施形態に係るパイプライン型アナログ-デジタル変換器は、サンプルホールド部１０および初段ＡＤ変換部２０_１それぞれの構成の点で相違する。

図４は、第２実施形態に係るパイプライン型アナログ-デジタル変換器に含まれるサンプルホールド部１０および初段ＡＤ変換部２０_１の機能ブロック図である。第２実施形態におけるサンプルホールド部１０は、Ｓ／Ｈ回路１１およびＳ／Ｄ変換回路１２を含む。また、第２実施形態における初段ＡＤ変換部２０_１は、ＡＤＣ回路２１、ＤＡＣ回路２２、Ｓ／Ｈ回路２３、減算回路２４および増幅回路２５を含む。図２に示した構成と比較すると、この第２実施形態における構成は、サンプルホールド部１０がＳ／Ｈ回路１１に加えてＳ／Ｄ変換回路１２を含む点で相違し、また、初段ＡＤ変換部２０_１のＡＤＣ回路２１がシングルエンド入力のものである点で相違する。

サンプルホールド部１０に含まれるＳ／Ｄ変換回路１２は、シングルエンド信号をアナログ信号として入力し、このシングルエンド信号を差動信号に変換して、該差動信号をＳ／Ｈ回路１１へ出力する。Ｓ／Ｈ回路１１は、このＳ／Ｄ変換回路１２から出力される差動信号を入力し、この差動信号の値（アナログデータ）をホールドして、このホールドしたアナログデータを初段ＡＤ変換部２０_１のＳ／Ｈ回路２３へ出力する。Ｓ／Ｈ回路２３は、サンプルホールド部１０のＳ／Ｈ回路１１から出力されるアナログデータを入力し、このアナログデータをホールドして、そのホールドしたアナログデータを減算回路２４へ出力する。また、ＡＤＣ回路２１は、サンプルホールド部１０に入力するシングルエンド信号をアナログ信号として入力し、このシングルエンド信号の値（アナログデータ）をデジタルデータに変換して、該デジタルデータをＤＡＣ回路２２へ出力する。ＤＡＣ回路２２，Ｓ／Ｈ回路２３，減算回路２４および増幅回路２５を含むＭＤＡＣ回路２９は、前の第１実施形態におけるものと同様のものである。

第２実施形態に係るパイプライン型アナログ-デジタル変換器の動作のタイミングチャートは、図３に示されたものと略同様である。ただし、サンプルホールド部１０において、アナログ信号（シングルエンド信号）はＳ／Ｄ変換回路１２により差動信号に変換され、半サイクル期間Ｔ_１に、このＳ／Ｄ変換回路１２から出力されるアナログ信号（差動信号）の値（アナログデータ）がＳ／Ｈ回路１１によりホールドされて、このホールドされたアナログ信号がＳ／Ｈ回路１１からＳ／Ｈ回路２３へ出力される。また、同じ半サイクル期間Ｔ_１に、Ｓ／Ｈ回路１１によりホールドされて出力されている差動信号の値（アナログデータ）に対応するシングルエンド信号の値（アナログデータ）が初段ＡＤ変換部２０_１によりＡＤ変換される。

第２実施形態に係るパイプライン型アナログ-デジタル変換器は、前の第１実施形態に係るパイプライン型アナログ-デジタル変換器１が奏する効果と同様の効果を奏することができる。加えて、第２実施形態に係るパイプライン型アナログ-デジタル変換器は、初段ＡＤ変換部２０_１のＡＤＣ回路２１がシングルエンド入力であることから、簡易な構成とすることができる。また、ＡＤＣ回路２１は、サンプルホールド部１０から出力されるアナログデータを入力しないことから、このアナログデータのコモンモードレベルの変動の影響を受けることなく、高精度にＡＤ変換をすることができる。

（第３実施形態）
次に、本発明に係るパイプライン型アナログ-デジタル変換器の第３実施形態について説明する。第３実施形態に係るパイプライン型アナログ-デジタル変換器の機能ブロック図は、前に図１に示したものと同様である。前の第１実施形態に係るパイプライン型アナログ-デジタル変換器１と比較すると、この第３実施形態に係るパイプライン型アナログ-デジタル変換器は、初段ＡＤ変換部２０_１の構成の点で相違する。

図５は、第３実施形態に係るパイプライン型アナログ-デジタル変換器に含まれる初段ＡＤ変換部２０_１の機能ブロック図である。第３実施形態における初段ＡＤ変換部２０_１は、ＡＤＣ回路２１、ＤＡＣ回路２２、Ｓ／Ｈ回路２３、減算回路２４、増幅回路２５およびＳ／Ｈ回路２６を含む。前に図２に示した構成と比較すると、この第３実施形態における構成は、初段ＡＤ変換部２０_１が更にＳ／Ｈ回路２６を含む点で相違する。

Ｓ／Ｈ回路２６は、サンプルホールド部１０に入力するアナログ信号を入力し、このアナログ信号の値（アナログデータ）をホールドして、このホールドしたアナログデータをＡＤＣ回路２１へ出力する。ＡＤＣ回路２１は、Ｓ／Ｈ回路２６から出力されるアナログデータを入力し、このアナログデータをデジタルデータに変換して、該デジタルデータをＤＡＣ回路２２へ出力する。ＤＡＣ回路２２，Ｓ／Ｈ回路２３，減算回路２４および増幅回路２５を含むＭＤＡＣ回路２９は、前の第１実施形態におけるものと同様のものである。

図６は、第３実施形態に係るパイプライン型アナログ-デジタル変換器の動作を説明するタイミングチャートである。以下では、アナログ-デジタル変換器の動作、特に、初段ＡＤ変換部２０_１の動作について、図５および図６を参照しながら説明する。

サンプルホールド部１０およびＮ段のＡＤ変換部２０_１〜２０_Ｎそれぞれでは、動作が半サイクル毎に切り替わる。すなわち、サンプルホールド部１０および初段ＡＤ変換部２０_１のＳ／Ｈ回路２６では、或る半サイクル期間にサンプル動作が行われ、続く半サイクル期間にホールド動作が行われる。初段ＡＤ変換部２０_１のＡＤＣ回路２１では、或る半サイクル期間にＡＤ変換動作が行われ、続く半サイクル期間にはデジタルデータを保持する。初段ＡＤ変換部２０_１のＭＤＡＣ回路２９では、或る半サイクル期間にサンプル動作が行われ、続く半サイクル期間にＤＡ変換動作および増幅動作が行われる。第２段から第(Ｎ−１)段までのＡＤ変換部２０_２〜２０_Ｎ―１それぞれでは、或る半サイクル期間にサンプル動作が行われ、続く半サイクル期間にＡＤ変換動作，ＤＡ変換動作および増幅動作が行われる。また、最終段のＡＤ変換部２０_Ｎでは、或る半サイクル期間にＡＤ変換動作が行われ、続く半サイクル期間にはデジタルデータを保持する。

或る半サイクル期間Ｔ_１にサンプルホールド部１０によりホールドされて出力されるアナログデータと、この期間Ｔ_１に初段ＡＤ変換部２０_１のＳ／Ｈ回路２６によりホールドされて出力されるアナログデータとは、互いに同等のものである。この半サイクル期間Ｔ_１に、このホールドされて出力されているアナログデータについて、同じ半サイクル期間Ｔ_１に初段ＡＤ変換部２０_１においてＡＤ変換動作が行われ、また、続く半サイクル期間Ｔ_２に初段ＡＤ変換部２０_１においてＤＡ変換動作および増幅動作が行われる。また、この半サイクル期間Ｔ_２に初段ＡＤ変換部２０_１から第２段のＡＤ変換部２０_２へ出力されるアナログデータについては、更に続く半サイクル期間Ｔ_３に第２段ＡＤ変換部２０_２においてＡＤ変換動作，ＤＡ変換動作および増幅動作が行われる。

初段ＡＤ変換部２０_１の動作は以下のとおりである。サンプルホールド部１０によりホールドされているアナログデータがサンプルホールド部１０から出力されている半サイクル期間Ｔ_１に、同じアナログデータが初段ＡＤ変換部２０_１のＳ／Ｈ回路２６によりホールドされて出力されている。ここで、ＡＤＣ回路２１の入力容量はＳ／Ｈ回路２３の入力容量と比べて小さいため、Ｓ／Ｈ回路２６の出力値は半サイクル期間Ｔ_１に比べ早く安定する。したがって、ＡＤＣ回路２１は半サイクル期間Ｔ_１中にＡＤ変換動作を開始し且つ完了することができる。ＡＤＣ回路２１から出力されるデジタルデータはＤＡＣ回路２２およびラッチ回路３１_１へ入力される。

以上のように、本実施形態に係るパイプライン型アナログ-デジタル変換器では、前の第１実施形態に係るパイプライン型アナログ-デジタル変換器１が奏する効果と同様の効果を奏することができる。加えて、第３実施形態に係るパイプライン型アナログ-デジタル変換器は、半サイクル期間Ｔ_１においてサンプルホールド部１０および初段ＡＤ変換部２０_１のＳ／Ｈ回路２６が同じアナログデータをホールドして出力するので、入力するアナログ信号の時間的変化が速い場合であっても、高精度にＡＤ変換をすることができる。

（第４実施形態）
次に、本発明に係るパイプライン型アナログ-デジタル変換器の第４実施形態について説明する。第４実施形態に係るパイプライン型アナログ-デジタル変換器の機能ブロック図は、前に図１に示したものと同様である。前の第１実施形態に係るパイプライン型アナログ-デジタル変換器１と比較すると、この第４実施形態に係るパイプライン型アナログ-デジタル変換器は、サンプルホールド部１０および初段ＡＤ変換部２０_１それぞれの構成の点で相違する。

図７は、第４実施形態に係るパイプライン型アナログ-デジタル変換器に含まれるサンプルホールド部１０および初段ＡＤ変換部２０_１の機能ブロック図である。第４実施形態におけるサンプルホールド部１０は、Ｓ／Ｈ回路１１および増幅回路１３を含む。また、第４実施形態における初段ＡＤ変換部２０_１は、ＡＤＣ回路２１、ＤＡＣ回路２２、Ｓ／Ｈ回路２３、減算回路２４および増幅回路２５を含む。前に図２に示した構成と比較すると、この第４実施形態における構成は、サンプルホールド部１０がＳ／Ｈ回路１１に加えて増幅回路１３を含む点で相違し、また、初段ＡＤ変換部２０_１の増幅回路２５の利得が相違する。

サンプルホールド部１０に含まれるＳ／Ｈ回路１１は、アナログ信号を入力し、このアナログ信号の値（アナログデータ）をホールドして、このホールドしたアナログデータを増幅回路１３へ出力する。増幅回路１３は、このＳ／Ｈ回路１１から出力されるアナログデータを増幅して、その増幅後のアナログデータを初段ＡＤ変換部２０_１のＳ／Ｈ回路２３へ出力する。Ｓ／Ｈ回路２３は、サンプルホールド部１０の増幅回路１３から出力されるアナログデータを入力してホールドし、そのホールドしたアナログデータを減算回路２４へ出力する。

ＡＤＣ回路２１は、前の第１実施形態におけるものと同様のものである。また、ＤＡＣ回路２２，Ｓ／Ｈ回路２３，減算回路２４および増幅回路２５を含むＭＤＡＣ回路２９は、前の第１実施形態におけるものと略同様のものである。ただし、サンプルホールド部１０の増幅回路１３の利得を１より大きいものとすることにより、初段ＡＤ変換部２０_１の増幅回路２５の利得を第１実施形態の場合より小さくすることができる。

すなわち、ＡＤＣ回路２１から出力されるデジタルデータのビット数をｍとすると、前の第１実施形態では増幅回路２５の利得は２^ｍであるが、これに対して、この第４実施形態では、増幅回路１３の利得Ｇ_１と増幅回路２５の利得Ｇ_２との積（Ｇ_１Ｇ_２）が２^ｍであればよいので、増幅回路１３の利得Ｇ_１が１より大きければ、増幅回路２５の利得Ｇ_２は２^ｍより小さくすることができる。例えば、ＡＤＣ回路２１から出力されるデジタルデータが２ビットであれば、前の第１実施形態では増幅回路２５の利得を４とする必要があるのに対して、この第４実施形態では増幅回路１３および増幅回路２５それぞれの利得を２とすることができる。

第４実施形態に係るパイプライン型アナログ-デジタル変換器は、前の第１実施形態に係るパイプライン型アナログ-デジタル変換器１が奏する効果と同様の効果を奏することができる。加えて、第４実施形態に係るパイプライン型アナログ-デジタル変換器は、初段ＡＤ変換部２０_１の増幅回路２５の利得を小さくすることができることから、ＭＤＡＣ回路２９の出力が安定するまでに要する時間が短縮されて、更に高速にＡＤ変換をすることができる。

（第５実施形態）
次に、本発明に係るパイプライン型アナログ-デジタル変換器の第５実施形態について説明する。第５実施形態に係るパイプライン型アナログ-デジタル変換器の機能ブロック図は、前に図１に示したものと同様である。前の第１実施形態に係るパイプライン型アナログ-デジタル変換器１と比較すると、この第５実施形態に係るパイプライン型アナログ-デジタル変換器は、サンプルホールド部１０および初段ＡＤ変換部２０_１それぞれの構成の点で相違する。

図８は、第５実施形態に係るパイプライン型アナログ-デジタル変換器に含まれるサンプルホールド部１０および初段ＡＤ変換部２０_１の機能ブロック図である。第５実施形態におけるサンプルホールド部１０は、Ｓ／Ｈ回路１１、Ｓ／Ｄ変換回路１２および増幅回路１３を含む。また、第５実施形態における初段ＡＤ変換部２０_１は、ＡＤＣ回路２１、ＤＡＣ回路２２、Ｓ／Ｈ回路２３、減算回路２４および増幅回路２５を含む。前に図２に示した構成と比較すると、この第５実施形態における構成は、サンプルホールド部１０がＳ／Ｈ回路１１に加えてＳ／Ｄ変換回路１２および増幅回路１３を含む点で相違し、初段ＡＤ変換部２０_１のＡＤＣ回路２１がシングルエンド入力のものである点で相違し、また、初段ＡＤ変換部２０_１の増幅回路２５の利得が相違する。

この第５実施形態における構成は、前の第２実施形態および第４実施形態それぞれにおける構成上の特徴を併せ有するものである。すなわち、この第５実施形態におけるＳ／Ｄ変換回路１２およびＡＤＣ回路２１は、前の第２実施形態におけるものと同様のものである。また、この第５実施形態における増幅回路１３および増幅回路２５は、前の第４実施形態におけるものと同様のものである。したがって、この第５実施形態に係るパイプライン型アナログ-デジタル変換器は、前の第２実施形態および第４実施形態それぞれのパイプライン型アナログ-デジタル変換器の動作を併せた動作を行い、また、これらのイプライン型アナログ-デジタル変換器が奏する効果を併せて奏することができる。

図９は、第５実施形態に係るパイプライン型アナログ-デジタル変換器に含まれるサンプルホールド部１０および初段ＡＤ変換部２０_１の回路の一例を示す図である。この図に示されるように、初段ＡＤ変換部２０_１のＭＤＡＣ回路２９の回路構成は、ＤＡＣ回路２２、Ｓ／Ｈ回路２３、減算回路２４および増幅回路２５が互いに区分され得る別個のものとはなっていない。また、サンプルホールド部１０の回路構成は、Ｓ／Ｈ回路１１、Ｓ／Ｄ変換回路１２および増幅回路１３が互いに区分され得る別個のものとはなっていない。

第１本実施形態に係るパイプライン型アナログ-デジタル変換器１の機能ブロック図である。第１実施形態に係るパイプライン型アナログ-デジタル変換器１に含まれる初段ＡＤ変換部２０_１の機能ブロック図である。第１実施形態に係るパイプライン型アナログ-デジタル変換器１の動作を説明するタイミングチャートである。第２実施形態に係るパイプライン型アナログ-デジタル変換器に含まれるサンプルホールド部１０および初段ＡＤ変換部２０_１の機能ブロック図である。第３実施形態に係るパイプライン型アナログ-デジタル変換器に含まれる初段ＡＤ変換部２０_１の機能ブロック図である。第３実施形態に係るパイプライン型アナログ-デジタル変換器の動作を説明するタイミングチャートである。第４実施形態に係るパイプライン型アナログ-デジタル変換器に含まれるサンプルホールド部１０および初段ＡＤ変換部２０_１の機能ブロック図である。第５実施形態に係るパイプライン型アナログ-デジタル変換器に含まれるサンプルホールド部１０および初段ＡＤ変換部２０_１の機能ブロック図である。第５実施形態に係るパイプライン型アナログ-デジタル変換器に含まれるサンプルホールド部１０および初段ＡＤ変換部２０_１の回路の一例を示す図である。従来のパイプライン型アナログ-デジタル変換器１００の機能ブロック図である。従来のパイプライン型アナログ-デジタル変換器１００に含まれる初段ＡＤ変換部１２０_１の機能ブロック図である。従来のパイプライン型アナログ-デジタル変換器１００の動作を説明するタイミングチャートである。

符号の説明

１…パイプライン型アナログ-デジタル変換器、１０…サンプルホールド部、１１…Ｓ／Ｈ回路、１２…Ｓ／Ｄ変換回路、１３…増幅回路、２０_１〜２０_Ｎ…ＡＤ変換部、２１…ＡＤＣ回路、２２…ＤＡＣ回路、２３…Ｓ／Ｈ回路、２４…減算回路、２５…増幅回路、２６…Ｓ／Ｈ回路、２９…ＭＤＡＣ回路、３０…出力部、３１_１〜３１_Ｎ…ラッチ回路、３２…出力回路。

Claims

アナログ信号を入力し、このアナログ信号の値（アナログデータ）を或る半サイクル期間にサンプル動作を行い、続く半サイクル期間にホールドして、このホールドしたアナログデータを出力するサンプルホールド部と、
このサンプルホールド部に入力するアナログ信号を直接に入力し、このアナログ信号の値（アナログデータ）を前記続く半サイクル期間にデジタルデータに変換して該デジタルデータを出力するとともに、前記サンプルホールド部から出力されるアナログデータの出力が前記続く半サイクル期間かけて所定の値に安定した後にホールドして、このホールドしたアナログデータと該デジタルデータとの差に基づいて当該変換の誤差に応じたアナログデータを出力する初段ＡＤ変換部と、
この初段ＡＤ変換部から出力されるアナログデータを入力し、このアナログデータをデジタルデータに変換して該デジタルデータを出力する第２段以降のＡＤ変換部と、
前記初段ＡＤ変換部および前記第２段以降のＡＤ変換部それぞれから出力されるデジタルデータに基づいて、前記アナログ信号の入力値に対応する値のデジタル信号を出力する出力部と、
を備えることを特徴とするパイプライン型アナログ-デジタル変換器。
前記初段ＡＤ変換部が、
前記サンプルホールド部に入力するアナログ信号を入力し、このアナログ信号の値（アナログデータ）をデジタルデータに変換して該デジタルデータを出力するＡＤＣ回路と、
このＡＤＣ回路から出力されるデジタルデータを入力し、このデジタルデータをアナログデータに変換して該アナログデータを出力するＤＡＣ回路と、
前記サンプルホールド部から出力されるアナログデータを入力してホールドし、そのホールドしたアナログデータを出力するＳ／Ｈ回路と、
このＳ／Ｈ回路から出力されるアナログデータから、前記ＤＡＣ回路から出力されるアナログデータを減算して、当該減算の結果であるアナログデータを出力する減算回路と、
この減算回路から出力されるアナログデータを増幅して出力する増幅回路と、
を含むことを特徴とする請求項１記載のパイプライン型アナログ-デジタル変換器。
前記サンプルホールド部が、
シングルエンド信号を前記アナログ信号として入力し、このシングルエンド信号を差動信号に変換して該差動信号を出力するシングル差動変換回路と、
このシングル差動変換回路から出力される差動信号を入力し、この差動信号の値（アナログデータ）をホールドして、このホールドしたアナログデータを出力する第１Ｓ／Ｈ回路と、
を含み、
前記初段ＡＤ変換部が、
前記サンプルホールド部に入力するシングルエンド信号を前記アナログ信号として入力し、このシングルエンド信号の値（アナログデータ）をデジタルデータに変換して該デジタルデータを出力するＡＤＣ回路と、
このＡＤＣ回路から出力されるデジタルデータを入力し、このデジタルデータをアナログデータに変換して該アナログデータを出力するＤＡＣ回路と、
前記サンプルホールド部の前記第１Ｓ／Ｈ回路から出力されるアナログデータを入力してホールドし、そのホールドしたアナログデータを出力する第２Ｓ／Ｈ回路と、
この第２Ｓ／Ｈ回路から出力されるアナログデータから、前記ＤＡＣ回路から出力されるアナログデータを減算して、当該減算の結果であるアナログデータを出力する減算回路と、
この減算回路から出力されるアナログデータを増幅して出力する増幅回路と、
を含む、
ことを特徴とする請求項１記載のパイプライン型アナログ-デジタル変換器。
前記初段ＡＤ変換部が、
前記サンプルホールド部に入力するアナログ信号を入力し、このアナログ信号の値（アナログデータ）をホールドして、このホールドしたアナログデータを出力する第１Ｓ／Ｈ回路と、
この第１Ｓ／Ｈ回路から出力されるアナログデータを入力し、このアナログデータをデジタルデータに変換して該デジタルデータを出力するＡＤＣ回路と、
このＡＤＣ回路から出力されるデジタルデータを入力し、このデジタルデータをアナログデータに変換して該アナログデータを出力するＤＡＣ回路と、
前記サンプルホールド部から出力されるアナログデータを入力してホールドし、そのホールドしたアナログデータを出力する第２Ｓ／Ｈ回路と、
この第２Ｓ／Ｈ回路から出力されるアナログデータから、前記ＤＡＣ回路から出力されるアナログデータを減算して、当該減算の結果であるアナログデータを出力する減算回路と、
この減算回路から出力されるアナログデータを増幅して出力する増幅回路と、
を含むことを特徴とする請求項１記載のパイプライン型アナログ-デジタル変換器。
前記サンプルホールド部が、
アナログ信号を入力し、このアナログ信号の値（アナログデータ）をホールドして、このホールドしたアナログデータを出力する第１Ｓ／Ｈ回路と、
この第１Ｓ／Ｈ回路から出力されるアナログデータを１より大きい増幅率で増幅して出力する第１増幅回路と、
を含み、
前記初段ＡＤ変換部が、
前記サンプルホールド部に入力するアナログ信号を入力し、このアナログ信号の値（アナログデータ）をデジタルデータに変換して該デジタルデータを出力するＡＤＣ回路と、
このＡＤＣ回路から出力されるデジタルデータを入力し、このデジタルデータをアナログデータに変換して該アナログデータを出力するＤＡＣ回路と、
前記サンプルホールド部の前記第１増幅回路から出力されるアナログデータを入力してホールドし、そのホールドしたアナログデータを出力する第２Ｓ／Ｈ回路と、
この第２Ｓ／Ｈ回路から出力されるアナログデータから、前記ＤＡＣ回路から出力されるアナログデータを減算して、当該減算の結果であるアナログデータを出力する減算回路と、
この減算回路から出力されるアナログデータを増幅して出力する第２増幅回路と、
を含む、
ことを特徴とする請求項１記載のパイプライン型アナログ-デジタル変換器。