WO2006085530A1 - Pipeline type analog/digital converter - Google Patents

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WO2006085530A1
WO2006085530A1 PCT/JP2006/302073 JP2006302073W WO2006085530A1 WO 2006085530 A1 WO2006085530 A1 WO 2006085530A1 JP 2006302073 W JP2006302073 W JP 2006302073W WO 2006085530 A1 WO2006085530 A1 WO 2006085530A1
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analog data
output
data
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PCT/JP2006/302073
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Japanese (ja)
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Tomohiro Nezuka
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Thine Electronics, Inc.
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    • H03M1/802—Simultaneous conversion using weighted impedances using capacitors, e.g. neuron-mos transistors, charge coupled devices
    • H03M1/804—Simultaneous conversion using weighted impedances using capacitors, e.g. neuron-mos transistors, charge coupled devices with charge redistribution

Definitions

  • the present invention relates to a pipeline type analog-digital converter including cascade-connected multiple stages of AD converters.
  • Analog-digital conversion is to convert an input analog signal into a digital signal (AD conversion) and output the digital signal.
  • the knockline analog-digital converter includes a plurality of cascaded AD converters, and can perform AD conversion at high speed (see Patent Document 1).
  • FIG. 10 is a functional block diagram of a conventional pipeline type analog-digital converter 100. As shown in this figure, the conventional analog-to-digital conversion 100 is composed of a sample hold unit 110 and an N-stage AD conversion unit 120.
  • N 1 to 120 and an output unit 130 are provided. Also, N
  • the force unit 130 includes N latch circuits 131.
  • analog-to-digital converter 100 when an analog signal is input to the sample hold unit 110, the value (analog data) of the analog signal is held by the sample hold unit 110, and the held analog data is sampled. Output from hold unit 110 to first stage AD conversion unit 120.
  • the analog data output from the sample hold unit 110 is converted into digital data, and the digital data is output to the latch circuit 131 and the analog data output from the sample hold unit 110. Based on the data and the digital data, analog data corresponding to the conversion error is sent to the AD converter 120 in the second stage.
  • the analog data output from the first stage AD converter 120 is output.
  • Each of AD converters 120 to 120 is similar to AD converter 120 in the second stage.
  • the AD converter 120 at the final stage also outputs the AD converter 120 power at the previous stage.
  • the analog data is converted into digital data, and the digital data is output to the latch circuit 1 31.
  • N-stage AD converters 120 to 120 perform pipeline operation according to the system clock.
  • the digital data from which the first stage AD converter 120 is also output is input to the error correction circuit 132 after being given a delay of, for example, NZ2 clock cycles by the latch circuit 131.
  • Digital data output from 120 AD converters in the second stage is latch circuit
  • the error correction circuit 132 performs a predetermined calculation based on the digital data synchronized by the N latch circuits 131 to 131.
  • FIG. 11 is a functional block diagram of the first stage AD conversion unit 120 included in the conventional pipelined analog-digital converter 100. (N-1) AD converters 120 to 120 are common
  • the configuration of the first stage AD converter 120 is representatively shown here.
  • the first stage AD conversion unit 120 includes an ADC circuit 121, a DAC circuit 122, an SZH (sample hold) circuit 123, a subtraction circuit 124, and an amplification circuit 125.
  • the DAC circuit 122, the SZH circuit 123, the subtractor circuit 124, and the amplifier circuit 125 are not necessarily separate circuit configurations that can be distinguished from each other, and may be a single circuit configuration capability. These are collectively referred to as MDAC circuit 129.
  • the AD converter 120 in the final stage is an MDAC circuit 129.
  • FIG. 12 is a timing chart for explaining the operation of the conventional pipeline type analog-to-digital converter 100.
  • the operation of the analog-to-digital conversion 100 in particular, the operation of the first AD converter 120 will be described with reference to FIG. 11 and FIG. Will be explained.
  • First stage force AD converters 120 to 120 up to the (N-1) stage each have a certain half
  • the sampling operation is performed during the ital period, and the AD conversion operation, DA conversion operation, and amplification operation are performed during the subsequent half cycle period. Further, the AD converter 120 at the final stage has a certain half size.
  • a / D conversion is performed during the clock period, and digital data is held during the subsequent half-cycle period.
  • Analog data that is held and output by the sample-and-hold unit 110 during a certain half-cycle period T is output from the first-stage AD converter 120 during the subsequent half-cycle period T.
  • AD conversion operation, DA conversion operation, and amplification operation are performed. Also, during this half cycle period T, the first stage AD converter 120 force is also output to the second stage AD converter 120.
  • AD conversion is performed in the second stage AD converter 120.
  • the analog data output from the sample hold unit 110 during the half cycle period T is held by the S ZH circuit 123.
  • the input capacity of the SZH circuit 123 is large, it takes time T until the output of the sampling hold unit 110 is stabilized at a predetermined value. After the output of the sampling and holding unit 110 is stabilized, the half-cycle period T start timing
  • the SZH circuit 123 starts sampling and the half cycle period T
  • ADC circuit 121 AD converts the output of sampling hold unit 110.
  • the analog data held by the SZH circuit 123 is output to the subtraction circuit 124.
  • the digital data AD-converted by the ADC circuit 121 is output to the DAC circuit 122 and the latch circuit 131.
  • the digital data output from the ADC circuit 121 is determined, the digital data is DA-converted by the DAC circuit 122, and the analog data as the DA conversion result is output from the DAC circuit 122 to the subtraction circuit 124. . Then, in the subtraction circuit 124, The analog data output from the DAC circuit 122 is subtracted from the analog data output from the SZH circuit 123, and the analog data that is the result of the subtraction is also output to the subtraction circuit 124. The analog data output from the subtraction circuit 124 is amplified by the amplification circuit 125 and then output to the second stage AD conversion unit 120.
  • Patent Document 1 Japanese Patent Laid-Open No. 2003-008439
  • the analog-digital converter can perform AD conversion at high speed by performing a pipeline operation.
  • an analog-digital transformation that can perform AD conversion at higher speeds.
  • the present invention has been made to meet the above-described demand, and an object of the present invention is to provide a pipeline type analog-digital conversion capable of performing AD conversion at a higher speed. Means for solving the problem
  • Pipeline type analog-digital conversion is as follows. (1) A sample that inputs an analog signal, holds the value of the analog signal (analog data), and outputs the held analog data. (2) Input an analog signal to be input to this sample hold unit, convert the value of this analog signal (analog data) into digital data, output the digital data, and output from the sample hold unit A first stage AD converter that outputs analog data according to the conversion error based on the analog data and the digital data; and (3) the analog data output from the first stage AD converter is input, and the analog data A second stage AD converter that converts the digital data into digital data and outputs the digital data, and (4) the first stage AD converter and Based on the digital data output from the AD conversion unit 2 and subsequent stages, respectively, Te, characterized in that it comprises an output unit for outputting a digital signal having a value corresponding to the input value of the analog signal.
  • an analog signal that has passed through the sample-and-hold unit is input to the first-stage AD conversion unit, and an analog signal that is input to the sample-and-hold unit is directly input to the first-stage AD conversion unit. Is input.
  • the analog signal value (analog data) input to the sample hold unit is digital.
  • the data is converted into data, and the digital data is output to the output unit.
  • analog data corresponding to the (quantization) error of the conversion is output to the second stage AD conversion unit based on the analog data output from the sample hold unit and the digital data. .
  • the analog data output from the first AD converter is converted into digital data, and the digital data is output. Then, the output unit outputs a digital signal having a value corresponding to the input value of the analog signal based on the digital data output from each of the first stage AD conversion unit and the second and subsequent AD conversion units.
  • the analog signal input to the sample hold unit is also input to the first stage AD conversion unit, and the value of this analog signal (analog data) is converted to digital data by the first stage AD conversion unit.
  • the hold operation by the sample hold unit and the AD conversion operation by the first stage AD conversion unit are performed in the same period, and the sample operation by the sample hold unit and the DA conversion operation by the first stage AD conversion unit and The amplification operation can be performed during the same period.
  • the pipeline type analog-digital conversion according to the present invention can shorten the operation cycle period, so that high-speed AD conversion can be realized.
  • the first stage AD conversion unit (a) inputs an analog signal to be input to the sample hold unit, converts the value of this analog signal (analog data) into digital data, and outputs the digital data (B) a DAC circuit that inputs digital data output from the ADC circuit, converts the digital data into analog data and outputs the analog data, and (c) a sample hold unit.
  • SZH circuit that inputs and holds output analog data, and outputs the held analog data; (d) Subtracts analog data output from DAC circuit from analog data output from this S ZH circuit A subtraction circuit that outputs analog data as a result of the subtraction, and (e) an amplification circuit that amplifies and outputs the analog data output from the subtraction circuit, It is preferable to include.
  • the analog signal input to the sample hold unit is also input to the ADC circuit, and the value of the analog signal (analog data) is input to the ADC circuit.
  • the digital data is converted by the circuit, and the digital data is output from the ADC circuit.
  • the digital data output from the ADC circuit is converted into analog data by the DAC circuit, and the analog data is output from the DAC circuit.
  • the analog data output from the sample hold unit is held by the SZH circuit, and the held analog data is also output as SZH circuit power.
  • the analog data output from the DAC circuit is subtracted from the analog data output from the SZH circuit by the subtracting circuit, and the analog data that is the result of the subtraction is amplified by the amplifying circuit, and the second stage. Is output to the AD converter.
  • the sample-and-hold unit when the input is a single-ended signal, the sample-and-hold unit inputs (a) the single-ended signal as an analog signal and converts the single-ended signal into a differential signal.
  • a single differential conversion circuit that outputs the differential signal, and (b) the differential signal output from the single differential conversion circuit, and holds the value (analog data) of the differential signal, And a first S / H circuit that outputs the held analog data.
  • the first-stage AD converter (a) inputs the single-ended signal input to the sample-and-hold unit as an analog signal and converts the value of this single-ended signal (analog data) into digital data.
  • An ADC circuit that outputs the digital data; and (b) a DAC circuit that inputs the digital data output from the ADC circuit, converts the digital data into analog data, and outputs the analog data; and (c) a sample circuit.
  • a second S / H circuit that inputs and holds the analog data output from the first SZH circuit of the hold unit and outputs the held analog data, and (d) from the analog data output from the second SZH circuit.
  • a subtractor circuit that subtracts the analog data output from the DAC circuit and outputs the analog data that is the result of the subtraction, and (e) this subtractor circuit power output It preferably includes an amplifier circuit for amplifying and outputting the analog data, the being.
  • a single-ended signal is input as an analog signal to a single differential converter circuit (hereinafter referred to as “SZD converter circuit”), and the single-ended signal is input by the S ZD converter circuit.
  • the signal is converted into a differential signal and the differential signal is output.
  • the differential signal value (analog data) output from this SZD conversion circuit is the first
  • the analog data held by the SZH circuit is output from the first SZH circuit.
  • the single end signal input to the sample hold unit is also input to the ADC circuit as an analog signal, and the value of the single end signal (analog data) is converted into digital data by the ADC circuit.
  • the digital data is output from the ADC circuit.
  • the digital data output from the ADC circuit is converted into analog data by the DAC circuit, and the analog data is output from the DAC circuit.
  • the analog data output from the first SZH circuit of the sample hold unit is held by the second SZH circuit, and the held analog data is also output from the second SZH circuit.
  • the subtracting circuit subtracts the analog data output from the DAC circuit from the analog data that also outputs the second SZH circuit force, and the analog data that is the result of the subtraction is amplified by the amplifying circuit. Is output to the AD converter.
  • the first stage AD conversion unit inputs (a) an analog signal to be input to the sample hold unit, holds the value of this analog signal (analog data), and uses the held analog data.
  • a first SZH circuit that outputs, and (b) an ADC circuit that inputs analog data that also outputs the first SZH circuit power, converts the analog data into digital data, and outputs the digital data, and (c) this ADC.
  • DAC circuit that inputs digital data output from the circuit, converts this digital data to analog data and outputs the analog data, and (d) inputs and holds analog data output from the sample hold unit
  • the second SZH circuit that outputs the held analog data, and (e) the analog data that also outputs the second SZH circuit power is output from the DAC circuit. It is preferable to include a subtraction circuit that subtracts the narrowed data and outputs analog data as a result of the subtraction, and (D) an amplification circuit that amplifies and outputs the analog data output from the subtraction circuit. is there.
  • the analog signal input to the sample hold unit is also input to the first SZH circuit, and the value of this analog signal (analog data) is held by the first SZH circuit.
  • the held analog data is output from the first SZH circuit.
  • the analog data from which the first SZH circuit power is also output is It is converted into digital data, and the digital data is output from the ADC circuit.
  • the digital data output from the ADC circuit is converted into analog data by the DAC circuit, and the analog data is output from the DAC circuit.
  • the analog data output from the sample hold unit is held by the second S / H circuit, and the held analog data is also output from the second SZH circuit.
  • the analog data output from the DAC circuit is subtracted from the analog data output from the second SZH circuit by the subtracting circuit, and the analog data that is the result of the subtraction is amplified by the amplifying circuit, and the second data is output. It is output to the AD converter of the stage.
  • the sample hold unit (a) inputs the analog signal, holds the value (analog data) of the analog signal, and outputs the held analog data.
  • the circuit includes: (b) a first amplifier circuit that amplifies and outputs the analog data to which the first SZH circuit power is also output with an amplification factor larger than one.
  • the first stage AD conversion unit (a) inputs an analog signal to be input to the sample hold unit, converts the value of this analog signal (analog data) into digital data, and outputs the digital data.
  • a DAC circuit that inputs digital data output from the ADC circuit, converts the digital data into analog data, and outputs the analog data
  • a first amplifier circuit of the sample hold unit The second SZH circuit that inputs and holds the analog data output from the second SZH circuit that outputs the held analog data, and (d) the analog data that is output from the second SZH circuit power.
  • a subtracting circuit that outputs analog data as a result of the subtraction, and (e) this subtracting circuit power amplifies the analog data that is output.
  • a second amplifier circuit that operates.
  • an analog signal is input to the first SZH circuit, the value of this analog signal (analog data) is held by the first SZH circuit, and the held analog data is stored in the first SZH circuit.
  • the analog data output from the first S / H circuit is amplified by the first amplifier circuit and output.
  • the analog signal input to the sample hold unit is also input to the ADC circuit, and the value of the analog signal (analog data) is converted to digital data by the ADC circuit.
  • the digital data is output from the ADC circuit.
  • the digital data output from the ADC circuit is converted into analog data by the DAC circuit, and the analog data is output from the DAC circuit.
  • the analog data output from the first amplifier circuit of the sample and hold unit is held by the second SZH circuit, and the held analog data is also output from the second SZH circuit.
  • the analog data output from the DAC circuit is subtracted from the analog data output from the second SZH circuit by the subtracting circuit, and the analog data as a result of the subtraction is amplified by the amplifying circuit, and the second stage. Output to AD converter.
  • AD conversion can be performed at higher speed.
  • FIG. 1 is a functional block diagram of a pipelined analog-digital converter 1 according to the first embodiment.
  • FIG. 2 is a functional block diagram of the first stage AD conversion unit 20 included in the pipeline type analog-digital converter 1 according to the first embodiment.
  • FIG. 3 is a timing chart for explaining the operation of the pipeline type analog-digital converter 1 according to the first embodiment.
  • FIG. 4 is a functional block diagram of a sample hold unit 10 and a first stage AD conversion unit 20 included in the pipeline type analog-digital converter according to the second embodiment.
  • FIG. 5 is a functional block diagram of the first stage AD conversion unit 20 included in the pipeline type analog-digital converter according to the third embodiment.
  • FIG. 6 is a timing chart for explaining the operation of the pipeline type analog-digital converter according to the third embodiment.
  • FIG. 7 is a functional block diagram of the sample hold unit 10 and the first stage AD conversion unit 20 included in the pipeline type analog-digital converter according to the fourth embodiment.
  • FIG. 8 is a functional block diagram of the sample hold unit 10 and the first stage AD conversion unit 20 included in the pipeline type analog-digital converter according to the fifth embodiment.
  • FIG. 9 is included in the pipeline type analog-digital converter according to the fifth embodiment. It is a diagram illustrating an example of a circuit of the sample and hold unit 10 and the first-stage AD conversion unit 20 1.
  • FIG. 10 is a functional block diagram of a conventional pipeline type analog-digital conversion 100.
  • FIG. 11 is a functional block diagram of the first stage AD conversion unit 120 included in the conventional nonlinear analog-digital converter 100.
  • FIG. 12 is a timing chart for explaining the operation of the conventional pipeline type analog-digital converter 100.
  • FIG. 1 is a functional block diagram of the pipeline type analog-digital converter 1 according to the first embodiment.
  • the analog-digital transformer 1 according to this embodiment includes a sample-and-hold unit 10, an N-stage AD converters 20 to 20, and an output unit 3
  • the output unit 30 includes N latch circuits 31 to 31 and an output circuit (error
  • the sample hold unit 10 inputs an analog signal, holds the value of this analog signal (analog data), and outputs the held analog data to the first stage AD conversion unit 20.
  • First stage AD converter 20 receives an analog signal to be input to sample hold unit 10, converts the value of this analog signal (analog data) into digital data, and outputs the digital data to latch circuit 31. To do.
  • the first stage AD conversion unit 20 also converts analog data corresponding to the (quantization) error of the conversion based on the analog data output from the sample hold unit 10 and the digital data obtained by the conversion.
  • Second stage AD converter 20 receives an analog signal to be input to sample hold unit 10, converts the value of this analog signal (analog data) into digital data, and outputs the digital data to latch circuit 31. To do.
  • the first stage AD conversion unit 20 also converts analog data corresponding to the (quantization) error of the conversion based on the analog data output from the sample hold unit 10 and the digital data obtained by the conversion.
  • the second-stage AD conversion unit 20 inputs analog data output from 20 first-stage AD conversion units.
  • the analog data is converted into digital data, and the digital data is output to the latch circuit 31. Also, the second stage AD converter 20 is output from the first stage AD converter 20.
  • analog data corresponding to the (quantization) error of the conversion is output to the AD converter 20 in the third stage.
  • the n-th stage AD conversion unit 20 receives analog data output from the previous-stage AD conversion unit 20, converts the analog data into digital data, and the digital data is latched by the latch circuit 31. Output to. Further, the n-th stage AD conversion unit 20 responds to the (quantization) error of the conversion based on the analog data output from the previous stage AD conversion unit 20 and the digital data obtained by the conversion. The analog data is output to the AD conversion unit 20 at the subsequent stage.
  • n is an arbitrary integer of 2 or more and (N-1) or less.
  • the AD converter 20 in the final stage is configured to output analog data output from the AD converter 20 in the previous stage.
  • the analog data is converted into digital data, and the digital data is output to the latch circuit 31.
  • These N stages of AD converters 20 to 20 follow the system clock.
  • the output unit 30 is digital data output from each of the N-stage AD conversion units 20 to 20.
  • a digital signal having a value corresponding to the input value of the analog signal is output.
  • the latch circuit 31 included in the output unit 30 gives a delay of NZ2 clock cycles to the digital data output from the first stage AD conversion unit 20, and then outputs the digital data to the error correction circuit 32.
  • the latch circuit 31 gives a delay of (N + 1 1 ⁇ n) Z2 clock cycles to the digital data output from the n-th stage AD conversion unit 20, and then converts the digital data to the error correction circuit 32.
  • Output (where 2 ⁇ n ⁇ N-l).
  • the latch circuit 31 receives the digital data output from the AD converter 20 at the final stage.
  • each latch circuit After giving a delay of 1Z2 clock cycles, the digital data is output to the error correction circuit 32. As described above, each latch circuit outputs the digital data output from the AD converter to the last AD converter.
  • the error correction circuit 32 is a digital signal whose delay time is adjusted by N latch circuits 31 to 31.
  • the digital signal output from the error correction circuit 32 is the result of AD conversion of the analog signal input to the sample hold unit 10.
  • the first-stage AD conversion unit 120 converts the analog data output from the sample hold unit 110 into digital data.
  • the first stage AD conversion unit 20 directly inputs an analog signal to be input to the sample hold unit 10, and this analog Converts the signal value (analog data) to digital data.
  • the value of the analog signal (analog data) is held by the sample hold unit 10, and the held analog data is sampled. It is output from the hold unit 10 to the first AD converter unit 20.
  • the analog signal input to the sample hold unit 10 is directly input to the first stage AD conversion unit 20 just by inputting the analog data held and output by the sample hold unit 10.
  • the value of the analog signal (analog data) input to the sample hold unit 10 is converted into digital data, and the digital data is output to the latch circuit 31.
  • the analog data corresponding to the (quantization) error of the conversion is converted to the second stage AD conversion based on the analog data output from the sample hold unit 10 and the digital data. Output to part 20.
  • the digital data is converted to digital data and output to the latch circuit 31.
  • analog data corresponding to the (quantization) error of the conversion is sent to the third stage AD conversion unit 20.
  • analog data output from the previous stage AD conversion unit 20 is converted into digital data, and the digital data is output to the latch circuit 31, AD converter 20 at the previous stage Based on the output analog data and the digital data, analog data corresponding to the error of the conversion is output to the AD converter 20 at the subsequent stage (however, 2 ⁇ n ⁇ N— 1 ).
  • the analog data output from the AD converter 20 at the previous stage is output.
  • Data is converted to digital data, and the digital data is output to the latch circuit 31.
  • the N-stage AD converters 20 to 20 perform a pipeline operation according to the system clock.
  • the digital data output from the first stage AD converter 20 is input to the error correction circuit 32 after being given a delay of, for example, NZ2 clock cycles by the latch circuit 31.
  • the digital data output from 20 AD converters at the nth stage is output by the latch circuit 31. For example, after a delay of (N + l—n) Z2 clock cycles is given, it is input to the error correction circuit 32 (where 2 ⁇ n ⁇ N—1). Also, the 20 AD converter at the final stage is also output.
  • FIG. 2 is a functional block diagram of the first stage AD conversion unit 20 included in the pipeline type analog-digital converter 1 according to the first embodiment.
  • the first stage AD conversion unit 20 includes an ADC circuit 21, a DAC circuit 22, an SZH circuit 23, a subtraction circuit 24, and an amplification circuit 25.
  • the DAC circuit 22, the SZH circuit 23, the subtraction circuit 24, and the amplification circuit 25 are not necessarily separate circuit configurations that can be separated from each other, and may be configured by one circuit configuration. Are collectively referred to as MDAC circuit 29. Note that each of the AD converters 20 to 20 up to the (N-1) -th stage in the second stage force is shown in FIG.
  • N does not include the MDAC circuit 129 in the AD conversion unit 120 shown in FIG.
  • the ADC circuit 21 directly inputs an analog signal to be input to the sample hold unit 10, converts the value of this analog signal (analog data) into digital data, and converts the digital data into the DAC circuit 22 and the latch circuit Output to 31.
  • the DAC circuit 22 receives the digital data output from the ADC circuit 21, converts the digital data into analog data, and outputs the analog data to the subtraction circuit 24.
  • the SZH circuit 23 receives analog data held and output by the sample hold unit 10, holds the analog data, and outputs it to the subtraction circuit 24.
  • the subtraction circuit 24 subtracts the analog data output from the DAC circuit 22 from the analog data output from the SZH circuit 23, and outputs the analog data as a result of the subtraction to the amplifier circuit 25.
  • the amplifying circuit 25 amplifies the analog data output from the subtracting circuit 24 and outputs the second stage AD converter 20
  • FIG. 3 is a timing chart for explaining the operation of the pipeline type analog-digital converter 1 according to the first embodiment.
  • the operation of the analog-digital converter 1, in particular, the operation of the first stage AD conversion unit 20 will be described with reference to FIG. 2 and FIG.
  • the sample hold unit 10 It changes every half cycle. That is, in the sample hold unit 10, the sample operation is performed during a certain half cycle period, and the hold operation is performed during the subsequent half cycle period.
  • the ADC circuit 21 of the first stage AD converter 20 performs an AD conversion operation in a certain half cycle period, and holds digital data in the subsequent half cycle period.
  • the MDAC circuit 29 of the first stage AD conversion unit 20 a sampling operation is performed during a certain half cycle period, and a DA conversion operation and an amplification operation are performed during the subsequent half cycle period.
  • Second stage force Each AD conversion unit 20-20 up to the (N-1) stage performs a sample operation during a half-cycle period, and continues
  • AD conversion operation, DA conversion operation, and amplification operation are performed during the half cycle period. Further, the AD converter 20 at the final stage performs AD conversion operation during a certain half cycle period, and the subsequent half support.
  • the AD conversion operation is performed in the first stage AD conversion unit 20 during the same half cycle period ⁇ , and the subsequent half cycle is continued.
  • first stage AD converter 20 In cycle period T, first stage AD converter 20
  • the A conversion operation, the sample hold operation, the subtraction operation, and the amplification operation can be performed by the ADC circuit 121, the DAC circuit 122, the SZH circuit 123, the subtraction circuit 124, and the amplification circuit 125 shown in FIG.
  • the operation of the first stage AD converter 20 is as follows.
  • the analog signal value (analog data) input directly to the ADC circuit 21 during the half-cycle period T when the analog data held by the sample hold section 10 is output from the sample hold section 10 is the ADC circuit 21.
  • the digital data that is the AD conversion result is DAC Output to circuit 22 and latch circuit 3.
  • the inputted analog data is held by the SZH circuit 23, and the held analog data is output from the SZH circuit 23 to the subtraction circuit 24. Also, during this half cycle period T, the digital data output from the ADC circuit 21 during the previous half cycle period T is displayed.
  • the D / A conversion is performed by the DAC circuit 22, and the analog data as the DA conversion result is output from the DAC circuit 22 to the subtraction circuit 24. Furthermore, during this half cycle period T, subtraction
  • the analog data output from the DAC circuit 22 is subtracted from the analog data output from the SZH circuit 23, and the analog data that is the result of the subtraction is output from the subtraction circuit 24.
  • the analog data output from the subtracting circuit 24 is amplified by the amplifying circuit 25 and then output to the second stage AD converter 20.
  • the analog signal input to the sample hold unit 10 is directly input to the first stage AD conversion unit 20, and the value of this analog signal (Analog data) is converted to digital data by the ADC circuit 21 of the first stage AD converter 20.
  • the hold operation by the sample hold unit 10 and the AD conversion operation by the ADC circuit 21 of the first stage AD conversion unit 20 are performed during the same half cycle period T.
  • a DA conversion operation and an amplification operation are immediately performed by the MDAC circuit 29 of the AD conversion unit 20.
  • the first stage AD is immediately performed in the half cycle period T.
  • the operation of the MDAC circuit 29 of the converter 20 can be started.
  • the accuracy of processing in the MDAC circuit of the first stage AD conversion unit determines the overall AD conversion accuracy.
  • MDAC circuit is expensive
  • the longer processing time is required, the longer processing time is required. Therefore, the first stage AD conversion unit requires a longer processing time than each AD conversion unit after the second stage.
  • the operation cycle period required in the first stage AD conversion unit determines the operation cycle period (that is, conversion speed) of the entire pipeline type analog-digital conversion.
  • the cycle period can be shortened. Therefore, the analog-digital converter 1 according to the present embodiment can perform AD conversion at higher speed, or can perform AD conversion with higher accuracy.
  • analog signal input to each of the sample hold unit 10 and the first stage AD conversion unit 20 may be a force single-ended signal, which is preferably a differential signal.
  • the second embodiment described below is suitable when the input analog signal is a single-ended signal.
  • the pipeline type analog-to-digital converter according to the second embodiment includes the sample hold unit 10 and the first stage AD conversion unit 20 respectively. Differences in configuration.
  • FIG. 4 is a functional block diagram of the sample hold unit 10 and the first stage AD conversion unit 20 included in the pipeline type analog-digital converter according to the second embodiment.
  • the sample hold unit 10 in the second embodiment includes an SZH circuit 11 and an SZD conversion circuit 12.
  • the first stage AD conversion unit 20 in the second embodiment includes an ADC circuit 21, a DAC circuit 22, an S / H circuit 23, a subtraction circuit 24, and an amplification circuit 25.
  • the configuration in the second embodiment is different in that the sample and hold unit 10 includes the SZD conversion circuit 12 in addition to the SZH circuit 11, and the ADC of the first stage AD conversion unit 20 is different.
  • circuit 21 is a single-ended input.
  • the S / D conversion circuit 12 included in the sample hold unit 10 receives a single-ended signal. Input as a analog signal, convert this single-ended signal into a differential signal, and output the differential signal to the SZH circuit 11.
  • the SZH circuit 11 receives the differential signal output from the SZD conversion circuit 12, holds the value (analog data) of the differential signal, and holds the held analog data in the first stage AD conversion unit 20.
  • Output to S / H circuit 23 receives the analog data output from the SZH circuit 11 of the sample and hold unit 10, holds the analog data, and outputs the held analog data to the subtraction circuit 24.
  • the ADC circuit 21 inputs the cinder end signal input to the sample hold unit 10 as an analog signal, converts the value of this single end signal (analog data) into digital data, and converts the digital data into the DAC circuit 22. Output to.
  • the MDAC circuit 29 including the DAC circuit 22, the SZH circuit 23, the subtraction circuit 24, and the amplification circuit 25 is the same as that in the first embodiment.
  • the timing chart of the operation of the pipeline type analog-digital converter according to the second embodiment is substantially the same as that shown in FIG.
  • the analog signal single-end signal
  • the analog signal differential signal
  • the analog signal differential signal
  • the analog signal differential signal
  • the pipeline type analog-to-digital converter according to the second embodiment can achieve the same effects as the effects produced by the pipeline type analog-to-digital converter 1 according to the previous first embodiment. Since the ADC circuit 21 of the first stage AD conversion unit 20 has a single-ended input, the pipeline type analog-digital converter according to the second embodiment can be easily configured. In addition, since the ADC circuit 21 does not input the analog data output from the sample hold unit 10, it can perform AD conversion with high accuracy without being affected by variations in the common mode level of the analog data. .
  • FIG. 5 is a functional block diagram of the first stage AD conversion unit 20 included in the pipeline type analog-digital converter according to the third embodiment.
  • the first stage AD conversion unit 20 in the third embodiment includes an ADC circuit 21, a DAC circuit 22, an SZH circuit 23, a subtraction circuit 24, an amplification circuit 25, and an SZH circuit 26.
  • the configuration in the third embodiment is different in that the first stage AD conversion unit 20 further includes an SZH circuit 26.
  • the SZH circuit 26 inputs an analog signal to be input to the sample hold unit 10, holds the value of this analog signal (analog data), and outputs the held analog data to the ADC circuit 21.
  • the ADC circuit 21 receives the analog data output from the SZH circuit 26, converts the analog data into digital data, and outputs the digital data to the DAC circuit 22.
  • the MDAC circuit 29 including the DAC circuit 22, the SZH circuit 23, the subtraction circuit 24, and the amplification circuit 25 is the same as that in the first embodiment.
  • FIG. 6 is a timing chart for explaining the operation of the pipeline type analog-digital converter according to the third embodiment.
  • the analog-digital conversion operation particularly the operation of the first AD converter 20 will be described with reference to FIG. 5 and FIG.
  • the sample operation is performed during a certain half cycle period, and the hold operation is performed during the subsequent half cycle period.
  • the ADC circuit 21 of the first stage AD converter 20 performs an AD conversion operation in a certain half cycle period, and holds digital data in the subsequent half cycle period.
  • the MDAC circuit 29 of the first stage AD converter 20 a sample operation is performed during a certain half cycle period, and a DA conversion operation and an amplification operation are performed during the subsequent half cycle period.
  • the second stage force is also a half cycle in each of the AD converters 20 to 20 up to the (N-1) stage. Sample operation is performed during the period, and AD conversion operation, DA conversion operation, and amplification operation are performed during the following half cycle period.
  • the AD converter 20 in the final stage has a certain half cycle period.
  • Analog data held and output by the sample-and-hold unit 10 during a certain half cycle period T, and analog data output by being held by the S / H circuit 26 of the first stage AD conversion unit 20 during this period T are equivalent to each other.
  • the analog data that is held and output is subjected to AD conversion operation in the first stage AD conversion unit 20 in the same half cycle period T, and the first stage AD in the subsequent half cycle period T.
  • the conversion unit 20 performs DA conversion operation and amplification operation. Also
  • the first stage AD converter 20 power is output to the second stage AD converter 20.
  • the second stage AD converter 20 For the analog data to be processed, the second stage AD converter 20
  • AD conversion operation AD conversion operation, DA conversion operation and amplification operation are performed.
  • the operation of the first stage AD converter 20 is as follows.
  • T when the analog data held by the sample hold unit 10 is output from the sample hold unit 10, the same analog data is held by the S / H circuit 26 of the first stage AD conversion unit 20. It is output.
  • the input capacitance of the ADC circuit 21 is smaller than the input capacitance of the SZH circuit 23, the output value of the SZH circuit 26 is stabilized earlier than the half cycle period T. Therefore, the ADC circuit 21 can start and complete the AD conversion operation during the half cycle period T.
  • Digital data output from the ADC circuit 21 is input to the DAC circuit 22 and the latch circuit 31.
  • the inputted analog data is held by the SZH circuit 23, and the held analog data is output from the SZH circuit 23 to the subtraction circuit 24. Also, during this half cycle period T, the digital data output from the ADC circuit 21 during the previous half cycle period T is displayed.
  • the D / A conversion is performed by the DAC circuit 22, and the analog data as the DA conversion result is output from the DAC circuit 22 to the subtraction circuit 24. Furthermore, during this half cycle period T,
  • the analog data output from the DAC circuit 22 is subtracted from the analog data output from the SZH circuit 23, and the analog data resulting from the subtraction is reduced. Output from arithmetic circuit 24.
  • the analog data output from the subtracting circuit 24 is amplified by the amplifying circuit 25 and then output to the second stage AD converter 20.
  • the pipeline type analog-to-digital converter according to the present embodiment has the same effects as the pipeline type analog-to-digital converter 1 according to the first embodiment. be able to.
  • the pipeline type analog-digital converter according to the third embodiment since the SZH circuit 26 of the sample hold unit 10 and the first stage AD conversion unit 20 holds and outputs the same analog data in the half cycle period T, Even if the input analog signal changes quickly, AD conversion can be performed with high accuracy.
  • the pipeline type analog-to-digital converter according to the fourth embodiment includes the sample-and-hold unit 10 and the first-stage AD conversion unit 20 respectively. Differences in configuration.
  • FIG. 7 is a functional block diagram of the sample hold unit 10 and the first stage AD conversion unit 20 included in the pipeline type analog-digital converter according to the fourth embodiment.
  • the sample hold unit 10 in the fourth embodiment includes an S / H circuit 11 and an amplifier circuit 13.
  • the first stage AD conversion unit 20 in the fourth embodiment includes an ADC circuit 21, a DAC circuit 22, an S / H circuit 23, a subtraction circuit 24, and an amplification circuit 25.
  • the configuration in the fourth embodiment is different in that the sample hold unit 10 includes the amplifier circuit 13 in addition to the S / H circuit 11, and the first stage AD conversion.
  • the gain of the amplifier circuit 25 of the part 20 is different.
  • the S / H circuit 11 included in the sample hold unit 10 inputs an analog signal, holds the value of this analog signal (analog data), and outputs the held analog data to the amplifier circuit 13. .
  • the amplifier circuit 13 amplifies the analog data output from the SZH circuit 11, and the amplified analog data is converted into the SZH circuit of the first stage AD conversion unit 20. Output to 23.
  • the SZH circuit 23 receives and holds the analog data output from the amplification circuit 13 of the sample and hold unit 10 and outputs the held analog data to the subtraction circuit 24.
  • the ADC circuit 21 is the same as that in the previous first embodiment.
  • the MDAC circuit 29 including the DAC circuit 22, the SZH circuit 23, the subtraction circuit 24, and the amplifier circuit 25 is substantially the same as that in the first embodiment. However, by making the gain of the amplifier circuit 13 of the sample hold unit 10 larger than 1, the gain of the amplifier circuit 25 of the first stage AD conversion unit 20 can be made smaller than that in the first embodiment.
  • the gain of the amplifier circuit 25 is 2 m in the previous first embodiment, whereas the fourth embodiment In the configuration, the product (GG) of the gain G of the amplifier circuit 13 and the gain G of the amplifier circuit 25 is 2 m .
  • the gain G of the amplifier circuit 25 is 2 m.
  • the gain of the amplifier circuit 25 needs to be 4 in the first embodiment, whereas the amplifier circuit in the fourth embodiment
  • the gain of each of 13 and the amplifier circuit 25 can be 2.
  • the pipeline type analog-to-digital converter according to the fourth embodiment can achieve the same effects as the effects of the pipeline type analog-to-digital converter 1 according to the previous first embodiment.
  • the pipeline type analog-to-digital converter according to the fourth embodiment can reduce the gain of the amplifier circuit 25 of the first stage AD converter 20, and is required until the output of the DAC circuit 29 is stabilized. Time is shortened and AD conversion can be performed at higher speed.
  • the pipeline type analog-to-digital converter according to the fifth embodiment includes a sample hold unit 10 and a first stage AD conversion unit 20. It differs in the point of each structure.
  • FIG. 8 is a functional block diagram of the sample hold unit 10 and the first stage AD conversion unit 20 included in the pipeline type analog-digital converter according to the fifth embodiment.
  • the sample and hold unit 10 in the fifth embodiment includes an SZH circuit 11, an SZD conversion circuit 12, and an amplification circuit 13.
  • the first-stage AD conversion unit 20 in the fifth embodiment includes an ADC circuit 21, a DAC circuit 22, an SZH circuit 23, a subtraction circuit 24, and an amplification circuit 25.
  • the configuration in the fifth embodiment is different in that it includes an SZD conversion circuit 12 and an amplification circuit 13 in addition to the sample-and-hold unit 10-power SSZH circuit 11, and the first stage AD conversion.
  • the difference is that the ADC circuit 21 of the unit 20 is of a single-ended input, and the gain of the amplifier circuit 25 of the first stage AD conversion unit 20 is different.
  • the configuration of the fifth embodiment has the structural features of the previous second embodiment and the fourth embodiment, respectively. That is, the SZD conversion circuit 12 and the ADC circuit 21 in the fifth embodiment are the same as those in the previous second embodiment. Further, the amplifier circuit 13 and the amplifier circuit 25 in the fifth embodiment are the same as those in the previous fourth embodiment. Therefore, the pipeline type analog-to-digital converter according to the fifth embodiment performs an operation combining the operations of the pipeline type analog-to-digital converters of the previous second embodiment and the fourth embodiment, respectively. In addition, the effects of these pipeline analog-digital transformations can also be achieved.
  • FIG. 9 is a diagram illustrating an example of a circuit of the sample hold unit 10 and the first stage AD conversion unit 20 included in the pipeline type analog-digital converter according to the fifth embodiment.
  • the circuit configuration of the MDAC circuit 29 of the first stage AD conversion unit 20 is not a separate one in which the DAC circuit 22, the SZH circuit 23, the subtraction circuit 24, and the amplification circuit 25 can be separated from each other. Absent. Further, the circuit configuration of the sample-and-hold unit 10 is not separate so that the SZH circuit 11, the SZD conversion circuit 12, and the amplifier circuit 13 can be separated from each other.
  • the present invention relates to a pipeline type analog circuit including a plurality of cascaded AD conversion units. -It can be used for digital transformation.

Landscapes

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Abstract

In a first stage AD conversion unit (201), an analog signal inputted to a sample hold unit (10) is also inputted directly to an ADC circuit (21) and the value of the analog signal (analog data) is converted into digital data by the ADC circuit (21). Digital data outputted from the ADC circuit (21) is converted into analog data by a DAC circuit (22). On the other hand, the analog data outputted from the sample hold unit (10) is outputted while being held by an S/H circuit (23). A subtraction circuit (24) subtracts the analog data outputted from the DAC circuit (22) from the analog data outputted from the S/H circuit (23). The analog data as a result of the subtraction is amplified by an amplification circuit (25) and outputted to a second stage AD conversion unit. With this configuration, the hold operation of the sample hold unit (10) and the AD conversion operation of the ADC circuit (21) are performed during the same period.

Description

ノ、。ィプライン型アナログ-デジタル変換器  No. Pipeline analog-to-digital converter
技術分野  Technical field
[0001] 本発明は、縦続接続された複数段の AD変換部を備えるパイプライン型のアナログ -デジタル変^^に関するものである。  [0001] The present invention relates to a pipeline type analog-digital converter including cascade-connected multiple stages of AD converters.
背景技術  Background art
[0002] アナログ-デジタル変 は、入力したアナログ信号をデジタル信号に変換 (AD変 換)して、該デジタル信号を出力するものである。その中でも、ノ ィプライン型のアナ ログ-デジタル変 は、縦続接続された複数段の AD変換部を備えており、高速に AD変換をすることが可能である（特許文献 1参照)。  [0002] Analog-digital conversion is to convert an input analog signal into a digital signal (AD conversion) and output the digital signal. Among them, the knockline analog-digital converter includes a plurality of cascaded AD converters, and can perform AD conversion at high speed (see Patent Document 1).
[0003] 図 10は、従来のパイプライン型アナログ-デジタル変換器 100の機能ブロック図で ある。この図に示されるように、従来のアナログ-デジタル変翻 100は、サンプルホ 一ルド部 110、 N段の AD変換部 120  FIG. 10 is a functional block diagram of a conventional pipeline type analog-digital converter 100. As shown in this figure, the conventional analog-to-digital conversion 100 is composed of a sample hold unit 110 and an N-stage AD conversion unit 120.
1〜120 および出力部 130を備える。また、出 N  1 to 120 and an output unit 130 are provided. Also, N
力部 130は、 N個のラッチ回路 131  The force unit 130 includes N latch circuits 131.
1〜131 および出力回路 (誤差補正回路 (DIGIT N 1 to 131 and output circuit (error correction circuit (DIGIT N
AL LOGIC CORRECTION CIRCUIT) ) 132を含む。ここで、 Nは 2以上の整数である 。 N段の AD変換部 120 AL LOGIC CORRECTION CIRCUIT)) 132 is included. Here, N is an integer of 2 or more. N-stage AD converter 120
1〜120 は順に縦続接続されている。  1 to 120 are connected in cascade.
N  N
[0004] このアナログ-デジタル変換器 100において、サンプルホールド部 110にアナログ 信号が入力すると、そのアナログ信号の値 (アナログデータ）がサンプルホールド部 1 10によりホールドされ、そのホールドされたアナログデータがサンプルホールド部 11 0から初段 AD変換部 120へ出力される。  In this analog-to-digital converter 100, when an analog signal is input to the sample hold unit 110, the value (analog data) of the analog signal is held by the sample hold unit 110, and the held analog data is sampled. Output from hold unit 110 to first stage AD conversion unit 120.
[0005] 初段 AD変換部 120では、サンプルホールド部 110から出力されたアナログデータ がデジタルデータに変換されて、該デジタルデータがラッチ回路 131へ出力される とともに、サンプルホールド部 110から出力されたアナログデータと該デジタルデータ とに基づ 、て当該変換の誤差に応じたアナログデータが第 2段の AD変換部 120へ  In the first stage AD conversion unit 120, the analog data output from the sample hold unit 110 is converted into digital data, and the digital data is output to the latch circuit 131 and the analog data output from the sample hold unit 110. Based on the data and the digital data, analog data corresponding to the conversion error is sent to the AD converter 120 in the second stage.
2 出力される。  2 is output.
[0006] 第 2段の AD変換部 120では、初段 AD変換部 120カゝら出力されたアナログデー  [0006] In the second stage AD converter 120, the analog data output from the first stage AD converter 120 is output.
2 1  twenty one
タがデジタルデータに変換されて、該デジタルデータがラッチ回路 131へ出力され るとともに、初段 AD変換部 120^から出力されたアナログデータと該デジタルデータと に基づいて当該変換の誤差に応じたアナログデータが第 3段の AD変換部 120へ Is converted to digital data, and the digital data is output to the latch circuit 131. In addition, based on the analog data output from the first stage AD converter 120 ^ and the digital data, analog data corresponding to the error of the conversion is sent to the third stage AD converter 120.
3 出力される。  3 Output.
[0007] AD変換部 120〜120 それぞれにおいても、第 2段の AD変換部 120と同様に  [0007] Each of AD converters 120 to 120 is similar to AD converter 120 in the second stage.
3 N- 1 2 動作する。最終段の AD変換部 120では、前段の AD変換部 120 力も出力され  3 N- 1 2 Operates. The AD converter 120 at the final stage also outputs the AD converter 120 power at the previous stage.
N N- 1  N N- 1
たアナログデータがデジタルデータに変換されて、該デジタルデータがラッチ回路 1 31 へ出力される。  The analog data is converted into digital data, and the digital data is output to the latch circuit 1 31.
N  N
[0008] N段の AD変換部 120〜120 は、システムクロックに従ってパイプライン動作をす  [0008] N-stage AD converters 120 to 120 perform pipeline operation according to the system clock.
1 N  1 N
る。そこで、初段 AD変換部 120力も出力されるデジタルデータは、ラッチ回路 131 により例えば NZ2クロックサイクル分の遅延が与えられた後に誤差補正回路 132に 入力される。第 2段の AD変換部 120カゝら出力されるデジタルデータは、ラッチ回路  The Therefore, the digital data from which the first stage AD converter 120 is also output is input to the error correction circuit 132 after being given a delay of, for example, NZ2 clock cycles by the latch circuit 131. Digital data output from 120 AD converters in the second stage is latch circuit
2  2
131により例えば (N— 1)Z2クロックサイクル分の遅延が与えられた後に誤差補正 For example, error correction after delay of (N-1) Z2 clock cycles is given by 131
2 2
回路 132に入力される。また、最終段の AD変換部 120力も出力されるデジタルデ  Input to circuit 132. In addition, the final stage AD converter 120 power is also output.
N  N
ータは、ラッチ回路 131 により例えば 1Z2クロックサイクル分の遅延が与えられた後  After a delay of, for example, 1Z2 clock cycles is given by the latch circuit 131
N  N
に誤差補正回路 132に入力される。そして、誤差補正回路 132において、 N個のラッ チ回路 131〜131 により同期がとられたデジタルデータに基づいて所定の演算を  Is input to the error correction circuit 132. Then, the error correction circuit 132 performs a predetermined calculation based on the digital data synchronized by the N latch circuits 131 to 131.
1 N  1 N
行！、、この演算結果であるデジタル信号が最終的に出力される。  line! The digital signal that is the result of this calculation is finally output.
[0009] 図 11は、従来のパイプライン型アナログ-デジタル変換器 100に含まれる初段 AD 変換部 120の機能ブロック図である。（N— 1)個の AD変換部 120〜120 は共通 FIG. 11 is a functional block diagram of the first stage AD conversion unit 120 included in the conventional pipelined analog-digital converter 100. (N-1) AD converters 120 to 120 are common
1 1 N- 1 の構成を有しており、ここでは代表して初段 AD変換部 120の構成を示す。初段 AD 変換部 120は、 ADC回路 121、 DAC回路 122、 SZH (サンプルホールド）回路 12 3、減算回路 124および増幅回路 125を含む。 DAC回路 122、 SZH回路 123、減 算回路 124および増幅回路 125は、互いに区分され得る別個の回路構成とは必ず しもなつてはおらず、 1つの回路構成力 なる場合もあるので、以下では、これらを纏 めて MDAC回路 129と呼ぶ。なお、最終段の AD変換部 120 は MDAC回路 129  The configuration of the first stage AD converter 120 is representatively shown here. The first stage AD conversion unit 120 includes an ADC circuit 121, a DAC circuit 122, an SZH (sample hold) circuit 123, a subtraction circuit 124, and an amplification circuit 125. The DAC circuit 122, the SZH circuit 123, the subtractor circuit 124, and the amplifier circuit 125 are not necessarily separate circuit configurations that can be distinguished from each other, and may be a single circuit configuration capability. These are collectively referred to as MDAC circuit 129. The AD converter 120 in the final stage is an MDAC circuit 129.
N  N
を含んでいない。図 12は、従来のパイプライン型アナログ-デジタル変換器 100の動 作を説明するタイミングチャートである。以下では、アナログ-デジタル変翻 100の 動作、特に、初段 AD変換部 120の動作について、図 11および図 12を参照しなが ら説明する。 Is not included. FIG. 12 is a timing chart for explaining the operation of the conventional pipeline type analog-to-digital converter 100. Hereinafter, the operation of the analog-to-digital conversion 100, in particular, the operation of the first AD converter 120 will be described with reference to FIG. 11 and FIG. Will be explained.
[0010] サンプルホールド部 110および N段の AD変換部 120〜120それぞれでは、動  [0010] In each of the sample hold unit 110 and the N-stage AD conversion units 120 to 120,
1 N  1 N
作が半サイクル毎に切り替わる。すなわち、サンプルホールド部 110では、或る半サ イタル期間にサンプル動作が行われ、続く半サイクル期間にホールド動作が行われ る。初段力 第 (N— 1)段までの AD変換部 120〜120 それぞれでは、或る半サ  The work switches every half cycle. That is, in the sample hold unit 110, a sample operation is performed during a certain half-cycle period, and a hold operation is performed during the subsequent half-cycle period. First stage force AD converters 120 to 120 up to the (N-1) stage each have a certain half
1 N- 1  1 N- 1
イタル期間にサンプル動作が行われ、続く半サイクル期間に AD変換動作， DA変換 動作および増幅動作が行われる。また、最終段の AD変換部 120では、或る半サイ  The sampling operation is performed during the ital period, and the AD conversion operation, DA conversion operation, and amplification operation are performed during the subsequent half cycle period. Further, the AD converter 120 at the final stage has a certain half size.
N  N
クル期間に AD変換動作が行われ、続く半サイクル期間にはデジタルデータを保持 する。  A / D conversion is performed during the clock period, and digital data is held during the subsequent half-cycle period.
[0011] 或る半サイクル期間 Tにサンプルホールド部 110によりホールドされて出力される アナログデータについては、続く半サイクル期間 Tに初段 AD変換部 120において  [0011] Analog data that is held and output by the sample-and-hold unit 110 during a certain half-cycle period T is output from the first-stage AD converter 120 during the subsequent half-cycle period T.
2 1  twenty one
AD変換動作， DA変換動作および増幅動作が行われる。また、この半サイクル期間 Tに初段 AD変換部 120力も第 2段の AD変換部 120へ出力されるアナログデータ AD conversion operation, DA conversion operation, and amplification operation are performed. Also, during this half cycle period T, the first stage AD converter 120 force is also output to the second stage AD converter 120.
2 1 2 2 1 2
については、更に続く半サイクル期間 Tに第 2段 AD変換部 120において AD変換  For the half-cycle period T that continues, AD conversion is performed in the second stage AD converter 120.
3 2  3 2
動作， DA変換動作および増幅動作が行われる。  Operation, DA conversion operation and amplification operation are performed.
[0012] 半サイクル期間 Tにおける初段 AD変換部 120の動作は以下のとおりである。前 [0012] The operation of the first stage AD conversion unit 120 in the half cycle period T is as follows. in front
2 1  twenty one
半サイクル期間 Tにサンプルホールド部 110から出力されていたアナログデータは S ZH回路 123によりホールドされる。ここで、 SZH回路 123の入力容量は大きいため 、サンプリングホールド部 110の出力が所定の値に安定するまで Tの時間が掛かる。 サンプリングホールド部 110の出力が安定した後、半サイクル期間 T開始のタイミン  The analog data output from the sample hold unit 110 during the half cycle period T is held by the S ZH circuit 123. Here, since the input capacity of the SZH circuit 123 is large, it takes time T until the output of the sampling hold unit 110 is stabilized at a predetermined value. After the output of the sampling and holding unit 110 is stabilized, the half-cycle period T start timing
2  2
グで、 SZH回路 123がサンプリングを開始するとともに、半サイクル期間 T開始時の  The SZH circuit 123 starts sampling and the half cycle period T
2 サンプリングホールド部 110の出力を ADC回路 121が AD変換する。 SZH回路 12 3がホールドしたアナログデータは減算回路 124へ出力される。一方、 ADC回路 12 1により AD変換されたデジタルデータは DAC回路 122およびラッチ回路 131へ出 力される。  2 ADC circuit 121 AD converts the output of sampling hold unit 110. The analog data held by the SZH circuit 123 is output to the subtraction circuit 124. On the other hand, the digital data AD-converted by the ADC circuit 121 is output to the DAC circuit 122 and the latch circuit 131.
[0013] この ADC回路 121から出力されるデジタルデータが確定した後に、そのデジタル データは DAC回路 122により DA変換され、その DA変換結果であるアナログデータ は DAC回路 122から減算回路 124へ出力される。そして、減算回路 124において、 SZH回路 123から出力されるアナログデータから、 DAC回路 122から出力されるァ ナログデータが減算されて、当該減算の結果であるアナログデータが減算回路 124 力も出力される。この減算回路 124から出力されるアナログデータは、増幅回路 125 により増幅された後に第 2段の AD変換部 120へ出力される。 [0013] After the digital data output from the ADC circuit 121 is determined, the digital data is DA-converted by the DAC circuit 122, and the analog data as the DA conversion result is output from the DAC circuit 122 to the subtraction circuit 124. . Then, in the subtraction circuit 124, The analog data output from the DAC circuit 122 is subtracted from the analog data output from the SZH circuit 123, and the analog data that is the result of the subtraction is also output to the subtraction circuit 124. The analog data output from the subtraction circuit 124 is amplified by the amplification circuit 125 and then output to the second stage AD conversion unit 120.
2  2
特許文献 1：特開 2003— 008439号公報  Patent Document 1: Japanese Patent Laid-Open No. 2003-008439
発明の開示  Disclosure of the invention
発明が解決しょうとする課題  Problems to be solved by the invention
[0014] 以上のように、アナログ-デジタル変換器は、パイプライン動作することで高速に AD 変換をすることができる。し力しながら、更に高速に AD変換をすることができるアナ口 グ-デジタル変^^が求められて 、る。 [0014] As described above, the analog-digital converter can perform AD conversion at high speed by performing a pipeline operation. However, there is a need for an analog-digital transformation that can perform AD conversion at higher speeds.
[0015] 本発明は、上記要求に対応する為になされたものであり、更に高速に AD変換をす ることができるパイプライン型アナログ-デジタル変 を提供することを目的とする。 課題を解決するための手段 [0015] The present invention has been made to meet the above-described demand, and an object of the present invention is to provide a pipeline type analog-digital conversion capable of performing AD conversion at a higher speed. Means for solving the problem
[0016] 本発明に係るパイプライン型アナログ-デジタル変翻は、 (1)アナログ信号を入力 し、このアナログ信号の値（アナログデータ）をホールドして、このホールドしたアナ口 グデータを出力するサンプルホールド部と、 (2)このサンプルホールド部に入力する アナログ信号を入力し、このアナログ信号の値 (アナログデータ）をデジタルデータに 変換して該デジタルデータを出力するとともに、サンプルホールド部から出力される アナログデータと該デジタルデータとに基づいて当該変換の誤差に応じたアナログ データを出力する初段 AD変換部と、 (3)この初段 AD変換部から出力されるアナログ データを入力し、このアナログデータをデジタルデータに変換して該デジタルデータ を出力する第 2段以降の AD変換部と、 (4)初段 AD変換部および第 2段以降の AD 変換部それぞれから出力されるデジタルデータに基づ 、て、アナログ信号の入力値 に対応する値のデジタル信号を出力する出力部と、を備えることを特徴とする。 [0016] Pipeline type analog-digital conversion according to the present invention is as follows. (1) A sample that inputs an analog signal, holds the value of the analog signal (analog data), and outputs the held analog data. (2) Input an analog signal to be input to this sample hold unit, convert the value of this analog signal (analog data) into digital data, output the digital data, and output from the sample hold unit A first stage AD converter that outputs analog data according to the conversion error based on the analog data and the digital data; and (3) the analog data output from the first stage AD converter is input, and the analog data A second stage AD converter that converts the digital data into digital data and outputs the digital data, and (4) the first stage AD converter and Based on the digital data output from the AD conversion unit 2 and subsequent stages, respectively, Te, characterized in that it comprises an output unit for outputting a digital signal having a value corresponding to the input value of the analog signal.
[0017] このパイプライン型アナログ-デジタル変^^において、サンプルホールド部を経由 したアナログ信号が初段 AD変換部に入力されるとともに、サンプルホールド部に入 力するアナログ信号が直接に初段 AD変換部に入力される。この初段 AD変換部で は、サンプルホールド部に入力するアナログ信号の値（アナログデータ）がデジタル データに変換されて、該デジタルデータが出力部へ出力される。また、初段 AD変換 部では、サンプルホールド部から出力されたアナログデータと該デジタルデータとに 基づいて当該変換の（量子化)誤差に応じたアナログデータが第 2段の AD変換部へ 出力される。第 2段以降の AD変換部では、この初段 AD変換部から出力されるアナ ログデータがデジタルデータに変換されて、該デジタルデータが出力される。そして 、出力部では、初段 AD変換部および第 2段以降の AD変換部それぞれから出力さ れるデジタルデータに基づ 、て、アナログ信号の入力値に対応する値のデジタル信 号が出力される。 [0017] In this pipeline type analog-digital converter, an analog signal that has passed through the sample-and-hold unit is input to the first-stage AD conversion unit, and an analog signal that is input to the sample-and-hold unit is directly input to the first-stage AD conversion unit. Is input. In this first stage AD converter, the analog signal value (analog data) input to the sample hold unit is digital. The data is converted into data, and the digital data is output to the output unit. In the first stage AD conversion unit, analog data corresponding to the (quantization) error of the conversion is output to the second stage AD conversion unit based on the analog data output from the sample hold unit and the digital data. . In the AD converters in the second and subsequent stages, the analog data output from the first AD converter is converted into digital data, and the digital data is output. Then, the output unit outputs a digital signal having a value corresponding to the input value of the analog signal based on the digital data output from each of the first stage AD conversion unit and the second and subsequent AD conversion units.
[0018] このように本発明では、サンプルホールド部に入力するアナログ信号は初段 AD変 換部にも入力し、このアナログ信号の値 (アナログデータ）が初段 AD変換部によりデ ジタルデータに変換される。このようにしたことにより、サンプルホールド部によるホー ルド動作と初段 AD変換部による AD変換動作とが同一の期間に行われ、サンプルホ 一ルド部によるサンプル動作と初段 AD変換部による DA変換動作及び増幅動作と が同一の期間に行われ得る。このことから、本発明に係るパイプライン型アナログ-デ ジタル変翻は、動作サイクル期間を短くすることができるため、高速な AD変換が 実現できる。  As described above, in the present invention, the analog signal input to the sample hold unit is also input to the first stage AD conversion unit, and the value of this analog signal (analog data) is converted to digital data by the first stage AD conversion unit. The As a result, the hold operation by the sample hold unit and the AD conversion operation by the first stage AD conversion unit are performed in the same period, and the sample operation by the sample hold unit and the DA conversion operation by the first stage AD conversion unit and The amplification operation can be performed during the same period. From this, the pipeline type analog-digital conversion according to the present invention can shorten the operation cycle period, so that high-speed AD conversion can be realized.
[0019] 本発明では、初段 AD変換部は、（a)サンプルホールド部に入力するアナログ信号 を入力し、このアナログ信号の値 (アナログデータ）をデジタルデータに変換して該デ ジタルデータを出力する ADC回路と、 (b)この ADC回路から出力されるデジタルデ ータを入力し、このデジタルデータをアナログデータに変換して該アナログデータを 出力する DAC回路と、 (c)サンプルホールド部から出力されるアナログデータを入力 してホールドし、そのホールドしたアナログデータを出力する SZH回路と、 (d)この S ZH回路から出力されるアナログデータから、 DAC回路から出力されるアナログデー タを減算して、当該減算の結果であるアナログデータを出力する減算回路と、 (e)こ の減算回路力 出力されるアナログデータを増幅して出力する増幅回路と、を含む のが好適である。  In the present invention, the first stage AD conversion unit (a) inputs an analog signal to be input to the sample hold unit, converts the value of this analog signal (analog data) into digital data, and outputs the digital data (B) a DAC circuit that inputs digital data output from the ADC circuit, converts the digital data into analog data and outputs the analog data, and (c) a sample hold unit. SZH circuit that inputs and holds output analog data, and outputs the held analog data; (d) Subtracts analog data output from DAC circuit from analog data output from this S ZH circuit A subtraction circuit that outputs analog data as a result of the subtraction, and (e) an amplification circuit that amplifies and outputs the analog data output from the subtraction circuit, It is preferable to include.
[0020] このように構成される初段 AD変換部では、サンプルホールド部に入力するアナ口 グ信号は ADC回路にも入力して、該アナログ信号の値 (アナログデータ）が ADC回 路によりデジタルデータに変換されて、該デジタルデータが ADC回路から出力され る。この ADC回路から出力されるデジタルデータは DAC回路によりアナログデータ に変換され、該アナログデータが DAC回路から出力される。サンプルホールド部から 出力されるアナログデータは SZH回路によりホールドされ、そのホールドされたアナ ログデータは SZH回路力も出力される。そして、減算回路により、この SZH回路か ら出力されるアナログデータから、 DAC回路から出力されるアナログデータが減算さ れて、当該減算の結果であるアナログデータが増幅回路により増幅されて第 2段の A D変換部へ出力される。 [0020] In the first stage AD conversion unit configured as described above, the analog signal input to the sample hold unit is also input to the ADC circuit, and the value of the analog signal (analog data) is input to the ADC circuit. The digital data is converted by the circuit, and the digital data is output from the ADC circuit. The digital data output from the ADC circuit is converted into analog data by the DAC circuit, and the analog data is output from the DAC circuit. The analog data output from the sample hold unit is held by the SZH circuit, and the held analog data is also output as SZH circuit power. Then, the analog data output from the DAC circuit is subtracted from the analog data output from the SZH circuit by the subtracting circuit, and the analog data that is the result of the subtraction is amplified by the amplifying circuit, and the second stage. Is output to the AD converter.
[0021] また、本発明では、入力がシングルエンド信号である場合には、サンプルホールド 部は、（a)シングルエンド信号をアナログ信号として入力し、このシングルエンド信号 を差動信号に変換して該差動信号を出力するシングル差動変換回路と、 (b)このシ ングル差動変換回路力 出力される差動信号を入力し、この差動信号の値 (アナログ データ）をホールドして、このホールドしたアナログデータを出力する第 1S/H回路と 、を含むのが好適である。さら〖こ、このとき、初段 AD変換部は、（a)サンプルホールド 部に入力するシングルエンド信号をアナログ信号として入力し、このシングルエンド信 号の値 (アナログデータ）をデジタルデータに変換して該デジタルデータを出力する ADC回路と、 (b)この ADC回路から出力されるデジタルデータを入力し、このデジタ ルデータをアナログデータに変換して該アナログデータを出力する DAC回路と、 (c) サンプルホールド部の第 1SZH回路から出力されるアナログデータを入力してホー ルドし、そのホールドしたアナログデータを出力する第 2S/H回路と、 (d)この第 2S ZH回路から出力されるアナログデータから、 DAC回路から出力されるアナログデー タを減算して、当該減算の結果であるアナログデータを出力する減算回路と、 (e)こ の減算回路力 出力されるアナログデータを増幅して出力する増幅回路と、を含む のが好適である。 [0021] In the present invention, when the input is a single-ended signal, the sample-and-hold unit inputs (a) the single-ended signal as an analog signal and converts the single-ended signal into a differential signal. A single differential conversion circuit that outputs the differential signal, and (b) the differential signal output from the single differential conversion circuit, and holds the value (analog data) of the differential signal, And a first S / H circuit that outputs the held analog data. At this time, the first-stage AD converter (a) inputs the single-ended signal input to the sample-and-hold unit as an analog signal and converts the value of this single-ended signal (analog data) into digital data. An ADC circuit that outputs the digital data; and (b) a DAC circuit that inputs the digital data output from the ADC circuit, converts the digital data into analog data, and outputs the analog data; and (c) a sample circuit. A second S / H circuit that inputs and holds the analog data output from the first SZH circuit of the hold unit and outputs the held analog data, and (d) from the analog data output from the second SZH circuit. A subtractor circuit that subtracts the analog data output from the DAC circuit and outputs the analog data that is the result of the subtraction, and (e) this subtractor circuit power output It preferably includes an amplifier circuit for amplifying and outputting the analog data, the being.
[0022] このように構成されるサンプルホールド部では、シングルエンド信号が上記アナログ 信号としてシングル差動変換回路 (以下「SZD変換回路」という。）に入力し、この S ZD変換回路により該シングルエンド信号が差動信号に変換されて該差動信号が出 力される。この SZD変換回路から出力される差動信号の値 (アナログデータ）は第 1 SZH回路によりホールドされて、このホールドされたアナログデータが第 1SZH回 路から出力される。一方、初段 ADC変換部では、サンプルホールド部に入力するシ ングルエンド信号がアナログ信号として ADC回路にも入力して、該シングルエンド信 号の値 (アナログデータ）が ADC回路によりデジタルデータに変換されて、該デジタ ルデータが ADC回路から出力される。この ADC回路から出力されるデジタルデータ は DAC回路によりアナログデータに変換され、該アナログデータが DAC回路から出 力される。サンプルホールド部の第 1SZH回路から出力されるアナログデータは第 2 SZH回路によりホールドされ、そのホールドされたアナログデータは第 2SZH回路 力も出力される。そして、減算回路により、この第 2SZH回路力も出力されるアナログ データから、 DAC回路から出力されるアナログデータが減算されて、当該減算の結 果であるアナログデータが増幅回路により増幅されて第 2段の AD変換部へ出力され る。 In the sample and hold unit configured as described above, a single-ended signal is input as an analog signal to a single differential converter circuit (hereinafter referred to as “SZD converter circuit”), and the single-ended signal is input by the S ZD converter circuit. The signal is converted into a differential signal and the differential signal is output. The differential signal value (analog data) output from this SZD conversion circuit is the first The analog data held by the SZH circuit is output from the first SZH circuit. On the other hand, in the first stage ADC conversion unit, the single end signal input to the sample hold unit is also input to the ADC circuit as an analog signal, and the value of the single end signal (analog data) is converted into digital data by the ADC circuit. The digital data is output from the ADC circuit. The digital data output from the ADC circuit is converted into analog data by the DAC circuit, and the analog data is output from the DAC circuit. The analog data output from the first SZH circuit of the sample hold unit is held by the second SZH circuit, and the held analog data is also output from the second SZH circuit. Then, the subtracting circuit subtracts the analog data output from the DAC circuit from the analog data that also outputs the second SZH circuit force, and the analog data that is the result of the subtraction is amplified by the amplifying circuit. Is output to the AD converter.
[0023] また、本発明では、初段 AD変換部は、（a)サンプルホールド部に入力するアナログ 信号を入力し、このアナログ信号の値（アナログデータ）をホールドして、このホールド したアナログデータを出力する第 1SZH回路と、 (b)この第 1SZH回路力も出力され るアナログデータを入力し、このアナログデータをデジタルデータに変換して該デジ タルデータを出力する ADC回路と、 (c)この ADC回路から出力されるデジタルデー タを入力し、このデジタルデータをアナログデータに変換して該アナログデータを出 力する DAC回路と、 (d)サンプルホールド部から出力されるアナログデータを入力し てホールドし、そのホールドしたアナログデータを出力する第 2SZH回路と、 (e)この 第 2SZH回路力も出力されるアナログデータから、 DAC回路から出力されるアナ口 グデータを減算して、当該減算の結果であるアナログデータを出力する減算回路と、 (Dこの減算回路力 出力されるアナログデータを増幅して出力する増幅回路と、を 含むのが好適である。  In the present invention, the first stage AD conversion unit inputs (a) an analog signal to be input to the sample hold unit, holds the value of this analog signal (analog data), and uses the held analog data. A first SZH circuit that outputs, and (b) an ADC circuit that inputs analog data that also outputs the first SZH circuit power, converts the analog data into digital data, and outputs the digital data, and (c) this ADC. DAC circuit that inputs digital data output from the circuit, converts this digital data to analog data and outputs the analog data, and (d) inputs and holds analog data output from the sample hold unit The second SZH circuit that outputs the held analog data, and (e) the analog data that also outputs the second SZH circuit power is output from the DAC circuit. It is preferable to include a subtraction circuit that subtracts the narrowed data and outputs analog data as a result of the subtraction, and (D) an amplification circuit that amplifies and outputs the analog data output from the subtraction circuit. is there.
[0024] このように構成される初段 AD変換部では、サンプルホールド部に入力するアナ口 グ信号は第 1SZH回路にも入力して、このアナログ信号の値 (アナログデータ）が第 1SZH回路によりホールドされて、このホールドされたアナログデータが第 1SZH回 路から出力される。第 1SZH回路力も出力されたアナログデータは ADC回路により デジタルデータに変換されて、該デジタルデータが ADC回路から出力される。この A DC回路から出力されるデジタルデータは DAC回路によりアナログデータに変換さ れ、該アナログデータが DAC回路から出力される。サンプルホールド部から出力され るアナログデータは第 2S/H回路によりホールドされ、そのホールドされたアナログ データは第 2SZH回路力も出力される。そして、減算回路により、この第 2SZH回 路から出力されるアナログデータから、 DAC回路から出力されるアナログデータが減 算されて、当該減算の結果であるアナログデータが増幅回路により増幅されて第 2段 の AD変換部へ出力される。 In the first stage AD converter configured as described above, the analog signal input to the sample hold unit is also input to the first SZH circuit, and the value of this analog signal (analog data) is held by the first SZH circuit. The held analog data is output from the first SZH circuit. The analog data from which the first SZH circuit power is also output is It is converted into digital data, and the digital data is output from the ADC circuit. The digital data output from the ADC circuit is converted into analog data by the DAC circuit, and the analog data is output from the DAC circuit. The analog data output from the sample hold unit is held by the second S / H circuit, and the held analog data is also output from the second SZH circuit. Then, the analog data output from the DAC circuit is subtracted from the analog data output from the second SZH circuit by the subtracting circuit, and the analog data that is the result of the subtraction is amplified by the amplifying circuit, and the second data is output. It is output to the AD converter of the stage.
[0025] また、本発明では、サンプルホールド部は、（a)アナログ信号を入力し、このアナ口 グ信号の値（アナログデータ）をホールドして、このホールドしたアナログデータを出 力する第 1SZH回路と、 (b)この第 1SZH回路力も出力されるアナログデータを 1よ り大きい増幅率で増幅して出力する第 1増幅回路と、を含むのが好適である。さらに、 このとき、初段 AD変換部は、（a)サンプルホールド部に入力するアナログ信号を入力 し、このアナログ信号の値 (アナログデータ）をデジタルデータに変換して該デジタル データを出力する ADC回路と、 (b)この ADC回路から出力されるデジタルデータを 入力し、このデジタルデータをアナログデータに変換して該アナログデータを出力す る DAC回路と、（c)サンプルホールド部の第 1増幅回路から出力されるアナログデー タを入力してホールドし、そのホールドしたアナログデータを出力する第 2SZH回路 と、 (d)この第 2SZH回路力 出力されるアナログデータから、 DAC回路力 出力さ れるアナログデータを減算して、当該減算の結果であるアナログデータを出力する減 算回路と、 (e)この減算回路力 出力されるアナログデータを増幅して出力する第 2増 幅回路と、を含むのが好適である。  [0025] In the present invention, the sample hold unit (a) inputs the analog signal, holds the value (analog data) of the analog signal, and outputs the held analog data. Preferably, the circuit includes: (b) a first amplifier circuit that amplifies and outputs the analog data to which the first SZH circuit power is also output with an amplification factor larger than one. Furthermore, at this time, the first stage AD conversion unit (a) inputs an analog signal to be input to the sample hold unit, converts the value of this analog signal (analog data) into digital data, and outputs the digital data. And (b) a DAC circuit that inputs digital data output from the ADC circuit, converts the digital data into analog data, and outputs the analog data, and (c) a first amplifier circuit of the sample hold unit The second SZH circuit that inputs and holds the analog data output from the second SZH circuit that outputs the held analog data, and (d) the analog data that is output from the second SZH circuit power. A subtracting circuit that outputs analog data as a result of the subtraction, and (e) this subtracting circuit power amplifies the analog data that is output. And a second amplifier circuit that operates.
[0026] このように構成されるサンプルホールド部では、アナログ信号が第 1SZH回路に入 力し、このアナログ信号の値 (アナログデータ）が第 1SZH回路によりホールドされ、 このホールドされたアナログデータが第 1S/H回路から出力される。この第 1S/H 回路から出力されるアナログデータは第 1増幅回路により増幅されて出力される。一 方、初段 AD変換部では、サンプルホールド部に入力するアナログ信号は ADC回路 にも入力して、該アナログ信号の値 (アナログデータ）が ADC回路によりデジタルデ ータに変換されて、該デジタルデータが ADC回路から出力される。この ADC回路か ら出力されるデジタルデータは DAC回路によりアナログデータに変換され、該アナ口 グデータが DAC回路から出力される。サンプルホールド部の第 1増幅回路から出力 されるアナログデータは第 2SZH回路によりホールドされ、そのホールドされたアナ ログデータは第 2SZH回路力も出力される。そして、減算回路により、この第 2SZH 回路から出力されるアナログデータから、 DAC回路から出力されるアナログデータが 減算されて、当該減算の結果であるアナログデータが増幅回路により増幅されて第 2 段の AD変換部へ出力される。 In the sample and hold unit configured as described above, an analog signal is input to the first SZH circuit, the value of this analog signal (analog data) is held by the first SZH circuit, and the held analog data is stored in the first SZH circuit. Output from 1S / H circuit. The analog data output from the first S / H circuit is amplified by the first amplifier circuit and output. On the other hand, in the first stage AD conversion unit, the analog signal input to the sample hold unit is also input to the ADC circuit, and the value of the analog signal (analog data) is converted to digital data by the ADC circuit. The digital data is output from the ADC circuit. The digital data output from the ADC circuit is converted into analog data by the DAC circuit, and the analog data is output from the DAC circuit. The analog data output from the first amplifier circuit of the sample and hold unit is held by the second SZH circuit, and the held analog data is also output from the second SZH circuit. Then, the analog data output from the DAC circuit is subtracted from the analog data output from the second SZH circuit by the subtracting circuit, and the analog data as a result of the subtraction is amplified by the amplifying circuit, and the second stage. Output to AD converter.
発明の効果  The invention's effect
[0027] 本発明によれば、更に高速に AD変換をすることができる。  [0027] According to the present invention, AD conversion can be performed at higher speed.
図面の簡単な説明  Brief Description of Drawings
[0028] [図 1]図 1は第 1本実施形態に係るパイプライン型アナログ-デジタル変換器 1の機能 ブロック図である。  FIG. 1 is a functional block diagram of a pipelined analog-digital converter 1 according to the first embodiment.
[図 2]図 2は第 1実施形態に係るパイプライン型アナログ-デジタル変換器 1に含まれ る初段 AD変換部 20の機能ブロック図である。  FIG. 2 is a functional block diagram of the first stage AD conversion unit 20 included in the pipeline type analog-digital converter 1 according to the first embodiment.
[図 3]図 3は第 1実施形態に係るパイプライン型アナログ-デジタル変換器 1の動作を 説明するタイミングチャートである。  FIG. 3 is a timing chart for explaining the operation of the pipeline type analog-digital converter 1 according to the first embodiment.
[図 4]図 4は第 2実施形態に係るパイプライン型アナログ-デジタル変換器に含まれる サンプルホールド部 10および初段 AD変換部 20の機能ブロック図である。  FIG. 4 is a functional block diagram of a sample hold unit 10 and a first stage AD conversion unit 20 included in the pipeline type analog-digital converter according to the second embodiment.
[図 5]図 5は第 3実施形態に係るパイプライン型アナログ-デジタル変換器に含まれる 初段 AD変換部 20の機能ブロック図である。  FIG. 5 is a functional block diagram of the first stage AD conversion unit 20 included in the pipeline type analog-digital converter according to the third embodiment.
[図 6]図 6は第 3実施形態に係るパイプライン型アナログ-デジタル変換器の動作を説 明するタイミングチャートである。  FIG. 6 is a timing chart for explaining the operation of the pipeline type analog-digital converter according to the third embodiment.
[図 7]図 7は第 4実施形態に係るパイプライン型アナログ-デジタル変換器に含まれる サンプルホールド部 10および初段 AD変換部 20の機能ブロック図である。  FIG. 7 is a functional block diagram of the sample hold unit 10 and the first stage AD conversion unit 20 included in the pipeline type analog-digital converter according to the fourth embodiment.
[図 8]図 8は第 5実施形態に係るパイプライン型アナログ-デジタル変換器に含まれる サンプルホールド部 10および初段 AD変換部 20の機能ブロック図である。  FIG. 8 is a functional block diagram of the sample hold unit 10 and the first stage AD conversion unit 20 included in the pipeline type analog-digital converter according to the fifth embodiment.
[図 9]図 9は第 5実施形態に係るパイプライン型アナログ-デジタル変換器に含まれる サンプルホールド部 10および初段 AD変換部 201の回路の一例を示す図である。 [FIG. 9] FIG. 9 is included in the pipeline type analog-digital converter according to the fifth embodiment. It is a diagram illustrating an example of a circuit of the sample and hold unit 10 and the first-stage AD conversion unit 20 1.
[図 10]図 10は従来のパイプライン型アナログ-デジタル変翻 100の機能ブロック図 である。  [FIG. 10] FIG. 10 is a functional block diagram of a conventional pipeline type analog-digital conversion 100.
[図 11]図 11は従来のノ ィプライン型アナログ-デジタル変 100に含まれる初段 A D変換部 120の機能ブロック図である。  [FIG. 11] FIG. 11 is a functional block diagram of the first stage AD conversion unit 120 included in the conventional nonlinear analog-digital converter 100.
[図 12]図 12は従来のパイプライン型アナログ-デジタル変換器 100の動作を説明す るタイミングチャートである。  FIG. 12 is a timing chart for explaining the operation of the conventional pipeline type analog-digital converter 100.
符号の説明  Explanation of symbols
[0029] 1 パイプライン型アナログ-デジタル変^^ [0029] 1 Pipeline type analog-digital variation ^^
10 サンプルホールド部  10 Sample hold section
11 SZH回路  11 SZH circuit
12 SZD変換回路  12 SZD conversion circuit
13 増幅回路  13 Amplifier circuit
20〜20 AD変換部  20 to 20 AD converter
1 N  1 N
21 ADC回路  21 ADC circuit
22 DAC回路  22 DAC circuit
23 SZH回路  23 SZH circuit
24 減算回路  24 Subtraction circuit
25 増幅回路  25 Amplifier circuit
26 SZH回路  26 SZH circuit
29 MDAC回路  29 MDAC circuit
30 出力部  30 Output section
31〜31 ラッチ回路  31 to 31 Latch circuit
1 N  1 N
32 誤差補正回路。  32 Error correction circuit.
発明を実施するための最良の形態  BEST MODE FOR CARRYING OUT THE INVENTION
[0030] 以下、添付図面を参照して、本発明を実施するための最良の形態を詳細に説明す る。なお、図面の説明において同一または略同一の要素には同一の符号を付し、重 複する説明を省略する。 [0031] (第 1実施形態） Hereinafter, the best mode for carrying out the present invention will be described in detail with reference to the accompanying drawings. In the description of the drawings, the same or substantially the same elements are denoted by the same reference numerals, and redundant description is omitted. [0031] (First embodiment)
[0032] 先ず、本発明に係るパイプライン型アナログ-デジタル変換器の第 1実施形態につ いて説明する。図 1は、第 1実施形態に係るパイプライン型アナログ-デジタル変換器 1の機能ブロック図である。この図に示されるように、本実施形態に係るアナログ-デジ タル変器 1は、サンプルホールド部 10、 N段の AD変換部 20〜20および出力部 3  First, a first embodiment of the pipeline type analog-digital converter according to the present invention will be described. FIG. 1 is a functional block diagram of the pipeline type analog-digital converter 1 according to the first embodiment. As shown in this figure, the analog-digital transformer 1 according to this embodiment includes a sample-and-hold unit 10, an N-stage AD converters 20 to 20, and an output unit 3
1 N  1 N
0を備える。また、出力部 30は、 N個のラッチ回路 31〜31 および出力回路 (誤差  0 is provided. The output unit 30 includes N latch circuits 31 to 31 and an output circuit (error
1 N  1 N
補正回路） 32を含む。ここで、 Nは 2以上の整数である。 N段の AD変換部 20〜20  Compensation circuit) 32 is included. Here, N is an integer of 2 or more. N-stage AD converter 20 to 20
1 N は順に縦続接続されて 、る。  1 N are connected in cascade.
[0033] サンプルホールド部 10は、アナログ信号を入力し、このアナログ信号の値（アナログ データ）をホールドして、このホールドしたアナログデータを初段 AD変換部 20へ出 力する。 The sample hold unit 10 inputs an analog signal, holds the value of this analog signal (analog data), and outputs the held analog data to the first stage AD conversion unit 20.
[0034] 初段 AD変換部 20は、サンプルホールド部 10に入力するアナログ信号を入力し、 このアナログ信号の値 (アナログデータ）をデジタルデータに変換して該デジタルデ ータをラッチ回路 31へ出力する。また、初段 AD変換部 20は、サンプルホールド部 10から出力されるアナログデータと、上記変換で得られた該デジタルデータとに基づ いて、当該変換の（量子化)誤差に応じたアナログデータを第 2段の AD変換部 20  First stage AD converter 20 receives an analog signal to be input to sample hold unit 10, converts the value of this analog signal (analog data) into digital data, and outputs the digital data to latch circuit 31. To do. The first stage AD conversion unit 20 also converts analog data corresponding to the (quantization) error of the conversion based on the analog data output from the sample hold unit 10 and the digital data obtained by the conversion. Second stage AD converter 20
2 へ出力する。  Output to 2.
[0035] 第 2段の AD変換部 20は、初段 AD変換部 20カゝら出力されるアナログデータを入  [0035] The second-stage AD conversion unit 20 inputs analog data output from 20 first-stage AD conversion units.
2 1  twenty one
力し、このアナログデータをデジタルデータに変換して該デジタルデータをラッチ回 路 31へ出力する。また、第 2段の AD変換部 20は、初段 AD変換部 20から出力さ The analog data is converted into digital data, and the digital data is output to the latch circuit 31. Also, the second stage AD converter 20 is output from the first stage AD converter 20.
2 2 1 れるアナログデータと、上記変換で得られた該デジタルデータとに基づいて、当該変 換の（量子化)誤差に応じたアナログデータを第 3段の AD変換部 20へ出力する。 Based on the 2 2 1 analog data and the digital data obtained by the conversion, analog data corresponding to the (quantization) error of the conversion is output to the AD converter 20 in the third stage.
3  Three
[0036] 一般に、第 n段の AD変換部 20は、前段の AD変換部 20 から出力されるアナ口 グデータを入力し、このアナログデータをデジタルデータに変換して該デジタルデー タをラッチ回路 31へ出力する。また、第 n段の AD変換部 20は、前段の AD変換部 20 力 出力されるアナログデータと、上記変換で得られた該デジタルデータとに 基づいて、当該変換の（量子化)誤差に応じたアナログデータを後段の AD変換部 2 0 へ出力する。ここで、 nは、 2以上 (N— 1)以下の任意の整数である。 [0037] 最終段の AD変換部 20 は、前段の AD変換部 20 力 出力されるアナログデー [0036] In general, the n-th stage AD conversion unit 20 receives analog data output from the previous-stage AD conversion unit 20, converts the analog data into digital data, and the digital data is latched by the latch circuit 31. Output to. Further, the n-th stage AD conversion unit 20 responds to the (quantization) error of the conversion based on the analog data output from the previous stage AD conversion unit 20 and the digital data obtained by the conversion. The analog data is output to the AD conversion unit 20 at the subsequent stage. Here, n is an arbitrary integer of 2 or more and (N-1) or less. [0037] The AD converter 20 in the final stage is configured to output analog data output from the AD converter 20 in the previous stage.
N N- 1  N N- 1
タを入力し、このアナログデータをデジタルデータに変換して該デジタルデータをラッ チ回路 31 へ出力する。これら N段の AD変換部 20〜20 は、システムクロックに従  The analog data is converted into digital data, and the digital data is output to the latch circuit 31. These N stages of AD converters 20 to 20 follow the system clock.
N 1 N  N 1 N
つてパイプライン動作をする。  Pipeline operation.
[0038] 出力部 30は、 N段の AD変換部 20〜20それぞれから出力されるデジタルデータ [0038] The output unit 30 is digital data output from each of the N-stage AD conversion units 20 to 20.
1 N  1 N
に基づいて、アナログ信号の入力値に対応する値のデジタル信号を出力する。この 出力部 30に含まれるラッチ回路 31は、初段 AD変換部 20から出力されるデジタル データに対して NZ2クロックサイクル分の遅延を与えた後に、そのデジタルデータを 誤差補正回路 32へ出力する。一般に、ラッチ回路 31は、第 n段の AD変換部 20か ら出力されるデジタルデータに対して (N+ 1— n)Z2クロックサイクル分の遅延を与え た後に、そのデジタルデータを誤差補正回路 32へ出力する（ただし、 2≤n≤N- l) 。ラッチ回路 31 は、最終段の AD変換部 20 から出力されるデジタルデータに対し  Based on the above, a digital signal having a value corresponding to the input value of the analog signal is output. The latch circuit 31 included in the output unit 30 gives a delay of NZ2 clock cycles to the digital data output from the first stage AD conversion unit 20, and then outputs the digital data to the error correction circuit 32. In general, the latch circuit 31 gives a delay of (N + 1 1−n) Z2 clock cycles to the digital data output from the n-th stage AD conversion unit 20, and then converts the digital data to the error correction circuit 32. Output (where 2≤n≤N-l). The latch circuit 31 receives the digital data output from the AD converter 20 at the final stage.
N N  N N
て 1Z2クロックサイクル分の遅延を与えた後に、そのデジタルデータを誤差補正回 路 32へ出力する。以上、各ラッチ回路は、 AD変換部から出力されるデジタルデータ を最終段の AD変換部 20力 前段の AD変換部ほど  After giving a delay of 1Z2 clock cycles, the digital data is output to the error correction circuit 32. As described above, each latch circuit outputs the digital data output from the AD converter to the last AD converter.
N 1Z2クロックずつ加算した遅 延を行う例を説明したが、誤差補正回路 32での演算に適切な遅延時間であれば、 遅延時間はこの例に限らな 、。  The example of performing the delay by adding N 1Z2 clocks has been described, but the delay time is not limited to this example as long as the delay time is appropriate for the calculation in the error correction circuit 32.
[0039] 誤差補正回路 32は、 N個のラッチ回路 31〜31 により遅延時間を調整したデジタ The error correction circuit 32 is a digital signal whose delay time is adjusted by N latch circuits 31 to 31.
1 N  1 N
ルデータを入力し、これらのデジタルデータに基づいて所定の演算を行い、この演算 結果であるデジタル信号を出力する。この誤差補正回路 32から出力されるデジタル 信号は、サンプルホールド部 10に入力するアナログ信号を AD変換した結果のもの となっている。  Data is input, a predetermined calculation is performed based on the digital data, and a digital signal as a result of the calculation is output. The digital signal output from the error correction circuit 32 is the result of AD conversion of the analog signal input to the sample hold unit 10.
[0040] なお、前に図 10に示した従来のアナログ-デジタル変翻 100の構成では、初段 A D変換部 120は、サンプルホールド部 110から出力されるアナログデータをデジタル データに変換した。これに対して、この図 1に示した本実施形態のアナログ-デジタル 変翻 1の構成では、初段 AD変換部 20は、サンプルホールド部 10に入力するァ ナログ信号を直接に入力し、このアナログ信号の値 (アナログデータ）をデジタルデー タに変換する。 [0041] このアナログ-デジタル変換器 1において、サンプルホールド部 10にアナログ信号 が入力すると、そのアナログ信号の値（アナログデータ）がサンプルホールド部 10に よりホールドされ、そのホールドされたアナログデータがサンプルホールド部 10から 初段 AD変換部 20へ出力される。 Note that, in the configuration of the conventional analog-digital conversion 100 shown in FIG. 10, the first-stage AD conversion unit 120 converts the analog data output from the sample hold unit 110 into digital data. On the other hand, in the configuration of the analog-digital conversion 1 of the present embodiment shown in FIG. 1, the first stage AD conversion unit 20 directly inputs an analog signal to be input to the sample hold unit 10, and this analog Converts the signal value (analog data) to digital data. [0041] In this analog-to-digital converter 1, when an analog signal is input to the sample hold unit 10, the value of the analog signal (analog data) is held by the sample hold unit 10, and the held analog data is sampled. It is output from the hold unit 10 to the first AD converter unit 20.
[0042] 初段 AD変換部 20には、サンプルホールド部 10によりホールドされて出力された アナログデータが入力するだけでなぐサンプルホールド部 10に入力するアナログ信 号も直接に入力される。この初段 AD変換部 20では、サンプルホールド部 10に入力 するアナログ信号の値 (アナログデータ）がデジタルデータに変換されて、該デジタル データがラッチ回路 31へ出力される。また、初段 AD変換部 20では、サンプルホー ルド部 10から出力されたアナログデータと該デジタルデータとに基づ 、て当該変換 の（量子化)誤差に応じたアナログデータが第 2段の AD変換部 20へ出力される。  [0042] The analog signal input to the sample hold unit 10 is directly input to the first stage AD conversion unit 20 just by inputting the analog data held and output by the sample hold unit 10. In the first stage AD conversion unit 20, the value of the analog signal (analog data) input to the sample hold unit 10 is converted into digital data, and the digital data is output to the latch circuit 31. In the first stage AD conversion unit 20, the analog data corresponding to the (quantization) error of the conversion is converted to the second stage AD conversion based on the analog data output from the sample hold unit 10 and the digital data. Output to part 20.
2  2
[0043] 第 2段の AD変換部 20では、初段 AD変換部 20カゝら出力されたアナログデータが  [0043] In the second stage AD converter 20, the analog data output from the first stage AD converter 20 is
2 1  twenty one
デジタルデータに変換されて、該デジタルデータがラッチ回路 31へ出力されるととも  The digital data is converted to digital data and output to the latch circuit 31.
2  2
に、初段 AD変換部 20から出力されたアナログデータと該デジタルデータとに基づ いて当該変換の（量子化)誤差に応じたアナログデータが第 3段の AD変換部 20へ  In addition, based on the analog data output from the first stage AD conversion unit 20 and the digital data, analog data corresponding to the (quantization) error of the conversion is sent to the third stage AD conversion unit 20.
3 出力される。  3 Output.
[0044] 一般に、第 n段の AD変換部 20では、前段の AD変換部 20 から出力されたアナ ログデータがデジタルデータに変換されて、該デジタルデータがラッチ回路 31へ出 力されるとともに、前段の AD変換部 20 力 出力されたアナログデータと該デジタ ルデータとに基づいて当該変換の誤差に応じたアナログデータが後段の AD変換部 20 へ出力される（ただし、 2≤n≤N— 1)。  [0044] In general, in the n-th stage AD conversion unit 20, analog data output from the previous stage AD conversion unit 20 is converted into digital data, and the digital data is output to the latch circuit 31, AD converter 20 at the previous stage Based on the output analog data and the digital data, analog data corresponding to the error of the conversion is output to the AD converter 20 at the subsequent stage (however, 2≤n≤N— 1 ).
n+ 1  n + 1
[0045] 最終段の AD変換部 20では、前段の AD変換部 20 力 出力されたアナログデ  [0045] In the AD converter 20 at the final stage, the analog data output from the AD converter 20 at the previous stage is output.
N N- 1  N N- 1
ータがデジタルデータに変換されて、該デジタルデータがラッチ回路 31 へ出力され  Data is converted to digital data, and the digital data is output to the latch circuit 31.
N  N
る。  The
[0046] N段の AD変換部 20〜20 は、システムクロックに従ってパイプライン動作をする。  [0046] The N-stage AD converters 20 to 20 perform a pipeline operation according to the system clock.
1 N  1 N
そこで、初段 AD変換部 20力も出力されるデジタルデータは、ラッチ回路 31 により 例えば NZ2クロックサイクル分の遅延が与えられた後に誤差補正回路 32に入力さ れる。第 n段の AD変換部 20カゝら出力されるデジタルデータは、ラッチ回路 31 によ り例えば (N+ l—n)Z2クロックサイクル分の遅延が与えられた後に誤差補正回路 32 に入力される（ただし、 2≤n≤N— 1)。また、最終段の AD変換部 20力も出力され Therefore, the digital data output from the first stage AD converter 20 is input to the error correction circuit 32 after being given a delay of, for example, NZ2 clock cycles by the latch circuit 31. The digital data output from 20 AD converters at the nth stage is output by the latch circuit 31. For example, after a delay of (N + l—n) Z2 clock cycles is given, it is input to the error correction circuit 32 (where 2≤n≤N—1). Also, the 20 AD converter at the final stage is also output.
N  N
るデジタルデータは、ラッチ回路 31 により例えば  The digital data to be received by the latch circuit 31
N 1Z2クロックサイクル分の遅延が与 えられた後に誤差補正回路 32に入力される。そして、誤差補正回路 32において、 N 個のラッチ回路 31〜31 それぞれから出力されたデジタルデータに基づいて所定  It is input to the error correction circuit 32 after a delay of N 1Z2 clock cycles is given. Then, in the error correction circuit 32, a predetermined value is determined based on the digital data output from each of the N latch circuits 31 to 31.
1 N  1 N
の演算を行い、この演算結果であるデジタル信号が最終的に出力される。  The digital signal which is the calculation result is finally output.
[0047] 図 2は、第 1実施形態に係るパイプライン型アナログ-デジタル変換器 1に含まれる 初段 AD変換部 20の機能ブロック図である。この図に示されるように、初段 AD変換 部 20は、 ADC回路 21、 DAC回路 22、 SZH回路 23、減算回路 24および増幅回 路 25を含む。 DAC回路 22、 SZH回路 23、減算回路 24および増幅回路 25は、互 いに区分され得る別個の回路構成とは必ずしもなってはおらず、 1つの回路構成から なる場合もあるので、以下では、これらを纏めて MDAC回路 29と呼ぶ。なお、第 2段 力も第 (N— 1)段までの AD変換部 20〜20 それぞれは、前に図 11に示した AD FIG. 2 is a functional block diagram of the first stage AD conversion unit 20 included in the pipeline type analog-digital converter 1 according to the first embodiment. As shown in this figure, the first stage AD conversion unit 20 includes an ADC circuit 21, a DAC circuit 22, an SZH circuit 23, a subtraction circuit 24, and an amplification circuit 25. The DAC circuit 22, the SZH circuit 23, the subtraction circuit 24, and the amplification circuit 25 are not necessarily separate circuit configurations that can be separated from each other, and may be configured by one circuit configuration. Are collectively referred to as MDAC circuit 29. Note that each of the AD converters 20 to 20 up to the (N-1) -th stage in the second stage force is shown in FIG.
2 N- 1  2 N- 1
変換部 120と同じ構成であっても良いため、以下では図 11を AD変換部 20〜20  Since the configuration may be the same as that of the conversion unit 120, FIG.
1 2 N 1 2 N
- 1の内部構成を示す図として用いる。また、最終段の AD変換部 20 -Used as a diagram showing the internal configuration of 1. Also, the AD converter in the final stage 20
Nは、前に図 11 に示した AD変換部 120のうち MDAC回路 129を含んでいない。  N does not include the MDAC circuit 129 in the AD conversion unit 120 shown in FIG.
[0048] ADC回路 21は、サンプルホールド部 10に入力するアナログ信号を直接に入力し 、このアナログ信号の値 (アナログデータ）をデジタルデータに変換して、該デジタル データを DAC回路 22およびラッチ回路 31へ出力する。 DAC回路 22は、 ADC回 路 21から出力されるデジタルデータを入力し、このデジタルデータをアナログデータ に変換して、該アナログデータを減算回路 24へ出力する。 SZH回路 23は、サンプ ルホールド部 10によりホールドされて出力されるアナログデータを入力し、このアナ口 グデータをホールドして減算回路 24へ出力する。減算回路 24は、 SZH回路 23から 出力されるアナログデータから、 DAC回路 22から出力されるアナログデータを減算 して、当該減算の結果であるアナログデータを増幅回路 25へ出力する。増幅回路 2 5は、減算回路 24から出力されるアナログデータを増幅して第 2段の AD変換部 20 [0048] The ADC circuit 21 directly inputs an analog signal to be input to the sample hold unit 10, converts the value of this analog signal (analog data) into digital data, and converts the digital data into the DAC circuit 22 and the latch circuit Output to 31. The DAC circuit 22 receives the digital data output from the ADC circuit 21, converts the digital data into analog data, and outputs the analog data to the subtraction circuit 24. The SZH circuit 23 receives analog data held and output by the sample hold unit 10, holds the analog data, and outputs it to the subtraction circuit 24. The subtraction circuit 24 subtracts the analog data output from the DAC circuit 22 from the analog data output from the SZH circuit 23, and outputs the analog data as a result of the subtraction to the amplifier circuit 25. The amplifying circuit 25 amplifies the analog data output from the subtracting circuit 24 and outputs the second stage AD converter 20
2 へ出力する。 ADC回路 21から出力されるデジタルデータのビット数を mとすると、増 幅回路 25の利得は 2mである（ただし、 mは 1以上 N未満の整数)。 [0049] 図 3は、第 1実施形態に係るパイプライン型アナログ-デジタル変換器 1の動作を説 明するタイミングチャートである。以下では、アナログ-デジタル変換器 1の動作、特に 、初段 AD変換部 20の動作について、図 2および図 3を参照しながら説明する。 Output to 2. If the number of bits of digital data output from the ADC circuit 21 is m , the gain of the amplifier circuit 25 is 2 m (where m is an integer between 1 and N). FIG. 3 is a timing chart for explaining the operation of the pipeline type analog-digital converter 1 according to the first embodiment. Hereinafter, the operation of the analog-digital converter 1, in particular, the operation of the first stage AD conversion unit 20 will be described with reference to FIG. 2 and FIG.
[0050] サンプルホールド部 10および N段の AD変換部 20  [0050] Sample hold unit 10 and N-stage AD conversion unit 20
1〜20それぞれでは、動作が N  For each of 1-20, the action is N
半サイクル毎に切り替わる。すなわち、サンプルホールド部 10では、或る半サイクル 期間にサンプル動作が行われ、続く半サイクル期間にホールド動作が行われる。初 段 AD変換部 20の ADC回路 21では、或る半サイクル期間に AD変換動作が行わ れ、続く半サイクル期間にはデジタルデータを保持する。初段 AD変換部 20の MD AC回路 29では、或る半サイクル期間にサンプル動作が行われ、続く半サイクル期 間に DA変換動作および増幅動作が行われる。第 2段力 第 (N— 1)段までの AD変 換部 20〜20 それぞれでは、或る半サイクル期間にサンプル動作が行われ、続く It changes every half cycle. That is, in the sample hold unit 10, the sample operation is performed during a certain half cycle period, and the hold operation is performed during the subsequent half cycle period. The ADC circuit 21 of the first stage AD converter 20 performs an AD conversion operation in a certain half cycle period, and holds digital data in the subsequent half cycle period. In the MDAC circuit 29 of the first stage AD conversion unit 20, a sampling operation is performed during a certain half cycle period, and a DA conversion operation and an amplification operation are performed during the subsequent half cycle period. Second stage force Each AD conversion unit 20-20 up to the (N-1) stage performs a sample operation during a half-cycle period, and continues
2 N— 1 2 N— 1
半サイクル期間に AD変換動作， DA変換動作および増幅動作が行われる。また、最 終段の AD変換部 20では、或る半サイクル期間に AD変換動作が行われ、続く半サ  AD conversion operation, DA conversion operation, and amplification operation are performed during the half cycle period. Further, the AD converter 20 at the final stage performs AD conversion operation during a certain half cycle period, and the subsequent half support.
N  N
イタル期間にはデジタルデータを保持する。  Digital data is retained during the Ital period.
[0051] 或る半サイクル期間 Tにサンプルホールド部 10によりホールドされて出力されてい るアナログデータについては、同じ半サイクル期間 τに初段 AD変換部 20において AD変換動作が行われ、また、続く半サイクル期間 Tに初段 AD変換部 20において [0051] For the analog data held and output by the sample hold unit 10 during a certain half cycle period T, the AD conversion operation is performed in the first stage AD conversion unit 20 during the same half cycle period τ, and the subsequent half cycle is continued. In cycle period T, first stage AD converter 20
2 1  twenty one
DA変換動作および増幅動作が行われる。また、この半サイクル期間 Tに初段 AD変  DA conversion operation and amplification operation are performed. Also, during this half cycle period T, the first AD
2  2
換部 20力も第 2段の AD変換部 20へ出力されるアナログデータについては、更に For the analog data output to the AD converter 20 in the second stage,
1 2 1 2
続く半サイクル期間 Tに第 2段 AD変換部 20において AD変換動作， DA変換動作  AD conversion operation and DA conversion operation in the second stage AD converter 20 during the following half cycle period T
3 2  3 2
および増幅動作が行われる。なお、第 2段 AD変換部 20における AD変換動作、 D  And an amplification operation is performed. Note that AD conversion operation in the second stage AD converter 20, D
2  2
A変換動作、サンプルホールド動作、減算動作、増幅動作は、それぞれ、図 11に示 した ADC回路 121、 DAC回路 122、 SZH回路 123、減算回路 124および増幅回 路 125によって行うことができる。  The A conversion operation, the sample hold operation, the subtraction operation, and the amplification operation can be performed by the ADC circuit 121, the DAC circuit 122, the SZH circuit 123, the subtraction circuit 124, and the amplification circuit 125 shown in FIG.
[0052] 初段 AD変換部 20の動作は以下のとおりである。サンプルホールド部 10によりホ 一ルドされているアナログデータがサンプルホールド部 10から出力されている半サイ クル期間 Tに、 ADC回路 21に直接に入力するアナログ信号の値 (アナログデータ） は ADC回路 21により AD変換され、その AD変換結果であるデジタルデータは DAC 回路 22およびラッチ回路 3 へ出力される。 [0052] The operation of the first stage AD converter 20 is as follows. The analog signal value (analog data) input directly to the ADC circuit 21 during the half-cycle period T when the analog data held by the sample hold section 10 is output from the sample hold section 10 is the ADC circuit 21. The digital data that is the AD conversion result is DAC Output to circuit 22 and latch circuit 3.
[0053] 続く半サイクル期間 Tに、前の半サイクル期間 Tにサンプルホールド部 10から出 [0053] In the subsequent half cycle period T, the sample hold unit 10
2 1  twenty one
力されていたアナログデータは SZH回路 23によりホールドされ、このホールドされた アナログデータは SZH回路 23から減算回路 24へ出力される。また、この半サイクル 期間 Tに、前の半サイクル期間 Tに ADC回路 21から出力されていたデジタルデー The inputted analog data is held by the SZH circuit 23, and the held analog data is output from the SZH circuit 23 to the subtraction circuit 24. Also, during this half cycle period T, the digital data output from the ADC circuit 21 during the previous half cycle period T is displayed.
2 1 twenty one
タは DAC回路 22により DA変換され、その DA変換結果であるアナログデータは DA C回路 22から減算回路 24へ出力される。さらに、この半サイクル期間 Tに、減算回  The D / A conversion is performed by the DAC circuit 22, and the analog data as the DA conversion result is output from the DAC circuit 22 to the subtraction circuit 24. Furthermore, during this half cycle period T, subtraction
2  2
路 24において、 SZH回路 23から出力されるアナログデータから、 DAC回路 22から 出力されるアナログデータが減算されて、当該減算の結果であるアナログデータが減 算回路 24から出力される。この減算回路 24から出力されるアナログデータは、増幅 回路 25により増幅された後に第 2段の AD変換部 20へ出力される。  In the circuit 24, the analog data output from the DAC circuit 22 is subtracted from the analog data output from the SZH circuit 23, and the analog data that is the result of the subtraction is output from the subtraction circuit 24. The analog data output from the subtracting circuit 24 is amplified by the amplifying circuit 25 and then output to the second stage AD converter 20.
2  2
[0054] 以上のように、本実施形態に係るパイプライン型アナログ-デジタル変換器 1では、 サンプルホールド部 10に入力するアナログ信号は初段 AD変換部 20に直接に入力 し、このアナログ信号の値 (アナログデータ）が初段 AD変換部 20の ADC回路 21に よりデジタルデータに変換される。このようにしたことにより、サンプルホールド部 10に よるホールド動作と、初段 AD変換部 20の ADC回路 21による AD変換動作とは、同 一の半サイクル期間 Tに行われる。そして、続く半サイクル期間 Tにおいては、初段  As described above, in the pipeline type analog-digital converter 1 according to the present embodiment, the analog signal input to the sample hold unit 10 is directly input to the first stage AD conversion unit 20, and the value of this analog signal (Analog data) is converted to digital data by the ADC circuit 21 of the first stage AD converter 20. As a result, the hold operation by the sample hold unit 10 and the AD conversion operation by the ADC circuit 21 of the first stage AD conversion unit 20 are performed during the same half cycle period T. In the subsequent half cycle period T, the first stage
1 2  1 2
AD変換部 20の MDAC回路 29による DA変換動作および増幅動作が直ちに行わ れる。  A DA conversion operation and an amplification operation are immediately performed by the MDAC circuit 29 of the AD conversion unit 20.
[0055] 前に図 12に示した従来のアナログ-デジタル変換器 100の動作では、半サイクル 期間 Tにおいて初段 AD変換部 120の ADC回路 121から出力されるデジタルデー In the operation of the conventional analog-digital converter 100 shown in FIG. 12, the digital data output from the ADC circuit 121 of the first stage AD conversion unit 120 in the half cycle period T is shown.
2 1 twenty one
が確定するのを待って初段 AD変換部 120の MDAC回路 129の動作が開始される のに対して、本実施形態に係るアナログ-デジタル変換器 1の動作では、半サイクル 期間 Tにおいて直ちに初段 AD変換部 20の MDAC回路 29の動作が開始され得る While the operation of the MDAC circuit 129 of the first stage AD conversion unit 120 is started after the first stage AD is determined, in the operation of the analog-digital converter 1 according to the present embodiment, the first stage AD is immediately performed in the half cycle period T. The operation of the MDAC circuit 29 of the converter 20 can be started.
2 1 twenty one
。したがって、本実施形態に係るアナログ-デジタル変換器 1では、初段 AD変換部 2 0の MDAC回路 29の動作に余裕を与えることができる。  . Therefore, in the analog-digital converter 1 according to the present embodiment, a margin can be given to the operation of the MDAC circuit 29 of the first stage AD conversion unit 20.
[0056] 一般に、パイプライン型アナログ-デジタル変 にお 、ては、初段 AD変換部の MDAC回路での処理の精度が全体の AD変換精度を決める。 MDAC回路は、高い 精度の処理を行おうとするほど長い処理時間が掛かる。したがって、初段 AD変換部 は、第 2段以降の各 AD変換部と比べ、長い処理時間が必要である。このため、初段 AD変換部において必要な動作サイクル期間がパイプライン型アナログ-デジタル変 全体の動作サイクル期間（すなわち、変換速度)を律速している。本実施形態に よれば、初段 AD変換部 20の ADC回路 21の AD変換期間と MDAC回路 29の処 理期間とを異なる動作サイクルで行うことができるので、サイクル期間を短くすることが できる。したがって、本実施形態に係るアナログ-デジタル変換器 1は、更に高速に A D変換をすることができ、或いは、更に高精度に AD変換をすることができる。 [0056] Generally, in pipelined analog-digital conversion, the accuracy of processing in the MDAC circuit of the first stage AD conversion unit determines the overall AD conversion accuracy. MDAC circuit is expensive The longer processing time is required, the longer processing time is required. Therefore, the first stage AD conversion unit requires a longer processing time than each AD conversion unit after the second stage. For this reason, the operation cycle period required in the first stage AD conversion unit determines the operation cycle period (that is, conversion speed) of the entire pipeline type analog-digital conversion. According to the present embodiment, since the AD conversion period of the ADC circuit 21 of the first stage AD conversion unit 20 and the processing period of the MDAC circuit 29 can be performed in different operation cycles, the cycle period can be shortened. Therefore, the analog-digital converter 1 according to the present embodiment can perform AD conversion at higher speed, or can perform AD conversion with higher accuracy.
[0057] なお、サンプルホールド部 10および初段 AD変換部 20それぞれに入力するアナ ログ信号は、差動信号であるのが好適である力 シングルエンド信号であってもよい。 次に説明する第 2実施形態は、入力アナログ信号がシングルエンド信号である場合 に好適なものである。  Note that the analog signal input to each of the sample hold unit 10 and the first stage AD conversion unit 20 may be a force single-ended signal, which is preferably a differential signal. The second embodiment described below is suitable when the input analog signal is a single-ended signal.
[0058] (第 2実施形態）  [0058] (Second Embodiment)
[0059] 次に、本発明に係るパイプライン型アナログ-デジタル変換器の第 2実施形態につ V、て説明する。第 2実施形態に係るパイプライン型アナログ-デジタル変換器の機能 ブロック図は、前に図 1に示したものと同様である。第 1実施形態に係るノ ィプライン 型アナログ-デジタル変換器 1と比較すると、この第 2実施形態に係るパイプライン型 アナログ-デジタル変換器は、サンプルホールド部 10および初段 AD変換部 20それ ぞれの構成の点で相違する。  Next, a second embodiment of the pipeline type analog-digital converter according to the present invention will be described. The functional block diagram of the pipeline type analog-digital converter according to the second embodiment is the same as that shown in FIG. Compared to the pipeline type analog-to-digital converter 1 according to the first embodiment, the pipeline type analog-to-digital converter according to the second embodiment includes the sample hold unit 10 and the first stage AD conversion unit 20 respectively. Differences in configuration.
[0060] 図 4は、第 2実施形態に係るパイプライン型アナログ-デジタル変^^に含まれるサ ンプルホールド部 10および初段 AD変換部 20の機能ブロック図である。第 2実施形 態におけるサンプルホールド部 10は、 SZH回路 11および SZD変換回路 12を含 む。また、第 2実施形態における初段 AD変換部 20は、 ADC回路 21、 DAC回路 2 2、 S/H回路 23、減算回路 24および増幅回路 25を含む。図 2に示した構成と比較 すると、この第 2実施形態における構成は、サンプルホールド部 10が SZH回路 11 に加えて SZD変換回路 12を含む点で相違し、また、初段 AD変換部 20の ADC回 路 21がシングルエンド入力のものである点で相違する。  FIG. 4 is a functional block diagram of the sample hold unit 10 and the first stage AD conversion unit 20 included in the pipeline type analog-digital converter according to the second embodiment. The sample hold unit 10 in the second embodiment includes an SZH circuit 11 and an SZD conversion circuit 12. The first stage AD conversion unit 20 in the second embodiment includes an ADC circuit 21, a DAC circuit 22, an S / H circuit 23, a subtraction circuit 24, and an amplification circuit 25. Compared with the configuration shown in FIG. 2, the configuration in the second embodiment is different in that the sample and hold unit 10 includes the SZD conversion circuit 12 in addition to the SZH circuit 11, and the ADC of the first stage AD conversion unit 20 is different. The difference is that circuit 21 is a single-ended input.
[0061] サンプルホールド部 10に含まれる S/D変換回路 12は、シングルエンド信号をァ ナログ信号として入力し、このシングルエンド信号を差動信号に変換して、該差動信 号を SZH回路 11へ出力する。 SZH回路 11は、この SZD変換回路 12から出力さ れる差動信号を入力し、この差動信号の値 (アナログデータ）をホールドして、このホ 一ルドしたアナログデータを初段 AD変換部 20の S/H回路 23へ出力する。 S/H 回路 23は、サンプルホールド部 10の SZH回路 11から出力されるアナログデータを 入力し、このアナログデータをホールドして、そのホールドしたアナログデータを減算 回路 24へ出力する。また、 ADC回路 21は、サンプルホールド部 10に入力するシン ダルエンド信号をアナログ信号として入力し、このシングルエンド信号の値 (アナログ データ）をデジタルデータに変換して、該デジタルデータを D AC回路 22へ出力する 。 DAC回路 22, SZH回路 23,減算回路 24および増幅回路 25を含む MDAC回路 29は、前の第 1実施形態におけるものと同様のものである。 [0061] The S / D conversion circuit 12 included in the sample hold unit 10 receives a single-ended signal. Input as a analog signal, convert this single-ended signal into a differential signal, and output the differential signal to the SZH circuit 11. The SZH circuit 11 receives the differential signal output from the SZD conversion circuit 12, holds the value (analog data) of the differential signal, and holds the held analog data in the first stage AD conversion unit 20. Output to S / H circuit 23. The S / H circuit 23 receives the analog data output from the SZH circuit 11 of the sample and hold unit 10, holds the analog data, and outputs the held analog data to the subtraction circuit 24. Further, the ADC circuit 21 inputs the cinder end signal input to the sample hold unit 10 as an analog signal, converts the value of this single end signal (analog data) into digital data, and converts the digital data into the DAC circuit 22. Output to. The MDAC circuit 29 including the DAC circuit 22, the SZH circuit 23, the subtraction circuit 24, and the amplification circuit 25 is the same as that in the first embodiment.
[0062] 第 2実施形態に係るパイプライン型アナログ-デジタル変換器の動作のタイミングチ ヤートは、図 3に示されたものと略同様である。ただし、サンプルホールド部 10におい て、アナログ信号 (シングルエンド信号）は SZD変換回路 12により差動信号に変換 され、半サイクル期間 Tに、この SZD変換回路 12から出力されるアナログ信号 (差 動信号）の値 (アナログデータ）が SZH回路 11によりホールドされて、このホールドさ れたアナログ信号が SZH回路 11から SZH回路 23へ出力される。また、同じ半サイ クル期間 Tに、 SZH回路 11によりホールドされて出力されている差動信号の値 (ァ ナログデータ）に対応するシングルエンド信号の値 (アナログデータ）が初段 AD変換 部 20により AD変換される。  [0062] The timing chart of the operation of the pipeline type analog-digital converter according to the second embodiment is substantially the same as that shown in FIG. However, in the sample-and-hold unit 10, the analog signal (single-end signal) is converted into a differential signal by the SZD conversion circuit 12, and the analog signal (differential signal) output from the SZD conversion circuit 12 in the half cycle period T. ) Value (analog data) is held by the SZH circuit 11, and the held analog signal is output from the SZH circuit 11 to the SZH circuit 23. In the same half cycle period T, the single-ended signal value (analog data) corresponding to the differential signal value (analog data) held and output by the SZH circuit 11 is converted to AD by the first-stage AD converter 20. Converted.
[0063] 第 2実施形態に係るパイプライン型アナログ-デジタル変換器は、前の第 1実施形 態に係るパイプライン型アナログ-デジタル変 1が奏する効果と同様の効果を奏 することができる。カロえて、第 2実施形態に係るパイプライン型アナログ-デジタル変 換器は、初段 AD変換部 20の ADC回路 21がシングルエンド入力であることから、簡 易な構成とすることができる。また、 ADC回路 21は、サンプルホールド部 10から出力 されるアナログデータを入力しないことから、このアナログデータのコモンモードレべ ルの変動の影響を受けることなぐ高精度に AD変換をすることができる。  [0063] The pipeline type analog-to-digital converter according to the second embodiment can achieve the same effects as the effects produced by the pipeline type analog-to-digital converter 1 according to the previous first embodiment. Since the ADC circuit 21 of the first stage AD conversion unit 20 has a single-ended input, the pipeline type analog-digital converter according to the second embodiment can be easily configured. In addition, since the ADC circuit 21 does not input the analog data output from the sample hold unit 10, it can perform AD conversion with high accuracy without being affected by variations in the common mode level of the analog data. .
[0064] (第 3実施形態） [0065] 次に、本発明に係るパイプライン型アナログ-デジタル変換器の第 3実施形態につ V、て説明する。第 3実施形態に係るパイプライン型アナログ-デジタル変換器の機能 ブロック図は、前に図 1に示したものと同様である。前の第 1実施形態に係るパイプラ イン型アナログ-デジタル変換器 1と比較すると、この第 3実施形態に係るパイプライ ン型アナログ-デジタル変換器は、初段 AD変換部 20の構成の点で相違する。 [0064] (Third embodiment) Next, a third embodiment of the pipeline type analog-digital converter according to the present invention will be described. The functional block diagram of the pipeline type analog-digital converter according to the third embodiment is the same as that shown in FIG. Compared to the pipeline type analog-to-digital converter 1 according to the first embodiment, the pipeline type analog-to-digital converter according to the third embodiment is different in terms of the configuration of the first stage AD conversion unit 20. .
[0066] 図 5は、第 3実施形態に係るパイプライン型アナログ-デジタル変換器に含まれる初 段 AD変換部 20の機能ブロック図である。第 3実施形態における初段 AD変換部 20 は、 ADC回路 21、 DAC回路 22、 SZH回路 23、減算回路 24、増幅回路 25および SZH回路 26を含む。前に図 2に示した構成と比較すると、この第 3実施形態におけ る構成は、初段 AD変換部 20が更に SZH回路 26を含む点で相違する。  FIG. 5 is a functional block diagram of the first stage AD conversion unit 20 included in the pipeline type analog-digital converter according to the third embodiment. The first stage AD conversion unit 20 in the third embodiment includes an ADC circuit 21, a DAC circuit 22, an SZH circuit 23, a subtraction circuit 24, an amplification circuit 25, and an SZH circuit 26. Compared to the configuration shown in FIG. 2 previously, the configuration in the third embodiment is different in that the first stage AD conversion unit 20 further includes an SZH circuit 26.
[0067] SZH回路 26は、サンプルホールド部 10に入力するアナログ信号を入力し、このァ ナログ信号の値（アナログデータ）をホールドして、このホールドしたアナログデータを ADC回路 21へ出力する。 ADC回路 21は、 SZH回路 26から出力されるアナログデ ータを入力し、このアナログデータをデジタルデータに変換して、該デジタルデータ を DAC回路 22へ出力する。 DAC回路 22, SZH回路 23,減算回路 24および増幅 回路 25を含む MDAC回路 29は、前の第 1実施形態におけるものと同様のものであ る。  The SZH circuit 26 inputs an analog signal to be input to the sample hold unit 10, holds the value of this analog signal (analog data), and outputs the held analog data to the ADC circuit 21. The ADC circuit 21 receives the analog data output from the SZH circuit 26, converts the analog data into digital data, and outputs the digital data to the DAC circuit 22. The MDAC circuit 29 including the DAC circuit 22, the SZH circuit 23, the subtraction circuit 24, and the amplification circuit 25 is the same as that in the first embodiment.
[0068] 図 6は、第 3実施形態に係るパイプライン型アナログ-デジタル変換器の動作を説明 するタイミングチャートである。以下では、アナログ-デジタル変翻の動作、特に、初 段 AD変換部 20の動作について、図 5および図 6を参照しながら説明する。  FIG. 6 is a timing chart for explaining the operation of the pipeline type analog-digital converter according to the third embodiment. Hereinafter, the analog-digital conversion operation, particularly the operation of the first AD converter 20 will be described with reference to FIG. 5 and FIG.
[0069] サンプルホールド部 10および N段の AD変換部 20〜20それぞれでは、動作が  [0069] In each of the sample hold unit 10 and the N-stage AD conversion units 20 to 20, the operation is
1 N  1 N
半サイクル毎に切り替わる。すなわち、サンプルホールド部 10および初段 AD変換部 20の SZH回路 26では、或る半サイクル期間にサンプル動作が行われ、続く半サイ クル期間にホールド動作が行われる。初段 AD変換部 20の ADC回路 21では、或る 半サイクル期間に AD変換動作が行われ、続く半サイクル期間にはデジタルデータを 保持する。初段 AD変換部 20の MDAC回路 29では、或る半サイクル期間にサンプ ル動作が行われ、続く半サイクル期間に DA変換動作および増幅動作が行われる。 第 2段力も第 (N— 1)段までの AD変換部 20〜20 それぞれでは、或る半サイクル 期間にサンプル動作が行われ、続く半サイクル期間に AD変換動作， DA変換動作 および増幅動作が行われる。また、最終段の AD変換部 20では、或る半サイクル期 It changes every half cycle. That is, in the sample hold unit 10 and the SZH circuit 26 of the first stage AD conversion unit 20, the sample operation is performed during a certain half cycle period, and the hold operation is performed during the subsequent half cycle period. The ADC circuit 21 of the first stage AD converter 20 performs an AD conversion operation in a certain half cycle period, and holds digital data in the subsequent half cycle period. In the MDAC circuit 29 of the first stage AD converter 20, a sample operation is performed during a certain half cycle period, and a DA conversion operation and an amplification operation are performed during the subsequent half cycle period. The second stage force is also a half cycle in each of the AD converters 20 to 20 up to the (N-1) stage. Sample operation is performed during the period, and AD conversion operation, DA conversion operation, and amplification operation are performed during the following half cycle period. The AD converter 20 in the final stage has a certain half cycle period.
N  N
間に AD変換動作が行われ、続く半サイクル期間にはデジタルデータを保持する。  An AD conversion operation is performed in the meantime, and digital data is held for the subsequent half cycle period.
[0070] 或る半サイクル期間 Tにサンプルホールド部 10によりホールドされて出力されるァ ナログデータと、この期間 Tに初段 AD変換部 20の S/H回路 26によりホールドさ れて出力されるアナログデータとは、互いに同等のものである。この半サイクル期間 T に、このホールドされて出力されているアナログデータについて、同じ半サイクル期 間 Tに初段 AD変換部 20において AD変換動作が行われ、また、続く半サイクル期 間 Tに初段 AD変換部 20において DA変換動作および増幅動作が行われる。また[0070] Analog data held and output by the sample-and-hold unit 10 during a certain half cycle period T, and analog data output by being held by the S / H circuit 26 of the first stage AD conversion unit 20 during this period T Are equivalent to each other. During this half cycle period T, the analog data that is held and output is subjected to AD conversion operation in the first stage AD conversion unit 20 in the same half cycle period T, and the first stage AD in the subsequent half cycle period T. The conversion unit 20 performs DA conversion operation and amplification operation. Also
2 1 twenty one
、この半サイクル期間 Tに初段 AD変換部 20力ゝら第 2段の AD変換部 20へ出力さ  During this half cycle period T, the first stage AD converter 20 power is output to the second stage AD converter 20.
2 1 2 れるアナログデータについては、更に続く半サイクル期間 Tに第 2段 AD変換部 20  2 1 2 For the analog data to be processed, the second stage AD converter 20
3 2 にお 、て AD変換動作， DA変換動作および増幅動作が行われる。  32 In AD, AD conversion operation, DA conversion operation and amplification operation are performed.
[0071] 初段 AD変換部 20の動作は以下のとおりである。サンプルホールド部 10によりホ 一ルドされているアナログデータがサンプルホールド部 10から出力されている半サイ クル期間 Tに、同じアナログデータが初段 AD変換部 20の S/H回路 26によりホー ルドされて出力されている。ここで、 ADC回路 21の入力容量は SZH回路 23の入力 容量と比べて小さいため、 SZH回路 26の出力値は半サイクル期間 Tに比べ早く安 定する。したがって、 ADC回路 21は半サイクル期間 T中に AD変換動作を開始し且 つ完了することができる。 ADC回路 21から出力されるデジタルデータは DAC回路 2 2およびラッチ回路 31へ入力される。 The operation of the first stage AD converter 20 is as follows. In the half cycle period T when the analog data held by the sample hold unit 10 is output from the sample hold unit 10, the same analog data is held by the S / H circuit 26 of the first stage AD conversion unit 20. It is output. Here, since the input capacitance of the ADC circuit 21 is smaller than the input capacitance of the SZH circuit 23, the output value of the SZH circuit 26 is stabilized earlier than the half cycle period T. Therefore, the ADC circuit 21 can start and complete the AD conversion operation during the half cycle period T. Digital data output from the ADC circuit 21 is input to the DAC circuit 22 and the latch circuit 31.
[0072] 続く半サイクル期間 Tに、前の半サイクル期間 Tにサンプルホールド部 10から出 [0072] In the subsequent half cycle period T, the sample hold unit 10
2 1  twenty one
力されていたアナログデータは SZH回路 23によりホールドされ、このホールドされた アナログデータは SZH回路 23から減算回路 24へ出力される。また、この半サイクル 期間 Tに、前の半サイクル期間 Tに ADC回路 21から出力されていたデジタルデー The inputted analog data is held by the SZH circuit 23, and the held analog data is output from the SZH circuit 23 to the subtraction circuit 24. Also, during this half cycle period T, the digital data output from the ADC circuit 21 during the previous half cycle period T is displayed.
2 1 twenty one
タは DAC回路 22により DA変換され、その DA変換結果であるアナログデータは DA C回路 22から減算回路 24へ出力される。さらに、この半サイクル期間 Tに、減算回  The D / A conversion is performed by the DAC circuit 22, and the analog data as the DA conversion result is output from the DAC circuit 22 to the subtraction circuit 24. Furthermore, during this half cycle period T,
2  2
路 24において、 SZH回路 23から出力されるアナログデータから、 DAC回路 22から 出力されるアナログデータが減算されて、当該減算の結果であるアナログデータが減 算回路 24から出力される。この減算回路 24から出力されるアナログデータは、増幅 回路 25により増幅された後に第 2段の AD変換部 20へ出力される。 In line 24, the analog data output from the DAC circuit 22 is subtracted from the analog data output from the SZH circuit 23, and the analog data resulting from the subtraction is reduced. Output from arithmetic circuit 24. The analog data output from the subtracting circuit 24 is amplified by the amplifying circuit 25 and then output to the second stage AD converter 20.
2  2
[0073] 以上のように、本実施形態に係るパイプライン型アナログ-デジタル変換器では、前 の第 1実施形態に係るパイプライン型アナログ-デジタル変換器 1が奏する効果と同 様の効果を奏することができる。カロえて、第 3実施形態に係るパイプライン型アナログ -デジタル変換器は、半サイクル期間 Tにおいてサンプルホールド部 10および初段 AD変換部 20の SZH回路 26が同じアナログデータをホールドして出力するので、 入力するアナログ信号の時間的変化が速い場合であっても、高精度に AD変換をす ることがでさる。  As described above, the pipeline type analog-to-digital converter according to the present embodiment has the same effects as the pipeline type analog-to-digital converter 1 according to the first embodiment. be able to. In the pipeline type analog-digital converter according to the third embodiment, since the SZH circuit 26 of the sample hold unit 10 and the first stage AD conversion unit 20 holds and outputs the same analog data in the half cycle period T, Even if the input analog signal changes quickly, AD conversion can be performed with high accuracy.
[0074] (第 4実施形態）  [0074] (Fourth Embodiment)
[0075] 次に、本発明に係るパイプライン型アナログ-デジタル変換器の第 4実施形態につ V、て説明する。第 4実施形態に係るパイプライン型アナログ-デジタル変換器の機能 ブロック図は、前に図 1に示したものと同様である。前の第 1実施形態に係るパイプラ イン型アナログ-デジタル変換器 1と比較すると、この第 4実施形態に係るパイプライ ン型アナログ-デジタル変換器は、サンプルホールド部 10および初段 AD変換部 20 それぞれの構成の点で相違する。  Next, a fourth embodiment of the pipeline type analog-digital converter according to the present invention will be described as V. The functional block diagram of the pipeline type analog-digital converter according to the fourth embodiment is the same as that shown in FIG. Compared to the pipeline type analog-to-digital converter 1 according to the first embodiment, the pipeline type analog-to-digital converter according to the fourth embodiment includes the sample-and-hold unit 10 and the first-stage AD conversion unit 20 respectively. Differences in configuration.
[0076] 図 7は、第 4実施形態に係るパイプライン型アナログ-デジタル変^^に含まれるサ ンプルホールド部 10および初段 AD変換部 20の機能ブロック図である。第 4実施形 態におけるサンプルホールド部 10は、 S/H回路 11および増幅回路 13を含む。また 、第 4実施形態における初段 AD変換部 20は、 ADC回路 21、 DAC回路 22、 S/H 回路 23、減算回路 24および増幅回路 25を含む。前に図 2に示した構成と比較する と、この第 4実施形態における構成は、サンプルホールド部 10が S/H回路 11に加 えて増幅回路 13を含む点で相違し、また、初段 AD変換部 20の増幅回路 25の利 得が相違する。  FIG. 7 is a functional block diagram of the sample hold unit 10 and the first stage AD conversion unit 20 included in the pipeline type analog-digital converter according to the fourth embodiment. The sample hold unit 10 in the fourth embodiment includes an S / H circuit 11 and an amplifier circuit 13. Further, the first stage AD conversion unit 20 in the fourth embodiment includes an ADC circuit 21, a DAC circuit 22, an S / H circuit 23, a subtraction circuit 24, and an amplification circuit 25. Compared to the configuration shown in FIG. 2 previously, the configuration in the fourth embodiment is different in that the sample hold unit 10 includes the amplifier circuit 13 in addition to the S / H circuit 11, and the first stage AD conversion. The gain of the amplifier circuit 25 of the part 20 is different.
[0077] サンプルホールド部 10に含まれる S/H回路 11は、アナログ信号を入力し、このァ ナログ信号の値（アナログデータ）をホールドして、このホールドしたアナログデータを 増幅回路 13へ出力する。増幅回路 13は、この SZH回路 11から出力されるアナログ データを増幅して、その増幅後のアナログデータを初段 AD変換部 20の SZH回路 23へ出力する。 SZH回路 23は、サンプルホールド部 10の増幅回路 13から出力さ れるアナログデータを入力してホールドし、そのホールドしたアナログデータを減算回 路 24へ出力する。 The S / H circuit 11 included in the sample hold unit 10 inputs an analog signal, holds the value of this analog signal (analog data), and outputs the held analog data to the amplifier circuit 13. . The amplifier circuit 13 amplifies the analog data output from the SZH circuit 11, and the amplified analog data is converted into the SZH circuit of the first stage AD conversion unit 20. Output to 23. The SZH circuit 23 receives and holds the analog data output from the amplification circuit 13 of the sample and hold unit 10 and outputs the held analog data to the subtraction circuit 24.
[0078] ADC回路 21は、前の第 1実施形態におけるものと同様のものである。また、 DAC 回路 22, SZH回路 23,減算回路 24および増幅回路 25を含む MDAC回路 29は、 前の第 1実施形態におけるものと略同様のものである。ただし、サンプルホールド部 1 0の増幅回路 13の利得を 1より大きいものとすることにより、初段 AD変換部 20の増 幅回路 25の利得を第 1実施形態の場合より小さくすることができる。  The ADC circuit 21 is the same as that in the previous first embodiment. The MDAC circuit 29 including the DAC circuit 22, the SZH circuit 23, the subtraction circuit 24, and the amplifier circuit 25 is substantially the same as that in the first embodiment. However, by making the gain of the amplifier circuit 13 of the sample hold unit 10 larger than 1, the gain of the amplifier circuit 25 of the first stage AD conversion unit 20 can be made smaller than that in the first embodiment.
[0079] すなわち、 ADC回路 21から出力されるデジタルデータのビット数を mとすると、前 の第 1実施形態では増幅回路 25の利得は 2mであるが、これに対して、この第 4実施 形態では、増幅回路 13の利得 Gと増幅回路 25の利得 Gとの積 (G G )が 2mであれ That is, if the number of bits of the digital data output from the ADC circuit 21 is m , the gain of the amplifier circuit 25 is 2 m in the previous first embodiment, whereas the fourth embodiment In the configuration, the product (GG) of the gain G of the amplifier circuit 13 and the gain G of the amplifier circuit 25 is 2 m .
1 2 1 2  1 2 1 2
ばよいので、増幅回路 13の利得 G力^より大きければ、増幅回路 25の利得 Gは 2m Therefore, if the gain G power of the amplifier circuit 13 is larger than the gain G force ^, the gain G of the amplifier circuit 25 is 2 m.
1 2 より小さくすることができる。例えば、 ADC回路 21から出力されるデジタルデータが 2 ビットであれば、前の第 1実施形態では増幅回路 25の利得を 4とする必要があるのに 対して、この第 4実施形態では増幅回路 13および増幅回路 25それぞれの利得を 2と することができる。  Can be smaller than 1 2. For example, if the digital data output from the ADC circuit 21 is 2 bits, the gain of the amplifier circuit 25 needs to be 4 in the first embodiment, whereas the amplifier circuit in the fourth embodiment The gain of each of 13 and the amplifier circuit 25 can be 2.
[0080] 第 4実施形態に係るパイプライン型アナログ-デジタル変換器は、前の第 1実施形 態にるパイプライン型アナログ-デジタル変 1が奏する効果と同様の効果を奏す ることができる。カロえて、第 4実施形態に係るパイプライン型アナログ-デジタル変換 器は、初段 AD変換部 20の増幅回路 25の利得を小さくすることができることから、 Μ DAC回路 29の出力が安定するまでに要する時間が短縮されて、更に高速に AD変 換をすることができる。  [0080] The pipeline type analog-to-digital converter according to the fourth embodiment can achieve the same effects as the effects of the pipeline type analog-to-digital converter 1 according to the previous first embodiment. The pipeline type analog-to-digital converter according to the fourth embodiment can reduce the gain of the amplifier circuit 25 of the first stage AD converter 20, and is required until the output of the DAC circuit 29 is stabilized. Time is shortened and AD conversion can be performed at higher speed.
[0081] (第 5実施形態）  [0081] (Fifth Embodiment)
[0082] 次に、本発明に係るパイプライン型アナログ-デジタル変換器の第 5実施形態につ V、て説明する。第 5実施形態に係るパイプライン型アナログ-デジタル変換器の機能 ブロック図は、前に図 1に示したものと同様である。前の第 1実施形態に係るパイプラ イン型アナログ-デジタル変換器 1と比較すると、この第 5実施形態に係るパイプライ ン型アナログ-デジタル変換器は、サンプルホールド部 10および初段 AD変換部 20 それぞれの構成の点で相違する。 Next, a fifth embodiment of the pipeline type analog-digital converter according to the present invention will be described. The functional block diagram of the pipeline type analog-digital converter according to the fifth embodiment is the same as that shown in FIG. Compared to the pipeline type analog-to-digital converter 1 according to the first embodiment, the pipeline type analog-to-digital converter according to the fifth embodiment includes a sample hold unit 10 and a first stage AD conversion unit 20. It differs in the point of each structure.
[0083] 図 8は、第 5実施形態に係るパイプライン型アナログ-デジタル変^^に含まれるサ ンプルホールド部 10および初段 AD変換部 20の機能ブロック図である。第 5実施形 態におけるサンプルホールド部 10は、 SZH回路 11、 SZD変換回路 12および増幅 回路 13を含む。また、第 5実施形態における初段 AD変換部 20は、 ADC回路 21、 DAC回路 22、 SZH回路 23、減算回路 24および増幅回路 25を含む。前に図 2に 示した構成と比較すると、この第 5実施形態における構成は、サンプルホールド部 10 力 SSZH回路 11に加えて SZD変換回路 12および増幅回路 13を含む点で相違し、 初段 AD変換部 20の ADC回路 21がシングルエンド入力のものである点で相違し、 また、初段 AD変換部 20の増幅回路 25の利得が相違する。  FIG. 8 is a functional block diagram of the sample hold unit 10 and the first stage AD conversion unit 20 included in the pipeline type analog-digital converter according to the fifth embodiment. The sample and hold unit 10 in the fifth embodiment includes an SZH circuit 11, an SZD conversion circuit 12, and an amplification circuit 13. The first-stage AD conversion unit 20 in the fifth embodiment includes an ADC circuit 21, a DAC circuit 22, an SZH circuit 23, a subtraction circuit 24, and an amplification circuit 25. Compared to the configuration shown in FIG. 2 previously, the configuration in the fifth embodiment is different in that it includes an SZD conversion circuit 12 and an amplification circuit 13 in addition to the sample-and-hold unit 10-power SSZH circuit 11, and the first stage AD conversion. The difference is that the ADC circuit 21 of the unit 20 is of a single-ended input, and the gain of the amplifier circuit 25 of the first stage AD conversion unit 20 is different.
[0084] この第 5実施形態における構成は、前の第 2実施形態および第 4実施形態それぞ れにおける構成上の特徴を併せ有するものである。すなわち、この第 5実施形態にお ける SZD変換回路 12および ADC回路 21は、前の第 2実施形態におけるものと同 様のものである。また、この第 5実施形態における増幅回路 13および増幅回路 25は 、前の第 4実施形態におけるものと同様のものである。したがって、この第 5実施形態 に係るパイプライン型アナログ-デジタル変換器は、前の第 2実施形態および第 4実 施形態それぞれのパイプライン型アナログ-デジタル変換器の動作を併せた動作を 行い、また、これらのィプライン型アナログ-デジタル変^^が奏する効果を併せて奏 することができる。  [0084] The configuration of the fifth embodiment has the structural features of the previous second embodiment and the fourth embodiment, respectively. That is, the SZD conversion circuit 12 and the ADC circuit 21 in the fifth embodiment are the same as those in the previous second embodiment. Further, the amplifier circuit 13 and the amplifier circuit 25 in the fifth embodiment are the same as those in the previous fourth embodiment. Therefore, the pipeline type analog-to-digital converter according to the fifth embodiment performs an operation combining the operations of the pipeline type analog-to-digital converters of the previous second embodiment and the fourth embodiment, respectively. In addition, the effects of these pipeline analog-digital transformations can also be achieved.
[0085] 図 9は、第 5実施形態に係るパイプライン型アナログ-デジタル変^^に含まれるサ ンプルホールド部 10および初段 AD変換部 20の回路の一例を示す図である。この 図に示されるように、初段 AD変換部 20の MDAC回路 29の回路構成は、 DAC回 路 22、 SZH回路 23、減算回路 24および増幅回路 25が互いに区分され得る別個の ものとはなっていない。また、サンプルホールド部 10の回路構成は、 SZH回路 11、 SZD変換回路 12および増幅回路 13が互いに区分され得る別個のものとはなって いない。  FIG. 9 is a diagram illustrating an example of a circuit of the sample hold unit 10 and the first stage AD conversion unit 20 included in the pipeline type analog-digital converter according to the fifth embodiment. As shown in this figure, the circuit configuration of the MDAC circuit 29 of the first stage AD conversion unit 20 is not a separate one in which the DAC circuit 22, the SZH circuit 23, the subtraction circuit 24, and the amplification circuit 25 can be separated from each other. Absent. Further, the circuit configuration of the sample-and-hold unit 10 is not separate so that the SZH circuit 11, the SZD conversion circuit 12, and the amplifier circuit 13 can be separated from each other.
産業上の利用可能性  Industrial applicability
[0086] 本発明は、縦続接続された複数段の AD変換部を備えるパイプライン型のアナログ -デジタル変翻に利用することができる。 [0086] The present invention relates to a pipeline type analog circuit including a plurality of cascaded AD conversion units. -It can be used for digital transformation.

Claims

請求の範囲 The scope of the claims
[1] アナログ信号を入力し、このアナログ信号の値 (アナログデータ）をホールドして、こ のホールドしたアナログデータを出力するサンプルホールド部と、  [1] A sample and hold unit that inputs an analog signal, holds the value of this analog signal (analog data), and outputs the held analog data;
このサンプルホールド部に入力するアナログ信号を入力し、このアナログ信号の値（ アナログデータ）をデジタルデータに変換して該デジタルデータを出力するとともに、 前記サンプルホールド部から出力されるアナログデータと該デジタルデータとに基づ いて当該変換の誤差に応じたアナログデータを出力する初段 AD変換部と、  An analog signal to be input to the sample hold unit is input, a value of the analog signal (analog data) is converted into digital data, the digital data is output, and the analog data output from the sample hold unit and the digital data are output. A first-stage AD converter that outputs analog data corresponding to the error of the conversion based on the data,
この初段 AD変換部から出力されるアナログデータを入力し、このアナログデータを デジタルデータに変換して該デジタルデータを出力する第 2段以降の AD変換部と、 前記初段 AD変換部および前記第 2段以降の AD変換部それぞれカゝら出力される デジタルデータに基づ 、て、前記アナログ信号の入力値に対応する値のデジタル信 号を出力する出力部と、  The analog data output from the first stage AD converter is input, the analog data is converted into digital data, and the digital data is output from the second stage AD converter, and the first stage AD converter and the second stage AD converter. An output unit that outputs a digital signal having a value corresponding to the input value of the analog signal based on the digital data output from each AD conversion unit after the stage;
を備えることを特徴とするパイプライン型アナログ-デジタル変^^。  Pipeline type analog-digital transformation characterized by having ^^.
[2] 前記初段 AD変換部が、 [2] The first stage AD converter is
前記サンプルホールド部に入力するアナログ信号を入力し、このアナログ信号の値 (アナログデータ）をデジタルデータに変換して該デジタルデータを出力する ADC回 路と、  An ADC circuit that inputs an analog signal to be input to the sample hold unit, converts the value of the analog signal (analog data) into digital data, and outputs the digital data;
この ADC回路から出力されるデジタルデータを入力し、このデジタルデータをアナ ログデータに変換して該アナログデータを出力する DAC回路と、  A DAC circuit that inputs digital data output from the ADC circuit, converts the digital data into analog data, and outputs the analog data;
前記サンプルホールド部から出力されるアナログデータを入力してホールドし、その ホールドしたアナログデータを出力する SZH回路と、  SZH circuit that inputs and holds analog data output from the sample hold unit, and outputs the held analog data;
この SZH回路から出力されるアナログデータから、前記 DAC回路から出力される アナログデータを減算して、当該減算の結果であるアナログデータを出力する減算 回路と、  A subtracting circuit that subtracts the analog data output from the DAC circuit from the analog data output from the SZH circuit and outputs the analog data as a result of the subtraction;
この減算回路力 出力されるアナログデータを増幅して出力する増幅回路と、 を含むことを特徴とする請求項 1記載のパイプライン型アナログ-デジタル変^^。  The pipeline type analog-digital converter according to claim 1, further comprising: an amplifying circuit for amplifying and outputting the analog data output from the subtracting circuit.
[3] 前記サンプルホールド部が、 [3] The sample and hold unit includes:
シングルエンド信号を前記アナログ信号として入力し、このシングルエンド信号を差 動信号に変換して該差動信号を出力するシングル差動変換回路と、 A single-ended signal is input as the analog signal, and the single-ended signal is A single-to-differential converter circuit that converts the signal into a dynamic signal and outputs the differential signal
このシングル差動変換回路から出力される差動信号を入力し、この差動信号の値（ アナログデータ）をホールドして、このホールドしたアナログデータを出力する第 isZ Input the differential signal output from this single differential conversion circuit, hold the value (analog data) of this differential signal, and output the held analog data
H回路と、 H circuit,
を含み、  Including
前記初段 AD変換部が、  The first stage AD converter is
前記サンプルホールド部に入力するシングルエンド信号を前記アナログ信号として 入力し、このシングルエンド信号の値（アナログデータ）をデジタルデータに変換して 該デジタルデータを出力する ADC回路と、  An ADC circuit that inputs a single-ended signal input to the sample-and-hold unit as the analog signal, converts a value (analog data) of the single-ended signal into digital data, and outputs the digital data;
この ADC回路から出力されるデジタルデータを入力し、このデジタルデータをアナ ログデータに変換して該アナログデータを出力する DAC回路と、  A DAC circuit that inputs digital data output from the ADC circuit, converts the digital data into analog data, and outputs the analog data;
前記サンプルホールド部の前記第 1SZH回路から出力されるアナログデータを入 力してホールドし、そのホールドしたアナログデータを出力する第 2SZH回路と、 この第 2SZH回路力 出力されるアナログデータから、前記 DAC回路力 出力さ れるアナログデータを減算して、当該減算の結果であるアナログデータを出力する減 算回路と、  The analog data output from the first SZH circuit of the sample and hold unit is input and held, the second SZH circuit that outputs the held analog data, and the analog data output from the second SZH circuit force. Circuit power A subtraction circuit that subtracts the output analog data and outputs the analog data as a result of the subtraction, and
この減算回路力 出力されるアナログデータを増幅して出力する増幅回路と、 を含む、  This subtraction circuit power includes an amplification circuit that amplifies and outputs the output analog data, and
ことを特徴とする請求項 1記載のノ ィプライン型アナログ-デジタル変^^。  The no-line analog-digital converter according to claim 1, characterized in that:
前記初段 AD変換部が、  The first stage AD converter is
前記サンプルホールド部に入力するアナログ信号を入力し、このアナログ信号の値 (アナログデータ）をホールドして、このホールドしたアナログデータを出力する第 1S ZH回路と、  A first S ZH circuit for inputting an analog signal to be input to the sample hold unit, holding the value of the analog signal (analog data), and outputting the held analog data;
この第 1S/H回路から出力されるアナログデータを入力し、このアナログデータを デジタルデータに変換して該デジタルデータを出力する ADC回路と、  An ADC circuit that inputs analog data output from the first S / H circuit, converts the analog data into digital data, and outputs the digital data; and
この ADC回路から出力されるデジタルデータを入力し、このデジタルデータをアナ ログデータに変換して該アナログデータを出力する DAC回路と、  A DAC circuit that inputs digital data output from the ADC circuit, converts the digital data into analog data, and outputs the analog data;
前記サンプルホールド部から出力されるアナログデータを入力してホールドし、その ホールドしたアナログデータを出力する第 2SZH回路と、 Input and hold the analog data output from the sample hold unit, A second SZH circuit that outputs the held analog data;
この第 2SZH回路力 出力されるアナログデータから、前記 DAC回路力 出力さ れるアナログデータを減算して、当該減算の結果であるアナログデータを出力する減 算回路と、  A subtracting circuit for subtracting the analog data output from the DAC circuit power from the analog data output from the second SZH circuit power, and outputting analog data as a result of the subtraction;
この減算回路力 出力されるアナログデータを増幅して出力する増幅回路と、 を含むことを特徴とする請求項 1記載のパイプライン型アナログ-デジタル変^^。 前記サンプルホールド部が、  The pipeline type analog-digital converter according to claim 1, further comprising: an amplifying circuit for amplifying and outputting the analog data output from the subtracting circuit. The sample hold unit is
アナログ信号を入力し、このアナログ信号の値 (アナログデータ）をホールドして、こ のホールドしたアナログデータを出力する第 1SZH回路と、  A first SZH circuit that inputs an analog signal, holds the value of this analog signal (analog data), and outputs the held analog data;
この第 1SZH回路から出力されるアナログデータを 1より大きい増幅率で増幅して 出力する第 1増幅回路と、  A first amplifier circuit that amplifies the analog data output from the first SZH circuit with an amplification factor greater than 1 and outputs the amplified data;
を含み、  Including
前記初段 AD変換部が、  The first stage AD converter is
前記サンプルホールド部に入力するアナログ信号を入力し、このアナログ信号の値 (アナログデータ）をデジタルデータに変換して該デジタルデータを出力する ADC回 路と、  An ADC circuit that inputs an analog signal to be input to the sample hold unit, converts the value of the analog signal (analog data) into digital data, and outputs the digital data;
この ADC回路から出力されるデジタルデータを入力し、このデジタルデータをアナ ログデータに変換して該アナログデータを出力する DAC回路と、  A DAC circuit that inputs digital data output from the ADC circuit, converts the digital data into analog data, and outputs the analog data;
前記サンプルホールド部の前記第 1増幅回路から出力されるアナログデータを入力 してホールドし、そのホールドしたアナログデータを出力する第 2SZH回路と、 この第 2SZH回路力 出力されるアナログデータから、前記 DAC回路力 出力さ れるアナログデータを減算して、当該減算の結果であるアナログデータを出力する減 算回路と、  The second SZH circuit that inputs and holds the analog data output from the first amplifier circuit of the sample and hold unit, and outputs the held analog data, and the analog data output from the second SZH circuit force, the DAC Circuit power A subtraction circuit that subtracts the output analog data and outputs the analog data as a result of the subtraction, and
この減算回路力 出力されるアナログデータを増幅して出力する第 2増幅回路と、 を含む、 ことを特徴とする請求項 1記載のパイプライン型アナログ-デジタル変換  2. The pipeline type analog-digital conversion according to claim 1, further comprising: a second amplification circuit that amplifies and outputs the analog data output from the subtraction circuit.
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Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0514199A (en) * 1991-07-05 1993-01-22 Hitachi Ltd A/d converter
JPH10178345A (en) * 1996-12-18 1998-06-30 Hitachi Ltd A/d converter

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0514199A (en) * 1991-07-05 1993-01-22 Hitachi Ltd A/d converter
JPH10178345A (en) * 1996-12-18 1998-06-30 Hitachi Ltd A/d converter

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
CHIU Y., GRAY P.R., NIKOLIC B.: "A 14-b 12-MS/s CMOS pipeline ADC with over 100-dB SFDR", IEEE JOURNAL OF SOLID-STATE CIRCUITS, vol. 39, no. 12, December 2004 (2004-12-01), pages 2139 - 2151, XP001224153 *
WADA A. ET AL.: "A 10 b 20-Msample/s 28 mW CMOS ADC in ASIC process", ASIC CONFERENCE 1998. PROCEEDINGS. ELEVENTH ANNUAL IEEE INTERNATIONAL, 13 September 1998 (1998-09-13), pages 57 - 61, XP010309701 *

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