JP4583689B2

JP4583689B2 - デジタル−アナログ・コンバータ

Info

Publication number: JP4583689B2
Application number: JP2001533633A
Authority: JP
Inventors: ヤン、アール．ウェストラ; アン、ジェイ．アネマ
Original assignee: NXP BV
Current assignee: NXP BV
Priority date: 1999-10-27
Filing date: 2000-10-09
Publication date: 2010-11-17
Anticipated expiration: 2020-10-09
Also published as: CN1341292A; JP2003513502A; CN1166063C; EP1142122A1; WO2001031793A1; DE60030950T2; US6426715B1; DE60030950D1; EP1142122B1

Description

【０００１】
本発明は、多ビット・デジタル入力（multibit digital input）をアナログ出力信号へ変換するデジタル−アナログ・コンバータに係り、そのコンバータは、単極性（one polarity）のほぼ等しい変換要素（conversion elements）のセットと、多ビット・デジタル入力に応答して前記変換要素のセットから、出力端子へ接続するための多数の信号変換要素（signal-conversion elements）を、選択するための選択ロジック変換要素とを含み、その選択ロジックは動的要素マッチング・アルゴリズム（dynamic element matching algorithm）を実行するのに適している。この種類のデジタル−アナログ・コンバータは、例えば、1995年12月に発行されたanalog and digital signal processing,Vol.42,No.12,pp.753-762:IEEE Transactions on Circuits and Systems-IIにおけるR.T.Baird および T.S.Fiezによる“Linearity Enhancement of Multibit Delta Sigma A/D and D/A Converters Using Data Weighted Averaging”の記事によって公知である。
【０００２】
オーディオや計測器への適用において、低周波、高い解像度（resolution）および高い線形性を有する変換が望まれ、オーバ・サンプリングをし、ノイズ整形をするA/DおよびD/Aコンバータは従来の構造に取って代わった。これらのコンバータにおいて、単ビットA/DおよびD/Aは本質的に非常に良い線形性を有するものとして使用され得る。この本質的な線形性は、現代のIC処理が一般的に高周波装置として最適化される傾向になるに従い、現代のIC処理においてこれらのコンバータを実行するのに非常に適合させるが、比較的大きな構造上の変換および耐性（tolerances）の合わせ込みを要する。
【０００３】
単ビットコンバータによって発生する量子化ノイズ（quantization noise）は、これらのオーバ・サンプリングおよびノイズ整形コンバータに所望の周波数帯域の外側に位置されるにもかかわらず、たった１つのビットが変換に使用されている場合でも、量子化ノイズの総量は非常に大きくなる。地震（geoseismic）計測や高解像度のオーディオのような、非常に高い解像度の変換が必要とされるコンバータにおいては、これらの単ビットコンバータによって生じる量子化ノイズが大きくなりすぎてしまうことがある。また、ビデオ信号のコンバータのような非常に大きなバンド帯域に用いられるコンバータにおいては、これらの単ビットコンバータによって生じる量子化ノイズは、入力信号の比較的大きなバンド帯域のためにこの型のコンバータにおけるオーバ・サンプリング率（oversampling ratio）が制限されるので、大きくなりすぎてしまうことがある。さらに、信号が次の電子回路またはアクチュエータによって処理される前に、バンド外の量子化ノイズ（out-of-band quantization）は頻繁に除去されなければならない。バンド外の量子化ノイズが非常に大きいときには、この動作に必要とされるアナログ・フィルタが非常に多くの電力を消費し、半導体装置に非常に費用がかかる。これらの場合において、多ビットコンバータを使用することは、単ビットコンバータよりも好ましい。多ビット量子化器の量子化ノイズレベルは、単ビット量子化器のそれよりも本質的に低い（システムの理論的な信号対ノイズ比は約6ｄB／bitだけ改善する）。さらに、多ビットコンバータは、サンプル・クロック・ジッタ（sample-clock jitter）やインタシンボル干渉（intersymbol interference）に対する感度をより小さくすることにも優位性を有する。
【０００４】
しかしながら、多ビットコンバータの動的な範囲の改善は厳密な線形性に対するコストの問題のみをもたらす。変換要素の値が正確に等しくないとき、量子化レベルは正確には等距離でなく、コンバータは非線形になり、出力信号における深刻な高調波歪（harmonic distortion）が生じる。
【０００５】
例えば、R.J.van de Plasscheの米国特許3.982.172および4.703.310から、動的要素のマッチングの技術によって多ビットコンバータの線形性を改善することは当業界において広く知られている。これらの技術はアナログの正確性に依存せず、従って、しばしば現代のIC処理においてより好ましい場合がある。もちろん、デジタル入力信号のある値を変換するために対応する数の変換要素が選択されても、動的要素のマッチングの技術は、各変換のために同じ変換要素が選択されるということを回避するように努める。従って、動的要素のマッチングは、入力信号からの変換要素のミスマッチング・エラーと関係なくなり、それによって、非線形の歪、即ち、アナログ出力信号における比較的高い高調波の発生を減少させる。いくつかの特定の種類の動的要素のマッチングは、入力信号からミスマッチング・エラーと無関係にするだけでなく、さらに、変換要素の不等性（inequality）によって引き起こされる所望の周波数バンド外のノイズをも整形する。この後者のカテゴリーに属する動的要素のマッチングの単純かつ好適な方法は、上述した記事に記述されているデータ重み付け平均（Data Weighted Averaging(DWA)）アルゴリズムである。このアルゴリズムにおいて、各変換には、次のＫユニット要素が使用される。Ｋは選択された要素の数である。このようにして、ミスマッチによって引き起こされるエラーは可能な限り速く平均化され、このように、ミスマッチエラーは一次形状によって高周波エラーになる。
【０００６】
コンバータの量子化ノイズが多ビット入力信号を使用することによって減少し、かつ線形性のエラーが動的要素マッチングを使用することによって最小限に抑えられたとき、電子部品のノイズがしばしば顕著になる。本発明の目的は、上述した記事と比較して、この観点において改善されたデジタル−アナログ・コンバータを提供することであり、したがって、本発明によるデジタル−アナログ・コンバータは、コンバータが、第1に述べた変換要素のセットによって得られた出力信号の動作（excursion）と反対の出力信号の動作のためのほぼ等しい逆極性変換要素の第2のセットと、デジタル入力信号に応答して変換要素の前記第２のセットから前記出力端子に接続するために第２の数の信号変換要素を選択するための第２の変換要素選択ロジックとをさらに備え、第２の選択ロジックもまた動的要素マッチング・アルゴリズムを行うのに適している、ということによって特徴付けられている。このコンバータのノイズ低減は主に次のことに基づく。即ち、コンバータがゼロに近い値を与えなければならないときには、総てまたはほとんどの要素は、アナログ出力を与えるために２つのセットのそれぞれに選択されることがない。選択された要素の寄与は比較的小さいので、全スケールの出力信号に比較したとき、このコンバータの出力におけるノイズはずっと小さくし得る。従って、そのようなコンバータの動的範囲は、多くの他のコンバータの動的範囲よりもずっと大きくし得る。
【０００７】
双セットデジタル−アナログ・コンバータは、例えば、米国特許5.0689.0259により本質的に公知であることは明らかである。しかしながら、本明細書に示されているデジタル−アナログ・コンバータは、動的要素マッチング・アルゴリズムの使用も、ほぼ等しく選択できる変換要素の使用も示していない。
【０００８】
上述されたデジタル−アナログ・コンバータと、２つのセットの変換要素とを、１つは正の信号動作のために、１つは負の信号動作のために有する場合には、動的要素マッチング・アルゴリズムによる線形エラーの形状は、正および負の両方の信号動作のためにたった一つのセットの変換要素のコンバータを有する場合よりも効率が悪い。このことによって、このセットの要素は出力信号に寄与するためにいずれも選択されないので、負の信号動作が行われたときに、要素の“正”のセットに適用される動的要素マッチング・アルゴリズムが停止する。また、同様に、正の信号動作が行われたときに、要素の”負”のセットのための動的要素マッチング・アルゴリズムが停止する。動的要素マッチング・アルゴリズムが一時的に停止すると、長い間の時間がミスマッチエラーの間、結果としてアルゴリズムがもはや高周波域にミスマッチエラーを形成せず、低周波エラーが次に所望の周波数帯域内にノイズ信号として現れるまでの間に経過してしまう。本発明の他の目的は、双変換セットコンバータにおけるこれらの低周波エラーを回避すること、並びに、本発明によるデジタル−アナログ・コンバータは、第１に言及した選択ロジックが追加的に前記第１に言及した変換要素のセットから、出力端子へ接続するための多くの超過の変換要素を選択し、第２の選択ロジックが追加的に、第２の変換要素のセットから、出力端子へ接続するための多くの超過の変換要素を選択することによって、さらに特徴付けられることである。基本的に、超過の変換要素を選択することは、動的要素マッチング・アルゴリズムがそれらの動作を継続することによって行われ、それによって、低周波ミスマッチエラーの発生を防止することができる。
【０００９】
正の信号動作の間における超過の変換要素の数は、負の信号動作の間における超過の変換要素の数と異なる場合がある。超過の要素の数はサンプルごとで異なることすらあり得る。しかしながら、このデジタル−アナログ・コンバータの好適な実施の形態においては、超過の変換要素の数は一定であり、正および負の両方の信号動作の間１に等しい。小さな信号が変換されなければならない場合に、ほんの少数の変換要素がコンバータの出力へ接続されるので、この選択が良い動的要素のマッチングおよび良い温度ノイズ性能（thermal noise performance）を可能にする。超過の要素が１よりも大きい場合には、より大きなノイズが出力に追加される。しかし、いくつかの場合には、超過の変換要素の数が１よりも大きくなるように選択することが動的要素マッチング・アルゴリズムの性能にとって好ましい場合がある。
【００１０】
本明細書において、“信号変換要素”という語はそれらの変換要素と同義であり、動的要素マッチング・アルゴリズムの一時的停止を回避するために選択される“超過の変換要素”とは対照的にアナログ出力信号を構成するために選択される。
【００１１】
本発明による双セットデジタル−アナログ・コンバータにおいて、正の信号動作は変換要素の“正”のセットによって行われ、負の信号動作は変換要素の“負”のセットによって行われる。一のセットにおいて変換要素の平均値が他のセットにおける要素の平均値に正確には等しくはならない場合には、その回路は対称でなく、出力信号内に規則的な（even order）高調波歪を生じる結果になる。一のセットが動的要素マッチング・アルゴリズムによって処理される間に、変換要素の相違によってミスマッチエラーが生じる双セットデジタル−アナログ・コンバータにおいて、この追加的な問題は、要素のセット数を増加させることなしに異なるアナログ出力を、デジタル−アナログ・コンバータ内にもたらすことで解決することができ、したがって、本発明によるデジタル−アナログ・コンバータはさらに、第１に言及した選択ロジックがさらに変換要素の第２のセットを制御し、それによって、同時に第１のセットから第１に言及した出力端子へ第１に述べた数の信号変換要素を接続し、同数の信号変換要素は第２の出力端子へ接続するための変換要素の第２のセットから選択されこと、並びに、第２の選択ロジックがさらに変換要素の第１に言及したセットを制御し、それによって、同時に第２のセットから第１に言及した出力端子へ第２の数の信号変換要素を接続し、第１のセットから等しい数の信号変換要素が第２の出力端子へ接続するように選択されることによって特徴付けられる。
【００１２】
この差動出力デジタル−アナログ・コンバータにおいて、変換要素のそれぞれのセットが正および負の両方の信号動作の間に動作するという事実にもかかわらず、動的要素マッチング・アルゴリズムの効果の無さが依然として存在する。これは、信号変換要素が他の出力端子へ接続するように選択されたときに、特定の出力端子へ向かって信号変換要素を選択することが停止されるからである。この問題を克服するために、本発明による双セット差動出力アナログ−デジタル・コンバータはさらに、第１に言及した選択ロジックがさらに選択され、変換要素の前記第１に言及したセットから、第１に言及した出力端子へ接続するために第１の数の超過の変換要素をさらに選択すること、第１に言及した選択ロジックが、変換要素の前記第２のセットから、第２の出力端子へ接続するために第２の数の超過の変換要素をさらに選択すること、第２の選択ロジックが、変換要素の前記第２のセットから、第１に言及した出力端子へ接続するための第３の数の超過の変換要素をさらに選択すること、第２の選択ロジックが、前記第１に言及した変換要素のセットから、第２の出力端子へ接続するための第４の数の超過の変換要素をさらに選択すること、および、第１の数の超過の変換要素と第２の数の超過の変換要素との合計が第３の数の超過の変換要素と第４の数の超過の変換要素との合計と等しいことによって特徴付けられている。
【００１３】
２つの選択ロジックの動的要素マッチング・アルゴリズムは、異なる速度で変換要素のセットを通じて実行され、刻々と両方の選択ロジックが同時に同じ変換要素を選択するようにスケジュールされるようにする。この問題は、例えば、選択ロジックの１つが他の選択ロジックによって選択されていない最初に隣り合う変換要素へその選択を変換することによって解決され得る。しかしながら、このような解決は、間違ったエラーを伴う変換要素が選択され、さらに実行することが困難であるので、動的要素マッチング・アルゴリズムの適切な動作の妨害になる。さらに、本発明の目的は、より簡単に、より良い方法でこの問題を解決することであり、したがって、本発明によるデジタル−アナログ・コンバータは、両方の選択ロジックによって同時に選択するように予定された任意の変換要素を同定するために、２つの選択ロジックの動作を互いに比較し、並びに、２つの選択ロジックのそれぞれによってこのような変換要素の選択をキャンセルする手段によって特徴付けられている。
【００１４】
本発明のこれらのおよび他の特徴は添付図面を参照してさらに説明される。
【００１５】
【発明の実施の形態】
図１のデジタル−アナログ・コンバータは、第１の変換要素選択ロジック１および第２の変換要素選択ロジック２を備え、それらは両方とも多ビットデジタル入力信号Siによって制御される。入力信号Siはn+1ビットを有し、その1ビットはその信号の符号（正または負）を表し、残ったｎビットは信号の大きさ（magnitude）を表す。その符号ビットは、符号ビットが１のときに選択ロジック１へｎ個の大きさビット（magnitude bit）を通過させるANDゲート３を制御する。さらに、符号ビットは、符号ビットがゼロのときに選択ロジック２へ大きさビットを通過させるANDゲート4およびインバータを制御する。選択ロジック１は、ｍ個の選択可能な変換要素を含む第１のセット５へｍ本の複数のラインを介して接続され、それによって、m個の変換要素のそれぞれは、ｍ本のラインのうちの1本によって制御される。ｍ個の選択可能な変換要素を含む第２のセット６へｍ本のラインを介して接続される選択ロジック２においても同様のことが言える。そのセット５および６の変換要素は、（図１において示されているように）電流源として構成され、ここでは、セット５の電流源は電流の供給源であり、セット６の電流源は電流の流出源（sinking source）である。しかし、例えば、電圧源またはキャパシタンスを変換要素として使用することも可能である。
【００１６】
セットごとの選択可能な変換要素の数ｍは少なくとも2^ｎ−1に等しく、各選択ロジックの初期動作は、入力信号の大きさビットによって表されている量を、選択されたラインおよび選択された変換要素と同数へ変換することである。従って、入力信号によって表されている量が＋K1であって、符号ビットが１でありかつ入力信号のｎ個の残りのビットは大きさK1であることを意味するとき、選択ロジック１はセット５のK1の電流源が選択されるようにそのｍ本の出力ラインのK1をhighにする。これらの選択された電流源の総電流K1は出力端子７へ供給される。図１において電流K1およびK2へ“＋L”を加えることが図２（B）を参照して説明されていることは明らかである。それに相当するものとして、入力信号によって表されている値は−K2であって、符号ビットがゼロでありかつ残りの入力信号のｎ個の残りのビットは大きさK２を意味するとき、選択ロジック２はセット６のK２の電流源が選択されるようにその出力ラインのK２をhighにする。これらの選択された電流源の総電流K２は出力端子７から流出する。従って、出力端子７から送られる総アナログ出力電流は、K1−K2である。図１の実施の形態において、このアナログ出力電流は抵抗器を介してフィードバックされる演算増幅器へ供給する。この構成はアナログ出力電圧内へのアナログ出力電流を変化させる。セット５および６の選択されていない電源の電流がグランドへ排出されることに注意すべきである。代替的に、明らかに電源をｏｎおよびｏｆｆにスイッチすることは、電流源のスイッチングをｏｆｆにすることが比較的急峻でないエッジで電源の電流の向きを変えることよりも実質的により大きな遅延を生じさせるので好ましくない。
【００１７】
本明細書の発明の詳細な説明の導入部分において既に記述したように、双セットデジタル−アナログ・コンバータの主な利点は、変換されるべき信号が低い値のときに、即ち、ノイズが最も顕著なときの信号値のときに、これらの選択された電源によって助長される相応する少量のノイズを有するほんの少ない総量の電流源が選択されることである。例えば、入力値が＋１であるとき、セット５のたった１つの電流源が選択され、入力値が−１であるとき、セット６のたった１つの電流源が選択される。
【００１８】
２つの選択ロジック１および２のそれぞれが、電流源の間におけるミスマッチによって起きる信号の非線形の歪を減少させ、ノイズを整形し、所望の周波数帯域の外側の周波数を高める目的のために、動的要素マッチング・アルゴリズムを実行する。簡単、効果的かつ広く知られている動的要素マッチング・アルゴリズムは、“データ重み付け平均（ＤＷＡ）”と呼ばれているが、図１の実施の形態において使用され、図２（Ａ）の選択スキーム、特に入力信号シーケンス３、４、２、５、４、−３、−４、−６、−１に示される。この図面において、左の列は、“正”のセット５における電流源の選択スキームを示し、右の列は、“負”のセット６における電流源の選択スキームを示す。選択された電流源にはブロックが描かれており、選択されていない電流源は空白によって表現されている。図示するとおり、選択された変換要素の数は変換されるべき入力信号の大きさに対応する。しかしながら、第１の電流源において各変換を再開する代わりに、次に、各変換は最初の変換の間に選択された最後の電流源の隣りの電流源において開始される。変換の間に電源の行における最後の電流源が選択された場合、その変換は、周期的な順列の仕方で、最初の電源に続く。図２（Ａ）において、12個の変換要素が示されているが、実際には、セットごとの互いの変換要素の数、即ち、31個使用され得る。
【００１９】
確実に、総ての変換要素が等しい期間選択され、変換要素ができるだけ同じ頻度で選択されるので、通常、“データ重み付け平均”は、変換要素を選択するための適切なアルゴリズムである。しかし、このアルゴリズムを図１のデュアル変換セット構成（dual conversion-set arrangement）において適用することには問題が生じる。これは、負の信号動作（符号ビット＝0）の間に、“正”のセット５において選択されるべき変換要素の数がゼロ（Ｋ1＝0）であり、その結果、変換要素のこのセットのためのデータ重み付けアルゴリズムが停止してしまうという事実のためである。このことは、ミスマッチノイズが高周波へ整形されず、所望の信号周波数が存在するより低周波帯域において残るので、その停止の最初において依然として存在するミスマッチエラーは停止が終了する前には補正されない。もちろん同じ影響は、“負”のセット６において“データ重み付け平均”アルゴリズムの一時的な停止のために正の信号動作の間に起きる。その結果、所望の周波数帯域におけるミスマッチノイズは、通常、単一の変換セットシステムにおいて使用される“データ重み付け平均”アルゴリズムの場合よりもずっと高くなる。
【００２０】
この問題の解決は、各変換のための正の信号動作の間に、K1の電源の変わりに、K1＋Lの電流源が“正”のセット５において選択され、Lの電流源が“負”のセット６において選択されるということにある。同様のことが、各変換のための負の信号動作の間に、K2 の電源の変わりに、K2＋Lの電流源が“負”のセット６から選択され、Lの電流源が“正”のセット５から選択されるということにも言える。言い換えれば、K1が負の信号動作の間にゼロになり、K2が正の信号動作の間にゼロになる場合に、セット５においてK1＋Lの電源が選択され、セット６においてK2＋Lの電源が選択される。デジタル−アナログ・コンバータの出力は依然としてK1−K2であるが、Lの超過の電源のために、“正”のセットの動的要素マッチンクアルゴリズムが負の信号動作の間に継続され、“負”のセットのアルゴリズムが正の信号動作の間に継続され、それによって、低周波マッチングエラーを防止する。
【００２１】
当然、パラメータLは変化させることができるが、好ましくは、Lは１に等しい。選択された電源の数が低い信号値において依然として低いときに、このことが良好な動的要素マッチングおよび良好な熱的ノイズ性能を可能とするからである。
【００２２】
図２（B）は、L=1のときおよび図２（A）と同様に入力値が同じシーケンスのときにおける変換要素の２つのセットの選択スキーム示す。各セットにおける変換要素の総数は、そのセットが入力信号の最高値を変換することができるために、Lだけ増加されなければならない。
【００２３】
図３のデジタル−アナログ・コンバータにおいて、図１におけるブロックと同じ機能を有するブロックが同じ参照番号を有す。よって、さらに説明をするようなことはしない。図３のコンバータは変換要素１１からなる第1のセットおよび第２のセット１２を備える。第1のセット１１からなる変換要素は選択ロジック１によって再度選択されるが、それらは同時に選択ロジック２によっても選択される。従って、選択ロジック１が（図１の構成において実行されたものと同様の）その動的要素マッチングアルゴリズムに従ってセット１１のK1の要素を選択する間に、選択ロジック２は選択ロジック２の動的要素マッチングアルゴリズムによるセット１１のK2の要素を選択する。（図３においてL1、L2、L3およびL4で参照される要素は次の段落において説明する。）選択ロジック１によって選択されたK1の電源の電流は第１の出力端子１３の方向へ向かい、選択ロジック２によって選択されるK2の電源の電流は第２の出力端子１４の方向へ向かう。同様に、セット１２の変換要素は選択ロジック１および選択ロジック２の両方によって選択される。選択ロジック２によって選択されるK2の電源の電流は第１の出力端子１３から流出し、選択ロジック１によって選択されるK1の電源の電流は第２の出力端子１４から流出される。結果的に、第１の出力端子は電流K1−K2の電流を送り、第２の出力端子はK2−K1の電流を送り、それによって、現実の出力信号の差2(K1−K2)は、２つの言及した出力端子の間から得られる。
【００２４】
図１の構成のように、図３の構成においても、動的要素マッチングアルゴリズムが一時的に整形動作を停止してしまうことを防止することは重要であり、それゆえに、超過の変換要素がこの構成において選択される。これらの超過の要素の数は等しくなる必要性はない。図３において示されるように、セット１１において、K1＋L1の選択要素は出力端子１３への接続のために選択され、K2＋L4の選択要素は出力端子１４への接続のために選択される。同様に、セット１２においては、K2＋L3の選択要素は出力端子１３への接続のために選択され、K1＋L2の選択要素は出力端子１４への接続のために選択される。超過の変換要素が出力信号の差を助長させることを回避するために、L1＋L2＝L3+L4であることが必要である。また、超過の変換要素が出力信号の共通モード（common mode）を助長することを回避するために、さらにL1＋L4＝L3+ L2であることが好ましい。その２つの条件は互いにL1＝L3かつL2＝L4であることを意味する。図１を参照してすでにその理由を述べたとおり、超過の変換要素の総数を１に等しくすることが好ましい。
【００２５】
選択ロジック１または２からｍ本のラインのそれぞれが、１つのセット内のｍ個の変換要素の１つを選択する。これは、図３の構成において各変換要素の選択が2つのラインによって、一方は選択ロジック1から、他方は選択ロジック２から、制御されることを意味する。各変換要素は、セット１１の各要素は選択ロジック１のアルゴリズムによって選択されることができこの場合においてそれは出力端子１３へ接続される、若しくは、セット１１の各要素は選択ロジック２のアルゴリズムによって選択されることができこの場合においてそれは出力端子１４へ接続される、若しくは、セット１１の各要素は２つのアルゴリズムのいずれにも選択されることができずこの場合においてその電流はグランドへ排出されるという３つの場面のうちの１つになりうる。
【００２６】
しかしながら、両方のアルゴリズムが同じ変換要素を同時に選択するときに問題が起きる。このようなことが簡単に起きるということは図２（B）の選択スキームにおいてみうけられる。このスキームにおいて、第１の変換の間に第1の要素は両方のアルゴリズムによって選択され、同じく、4番目の変換の間に4番目の要素が、7番目の変換の間に1番目の要素が選択される。これらの場合において、その２つのアルゴリズムは出力端子１３および１４の両方へ同時にその電源のエラーに加わる必要があり、即ち、そのエラーは、同時に出力の差へ加えられ、出力の差から引かれる。従って、両方のアルゴリズムの選択がキャンセルされたときに、平均化において生じるエラーは無く、動的要素マッチングアルゴリズムの総ての良い特徴が維持される。
【００２７】
図４は、L1＝L2＝L3＝L4＝１であり、図２（A）および図２（B）と同様の入力信号シーケンスである図３の構成に用いされる選択スキームを表している。この図４において、選択要素はブロックが描かれ、本質的に選択されない要素は空白であり、そして、選択がキャンセルされた要素は影が描かれている。
【００２８】
図１のデュアル変換セット構造において、正の信号動作は、変換要素の“正”のセットによって行われ、負の信号動作は、変換要素の“負”のセットによって行われる。２つのセットのそれぞれにおける変換要素の平均値が正確には等しくないとき、その回路は対称ではなく、結果的にアナログ出力信号において規則的な高調波歪を生じる。この歪は、動的要素マッチングアルゴリズムを使用することによっては対処できず、変換要素のセットのそれぞれは正および負の進行動作の両方の変換を処理するので、図３の差動出力コンバータにおいて効果的にキャンセルされる。４つの数の超過の変換要素は総てLに等しく、I＋diはセット１１の電源の平均電流値でありかつI−diはセット１２の電源の平均電流であるときに（これらは動的要素マッチングアルゴリズムによって処理されるので、１つのセットの電源の間の相違は考慮しなくて良い）、端子１３へ供給される電流は、(i＋di)(K1＋L)であり、端子１３から流出する電流は(i−di)(K2＋L)であり、従って、結果として、出力端子１３によって送られる電流は、
(i＋di)(K1＋L)−(i−di)(K2＋L)＝i(K1−K2)＋di(K1＋K2＋2L)
である。
【００２９】
さらに、端子１４へ供給される電流は、(i＋di)(K2＋L)であり、端子１４から流出する電流は(i−di)(K1＋L)であり、従って、結果として、出力端子１４によって送られる電流は、
(i＋di)(K2＋L)−(i−di)(K1＋L)＝i(K2−K1)＋di(K1＋K2＋2L)
である。
【００３０】
２つの出力電流の差によって、di非対称エラー（di-asymmetry errors）とは関係のない出力信号の差2i(K1−K2)が得られる。２つの出力電流の和によって、2di(K1＋K2＋2L)が得られ、di非対称エラーが出力信号の共通モードにおいて現れていることを示す。
【００３１】
多くの動的要素マッチングアルゴリズムにおける場合のように、本明細書に記述されている動的要素マッチングアルゴリズムの性能は、変換要素の選択がデジタル入力信号のサンプリング期間ごとに1回以上（好適にはサンプリング期間ごとに整数回）実行された場合に、明らかに改善され得る。変換周期が増加するにつれ、選択された変換要素の循環もずっと速くなり、それによって、ミスマッチエラーは依然と高周波域に整形される。図５は、２倍のサンプリング周期である変換周期で、図２かつ図４において使用されたのと同じ入力信号シーケンスでの、図３の構成に用いられる変換要素選択スキームを示す。
【００３２】
本発明による特徴および有利点、即ち、非線形の歪の減少、ミスマッチノイズの形状の改善、信号の対称性の改善がデータ重み付け平均化アルゴリズムによって図示されているだけであるが、それらは、他の種のノイズ整形する動的要素マッチングアルゴリズムによっても保持される。
【図面の簡単な説明】
【図１】本発明によるデジタル−アナログ・コンバータの第１の実施の形態の図。
【図２】図１に示す実施の形態の動作における変換要素の選択を図示した概略図。
【図３】本発明によるデジタル−アナログ・コンバータの第２の実施の形態の図。
【図４】図３に示す実施の形態の動作における変換要素の選択を図示した概略図。
【図５】２倍のサンプリング周期である変換周期で、図２かつ図４において使用されたのと同じ入力信号シーケンスでの、図３の構成に用いられる変換要素選択スキームを示す図。

Claims

多ビットデジタル入力信号をアナログ出力信号へ変換するためのデジタル−アナログ・コンバータであって、
当該コンバータは、単極性のほぼ等しい変換要素の第１のセット、および、前記多ビットデジタル入力信号に応答して、出力端子へ接続するための第１の数（Ｋ１）の信号変換要素を前記変換要素の第１のセットから選択する第１の変換要素選択ロジックを備え、前記第１の変換要素選択ロジックは動的要素マッチングアルゴリズムを実行するのに適合され、
当該コンバータは、前記変換要素の第１のセットによって得られた前記出力信号動作とは反対の出力信号動作に用いられるほぼ等しい逆極性変換要素の第２のセット、および、前記多ビットデジタル入力信号に応答して、前記出力端子へ接続するための第２の数（Ｋ２）の信号変換要素を前記逆極性変換要素の第２のセットから選択する第２の変換要素選択ロジックをさらに備え、前記第２の変換要素選択ロジックも動的要素マッチングアルゴリズムを実行するのに適合しており、
前記第１の変換要素選択ロジックは、前記出力端子へ接続するための或る個数（Ｌ）の超過の変換要素を前記変換要素の前記第１のセットからさらに選択し、
前記第２の変換要素選択ロジックは、前記アナログ出力端子へ接続するための等しい個数（Ｌ）の超過の変換要素を前記逆極性変換要素の第２のセットからさらに選択する、ことを特徴とするデジタル−アナログ・コンバータ。
前記第１の変換要素選択ロジックは、前記逆極性選択要素の第２のセットをさらに制御し、それによって、同時に、前記第１の数（Ｋ１）の信号変換要素を前記第１のセットから前記第１の出力端子へ接続し、等しい数の信号変換要素は第２の出力端子への接続のために前記逆極性変換要素の第２のセットから選択され、
前記第２の変換要素選択ロジックは、前記選択要素の第１のセットをさらに制御し、それによって、同時に、前記第２の数（Ｋ２）の信号変換要素を前記第２のセットから前記第１の出力端子へ接続し、
前記第１のセットからの等しい数の信号変換要素は、第２の出力端子への接続のために選択されることを特徴とし、
多ビットデジタル入力信号を差動アナログ出力信号へ変換する請求項１に記載のデジタル−アナログ・コンバータ。
前記第１の変換要素選択ロジックは、前記第１の出力端子への接続のために前記変換要素の第１のセットから第１の数（Ｌ１）の超過の変換要素をさらに選択し、
前記第１の変換要素選択ロジックは、前記第２の出力端子への接続のために前記逆極性変換要素の第２のセットから第２の数（Ｌ２）の超過の変換要素をさらに選択し、
前記第２の変換要素選択ロジックは、前記第１の出力端子への接続のために前記逆極性変換要素の第２のセットから第３の数（Ｌ３）の超過の変換要素をさらに選択し、
前記第２の変換要素選択ロジックは、前記第２の出力端子への接続のために前記変換要素の第１のセットから第４の数（Ｌ４）の超過の変換要素をさらに選択し、
超過の変換要素の第１の数（Ｌ１）と超過の変換要素の第２の数（Ｌ２）との和が超過の変換要素の第３の数（Ｌ３）と超過の変換要素の第４の数（Ｌ４）との和に等しいことを特徴とする請求項２に記載のデジタル−アナログ・コンバータ。
前記超過の変換要素の前記第１から前記第４の数のそれぞれが１に等しいことを特徴とする請求項１または３に記載のデジタル−アナログ・コンバータ。
前記第１および前記第２の変換要素選択ロジックの両方によって同時に選択されるように予定されたいずれかの変換要素を特定するため、および、前記第１および前記第２の変換要素選択ロジックの各々によるそのような変換要素の選択をキャンセルするために、前記第１および前記第２の変換要素選択ロジックの動作を互いに比較する手段によって特徴付けられた請求項３に記載のデジタル−アナログ・コンバータ。