JP4836736B2 - デジタル・アナログ変換回路 - Google Patents
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Description
現実のDACの出力波形(但し積分器で積分される前)は、図12に示すように、立ち上がりと立下りの特性が異なるため、特にNRTZ出力のDACでは、入力コード(或いは出力コード)に依存して積分値の誤差が発生する。
つまり、NRTZの場合には、入力コードが連続する場合と不連続な場合とで、立ち上がりと立下りの差(立ち上がり、立ち下がり数)に起因する誤差の出力値が異なるため、その積分値も異なる。
これに対して、RTZ出力のDACは、毎回ゼロの状態を遷移するため、誤差成分は入力コードに依存しない(ゲイン誤差になる)。
一方、DAC出力を積分する時、D/A変換を行う同期信号となるクロックのクロック・ジッタ(以下、ジッタという)も誤差要因となる。積分器はクロック周期にわたりDAC出力を積分する。図13に示すように、同じジッタ(σ[psec])がRTZ、NRTZ出力のDACに与えられた場合、RTZ出力はNRTZ出力の1/δ (δ<1)倍の振幅となり、かつクロックが入力されるたびにジッタの影響を受けるので、ジッタの影響を受け易い。このジッタの影響は、広帯域になる程、特に深刻となる。
この改善策として、第1及び第2の特許文献としての米国特許3,982,172および4,703,310に示されるような、動的要素のマッチング技術(ダイナミック・エレメント・マッチング、DEMと略記)を用いることで線形性が改善されることは、本分野において広く知られている。
これは、各D/A変換の際に同じ変換素子が選択されることを回避し、誤差を平均化させ、D/A変換素子ばらつきに起因する高調波歪によるノイズを帯域外に追いやる作用、つまりノイズシェーピングの機能を持つ。
しかし、上述したようにRTZ波形はジッタの影響を受け易く、広帯域の用途ではその影響が精度劣化に大きな影響を与える。
上述した第1及び第2の特許文献は、DEM処理によりD/A変換素子のばらつきによる誤差を軽減できるが、出力波形の立ち上がり立ち下がりの差に起因する誤差を低減することができない。
N個のデジタル・アナログ変換素子を選択する選択手段と、
第1の変換タイミングにおける前記選択手段によるN個のデジタル・アナログ変換素子の選択に続く第2の変換タイミングにおいて、少なくともデジタル・アナログ変換に使用されている各デジタル・アナログ変換素子が同一のアナログコードを連続して出力しないように選択を制御する制御手段と、
を備えたことを特徴とする。
(第1の実施形態)
図1は本発明の第1の実施形態に係るデジタル・アナログ変換回路(DACと略記)1の構成例を示す。
このDAC1には、N+1(Nは2以上の整数)値の入力デジタルコードが入力される。図1の場合には、簡単化のためNが8の場合で示している。N+1値、つまり9値の入力デジタルコードは、サーモメータコード変換回路2に入力されと共に、制御回路3にも入力される。
サーモメータコード変換回路2は、9値の入力デジタルコードをサーモメータコードに変換する。なお、サーモメータコードとは、Highレベル、つまりH(或いは+1)の個数(このため、Lowレベル、つまりL(或いは−1)の個数も決まる)で表したコードのことである。
このように第1の実施形態に係るDAC1は、N+1値の入力デジタルコードに対して、冗長なD/A変換素子を設けたD/A変換素子セットEを有する。より具体的には、N+1値の入力デジタルコードに対して2N個以上の冗長なD/A変換素子数を有している。図1の場合には、D/A変換素子数を2N個以上とした場合の最小構成数となる2N個としている。
また、本実施形態に係るDAC1においては、D/A変換に使用されるD/A変換素子にはH或いはLの2値のサーモメータデジタルコードが入力されることになるが、同じD/A変換素子が連続して同一のアナログコードを出力しないように選択を制御する。これにより、DAC1は、ジッタの影響が小さいNRTZ出力を扱うことができ、かつ立ち上がり立ち下がりによる誤差を低減できる。
次に本実施形態に係るDAC1によるD/A変換の動作を、詳細に説明する。
この場合の動作は、以下のようになる。
(2)次のD/A変換クロック(以下、単にクロックと略記)でサーモメータデジタルコードがHHHHHLLL(+2)となったとすると、選択ロジック4は、Hが入力されていたD/A変換素子E_5E_16以外の素子E_6-E_15からHが入力されるものを5個選択し、Lが入力されていたE_6、E_7以外のD/A変換素子E_5、E_8-E_16からLが入力されるものを3個選択する。
(4)さらに次のクロックでサーモメータデジタルコードがHHHHLLLL(0)となったとすると、選択ロジック4は、Hが入力されていたD/A変換素子E_6-E_10以外からHが入力されるD/A変換素子を4個選択し、Lが入力されていた素子E_11-E_13以外からLが入力されるD/A変換素子を4個選択する。
(6)同様に、クロックが入力されるたびに、サーモメータデジタルコードに応じて、選択ロジック4はHが入力されていたもの以外のD/A変換素子からHが入力されるD/A変換素子を選択し、Lが入力されていたもの以外のD/A変換素子からLが入力されるD/A変換素子を選択する。選択されなかったD/A変換素子はZとなる。
本実施形態に係るDAC1では、信号が入力されるD/A変換素子数の2倍以上のD/A変換素子をもったD/A変換手段を使用する。
そして、あるクロックにおいてHが入力されたD/A変換素子には、次のクロックではLが入力されるかZの状態に、同様にLが入力されたD/A変換素子は、次のクロックではHが入力されるかZの状態になるようなD/A変換素子選択アルゴリズムが適用される。 これにより、このDAC1は、選択された全てのD/A変換素子において、同一のD/A変換素子が連続して同一コードを出力することがない。このため、このDAC1を用いることにより、NRTZ出力による出力波形の立ち上がり立下りの差に起因する誤差のコード依存性を回避することができる。
本実施形態に係るDAC1では、同一のD/A変換素子での出力信号の遷移は、図2或いは図3に示すようにH⇔Z、L⇔Zの他にH⇔Lという状態がある。
上述したように本実施形態に係るDAC1によれば、選択された全てのD/A変換素子において、同一のD/A変換素子が連続して同一コードを出力することがない。このため、NRTZ出力による出力波形の立ち上がり立下りの差に起因する誤差のコード依存性を回避することができる。従って、このDAC1は、精度の高いD/A変換を行うことができる。
次に本発明の第2の実施形態を説明する。第1の実施形態に係るDAC1は、D/A変換素子選択アルゴリズムとして、NRTZ出力波形で顕著になる出力波形の立ち上がりと立ち下がりの差等に起因する入力コード依存性を解消ないしは低減した。
本実施の形態に係るDAC11は、入力コード依存性を低減すると共に、D/A変換素子間のばらつきに起因する誤差を低減し、さらに、線形性を向上させることができるダイナミック・エレメント・マッチング(DEM)アルゴリズムを適用する。
図4は本実施形態に係るDAC11の構成の一例を示す。
この選択ロジック4は、2つの選択ロジック部DEMH 4a、DEML 4bを有する。尚、明細書中では4a、4bを併記することを省略する。
本実施形態に係るD/A変換素子選択アルゴリズムは、第1の実施形態に係るD/A変換素子選択アルゴリズムに1次のDEMアルゴリズムを適用したものである。
このD/A変換素子選択アルゴリズムは、1組のD/A変換素子セットEから、H(+1)が入力されるD/A変換素子と、L(-1)が入力されるD/A変換素子との変換素子数の合計がN個を選択する。
また、2つの選択ロジック部DEMH、DEMLは、入力デジタルコードが入力される2つのポインタ回路12A、12Bとそれぞれ接続されている。
ポインタ回路12A、12Bは、入力デジタルコードにおけるそれぞれH、Lの数に対応してポインタ回路12A、12B内に設けられたメモリ領域上に選択ロジック部DEMH、DEMLの選択情報、つまり選択されたD/A変換素子の情報(E_1等)をアドレスのように格納すると共に、DEMを実現するようにその選択情報(アドレス)をD/A変換素子E_1、E_16のなかで変更(シフト)する、つまりアドレス変数を扱うポインタの如くに制御する。
本実施形態において、最小のD/A変換素子数の構成は、N+1値の入力デジタルコードに対して2N個のD/A変換素子を持った1組のD/A変換素子セットEを備えた構成であり、このD/A変換素子セットEからD/A変換素子を選択する2つの選択ロジック部DEMH、DEMLを備えている。図4では簡単化のために、9値の入力デジタルコードをアナログ出力に変換する(N=8の場合の)DAC11の構成例として示している。なお、図4に示すDAC11は、上述した構成要素の他に、図1で示したDAC1の場合と同様にサーモメータコード変換回路2と、加算器7とが設けてある。
(1)このDAC11は、図4に示したように16個のD/A変換素子を持った1組のD/A変換素子セットEと、2つの選択ロジック部DEMH、DEMLを有する。2つの選択ロジック部DEMH、DEMLによるD/A変換素子の選択は、それぞれポインタ回路12A、12Bにより決定される。
(2)まず、2つの選択ロジック部DEMH、DEMLにおける初期設定における選択されたアドレスに相当するD/A変換素子(以下、ポインタで略記)はそれぞれD/A変換素子E_1、E_16にあるとする。
(4)次のクロックでは、選択ロジック部DEMHのポインタは、Hが入力されていたD/A変換素子E_5の次のD/A変換素子E_6へ、選択ロジック部DEM1Lに対するポインタは、Lが入力されていたD/A変換素子E_14の1つ前のD/A変換素子E_13へ移動する。
(5)サーモメータデジタルコードHHHHHHHL(+6)のとき、Hが入力されるD/A変換素子としてD/A変換素子セット5におけるD/A変換素子E_6-E_12が選択され、Lが入力されるD/A変換素子としてD/A変換素子セット5におけるD/A変換素子E_13を選択する。
(7)サーモメータデジタルコードにより、選択ロジック部DEMHは、Hが入力されるD/A変換素子としてE_13から選択し、選択ロジック部DEMLは、Lが入力されるD/A変換素子 としてE_12から選択ロジック部DEMHとは逆方向に選択する。
(8)クロックが入力されるたびに、選択ロジック部DEMH と選択ロジック部DEMLは、HとLが入力されるD/A変換素子をそれぞれ反対方向に巡回して選択するという同様の動作を繰り返す。
同一のD/A変換素子での出力信号の遷移は、H⇔Z、L⇔Zの他にH⇔Lという状態がある。これにより、選択された全てのD/A変換素子において同一のD/A変換素子が連続して同一コードを出力することがない。
つまり、D/A変換の際に同じ素子が選択されることを回避し、誤差を平均化し、D/A変換素子のばらつきに起因する高調波歪みによるノイズをD/A変換の帯域外に追いやり、D/A変換の線形性を向上する作用、つまりノイズシェーピングの効果を有する。
次に本発明の第3の実施形態を説明する。第1の実施形態のDAC1では、出力信号の遷移が、H⇔Z、L⇔Zの他にH⇔Lという状態がある。
本実施形態では、信号遷移が、H⇔Z、L⇔Zの状態のみを持つDACの構成と、D/A変換素子選択アルゴリズムを説明する。
本実施形態に係るDACは、例えば図1に示したDAC1を採用することができる。但し、制御回路3は、第1の実施形態の場合とは異なる制御を行う。
そのD/A変換素子セット5に対して、信号が入力されるN個のD/A変換素子を選択する選択ロジック4を有する。N個のD/A変換素子には、H(+1)またはL(-1)が入力され、それ以外のD/A変換素子は選択されず信号は入力されない(Z)。
D/A変換素子には、このH、L、Zの3つの状態が存在する。D/A変換素子セット5のどのD/A変換素子にHまたはLが入力されるかは、選択ロジック4によって選択される。
簡単化のために、9値の入力デジタルコードをアナログ出力に変換する(N=8の場合の)DACを例として、選択ロジック4等によるアルゴリズムを説明する。D/A変換素子数は、最小の16個とする。このときのD/A変換素子選択アルゴリズムの一例を図6に示す。図6に示すように、-8,-6,-4,-2,0,2,4,6,8の9値のアナログ出力を得ることができる。
以下、その動作をより詳細に説明する。
(2)例えばサーモメータデジタルコードが、HHHHHHLL(+4)のとき、D/A変換素子E_1-E_6にHが、D/A変換素子E_7、E_8にLが入力されているとする。それ以外のD/A変換素子E_9-E_16には信号は入力されない(Z)。
(3)次のクロックでサーモメータデジタルコードがHHHHHLLL(+2)となったとすると、選択ロジック4は、HまたはLが入力されていたD/A変換素子E_1-E_8以外のD/A変換素子、つまり状態がZであったD/A変換素子E_9-E_16からHが入力されるものを5個選択し、Lが入力されるものを3個選択する。図6の例では、Hが入力されるD/A変換素子としてE_9-E_13を、Lが入力されるD/A変換素子としてE_13-E_16を選択している。それ以外のD/A変換素子E_1-E_8はZである。
(5)同様に、クロックが入力されるたびに、サーモメータデジタルコードに対して、選択ロジック4は、HまたはLが入力されていた以外のD/A変換素子、つまり状態がZであったD/A変換素子から、信号が入力されるD/A変換素子を選択する。前のクロックで選択されていたD/A変換素子が、必ずZとなるように選択ロジック4は、選択する。
これにより、同一のD/A変換素子において連続して同一のアナログコードを出力することはない。このため、NRTZ出力による出力波形の立ち上がり立下りの差に起因する誤差のコード依存性を回避することができる。また、同一のD/A変換素子における出力信号の遷移は必ずH⇔Z、L⇔Zである。
このように、H⇔Lの遷移を禁止して、H⇔Z、L⇔Zの遷移のみに制限することにより、H⇔Lの遷移の場合に発生するより大きな立ち上がりや立ち下がり特性の影響を低減できる。従って、本実施形態によれば、より高精度のD/A変換を実現できる。
次に本発明の第4の実施形態を説明する。本実施形態は、第3の実施形態のDACのD/A変換素子選択アルゴリズムに対して、D/A変換素子間のミスマッチによる誤差を低減し、線形性を向上させることができるダイナミック・エレメント・マッチング(DEM)アルゴリズムを適用したものである。
図7は本実施形態に係るDAC21を示す。このDAC21は、N+1値の入力デジタルコードに対して、N個のD/A変換素子の2倍以上のD/A変換素子をそれぞれ持った2組のD/A変換素子セットE2H 、E2L (図7では5A、5Bでも示している)を有する。
2組のD/A変換素子セットE2H、E2Lを構成する各D/A変換素子の出力信号は加算器7に入力され、この加算器7で加算されてアナログ信号が出力される。
また、図4の場合と同様に、各選択ロジックDEM2H、DEM2Lは、それぞれポインタ回路12A、12Bに接続され、各ポインタ回路12A、12Bは図4の場合と同様にフリップフロップ13A、13Bとそれぞれ接続されている。そして、このDAC21は、以下に説明するD/A変換素子選択アルゴリズムを実現する。
このD/A変換素子選択アルゴリズムは、第3の実施形態のD/A変換素子選択アルゴリズムに1次のDEMアルゴリズムを適用したものとなる。
そして、D/A変換素子セットE2HのD/A変換素子、D/A変換素子セットE2LのD/A変換素子が合計でN個選択される。それ以外のD/A変換素子には信号が入力されない(Z)。
それぞれのD/A変換素子セットE2H、E2LにおけるどのD/A変換素子に信号が入力されるかは、D/A変換素子セットE2Hに対しては選択ロジックDEM2Hにより、1次のDEMアルゴリズムが実行されるように選択される。
また、同様に、D/A変換素子セットE2Lに対しては選択ロジックDEM2Lにより、1次のDEMアルゴリズムが実行されるように選択される。これにより、DAC21に入力されるN+1値の入力デジタルコードは、アナログ出力に変換される。
簡単化のために、図7においては9値の入力デジタルコードをアナログ出力に変換する(N=8の)マルチビットDAC21を示している。 本実施形態に係るDAC21も2N(N=8)個以上におけるD/A変換素子数の最小構成数となる16個の変換素子セットを2組用いている。
(1)図7に示したように本実施形態に係るDAC21は、16個のD/A変換素子を持った2組のD/A変換素子セットE2H、E2Lを有し、かつこれらから一度にN個のD/A変換素子の選択を行う2つの選択ロジックDEM2H、DEM2Lを持つ。2つの選択ロジックDEM2H、DEM2LによるD/A変換素子の選択は、それぞれポインタ回路12A、12Bのアドレスに相当するポインタで規定される。
(3)サーモメータデジタルコードがHHHHHLLL(+2)のとき、選択ロジックDEM2H は、H(+1)が入力されるD/A変換素子としてD/A変換素子セットE2HからD/A変換素子E2H_1-E2H_5を選択し、選択ロジックDEM2L は、L(-1)が入力されるD/A変換素子としてD/A変換素子セットE2LからD/A変換素子E2L_1-E2L_3を選択する。
(4)次のクロックでは、選択ロジックDEM2Hのポインタは、D/A変換素子セットE2Hから選択されたD/A変換素子E2H_5の次のD/A変換素子E2H_6へ、選択ロジックDEM2Lのポインタは、D/A変換素子セットE2Lから選択されたD/A変換素子E2L_3の次のD/A変換素子E2L_4へ移動する。
(6)さらに次のクロックでは、選択ロジックDEM2Hのポインタは、D/A変換素子セットE2Hにおいて選択されたD/A変換素子E2H_12の次のD/A変換素子E2H_13へ、選択ロジックDEM2Lのポインタは、D/A変換素子セットE2Lにおいて選択されたD/A変換素子E2L_4の次のD/A変換素子E2L_5へ移動する。
(7)サーモメータデジタルコードに応じて、D/A変換素子セットE2HにおいてはD/A変換素子E2H_13からHが入力されるD/A変換素子が選択され、D/A変換素子セットE2LにおいてはD/A変換素子E2L_6からLが入力される。
本実施形態のDAC21では、N+1値の入力デジタルコードに対してN個以上のD/A変換素子数のD/A変換素子をもった2組のD/A変換素子セットE2H、E2Lを使用し、あるクロックで選択されたD/A変換素子は次のクロックでは選択されない(Z)という選択アルゴリズムを適用する。
これにより、同一のD/A変換素子において連続して同一アナログコードが出力されることがなくなる。このため、NRTZ出力のDACに適用した場合、出力波形の立ち上がり立下りの差に起因する誤差のコード依存性を回避することができる。
次に本発明の第5の実施形態を説明する。本実施形態は、第3の実施形態に係るD/A変換アルゴリズムに、D/A変換素子間のミスマッチによる誤差を低減し、線形性を向上させることができるダイナミック・エレメント・マッチング(DEM)アルゴリズムを適用したものである。
図9は本実施形態に係るDAC31の構成の一例を示す。
N+1値の入力デジタルコードに対して、N個のD/A変換素子をそれぞれ持ったM組(Mは3以上の整数)のD/A変換素子セットEC1、EC2、EC3、…ECMを備えて構成される。但し、図9ではMが3の場合、つまり3組のD/A変換素子セットEC1、EC2、EC3の場合の構成例で示している。
この制御回路Scは入力されるN+1値の入力デジタルコードを判別し、その判別結果等を参照して各クロックで1組のD/A変換素子セットが選択されるように制御する。
そして、以下のように、第3の実施形態のD/A変換素子選択アルゴリズムに1次のDEMアルゴリズムを適用したD/A変換素子選択アルゴリズムを実現する。
このとき、D/A変換素子セットEC1におけるどのD/A変換素子にHまたはLが入力されるかは、それぞれ対応する選択ロジックDEMC1により1次のDEMアルゴリズムが実行されるように選択される。
次のクロックでは、制御回路Scは、入力デジタルコードとそれぞれのD/A変換素子セットでH(+1)、L(-1)に使用されたD/A変換素子数によって、選択されていたもの以外のM-1組のD/A変換素子セットから1組を選択する。
本実施形態に関して、例えば最小のD/A変換素子数での構成は、N+1値の入力デジタルコードに対して、N個のD/A変換素子を持った図9に示す3組のD/A変換素子セットEC1、EC2、EC3を備えて構成することができる。
また、この場合、それぞれのD/A変換素子セットに対応したD/A変換素子を選択するための3個の選択ロジックDEMC1、DEMC2、DEMC3と、3組のD/A変換素子セットEC1、EC2、EC3から1組のD/A変換素子セットを選択する制御回路Scとを有する。
また、制御回路Scは、D/A変換素子セットEC1、EC2、EC3がH(+1),L(-1)をそれぞれ入力したD/A変換素子数をカウントするカウンタ回路CC1H、CC1L、CC2H、CC2L、CC3H、CC3Lと接続される。
これらカウンタ回路CC1H、CC1L、CC2H、CC2L、CC3H、CC3LによりカウントされたD/A変換素子数(カウント数)は、それぞれフリップフロップ35A、35B、…、35Fに格納される。そして、フリップフロップ35A、35B、…、35Fに格納されたカウント数NCC1H、NCC1L、NCC2H、NCC2L、NCC3H、NCC3Lを制御回路Scは参照することができる。制御回路Scは、これらの情報を参照して、H(+1)が入力さる頻度、L(-1)が入力される頻度が全てのD/A変換素子で均一になるようにD/A変換素子セットを選択するように選択ロジックDEMC1、DEMC2、DEMC3の選択を制御する。
以下、主に図10を参照してその動作を説明する。
(1)図9に示したようにこの場合のDAC31は、8個のD/A変換素子を持った3組のD/A変換素子セットEC1、EC2、EC3を有し、また3個の選択ロジックDEMC1、DEMC2、DEMC3と、制御回路Scと主要な構成要素としたD/A変換素子選択アルゴリズムが形成される。また、3個の選択ロジックDEMC1、DEMC2、DEMC3による選択は、それぞれポインタ回路により決定される。また、制御回路Scは、D/A変換素子セットEC1、EC2、EC3がH(+1),L(-1)をそれぞれ入力したD/A変換素子数をカウントするカウンタ回路CC1H、CC1L、CC2H、CC2L、CC3H、CC3Lと、フリップフロップ35A、35B、…、35Fと接続されている。そして制御回路Scは、カウント数NCC1H、NCC1L、NCC2H、NCC2L、NCC3H、NCC3Lを参照することができる。
(3)サーモメータデジタルコードが、HHHHHLLL(+2)のとき、選択ロジックDEMC1により、Hが入力されるD/A変換素子としてD/A変換素子セットEC1のD/A変換素子EC1_1-EC1_5が選択され、Lが入力されるD/A変換素子としてEC1_6-EC1_8が選択される。
(4)次のクロックでは、選択ロジックDEMC1のポインタは、Hが入力されていたD/A変換素子セットEC1におけるD/A変換素子EC1_5の次のD/A変換素子EC1_6へ移動する。またカウンタ回路CC1Hは、H(+1)が入力されたD/A変換素子数5、カウンタ回路CC1Lは、L(-1)が入力されたD/A変換素子数3をカウントする。
(6)サーモメータデジタルコードがHHHHHHHL(+6)であるとする。このときHが入力されるD/A変換素子数NHは7、Lが入力されるD/A変換素子数NLは1である。制御回路Scは、P2=|( NCC2H + NH)-NCC3H |+| (NCC2L + NL)- NCC3L |、P3=| (NCC3H + NH)- NCC2H |+|( NCC3L + NL) - NCC2L |の演算を行い、P2とP3を比較する。P2<P3の場合はD/A変換素子セットEC2を選択し、P2>P3の場合はD/A変換素子セットEC3を選択する。P2=P3の場合はどちらを選択してもよい。今回の場合、P2=P3=8なのでどちらを選択してもよい。ここではD/A変換素子セットEC2が選択されたものとする。
(8)さらに次のクロックでは、選択ロジックDEMC2のポインタは、Hが入力されていたD/A変換素子EC2_7の次のD/A変換素子EC2_8へ移動する。カウンタ回路CC2Hは、H(+1)が入力されたD/A変換素子数7、カウンタ回路CC1LはL(-1)が入力されたD/A変換素子数1をカウントする。
(9)サーモメータデジタルコードがHHHHHHLL(+4)であるとする。このときHが入力されるD/A変換素子数NHは6、Lが入力されるD/A変換素子数NLは2である。制御回路Scは、P3=| (NCC3H + NH)- NCC1H |+|( NCC3L + NL) - NCC1L |、P1=| (NCC1H + NH)- NCC3H |+|( NCC1L + NL) - NCC3L |の演算を行い、P3とP1を比較する。演算結果としてP3=2、P1=17となるので、P3<P1となり、D/A変換素子セットEC3が選択される。
(11)クロックが入力されるたびに、それぞれのD/A変換素子セットで使用されたD/A変換素子数がカウントされる。制御回路Scには、この結果と入力デジタルコードとが入力され、演算、比較を行い、すべてのD/A変換素子のH(+1)、L(-1)としての使用頻度が均一になるように、つまり3つのカウント数NCC1H、NCC2H、NCC3Hの差分、3つのカウント数NCC1L、NCC2L、NCC3Lの差分が小さくなるように、実際にD/A変換に使用するD/A変換素子セットを選択する。制御回路Scによって選択されるD/A変換素子セットは、対応する選択ロジックDEMci(i=1,2,3)によりHまたはLが入力されるD/A変換素子が逆方向に巡回して選択されるという同様の動作が繰り返される。
従って、選択された全てのD/A変換素子において同一のD/A変換素子により連続して同一のアナログコードが出力されることはない。このため、このDAC31を例えばNRTZ出力のDACに適用することにより、出力波形の立ち上がりと立下りの差に起因する誤差のコード依存性を回避することができる。
なお、本発明は、上述した実施形態に係るDAC1、11等の構成例に限定されるものでないし、かつ上述したD/A変換アルゴリズムのみに限定されるものでない。
例えば、第1の実施形態においては、D/A変換の際の出力波形に依存する誤差を低減するD/A変換アルゴリズムを実現する構成のDACとして図1にその一例となるDAC1を示した。このD/A変換アルゴリズムを実現する変形例のDACとしては、以下のような構成にしても良い。
或いは、この切換スイッチの機能を選択ロジック4が持つような構成にしても良い。 なお、上述した各実施形態に係るD/A変換アルゴリズムを変形したものや、組み合わせたもの等も本発明に属する。
3…制御回路
4…選択ロジック
5…D/A変換素子セット
E_1、E_2、…、E_16…D/A変換素子
Claims (5)
- N+1(Nは2以上の整数)値の入力デジタルコードに対して、アナログコードに変換して出力する2N個以上のデジタル・アナログ変換素子と、
N個のデジタル・アナログ変換素子を選択する選択手段と、
第1の変換タイミングにおける前記選択手段によるN個のデジタル・アナログ変換素子の選択に続く第2の変換タイミングにおいて、少なくともデジタル・アナログ変換に使用されている各デジタル・アナログ変換素子が同一のアナログコードを連続して出力しないように選択を制御する制御手段と、
を備えたことを特徴とするデジタル・アナログ変換回路。 - 前記2N個以上のデジタル・アナログ変換素子は、m×N個(mは2以上の整数)以上のデジタル・アナログ変換素子であり、
前記選択手段は、前記m×N個のデジタル・アナログ変換素子からHレベルのデジタルコードが入力されるデジタル・アナログ変換素子を選択する第1の選択部と、Lレベルのデジタルコードが入力されるデジタル・アナログ変換素子を選択する第2の選択部とを有し、
前記制御手段は、第1及び第2の選択部が、それぞれ選択するデジタル・アナログ変換素子を反対方向に巡回させることで、同一のデジタル・アナログ変換素子が第1の変換タイミングと第2の変換タイミングとに連続して同一のアナログコードを出力しないようにデジタル・アナログ変換素子の前記選択を制御することを特徴とする請求項1に記載のデジタル・アナログ変換回路。 - 前記制御手段は、前記選択手段が前記第1の変換タイミングにおいてN個のデジタル・アナログ変換素子を選択した場合には、続く第2の変換タイミングにおいては前記N個のデジタル・アナログ変換素子以外からN個のデジタル・アナログ変換素子を選択するように前記選択を制御することを特徴とする請求項1に記載のデジタル・アナログ変換回路。
- 前記2N個以上のデジタル・アナログ変換素子は、N+1値の入力デジタルコードに対して、2N個以上のデジタル・アナログ変換素子を持つデジタル・アナログ変換素子セットを2組有し、
前記選択手段は、一方のデジタル・アナログ変換素子セットでは、r(r≦Nの整数)個のHレベルの入力デジタルコードのデジタル・アナログ変換素子を選択し、もう一方のデジタル・アナログ変換素子セットではN-r個のLレベルの入力デジタルコードのデジタル・アナログ変換素子を選択し、かつ、両デジタル・アナログ変換素子セットにおいてそれぞれ選択するデジタル・アナログ変換素子を巡回させることを特徴とする請求項3に記載のデジタル・アナログ変換回路。 - 前記2N個以上のデジタル・アナログ変換素子は、N+1(Nは2以上の整数)値の入力デジタルコードに対して、N個のデジタル・アナログ変換素子を持ったM組(Mは3以上の整数)のデジタル・アナログ変換素子セットを形成し、
前記制御手段は、各デジタル・アナログ変換タイミングにおいて、前の変換タイミングで使用していないデジタル・アナログ変換素子セットからHレベルのデジタルコードが入力される頻度とLレベルのデジタルコードが入力される頻度が全てのデジタル・アナログ変換素子で均一となるように1組を選択し、
前記選択手段は、各デジタル・アナログ変換素子セットにおいて、それぞれ、N個のデジタル・アナログ変換素子をHレベルまたはLレベルが互いに反対方向に巡回させるように選択することを特徴とする請求項3に記載のデジタル・アナログ変換回路。
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