JP4543209B2

JP4543209B2 - デジタルディザを用いる多段変換器

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Publication number: JP4543209B2
Application number: JP2001253725A
Authority: JP
Inventors: フェッターマンエッチ．スコット; アーサーリッチディヴィッド
Original assignee: Agere Systems LLC
Current assignee: Agere Systems LLC
Priority date: 2000-08-24
Filing date: 2001-08-24
Publication date: 2010-09-15
Anticipated expiration: 2021-08-24
Also published as: DE60123535T2; DE60123535D1; US6404364B1; EP1182781A3; EP1182781A2; JP2002111497A; EP1182781B1

Description

【０００１】
【発明の属する技術分野】
アナログデジタル変換器（ＡＤＣ）は、アナログ信号のサンプルであるアナログ入力を対応するデジタル表示に変換する。本発明は、多段変換器に関し、具体的には、ディザを用いて非線形性を低減させる多段アナログデジタル変換器に関する。
【０００２】
【従来の技術、及び、発明が解決しようとする課題】
アナログデジタル変換器（ＡＤＣ）は、アナログ信号のサンプルであるアナログ入力を対応するデジタル表示に変換する。多段ＡＤＣは、複数の段を含み、その各々がアナログ入力の一部を変換し、その各々がデジタル表示を与える。多段変換器は、処理のために第１段でアナログ入力を受信する。第１段は、１以上のビットを決定する。この段または前段によって変換されていないアナログ入力の部分を表す残余を発生し、処理のために後段に送って、１以上の追加のビットを決定する。このプロセスは、変換器の各段を通じて継続する。各段がアナログ入力または残余の処理を終了すると、各段は新たな処理対象のアナログ入力または残余を受信する準備が整っている。多段変換器の１つのタイプは、パイプライン式変換器として既知である。パイプラインを満たすのに必要な時間のために、パイプライン処理では、アナログ入力サンプルに対応するデジタル表示を計算する際に初期待ち時間が生じる。しかしながら、パイプライン処理では、サンプルを並列処理するために、変換器が連続アナログ入力サンプルに対応するデジタル表示を発生する速度が上がる。
【０００３】
多段ＡＤＣの各段は、変換器の第１段に対するアナログ入力のサンプルのデジタル表示において表される当該段の出力よりも多数のビットを生成して、誤り訂正のためにいくらかの情報の冗長性を与えることができる。誤り訂正を用いて、変換器の内部回路に対する回路設計要件を緩和することができる。誤り訂正回路は、多段変換器の各段が生成した、時間的にずれているビットまたは複数のビットを受信し、アナログ入力のサンプルを表す対応したデジタル出力、デジタル表示、またはデジタル・ワードを発生する。誤り訂正回路の出力は、多段変換器からの出力とすることも可能である。
【０００４】
多段変換器は、米国特許出願連続番号第０９／０２５，９５６号の他、ＩＥＥＥＪｏｕｒｎａｌｏｆＳｏｌｉｄＳｔａｔｅＣｉｒｃｕｉｔｓ、１９９２年３月、Ｖｏｌ．２７、３５１−３５８ページ、Ｌｅｗｉｓ等による「Ａ１０−ｂ２０−Ｍｓａｍｐｌｅ／ｓＡｎａｌｏｇ−ｔｏ−ＤｉｇｉｔａｌＣｏｎｖｅｒｔｅｒ（１０ｂ２０Ｍサンプル／秒アナログデジタル変換器）」、Ｄ．Ａ．ＪｏｈｎｓおよびＫ．ＭａｒｔｉｎによるＡｎａｌｏｇＩｎｔｅｇｒａｔｅｄＣｉｒｃｕｉｔｓＤｅｓｉｇｎ（アナログ集積回路設計）を含む様々な出版物に開示されている。これらの開示は、引用により本願にも含まれるものとする。
【０００５】
アナログデジタル変換器における非線形性を低減させるための１つの既知の技法は、入力信号にランダムノイズを加えることである。入力信号にランダムノイズを加えると、変換器の信号対ノイズ比が低下する。信号対ノイズ比を低下させることなく非線形性を低減させるためには、利用可能周波数スペクトルの重要でない部分で信号にランダムノイズエネルギを加えれば良い。しかしながら、特定の用途においてこの技法が有用なものであるためには、ノイズを加えることができる利用可能周波数スペクトルの重要でない部分が存在しなければならない。信号のために利用可能帯域幅の全範囲を必要とする用途においては、この技法を用いることができない。更に、この技法では、変換器を用いるダイナミックレンジが縮小する。
【０００６】
ＡＤＣに存在し得る様々な非理想的な性質は、結果として、ＡＤＣの伝達関数に非線形性を生じさせ、更に、これに対応して性能の低下を引き起こす。ＡＤＣの分解能ビットによって規定されるような精度要件を満足させるためには、この非線形性は大きさが１最下位ビット（ＬＳＢ）を超えてはならない。パイプライン式ＡＤＣにおける非線形性は１ＬＳＢ未満とすることができるが、それらは反復的または周期的な性質を有する場合があるので、結果として、アナログ入力のデジタル表示の周波数スペクトルにおいて擬似トーンの発生を招く。ＡＤＣの性能の１つの重要な基準は、擬似フリーダイナミックレンジ（ＳＦＤＲ）であり、これは、周波数領域において、スペクトル的に純粋な入力信号と、アナログ入力信号のＡＤＣのデジタル出力表現の周波数スペクトルに存在する最高の非入力信号成分との間の振幅の差として規定される。パイプライン式変換器のＳＦＤＲ性能に影響を与える非理想的な性質の中には、有限オペアンプゲイン、キャパシタ整合、および基準電圧変動が含まれる。
【０００７】
ＡＤＣＳＦＤＲを改善するための技法が必要とされている。これらの非理想的な性質があるので、パイプライン式変換器のＳＦＤＲ性能を変更する１つの方法は、比較器のしきい値の配置を変えることである。パイプライン式変換器では、訂正可能な範囲内で比較器のしきい値すなわちディザリングの形態をランダムに変動させることによって、以前は擬似トーンに存在していたエネルギを、振幅は低いがより広い周波数範囲に分散させることで、ＡＤＣＳＦＤＲを改善する。かかる技法は、利用可能な周波数スペクトルの一部を消費することも、変換器のダイナミックレンジを縮小することもなく、ディザを導入することの望ましい面を保つことによって、全利用可能周波数スペクトルを信号帯域幅のために残しておく。
【０００８】
本発明によれば、サンプルアナログ信号を対応したデジタル表示に変換するための多段変換器および方法が提供される。変換器の各段は、アナログ入力信号を受信し、部分デジタル出力を生成する。下限および上限を有する電圧範囲が規定され、この範囲で、入力アナログ信号のサンプルは変動することができる。第１の段は、アナログ入力信号としてサンプルアナログ信号を受信する。最後の段を除く各段は、後段に対するアナログ入力信号である残余出力を供給する。残余は、後段へのアナログ入力信号であり、この段からの部分デジタル出力信号よりも小さく、利得の変化を伴うことがある。
【０００９】
電圧範囲の下限と上限との間に、下方比較器しきい値を設定する。電圧範囲内で、下方比較器しきい値と上限との間に、上方比較器しきい値を設定する。内部の誤差訂正回路によって、ＡＤＣの伝達関数において１ＬＳＢよりも大きい誤差を生じることなく、これら２つのしきい値の各々が所定の範囲にわたって変動することが可能となる。しきい値は、意図的に、訂正可能な誤差範囲を規定する２つの訂正可能比較器範囲の極値に配置される。訂正可能誤差範囲の中心に、第３のしきい値を設定する。これは、２つの訂正可能比較器範囲が接する箇所であり、上方比較器訂正可能範囲の下端かつ下方比較器訂正可能範囲の上端である。この第３のしきい値は、中央比較器しきい値を規定する。
【００１０】
下方比較器しきい値、中間比較器しきい値、および上方比較器しきい値に基づいて、段へのアナログ入力を量子化して、このアナログ入力が属する変換電圧範囲内の領域を表すデジタル・ワードを発生する。量子化アナログ入力信号が上方比較器しきい値と中間比較器しきい値との間に収まる場合、アナログ入力が属する領域を表すデジタル・ワードは、各量子化サイクルの終了時に、ＡＤＣの伝達関数において１ＬＳＢより大きい誤差を生じることなく、ランダムに変化する（ディザを適用する）ことができ、アナログ入力が変換範囲の上端と上方比較器しきい値との間にあったことを反映する。同様に、量子化アナログ入力信号が中間比較器しきい値と下方比較器しきい値との間に収まる場合、アナログ入力が属する領域を表すデジタル・ワードは、各量子化サイクルの終了時に、ＡＤＣの伝達関数において１ＬＳＢよりも大きい誤差を生じることなく、ランダムに変化する（ディザを適用する）ことができ、アナログ入力が下方比較器しきい値と電圧範囲の下端との間にあったことを反映する。このディザの効果は、ＡＤＣアーキテクチャによって訂正可能なしきい値誤差をランダムに生成することである。
【００１１】
各段からの部分デジタル出力を、誤差訂正回路に供給する。誤差訂正回路は、サンプルアナログ入力に対応するデジタル表示を発生する場合、冗長性およびディザの影響を除去する。
【００１２】
【発明の実施の形態】
図１に、本発明の例示的な実施形態による多段ＡＤＣ１０の簡略模式図を示す。例示の目的のため、各段が２ビットの出力を発生する（Ｎ＋１）ビット変換器１０について論じる。全差分変換器を例示するが、この変換器をシングルエンド回路として実施可能であることは、当業者には理解されよう。例示した実施形態では、時にパイプと呼ぶこともある各段は、２ビットの出力を生成する。変換器から（Ｎ＋１）ビットの出力を得るために、Ｎ段を設ける。しかしながら、本発明はこれに限定されるものではない。当業者は、例示の実施形態とは異なる数の出力ビットを生成する変換器、異なる数の段を有する変換器、または異なる数のビットを生成する段を有する変換器を実施することができる。変換器は、単独の変換器とすることができ、または、マイクロプロセッサ、マイクロコントローラ、デジタル信号プロセッサ、コーデック、無線装置、もしくは他の混合信号集積回路のような集積回路の一部とすることも可能である。
【００１３】
サンプルホールド回路１６の入力１４に、スケーリングされたアナログ入力信号１２を入力する。サンプルホールド回路１６は、出力１８として、サンプルアナログ信号２０を供給する。第１の段２２は、サンプルアナログ信号を入力として受信し、サンプルアナログ信号２０を表す１ビット以上の第１段デジタル出力２４を発生する。例示の実施形態では、第１段デジタル出力２４は２ビットである。サンプルアナログ信号２０は、当技術分野において既知のように、第１段デジタル出力２４および第１段残余２６によって表される。第１段残余２６は、第２段に対する入力として供給される。第１段デジタル出力２４は、誤差訂正回路２８に対する入力として供給される。
【００１４】
第２段３０は、入力として第１段残余２６を受信する。第２段３０は、第１段残余２６を表す第２段デジタル出力３２を発生する。例示の実施形態では、第２段デジタル出力３２は２ビットである。第２段デジタル出力３２は、誤差訂正回路２８に対する入力として供給される。第１段残余２６は、レベルシフトされ、利得係数だけ増大し、結果として第２段残余３４とすることができる。第２段残余３４は、第３段３６に対する入力として供給される。
【００１５】
多段変換器１０の少なくとも１つの段に、ディザ生成器３８からのディザを供給する。ディザは、段のうち選択されたいくつかに適用するか、または、多段変換器１０の全ての段に適用することができる。好ましくは、ディザを適用する多段変換器１０の各段に、独立したディザ信号を供給する。図１では単一の線によって表すが、ディザ生成器３８が各段に多数のディザ信号を供給することも可能である。
【００１６】
誤差訂正回路２８は、多段変換器１０の各段が発生するデジタル出力を入力として受信する論理回路である。各段からのデジタル出力は信号サンプルを表し、これらは、結合されて冗長性を排除されると、アナログ入力のサンプルの対応するデジタル表示となる。段の残余を順次処理するこの変換器の構造のために、変換器１０の段からのデジタル出力は、時間的にずれている。変換器１０の段からのデジタル出力は、誤差訂正回路２８によって受信されると、単一のアナログ入力サンプルのデジタル表示を与える全ての段からのデジタル出力が誤差訂正回路２８によって更に別の処理のために受信されるまで、格納することができる。当技術分野においては既知のように、誤差訂正回路２８は、各段からの出力（２４および３２等）を受信し、デジタル出力に含まれる冗長情報に基づいて誤差を訂正し、冗長性を排除し、所定数のビットの多ビット出力すなわちデジタル出力１２０を供給する。デジタル出力１２０は、多段変換器１０に対するアナログ入力のサンプルに対応するデジタル表示であると共に多段変換器１０の出力である。誤差訂正回路２８は、各段からの部分デジタル出力における意図的なディザに関連した変化に対する訂正を行う。なぜなら、ある段に対する入力に依存して、いかなる変換サイクルにおいても、ディザが当該段のデジタル出力へと変化して補正不可能な誤差を生じさせることは許容されないからである。
【００１７】
図２は、第１段２２、第２段３０、第３段３６、Ｎ−１段４０、または第Ｎ段４２等、多段変換器１０の典型的な段４４の簡略ブロック図である。アナログデジタルサブ変換器６２に、入力として、アナログ入力信号５４を供給する。サブ変換器６２は、アナログ入力信号を、デジタル出力６４等のデジタル信号に変換する。デジタル出力６４は、誤差訂正回路２８および２ビットデジタルアナログ変換器４６の双方に供給される。デジタルアナログ変換器４６は、サブ変換器６２からデジタル出力６４を受信し、デジタル表示を対応するアナログ信号５０に変換するデジタルアナログ変換器である。アナログ信号５０は、加え合わせノード５２に対する入力として供給される。加え合わせノード５２に対する別の入力として、アナログ入力信号５４が供給される。加え合わせノード５２は、アナログ入力信号５４からアナログ信号５０を減算し、これによって、アナログ入力信号５４から、デジタル出力６４によって表される信号部分を除去して、アナログ差分信号５６すなわち段内残余を供給する。
【００１８】
アナログ差分信号５６は、サブ変換器６２によって変換されないアナログ入力信号５４の部分を表す。アナログ差分信号５６は、もし存在する場合は、極めて精度高い利得を提供する増幅器５８に対する入力として供給される。好ましい実施形態では、増幅器５８の利得は利得２である。アナログ差分信号５６は、後段のアナログ回路の線形範囲内に残余を維持するように増大される。これによって、これらの段を実質的に同一とすることができる。増幅器５８は、アナログ出力として、段４４の段内残余を増幅（増大）したものである増幅差分信号６０を出力として供給する。設計されたもの以外の段の利得の変動があると、段の出力入力関係に不連続性が生じ、結果として、ある段からのデジタル出力はアナログ入力を精度高く反映していないことになる。ある段のデジタル出力がアナログ入力を精度高く反映していないことによって、１つの段のレベルで、所与のアナログ入力に対して誤ったデジタル出力が生じ、これが周波数領域において擬似トーンとして現れる可能性がある。各段の増幅器５８において利得係数だけ差分信号を増大させることと、アナログ入力からデジタル出力６４が表すアナログ範囲の部分を減算することとを組み合わせて、当技術分野において既知のように、信号対ノイズ比および増幅差分信号６０を、多段変換器１０の後段におけるアナログ回路のダイナミックレンジ内に維持する。増幅差分信号６０は、段４４の残余であり、後段がある場合は、更に別の処理のためにその後段に供給される。
【００１９】
第１段２２に対するアナログ入力信号５４は、サンプルアナログ信号２０である。以降の段に供給されるアナログ入力信号５４は、前の処理段からの残余すなわち増幅差分信号６０である。多段変換器１０の第Ｎ段は、後段が存在しないので、段内残余または残余を供給する必要がない。
【００２０】
ディザ１００は、ある段に対するアナログ入力に応じて当該段の部分デジタル出力を変動させるために導入されており、誤差訂正回路２８に供給される当該段からのデジタル出力６４は、ディザが存在しない場合とはアナログ入力範囲についていくらか異なる。ディザ信号１００は、いくつかの段において、その段のアナログ入力レベルに応じて、訂正可能な誤差をランダムに生成させる。不適切な整定時間、オフセット、または電荷注入等の、ディザまたは他のアナログデジタルサブ変換器の影響によって、サブ変換器６２が、ディザが存在しない場合とは異なるという決定を下した場合、差分信号５６は、絶対量の意味において、ディザが存在しない場合とは異なるものとなる。ある特定の段がディザのために異なるデジタル出力を生成し得るとしても、次の段が誤差を補償する。増幅器５８は、潜在的に大きな差分信号に対処可能でなければならず、次段が存在する場合には、この次段は、より大きなアナログ入力信号の受信に対処可能でなければならない。より大きな残余の可能性に対処するための１つの技法は、必要であるよりも多数のビットを生成するサブ変換器を用いることである。例えば、例示の実施形態では、単一ビットサブ変換器がその他の点で十分である場合には、２ビットサブ変換器６２を用いる。追加のビット（複数のビット）は、誤差訂正回路２８によって用いられる冗長情報を供給する。
【００２１】
サブ変換器６２は、アナログ残余と共に、アナログ形態の入力信号をデジタル形態の出力信号に変換する。サブ変換器６２からのデジタル出力は、アナログ入力信号の一部を表し、残余は、アナログ入力信号の残りの部分を表す。
【００２２】
サブ変換器６２は、比較器を用いてアナログ入力信号を所定数のレベルにスライスするスライス回路として実施することができる。多段変換器１０の各段は、アナログ入力のサンプルのデジタル表示の少なくとも１ビットを生成し、最後の段はデジタル表示の少なくとも２ビットを供給する。各段のアナログ範囲は、少なくとも３つの重複しない領域に分割される。図３に、スイッチトキャパシタによるサブ変換器６２の実施態様を示す。この場合、３つの比較器７０、７２、７４、ディザ生成器３８、および回路１０２が、比較器の出力信号７６、７８、および８０をランダムに変更して、アナログ入力５４に応じたディザ出力信号１０４、１０６、および１０８を発生する（ディザをかける）。デジタル出力１０４、１０６、または１０８のうち２つは、デジタル出力６４として誤差訂正回路１２０に供給される。好ましくは、多段変換器１０の各段から同じ２つのディザを適用した信号を誤差訂正回路１２０に供給するが、本発明はこれに限定されるわけではない。信号をスライスすることができるスライス点は、比較器のしきい値を設定することによって決定する。スライス点は、あるレベルを、隣接するレベルまたは複数のレベルから区分するものである。
【００２３】
比較器のしきい値が固定されたままである場合、多段変換器１０の伝達関数における不連続性の位置は固定されたままである。結果として得られる出力は、周波数領域において見た場合、多段変換器に対する信号入力に存在する周波数に高調波として関連する新たなスペクトル成分を含む。誤差訂正回路２８によって訂正可能な範囲内でしきい値が変動する場合、結果として生じる周波数領域における望ましくないスペクトル成分も変動する。これに伴って、統計的にランダムにしきい値を変動させることによって、望ましくない擬似トーンもまたランダムに変動する。このため、擬似トーンに存在するエネルギは、これに対応して低い振幅の多数の周波数に分散する。パラメータの意図的なランダムな変動を、ディザと呼ぶことがある。
【００２４】
信号をより多くのレベルにスライスすることは、より多くの比較器を必要とする場合があり、更に、スライスされた信号がどのレベルに該当するかを２進数として表すために、異なる、より多いビット数を必要とする場合がある。一般に、各段にＭ個の比較器があり、１つのしきい値を有すると、多段変換器１０の段の伝達関数に不連続性が生じることの結果として、伝達関数においてＭ＋１の領域が生じる。使用するものは、全てのビットの組み合わせよりも少なくすることができる。
【００２５】
２ビットのデジタル出力６４は、信号をスライスする３つのレベルのうち１つを表す。デジタル出力６４は、誤差訂正回路２８によって用いられて、デジタル出力１２０を決定し、更に、レベルシフトを施されて（ある段に対するアナログ入力から、当該段のデジタル出力によって表される等価なアナログ信号を減算する）、段内残余を決定する。各比較器は、第１の入力として、前段から増幅差分信号６０を受信し、または、第１段２２の場合にはサンプルアナログ信号２０を受信し、第２入力として、比較器７０、７２、および７４に対する１つ以上のしきい値設定値を受信する。
【００２６】
図３に示したスイッチトキャパシタの実施態様では、重複しないクロック信号の２つのフェーズとして、クロックフェーズＡおよびＢを発生する。フェーズＡおよびＢの切り替えによって、当技術分野において既知のように、スイッチＳ１、Ｓ２、Ｓ３、Ｓ４、Ｓ５、Ｓ６、Ｓ７、Ｓ８、Ｓ９、Ｓ１０、およびＳ１１を動作させる。クロックフェーズＢがハイである場合、スイッチＳＳ１、Ｓ２、Ｓ３、Ｓ４、Ｓ５、およびＳ６が開いて、前段からの残余から比較器７０、７２、７４の差分入力を切り離す。スイッチＳ７、Ｓ８、Ｓ９、Ｓ１０、およびＳ１１が閉じて、キャパシタＣ１、Ｃ２、Ｃ３、Ｃ４、Ｃ５、およびＣ６に対する基準条件を確立する。追加のスイッチ（図示せず）によって、比較器７０、７２、および７４の差分入力を、基準電圧のような基準（図示せず）に結合する。この基準により、キャパシタＣ１、Ｃ２、Ｃ３、Ｃ４、Ｃ５、およびＣ６を充電し、比較器を線形動作領域に維持する。クロックフェーズＢがローに移行すると、スライスしきい値電圧とすることができる基準は、比較器の入力におけるキャパシタＣ１、Ｃ２、Ｃ３、Ｃ４、Ｃ５、およびＣ６に格納される。
【００２７】
クロックフェーズＡがハイに移行した場合、ある段に対する入力が比較器の差分入力および残余に結合され、クロックフェーズＢがハイである間に充電されたものと同じキャパシタＣ１、Ｃ２、Ｃ３、Ｃ４、Ｃ５、およびＣ６を介して送られる。フェーズＡの終了時に、比較器７０、７２、および７４の出力を、それぞれ比較器出力信号７６、７８、および８０としてラッチして、回路１０２に供給する。ディザおよびデコーダ回路１０２は、比較器の出力信号７６、７８、および８０を処理して、次のパイプライン段のために、ディザを適用した出力信号１０８、１０６、および１０４とする。信号１０４、１０６、または１０８のうち１つのみを、各比較サイクルごとに活性化する。その選択は、前段の残余５４およびディザ・ワード１００に基づいて行われる。
【００２８】
図４は、多段変換器１０の各段についての、アナログ残余および比較器出力対アナログ入力すなわち伝達関数のグラフである。変換器が次段の残余をアナログ回路の線形変換範囲内に保持するために、比較器しきい値は、２つの訂正可能誤差範囲９２、９４内に収まらなければならない。訂正可能誤差範囲９２は、下方終点８４および上方終点８８によって規定される。訂正可能誤差範囲９４は、下方終点８８および上方終点８６によって規定される。下方比較器しきい値が訂正可能誤差範囲９２内に収まる限り、更に、上方比較器しきい値が訂正可能誤差範囲９４内に収まる限り、次段は、そのアナログ回路の線形範囲を超えていない残余を受け入れ、これを正しく変換することができる。比較器７０、７２、および７４のしきい値は、終点８４、８８、および８６を規定する。サブ変換器６２または多段変換器１０の段に対するアナログ入力信号５４は、段の比較器７０、７２、および７４の各々に同様に供給される。
【００２９】
図４に示すように、比較器７０のしきい値は、訂正可能誤差範囲９２の下方終点８４および訂正可能誤差範囲８２の下方終点８４に設定される。例示した実施形態では、下方終点８４は、マイナス０．５基準電圧Ｖｒｅｆである。従って、アナログ入力信号５４を比較器７０に供給する場合、アナログ入力信号５４の大きさが−０．５Ｖｒｅｆ未満であると、比較器の出力信号７６はローであり、その他の場合はハイである。
【００３０】
比較器７２のしきい値は、訂正可能誤差範囲９２の上方終点８８および訂正可能誤差範囲９４の対応する下方終点に設定される。例示した実施形態では、終点８８はゼロボルトである。このため、アナログ入力信号５４を比較器７２に供給する場合、アナログ入力信号の大きさが中点８８未満であると、比較器の出力信号７８はローであり、その他の場合はハイである。
【００３１】
比較器７４のしきい値は、訂正可能範囲９４の上方終点８６および訂正可能誤差範囲８２の上方終点８６に設定される。例示した実施形態では、上方終点８４は、＋０．５基準電圧Ｖｒｅｆである。このため、アナログ入力信号５４を比較器７４に供給する場合、アナログ入力信号の大きさが＋０．５基準電圧Ｖｒｅｆ未満であると、比較器の出力信号８０はローであり、その他の場合はハイである。
【００３２】
図４に示すように、比較器７０、７２、および７４は、段の伝達関数変換範囲内の領域９０、９２、９４、および９６を規定する。領域９０は、変換範囲の下限すなわち−Ｖｒｅｆから比較器７０のしきい値（またはスライスレベル）までに及ぶ。領域９２は、比較器７０のしきい値（またはスライスレベル）から、比較器７２のしきい値（またはスライスレベル）である訂正可能誤差範囲９２の上方終点までに及ぶ。領域９４は、訂正可能誤差範囲９４の下方終点から比較器７４のしきい値（またはスライスレベル）までに及ぶ。領域９６は、比較器７４のしきい値（またはスライスレベル）から変換領域の上限である＋Ｖｒｅｆまでに及ぶ。
【００３３】
好適な実施形態では、領域９０、９２、９４、および９６は、アナログ入力信号の範囲内の、等しい大きさの部分である。理想的には、比較器７０のしきい値が訂正可能誤差範囲９２の下限を規定し、比較器７４のしきい値が訂正可能誤差範囲９４の上限を規定するが、本発明はこれに限定されるわけではない。比較器７０の下方しきい値は、より正の値へ移動することができ、比較器７４の上方しきい値は、より負の値へ移動することができる。更に、変換器は、ディザ導入による誤差を訂正することができる。
【００３４】
ある段において、比較器７０、７２、および７４によってアナログ入力信号をスライスすることに関する決定を行った後、比較器の出力信号７６、７８、および８０を、回路１０２に供給する。図３に見られるように、比較器の出力信号７６、７８、および８０は、ディザ生成器３８からのディザ信号１００と共に、入力として回路１０２に供給される。回路１０２は、変換サイクルごとに１回ずつ、生じる誤差が後続の誤差訂正回路２８によって訂正可能である場合のみ、比較器の出力信号７６、７８、および８０にディザを適用する。図５に、ディザと比較器の出力信号７６、７８、および８０との結合を達成するための回路を示す。
【００３５】
図６に、回路１０２の動作のための真理表を示す。比較器の出力信号７６、７８、および８０の可能な組み合わせのうちいくつかは、実際には生じない。これらの組み合わせは、図６の真理表では「Ｘ」によって示されており、ディザを適用した出力信号１０４、１０６、および１０８の欄において、「ドントケア」状態を示す。
【００３６】
回路１０２は、比較器の出力信号７６、７８、および８０、ならびにディザ生成器３８からのディザ信号１００を受信し、これらの入力を結合して、ディザを適用した出力１０４、１０６、および１０８を発生する。好ましくは、ディザ信号１００は、多段比較器１０の各段ごとに独立したランダムな信号である。比較器の出力信号７６が論理ローであり、従って範囲９０内にある場合、他の比較器出力信号７８および８０も論理ロー信号である。出力信号１０６および１０４が論理ローに保持される間は、ディザ信号１００の論理状態には関係なく、出力信号１０８はハイに維持される。
【００３７】
比較器の出力信号８０が論理ハイであり、従って範囲９６内にある場合、他の比較器の出力信号７６および７８も論理ハイ信号である。出力信号１０６および１０８が論理ローに保持される間は、ディザ信号１００の論理状態には関係なく、出力信号１０４は論理ハイに維持される。
【００３８】
比較器の出力信号７６が論理ハイであり、比較器の出力信号７８が論理ローである場合、比較器の出力信号８０も論理ローである。比較器出力７６、７８、および８０がこのパターンにあると、この段に対するアナログ入力信号５４は、訂正可能誤差範囲９２内に位置し、ディザ入力ワードに応じて、範囲９０または９２のいずれかにあるものとして記録することができる。このため、ディザ１００が論理ローである場合、出力信号１０８、１０６、および１０４は、それぞれ、論理ロー、論理ハイ、および論理ローとして出力される。あるいは、ディザ１００が論理ハイである場合、ディザ出力信号１０８、１０６、および１０４は、それぞれ、論理ハイ、論理ロー、および論理ローとして出力される。
【００３９】
比較器出力信号８０が論理ハイである場合、比較器の出力信号７６および７８は双方とも論理ハイである。比較器出力がこのパターンにあると、この段に対するアナログ入力信号５４は、訂正可能誤差範囲９４内に位置し、ディザ入力ワードに応じて、範囲９４または９６のいずれかにあるものとして記録することができる。このため、ディザ１００が論理ローである場合、出力信号１０８、１０６、および１０４は、それぞれ、論理ロー、論理ハイ、および論理ローとして出力される。あるいは、ディザ１００が論理ハイである場合、ディザ出力信号１０８、１０６、および１０４は、それぞれ、論理ロー、論理ロー、および論理ハイとして出力される。
【００４０】
３つの論理レベルディザ出力信号を発生するので、３つの信号の全情報を維持するために、２ビットのみを誤差訂正回路１２０に供給することが必要である。３ビットで、３つの論理レベルディザ出力信号１０４、１０６、および１０８の状態の可能な組み合わせの全てを表すことができる。
【００４１】
回路１０２からのディザを適用した出力は、デジタル誤差訂正回路２８および２ビットＤＡＣ４６に供給される。このサイクルは、クロックフェーズＡがローに移行しクロックフェーズＢがハイに移行することによって繰り返す。
【００４２】
図７は、代替的な実施形態の多段変換器１０’のある段を示す。ここでは、４つの比較器を用いて入来するアナログ信号を５つのレベルにスライスする。図７の実施形態は、比較器のしきい値の配置において、わずかな誤差マージンを見込んでおく。図８は、代替的な実施形態の、比較器しきい値、変換範囲、および訂正可能誤差範囲の配置を示す図である。本発明の先の説明に鑑みて、当業者は、比較器７１、７３、７５、および７７のしきい値を設定すると共に、デジタル回路のためのデジタル論理回路を開発して訂正可能誤差１０２’を追加することができる。
【００４３】
ディザの効果は、ディザを用いない場合に擬似トーンが占有するよりも広い周波数範囲にわたって擬似トーンエネルギを分散させることで、デジタル出力１２０における擬似トーンの大きさを減じることである。ここに開示した技法を用いて、他のディザ技法におけるように周波数スペクトルの一部を利用することなく、ディザを導入する。周波数スペクトルの一部を利用することなくディザを導入すると、信号帯域幅のために周波数スペクトル全体が利用可能となる。更に、このディザ導入技法は、他のディザ技法におけるように信号ダイナミックレンジを全く用いない。デジタル誤差訂正回路２８によって行われるデジタル誤差訂正は、フルスケールに近い信号に対しても、ディザの影響を除去する。加えて、他のディザ技法とは異なり、多段変換器１０に対する入力として供給する前に、アナログ入力信号を、ディザを含ませるために処理する必要はなく、これによって、変換器または補助的な外部回路の複雑さを低減させる。
【００４４】
本発明は、通信システム、信号処理用途、信号変換用途、およびオーディオ機器において特に有用である。かかる用途は、ディザを導入するために信号周波数スペクトルの一部を利用することなく変換器にディザを導入し、これによって、利用可能周波数範囲の全体を信号帯域幅のために維持するという利点がある。擬似トーンは、大きさが縮小し、周波数の点で分散される。
【００４５】
各段がデジタル出力において同じビット数を生成する本発明の例示的な実施形態を説明してきたが、本発明はこれに限定されない。変換器の段は、各デジタル出力として異なる数のビットを生成することができる。更に、本発明の例示的な実施形態を、入力がしきい値よりも大きい場合にハイの比較器出力を供給するものとして説明したが、本発明はこれに限定されない。比較器入力がしきい値と同じである場合にも、出力をハイとすることが可能である。他のしきい値発生方法、およびしきい値を発生するための他の比較器の数も、本発明の範囲内である。
更に、比較器の数は、例示した実施形態における３つに限定されない。本発明は、これよりも多数または少数の比較器を用いることができる。加えて、スイッチトキャパシタアーキテクチャまたは等価な抵抗アーキテクチャにおいて変換器を実施可能であることは、当業者には認められよう。
【図面の簡単な説明】
【図１】本発明による多段アナログデジタル変換器の一部の簡略模式図である。
【図２】図１の多段アナログデジタル変換器の典型的な段の簡略模式図である。
【図３】図１の多段アナログデジタル変換器において有用なアナログデジタルサブ変換器の簡略模式図である。
【図４】本発明の変換器のための、比較器しきい値、変換範囲、および訂正可能誤差範囲の可能な配置を示す図である。
【図５】ディザを導入するための回路を例示するアナログデジタル変換器の一部の簡略模式図である。
【図６】図５の回路の、全ての可能な入力の組み合わせに基づいた出力の真理表である。
【図７】図１の多段アナログデジタル変換器において有用な代替的な実施形態のアナログデジタルサブ変換器の簡略模式図である。
【図８】比較器しきい値、変換範囲、および訂正可能誤差範囲の代替的な実施形態の配置を示す図である。

Claims

サンプルアナログ信号を対応するデジタル表示に変換するための多段変換器であって、
複数の段であって、各段がアナログ入力信号を受信すると共に部分デジタル出力を生成し、第１段が前記サンプルアナログ信号を前記アナログ入力信号として受信し、最後の段を除いた各段が後段に対する前記アナログ入力信号である残余出力を供給し、前記残余は、前記段からの前記部分デジタル出力よりも小さく、利得の変化を伴うことがある、前記段に対する前記アナログ入力信号であり、少なくとも１つの段が、
前記アナログ入力信号が変動し得る電圧範囲内に下方しきい値を規定する下方比較器であって、前記アナログ入力信号を受信し下方比較器出力を供給する、下方比較器と、
前記アナログ入力信号が変動し得る電圧範囲内に比較器の上方しきい値を規定する上方比較器であって、前記アナログ入力信号を受信し下方比較器出力を供給する、上方比較器と、
前記アナログ入力信号が変動する電圧範囲内に中間比較器しきい値を規定する中間比較器であって、前記アナログ入力信号を受信し中間比較器出力を供給する、中間比較器と；
ディザ信号を供給するためのディザ生成器と、
前記下方比較器出力、前記上方比較器出力、前記中間比較器出力、および前記ディザ信号を受信するためのディザ回路であって、ディザの追加によって訂正不可能な誤差が生じる範囲内に前記アナログ入力がある場合、前記ディザ信号を含まない前記部分デジタル出力を供給する、ディザ回路とを備えることを特徴とする多段変換器。
更に、
前記段の各々から前記部分デジタル出力を受信し、それらから前記対応するデジタル表示を発生するための誤差訂正回路であって、前記部分デジタル出力から冗長性および前記ディザ信号の影響を除去する、誤差訂正回路を備えることを特徴とする、請求項１に記載の多段変換器。
前記下方比較器しきい値は、前記電圧範囲内で、訂正可能誤差範囲の端部に設定されることを特徴とする、請求項１に記載の多段変換器。
前記上方比較器しきい値は、前記電圧範囲内で、訂正可能誤差範囲の端部に設定されることを特徴とする、請求項１に記載の多段変換器。
前記中間比較器しきい値は、２つの訂正可能範囲の共通点に設定されることを特徴とする、請求項１に記載の多段変換器。
前記比較器しきい値は、前記電圧範囲を４つの等しい大きさの領域に分割することを特徴とする、請求項１に記載の多段変換器。
アナログ入力信号が変動し得る前記電圧範囲は、最小電圧基準から最大電圧基準までに及ぶことを特徴とする、請求項１に記載の多段変換器。
前記下方比較器しきい値は、最小電圧基準から最大電圧基準までの範囲の４分の１に設定されることを特徴とする、請求項１に記載の多段変換器。
前記上方比較器しきい値は、最小電圧基準から最大電圧基準までの範囲の４分の３に設定されることを特徴とする、請求項１に記載の多段変換器。
前記中間比較器しきい値は、最小電圧基準と最大電圧基準との間の中間部に設定されることを特徴とする、請求項１に記載の多段変換器。
前記ディザ回路は、前記下方比較器出力、前記上方比較器出力、前記中間比較器出力、および前記ディザ信号を受信し、前記ディザ回路は、前記ディザ信号を前記比較器出力と結合して、第１、第２、および第３のディザを適用した出力を供給し、前記３つのディザを適用した出力のうち少なくとも２つは前記部分デジタル出力として選択されることを特徴とする、請求項１に記載の多段変換器。
前記ディザ回路は、前記下方比較器出力、前記上方比較器出力、前記中間比較器出力、および前記ディザ信号を受信し、前記ディザ回路は、前記ディザ信号を前記比較器出力と結合して、第１、第２、および第３のディザを適用した出力を供給し、前記３つのディザを適用した出力のうち少なくとも１つは、前記アナログ入力信号の大きさが所定の範囲内にある場合にディザを適用されることを特徴とする、請求項１に記載の多段変換器。
前記変換器は全差分変換器であることを特徴とする、請求項１に記載の多段変換器。
前記変換器は集積回路において実施されることを特徴とする、請求項１に記載の多段変換器。
集積回路は、マイクロプロセッサ、マイクロコントローラ、およびデジタル信号プロセッサの１つから成ることを特徴とする、請求項１に記載の多段変換器。
前記各段は、２ビットの部分デジタル出力を生成することを特徴とする、請求項１に記載の多段変換器。
前記第１、第２、および第３の比較器の少なくとも１つは、前記アナログ入力信号が前記少なくとも１つの比較器の前記しきい値未満である場合に論理ローでありその他の場合は論理ハイである出力を供給することを特徴とする、請求項１に記載の多段変換器。
前記第１、第２、および第３の比較器の各々は、前記アナログ入力信号が前記各比較器の前記しきい値未満である場合に論理ローでありその他の場合は論理ハイである出力を供給することを特徴とする、請求項１に記載の多段変換器。
変換器においてサンプルアナログ信号を対応するデジタル表示に変換するための方法であって、前記変換器は複数の段を有し、各段がアナログ入力信号を受信すると共に部分デジタル出力を生成し、第１段が前記サンプルアナログ信号を前記アナログ入力信号として受信し、最後の段を除いた各段が後段に対する前記アナログ入力信号である残余出力を供給し、前記残余は、前記段からの前記部分デジタル出力よりも小さく、利得の変化を伴うことがある、前記段に対する前記アナログ入力信号であり、前記方法は、
アナログ信号のサンプルが変動し得る電圧範囲を規定し、前記電圧範囲は下限および上限を有する、ステップと、
前記電圧範囲の前記下限と前記上限との間に下方比較器しきい値を設定するステップと、
前記電圧範囲内に上方比較器しきい値を設定するステップであって、前記上方比較器しきい値は前記下方比較器しきい値と前記上限との間にある、ステップと、
前記下方比較器しきい値および前記上方比較器しきい値に基づいてサンプルアナログ信号をスライスしてスライスされたサンプルアナログ信号を発生するステップと、
前記スライスされたサンプルアナログ信号が前記下方比較器しきい値よりも大きく前記上方比較器しきい値よりも小さい場合に、前記スライスされたサンプルアナログ信号にディザを加えて前記部分デジタル出力を生成するステップとを備えることを特徴とする方法。
更に、
前記スライスされたサンプルアナログ信号が前記下方比較器しきい値よりも小さく前記上方比較器しきい値よりも大きい場合、前記スライスされたサンプルアナログ信号にディザを加えないで前記部分デジタル出力を生成する、ステップを備えることを特徴とする、請求項１９に記載のサンプルアナログ信号を対応するデジタル表示に変換するための方法。
更に、
前記部分デジタル出力を、これから前記対応するデジタル表示を発生するための誤差訂正回路に供給し、前記誤差訂正回路は、前記部分デジタル出力から冗長性および前記ディザ信号の影響を除去する、ステップを備えることを特徴とする、請求項１９に記載のサンプルアナログ信号を対応するデジタル表示に変換するための方法。