JP4582686B2 - 1チップの半導体装置に集積したキャパシタ充電回路 - Google Patents
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Description
このように、直列接続された複数の大容量キャパシタを充電する際に問題となるのが、キャパシタの容量差や自己充電、自己放電などによって生ずる充電の不均一である。
図3に、上記の従来の並列モニタ回路の構成を示す。図3から分かるように、並列モニタ回路は直列に接続されたキャパシタ毎に設けられており、半導体装置内部と一部外付けで設けられる。各キャパシタC1,C2,Cnに設けられている並列モニタ回路(モニタ回路+TR回路)は全て同じ構成をしているので、そのうちの1つである電源から2番目の並列モニタ回路(モニタ回路2とTR回路2)について説明を行う。
NPNトランジスタ(TR2)のコレクタには抵抗(R22)が接続されている。抵抗(R22)の他端はキャパシタ(C2)の正側の端子に接続され、さらに半導体装置の端子(Cell1)にも接続されている。NPNトランジスタ(TR2)のエミッタはキャパシタ(C2)の負側の端子に接続され、さらに半導体装置の端子(Cell2)にも接続されている。NPNトランジスタ(TR2)のベースは抵抗(R21)を介して半導体装置の端子(OUT2)に接続されている。
制御信号2がハイレベルのときは、増幅回路(AMP2)の出力電圧は電源電圧(Vdd)となるので、PchMOSFET(M22)はオフ、NchMOSFET(M21)はオンとなり、NPNトランジスタ(TR2)のベースをショートするので、NPNトランジスタ(TR2)はオフである。
この状態では、バイパス電流は流れず、キャパシタ(C2)の充電が行われる。
その結果、バイパス電流がキャパシタ毎に異なってしまい、充電の不均一の解消が困難になるという問題があった。
本発明の目的は、上記の課題を解決し、全てのキャパシタのバイパス電流を均一にすることが可能な1チップの半導体装置に集積したキャパシタ充電回路を提供することである。
このようにすることで、キャパシタを均等に充電することができるようになった。
このようにすることで、P型基板においてもICの製作が可能になった。
図1は、本発明の第1の実施例を示すキャパシタ充電回路の構成図である。
図1においては、モニタ回路1からn、およびTR回路1からnの構成は全て同じであるため、2番目のモニタ回路2、およびTR回路2について説明を行う。
TR回路2は、PNPトランジスタ(TR2)と抵抗(R21)および抵抗(R22)で構成されている。PNPトランジスタ(TR2)のエミッタには、抵抗(R22)が接続されている。抵抗(R22)の他端はキャパシタ(C2)の正側の端子に接続され、さらに半導体装置の端子(Cell1)にも接続されている。PNPトランジスタ(TR2)のコレクタはキャパシタ(C2)の負側の端子に接続され、さらに半導体装置の端子(Cell2)にも接続されている。PNPトランジスタ(TR2)のベースは、抵抗(R21)を介して半導体装置の端子(OUT2)に接続されている。
PchMOSFET(M23)のゲートとNchMOSFET(M22)のゲートは共通接続され、インバータ(INV2)の出力に接続されている。また、NchMOSFET(M24)のゲートはインバータ(INV2)の入力に接続されている。なお、インバータ(INV2)の電源は半導体装置の電源と同じであるので、インバータ(INV2)の出力電圧の振幅は電源(Vdd)からGNDまで振れる。さらに、インバータ(INV2)の入力には、図示しない制御回路から制御信号2が印加されている。
すなわち、モニタ回路のNchMOSFET(M11〜n1)がオンするときのゲート電圧は全て同じになるので、NchMOSFET(M11〜n1)のオン抵抗も同じになる。この結果、PNPトランジスタ(TR1〜TRn)のベース電流も同じになるので、PNPトランジスタ(TR1〜TRn)のコレクタ電流も同じになり、バイパス電流を均等にすることができる。
図2は、本発明の第2の実施例を示すキャパシタ充電回路の要部構成図である。
第1の実施例では、半導体装置にN型基板を用いて構成したため、バイパス用の素子としてPNPトランジスタを用いた場合を説明したが、半導体装置にP型基板を用いた場合には、図2に示すように、バイパストランジスタにNPNトランジスタを用い、前述したPchMOSFETをNchMOSFETに、NchMOSFETをPchMOSFETに変更し、電源への接続を逆にすれば同じ回路構成が使用可能である。
なお、図1、図2の実施例では、トランジスタ(TR2)のベースと端子(OUT2)間に抵抗(R21)が接続されているが、この抵抗はトランジスタ(TR2)のベース電流を制限するためのもので、キャパシタの充電電流が小さい場合は、抵抗(R21)を省略しても構わない。
さらに、トランジスタ(TR2)のエミッタに接続されている抵抗(R22)は、コレクタ側に接続してもよい、しかしこの場合は前記したベース抵抗(R21)の省略は行うことができない。
OUT1〜OUTn…バイパス用トランジスタへの出力端子、
TR1〜TRn…バイパス用トランジスタ、INV1〜INV2…インバータ、GND…グランド電位、
M21,M22,M24…Nch(Pch)MOSFET、M23…Pch(Nch)MOSFET、
R21,R22…抵抗。
Claims (3)
- 直流電源を、直列接続された複数のキャパシタに印加して、前記キャパシタを均等に充電するために、前記キャパシタの各々の電圧があらかじめ設定された基準電圧を超えると、充電電流をバイパスする並列モニタ回路を、全ての前記キャパシタに備えた1チップの半導体装置に集積したキャパシタ充電回路において、
前記並列モニタ回路は、前記充電電流をバイパスするために、前記キャパシタの正側の端子に抵抗を介してエミッタを接続し、負側の端子にコレクタを接続したPNPトランジスタと、該PNPトランジスタのベース電流のオン/オフ制御を行うために、ドレインを前記PNPトランジスタのベースに抵抗を介して接続し、ソースを前記キャパシタの負側の端子に接続した第1のNchMOSFETとを備え、
該第1のNchMOSFETをオンさせるために、該第1のNchMOSFETのゲートに印加する電圧の振幅を、前記キャパシタの1セルの満充電電圧になるようにしたことを特徴とするキャパシタ充電回路。 - 請求項1記載のキャパシタ充電回路において、
前記第1のNchMOSFETのゲートと前記キャパシタの正側の端子間に、第2のNchMOSFETのドレインとソースを、第1のPchMOSFETのソースとドレインに接続したスイッチ回路を設け、
前記第1のNchMOSFETのゲートと前記キャパシタの負側の端子間に第3のNchMOSFETのドレインとソースを接続し、
前記第1のNchMOSFETをオンさせる場合は、前記スイッチ回路を構成している第1のPchMOSFETと、前記第3のNchMOSFETのゲートに、前記半導体装置の負側の電源電圧(以下GNDとする)レベルの信号を与え、且つ前記スイッチ回路を構成している第2のNchMOSFETのゲートに前記半導体装置の正側の電源電圧(以下電源とする)レベルの信号を印加し、
前記第1のNchMOSFETをオフさせる場合は、前記スイッチ回路を構成している第1のPchMOSFETと、前記第3のNchMOSFETのゲートに、電源レベルの信号を与え、且つ前記スイッチ回路を構成している第2のNchMOSFETのゲートにGNDレベルの信号を印加することを特徴とする1チップの半導体装置に集積したキャパシタ充電回路。 - 請求項1または2に記載の1チップの半導体装置に集積したキャパシタ充電回路において、
前記PNPトランジスタをNPNトランジスタに、前記NchMOSFETをPchMOSFETに、前記PchMOSFETをNchMOSFETにそれぞれ置き換え、
かつ、電源への接続を正側と負側を逆にしたことを特徴とするキャパシタ充電回路。
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