JP4577316B2 - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法 Download PDF

Info

Publication number
JP4577316B2
JP4577316B2 JP2007029902A JP2007029902A JP4577316B2 JP 4577316 B2 JP4577316 B2 JP 4577316B2 JP 2007029902 A JP2007029902 A JP 2007029902A JP 2007029902 A JP2007029902 A JP 2007029902A JP 4577316 B2 JP4577316 B2 JP 4577316B2
Authority
JP
Japan
Prior art keywords
insulating film
layer
semiconductor device
manufacturing
rewiring
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2007029902A
Other languages
English (en)
Other versions
JP2007123941A (ja
Inventor
猛 若林
伸治 脇坂
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Casio Computer Co Ltd
Original Assignee
Casio Computer Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Casio Computer Co Ltd filed Critical Casio Computer Co Ltd
Priority to JP2007029902A priority Critical patent/JP4577316B2/ja
Publication of JP2007123941A publication Critical patent/JP2007123941A/ja
Application granted granted Critical
Publication of JP4577316B2 publication Critical patent/JP4577316B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/19—Manufacturing methods of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/12105—Bump connectors formed on an encapsulation of the semiconductor or solid-state body, e.g. bumps on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/19—Manufacturing methods of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73267—Layer and HDI connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222—Sequential connecting processes
    • H01L2224/92242—Sequential connecting processes the first connecting process involving a layer connector
    • H01L2224/92244—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a build-up interconnect
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Wire Bonding (AREA)

Description

この発明は半導体装置の製造方法に関する。
従来の半導体装置には、ＣＳＰ（ｃｈｉｐ ｓｉｚｅ ｐａｃｋａｇｅ）と呼ばれるものがある。このＣＳＰは、複数の外部接続用の接続パッドが形成された半導体基板の上面に絶縁膜が設けられ、絶縁膜の各接続パッドに対応する部分に開口部が設けられ、開口部を介して露出された接続パッドの上面から絶縁膜の上面の所定の箇所にかけて再配線が設けられたものである。この場合、開口部を介して露出された接続パッドの上面を含む絶縁膜の上面全体に下地金属層を形成し、下地金属層をメッキ電流路とした銅の電解メッキにより、下地金属層の上面の所定の箇所に再配線を形成し、再配線をマスクとして下地金属層の不要な部分をエッチングして除去して、再配線下にのみ下地金属層を残存させている。
ところで、上記従来の半導体装置の製造方法では、絶縁膜の各接続パッドに対応する部分に開口部を形成し、メッキ電流路としての下地金属層をスパッタ法や無電解メッキ法により形成して再配線を電解メッキにより形成する方法であるため、工程数が多く、生産性が低いものであった。
そこで、この発明は、工程数を低減して生産性を向上することができる半導体装置の製造方法を提供することを目的とする。
請求項１に記載の発明は、複数の外部接続用電極を有する半導体構成体の上面を絶縁膜で覆う工程と、金属板の上面全体および前記金属板の下面の突起電極形成領域にそれぞれレジスト膜を形成する工程と、エッチングにより前記金属板を、厚さが薄い領域と裁頭円錐形状の突起電極を有する領域とに形成する工程と、前記レジスト膜を除去する工程と、前記絶縁膜上に前記各外部接続用電極に対応する栽頭円錐形状の突起電極を有する金属板を配置する工程と、前記金属板の各突起電極を前記絶縁膜に食い込ませて前記各外部接続用電極に接続する工程と、前記金属板をパターニングして上層の再配線を形成する工程と、を有することを特徴とするものである。
請求項２に記載の発明は、請求項１に記載の発明において、前記半導体構成体は、接続パッドと、該接続パッドに接続された柱状の外部接続用電極と、該外部接続用電極の周囲に設けられた封止膜とを含むことを特徴とするものである。
請求項３に記載の発明は、請求項２に記載の発明において、前記半導体構成体は、前記接続パッドと前記外部接続用電極とを接続する再配線を含むことを特徴とするものである。
請求項４に記載の発明は、請求項１に記載の発明において、前記絶縁膜はシートであることを特徴とするものである。
請求項５に記載の発明は、請求項４に記載の発明において、前記絶縁膜の上面は平坦であることを特徴とするものである。
請求項６に記載の発明は、請求項１に記載の発明において、前記金属板の突起電極を前記絶縁膜に食い込ませる工程は前記絶縁膜が半硬化の状態で行ない、この後、加熱により、前記絶縁膜を本硬化させるとともに、前記金属板を前記絶縁膜上に固着することを特徴とするものである。
請求項７に記載の発明は、請求項１に記載の発明において、前記半導体構成体の上面を前記絶縁膜で覆う工程の前に、ベース板上に、各々が半導体基板上に設けられた複数の外部接続用電極を有する複数の半導体構成体を相互に離間させて配置する工程と、前記各半導体構成体の周側面に絶縁層を形成する工程とを有し、この後、前記半導体構成体および前記絶縁層の上面を前記絶縁膜で覆うことを特徴とするものである。
請求項８に記載の発明は、請求項７に記載の発明において、前記金属板をパターニングして前記上層の再配線を形成する工程の後、前記半導体構成体間における前記絶縁膜および前記絶縁層を切断して少なくとも前記半導体構成体が１つ含まれる半導体装置に分離することを特徴とするものである。
請求項９に記載の発明は、請求項８に記載の発明において、前記切断は、前記半導体構成体が複数個含まれるように切断することを特徴とするものである。
請求項１０に記載の発明は、請求項８に記載の発明において、前記切断工程で前記絶縁膜および前記絶縁層を切断するとともに前記ベース板を切断し、前記半導体装置として前記ベース板を備えたものを得ることを特徴とするものである。
請求項１１に記載の発明は、請求項１に記載の発明において、前記金属板をパターニングして前記上層の再配線を形成する工程の後、前記絶縁膜および前記上層の再配線上に１層以上の上層の絶縁膜と、前記上層の絶縁膜上に形成され前記上層の再配線の接続パッド部に接続された最上層の再配線を形成する工程を有することを特徴とするものである。
請求項１２に記載の発明は、請求項１１に記載の発明において、前記最上層の再配線の接続パッド部を除く部分を覆う最上層の絶縁膜を形成する工程を有することを特徴とするものである。
請求項１３に記載の発明は、請求項１１に記載の発明において、前記最上層の再配線の少なくとも一部は突起電極を有し、該突起電極を前記上層の絶縁膜に食い込ませて前記上層の再配線の接続パッド部に接続する工程を有することを特徴とするものである。
請求項１４に記載の発明は、請求項１１に記載の発明において、前記最上層の再配線の接続パッド部上に半田ボールを形成する工程を有することを特徴とするものである。
そして、この発明によれば、金属板に形成された突起電極を絶縁膜に食い込ませて外部接続用電極に接続し、この後、金属板をパターニングして再配線を形成しているので、工程数が低減し、生産性を向上することができる。
図１はこの発明の一実施形態としての半導体装置の断面図を示したものである。この半導体装置は、シリコン、ガラス、セラミックス、樹脂、金属等からなる平面矩形形状のベース板１を備えている。
ベース板１の上面中央部には、ベース板１のサイズよりもある程度小さいサイズの平面矩形形状の半導体構成体２の下面がダイボンド材からなる接着層３を介して接着されている。この場合、半導体構成体２は、後述する再配線、柱状電極、封止膜を有しており、一般的にはＣＳＰと呼ばれるものであり、特に、後述の如く、シリコンウエハ上に再配線、柱状電極、封止膜を形成した後、ダイシングにより個々の半導体構成体２を得る方法を採用しているため、特に、ウエハレベルＣＳＰ（Ｗ−ＣＳＰ）とも言われている。以下に、半導体構成体２の構成について説明する。
半導体構成体２はシリコン基板（半導体基板）４を備えている。シリコン基板４は接着層３を介してベース板１に接着されている。シリコン基板４の上面中央部には集積回路（図示せず）が設けられ、上面周辺部にはアルミニウム系金属等からなる複数の接続パッド５が集積回路に接続されて設けられている。接続パッド５の中央部を除くシリコン基板４の上面には酸化シリコン等からなる絶縁膜６が設けられ、接続パッド５の中央部は絶縁膜６に設けられた開口部７を介して露出されている。
絶縁膜６の上面にはエポキシ系樹脂やポリイミド系樹脂等からなる保護膜（絶縁膜）８が設けられている。この場合、絶縁膜６の開口部７に対応する部分における保護膜８には開口部９が設けられている。両開口部７、９を介して露出された接続パッド５の上面から保護膜８の上面の所定の箇所にかけて下地金属層１０が設けられている。下地金属層１０の上面全体には銅からなる再配線１１が設けられている。
再配線１１の接続パッド部上面には銅からなる柱状電極（外部接続用電極）１２が設けられている。再配線１１を含む保護膜８の上面にはエポキシ系樹脂やポリイミド系樹脂等からなる封止膜（絶縁膜）１３がその上面が柱状電極１２の上面と面一となるように設けられている。このように、Ｗ−ＣＳＰと呼ばれる半導体構成体２は、シリコン基板４、接続パッド５、絶縁膜６を含み、さらに、保護膜８、再配線１１、柱状電極１２、封止膜１３を含んで構成されている。
半導体構成体２の周囲におけるベース板１の上面にはエポキシ系樹脂やポリイミド系樹脂等からなる矩形枠状の絶縁層１４がその上面が半導体構成体２の上面とほぼ面一となるように設けられている。半導体構成体２および絶縁層１４の上面には絶縁膜１５がその上面を平坦とされて設けられている。絶縁膜１５は、例えば、プリプレグ材と言われるもので、ガラス繊維にエポキシ系樹脂を含浸させたものである。
絶縁膜１５の上面の所定の箇所には、銅からなる金属板をパターニングしてなる上層再配線１６が設けられている。この場合、上層再配線１６の下面において柱状電極１２の上面中央部に対応する部分には裁頭円錐形状の突起電極１７が一体的に形成されている。突起電極１７は絶縁膜１５に食い込まされて柱状電極１２の上面中央部に接続されている。
上層再配線１６を含む絶縁膜１５の上面にはソルダーレジスト等からなる上層絶縁膜１８が設けられている。上層再配線１６の接続パッド部に対応する部分における上層絶縁膜１８には開口部１９が設けられている。開口部１９内およびその上方には半田ボール２０が上層再配線１６の接続パッド部に接続されて設けられている。複数の半田ボール２０は、上層絶縁膜１８上にマトリクス状に配置されている。
ところで、ベース板１のサイズを半導体構成体２のサイズよりもある程度大きくしているのは、シリコン基板４上の接続パッド５の数の増加に応じて、半田ボール２０の配置領域を半導体構成体２のサイズよりもある程度大きくし、これにより、上層再配線１６の接続パッド部（上層絶縁膜１８の開口部１９内の部分）のサイズおよびピッチを柱状電極１２のサイズおよびピッチよりも大きくするためである。
このため、マトリクス状に配置された上層再配線１６の接続パッド部は、半導体構成体２に対応する領域のみでなく、半導体構成体２の周側面の外側に設けられた絶縁層１４に対応する領域上にも配置されている。つまり、マトリクス状に配置された半田ボール２０のうち、少なくとも最外周の半田ボール２０は半導体構成体２よりも外側に位置する周囲に配置されている。
このように、この半導体装置では、シリコン基板４上に、接続パッド５、絶縁膜６を有するのみでなく、保護膜８、再配線１１、柱状電極１２、封止膜１３等をも形成した半導体構成体２の周囲およびそれらの上面に絶縁層１４および絶縁膜１５を設け、絶縁膜１５の上面に、該絶縁膜１５に形成された開口部１６を介して柱状電極１２に接続される、金属板をパターニングしてなる上層再配線１６を設ける構成を特徴としている。
この場合、絶縁膜１５の上面が平坦であることにより、後述する如く、以降の工程で形成する上層再配線１６や半田ボール２０の上面の高さ位置を均一にし、ボンディング時の信頼性を向上することができる。また、後述する如く、金属板をパターニングして形成する上層再配線１６の厚さを均一にすることができる上、上層再配線１６に段差が生じないようにすることができる。
次に、この半導体装置の製造方法の一例について説明するに、まず、半導体構成体２の製造方法の一例について説明する。この場合、まず、図２に示すように、ウエハ状態のシリコン基板（半導体基板）４上にアルミニウム系金属等からなる接続パッド５、酸化シリコン等からなる絶縁膜６およびエポキシ系樹脂やポリイミド系樹脂等からなる保護膜８が設けられ、接続パッド５の中央部が絶縁膜６および保護膜８に形成された開口部７、９を介して露出されたものを用意する。上記において、ウエハ状態のシリコン基板４には、各半導体構成体が形成される領域に所定の機能の集積回路が形成され、接続パッド５は、それぞれ、対応する領域に形成された集積回路に電気的に接続されているものである。
次に、図３に示すように、両開口部７、９を介して露出された接続パッド５の上面を含む保護膜８の上面全体に下地金属層１０を形成する。この場合、下地金属層１０は、無電解メッキにより形成された銅層のみであってもよく、またスパッタにより形成された銅層のみであってもよく、さらにスパッタにより形成されたチタン等の薄膜層上にスパッタにより銅層を形成したものであってもよい。
次に、下地金属層１０の上面にメッキレジスト膜２１をパターン形成する。この場合、再配線１１形成領域に対応する部分におけるメッキレジスト膜２１には開口部２２が形成されている。次に、下地金属層１０をメッキ電流路として銅の電解メッキを行なうことにより、メッキレジスト膜２１の開口部２２内の下地金属層１０の上面に再配線１１を形成する。次に、メッキレジスト膜２１を剥離する。
次に、図４に示すように、再配線１１を含む下地金属層１０の上面にメッキレジスト膜２３をパターン形成する。この場合、柱状電極１２形成領域に対応する部分におけるメッキレジスト膜２３には開口部２４が形成されている。次に、下地金属層１０をメッキ電流路として銅の電解メッキを行なうことにより、メッキレジスト膜２３の開口部２４内の再配線１１の接続パッド部上面に柱状電極１２を形成する。
次に、メッキレジスト膜２３を剥離し、次いで、柱状電極１２および再配線１１をマスクとして下地金属層１０の不要な部分をエッチングして除去すると、図５に示すように、再配線１１下にのみ下地金属層１０が残存される。
次に、図６に示すように、スクリーン印刷法、スピンコーティング法、ダイコート法等により、柱状電極１２および再配線１１を含む保護膜８の上面全体にエポキシ系樹脂やポリイミド系樹脂等からなる封止膜１３をその厚さが柱状電極１２の高さよりも厚くなるように形成する。したがって、この状態では、柱状電極１２の上面は封止膜１３によって覆われている。
次に、封止膜１３および柱状電極１２の上面側を適宜に研磨し、図７に示すように、柱状電極１２の上面を露出させ、且つ、この露出された柱状電極１２の上面を含む封止膜１３の上面を平坦化する。ここで、柱状電極１２の上面側を適宜に研磨するのは、電解メッキにより形成される柱状電極１２の高さにばらつきがあるため、このばらつきを解消して、柱状電極１２の高さを均一にするためである。
次に、図８に示すように、シリコン基板４の下面全体に接着層３を接着する。接着層３は、エポキシ系樹脂、ポリイミド系樹脂等のダイボンド材からなるものであり、加熱加圧により、半硬化した状態でシリコン基板４に固着する。次に、シリコン基板４に固着された接着層３をダイシングテープ（図示せず）に貼り付け、図９に示すダイシング工程を経た後に、ダイシングテープから剥がすと、図１に示すように、シリコン基板４の下面に接着層３を有する半導体構成体２が複数個得られる。
このようにして得られた半導体構成体２では、シリコン基板４の下面に接着層３を有するため、ダイシング工程後に各半導体構成体２のシリコン基板４の下面にそれぞれ接着層を設けるといった極めて面倒な作業が不要となる。なお、ダイシング工程後にダイシングテープから剥がす作業は、ダイシング工程後に各半導体構成体２のシリコン基板４の下面にそれぞれ接着層を設ける作業に比べれば、極めて簡単である。
次に、このようにして得られた半導体構成体２を用いて、図１に示す半導体装置を製造する場合の一例について説明する。まず、図１０に示すように、図１に示すベース板１を複数枚採取することができる大きさで、限定する意味ではないが、平面形状が矩形形状のベース板１を用意する。次に、ベース板１の上面の所定の複数箇所にそれぞれ半導体構成体２のシリコン基板４の下面に接着された接着層３を接着する。ここでの接着は、加熱加圧により、接着層３を本硬化させる。
次に、図１１に示すように、スクリーン印刷法、スピンコーティング法、ダイコート法等により、半導体構成体２を含むベース板１の上面全体にエポキシ系樹脂やポリイミド樹脂等からなる絶縁層１４をその厚さが半導体構成体２の高さよりも厚くなるように形成する。したがって、この状態では、半導体構成体２の上面は絶縁層１４によって覆われている。
次に、少なくとも絶縁層１４の上面側を適宜に研磨することにより、図１２に示すように、柱状電極１２の上面を露出させ、且つ、この露出された柱状電極１２の上面を含む封止膜１３の上面（つまり半導体構成体２の上面）および絶縁層１４の上面を平坦化する。
次に、図１３に示すように、半導体構成体２および絶縁層１４の上面にシート状の絶縁材料１５ａを載置する。この場合、絶縁材料１５ａは、例えば、プリプレグ材と言われるもので、ガラス繊維にエポキシ系樹脂を含浸させ、エポキシ系樹脂を半硬化状態としたものである。なお、絶縁材料１５ａは、平坦性を得るために、シート状であることが好ましいが、必ずしもプリプレグ材に限られるものではなく、エポキシ系樹脂やポリイミド系樹脂等の熱硬化性樹脂のみからなるものであってもよい。
次に、絶縁材料１５ａの上面に、金属板１６ａの下面の所定の箇所に裁頭円錐形状の突起電極１７が形成されたものを位置合わせして載置する。すなわち、突起電極１７の先端部を柱状電極１２の上面中央部上における絶縁材料１５ａの上面に載置する。なお、突起電極１７を有する金属板１６ａの形成方法については後で説明する。
次に、図１４に示すように、加熱加圧により、裁頭円錐形状の突起電極１７を絶縁材料１５ａに食い込ませて柱状電極１２の上面中央部に当接させ、且つ、絶縁材料１５ａ中のエポキシ系樹脂を本硬化させる。すると、半導体構成体２の上面を含む絶縁層１４の上面に絶縁膜１５が形成されるとともに、この絶縁膜１５の上面に金属板１６ａが固着される。
次に、金属板１６ａをフォトリソグラフィ法によりパターニングすると、図１５に示すように、絶縁膜１５の上面の所定の箇所に上層再配線１６が形成される。この状態では、上層再配線１６は、絶縁膜１５に食い込んだ突起電極１７を介して柱状電極１２の上面中央部に接続されている。
次に、図１６に示すように、スクリーン印刷法やスピンコーティング法等により、上層再配線１６を含む絶縁膜１５の上面全体にソルダーレジストからなる上層絶縁膜１８を形成する。この場合、上層再配線１６の接続パッド部に対応する部分における上層絶縁膜１８には開口部１９が形成されている。次に、開口部１９内およびその上方に半田ボール２０を上層再配線１６の接続パッド部に接続させて形成する。
次に、図１７に示すように、互いに隣接する半導体構成体２間において、上層絶縁膜１８、絶縁膜１５、絶縁層１４およびベース板１を切断すると、図１に示す半導体装置が複数個得られる。
以上のように、上記製造方法では、金属板１６ａに形成された突起電極１７を絶縁膜１５に食い込ませて半導体構成体２の柱状電極１２に接続し、この後、金属板１６ａをパターニングして上層再配線１６を形成しているので、絶縁膜１５に層間接続用の開口部を形成する必要がなく、また、電解メッキではないので、下地金属層を成膜したりその不要部分を除去したりする必要もなく、したがって工程数が低減し、生産性を向上することができる。
また、絶縁膜１５の上面が平坦であることにより、以降の工程で形成する上層再配線１６や半田ボール２０の上面の高さ位置を均一にし、ボンディング時の信頼性を向上することができる。また、金属板をパターニングして形成する上層再配線１６の厚さを均一にすることができる上、上層再配線１６に段差が生じないようにすることができる。
さらに、ベース板１上に複数の半導体構成体２を接着層３を介して配置し、複数の半導体構成体２に対して絶縁沿う１４、絶縁膜１５、上層再配線１６、上層絶縁膜１８および半田ボール２０の形成を一括して行い、その後に分断して複数個の半導体装置を得ているので、製造工程を簡略化することができる。また、図１２に示す製造工程以降では、ベース板１と共に複数の半導体構成体２を搬送することができるので、これによっても製造工程を簡略化することができる。
ここで、突起電極１７を有する金属板１６ａの形成方法について説明する。この場合、まず、図１８に示すように、一定の厚さの金属板１６ｂの上面全体に上面レジスト膜３１を形成するとともに、下面の所定の箇所（つまり突起電極１７形成領域）に平面円形状の下面レジスト膜３２を形成する。次に、図１９に示すように、ハーフウェットエッチングを行なうと、エッチングが等方的に進行することにより、下面レジスト膜３２が存在しない領域に厚さが薄くなった金属板１６ａが形成され、且つ、この厚さが薄くなった金属板１６ａの下面において下面レジスト膜４２が存在する領域に裁頭円錐形状の突起電極１７が形成される。次に、両レジスト膜４１、４２を除去すると、図２０に示すように、突起電極１７を有する金属板１６ａが得られる。
次に、突起電極１７を有する金属板１６ａの寸法の一例について説明する。当初の金属板１６ｂの厚さを１００μｍ程度とし、突起電極１７の高さを８０μｍ程度とすると、突起電極１７を有する金属板１６ａの厚さは２０μｍ程度となる。また、突起電極１７の根元の径を５０μｍ程度とし、頭部の径を２０μｍ程度とする。
このようにした場合には、図１３に示す絶縁材料１５ａとして、ＦＲ−４のガラス繊維にエポキシ系樹脂を含浸させたプリプレグ材を用いるとともに、その厚さを突起電極１７の高さに対応して８０μｍ程度とすると、加熱温度９５〜１１５℃の範囲において、この絶縁材料１５ａに突起電極１７を良好に食い込ませることができる。
突起電極１７の他の形成方法としては、金属板の一面の所定の箇所に印刷された銀ペーストなどからなる導電ペーストを硬化させて、突起電極を形成するようにしてもよい。この場合、一例として、金属板の厚さを２０μｍ程度とし、硬化銀ペーストからなる突起電極の高さを８０μｍ程度とし、根元の径を４００μｍ程度とし、頭部の径を２００μｍ程度とする。
なお、各部材の厚さは上記に限定されるものではなく、金属板１６ａの厚さは５０〜２００μｍ、絶縁材料１５ａの厚さは２０〜１５０μｍとすることが可能である。この場合、金属板１６ａに形成する突起電極１７の高さは絶縁材料１５ａの厚さと同一かそれよりも少し高い、典型的には、２０μｍ程度以下高い寸法とすればよい。また、金属板１６ａは、銅の単層からなるものに限らず、例えば、ニッケル等のベース板と銅等の突起電極形成板とからなる二層積層構造のものでもよい。
また、上記実施形態においては、半田ボール２０を、半導体構成体２上およびその周囲の絶縁層１４上の全面に対応してマトリクス状に配列されるよう設けているが、半田ボール２０を半導体構成体２の周囲の絶縁層１４上に対応する領域上にのみ設けるようにしてもよい。その場合、半田ボール２０を半導体構成体２の全周囲ではなく、半導体構成体２の４辺の中、１〜３辺の側方のみに設けてもよい。また、このような場合には、絶縁層１４を矩形枠状のものとする必要はなく、半田ボール２０を設ける辺の側方のみに配置されるようにしてもよい。
（変形例）
上記実施形態では、例えば、図１に示すように、絶縁膜１５上に上層再配線１６および上層絶縁膜１８をそれぞれ１層ずつ形成した場合について説明したが、これに限らず、それぞれ２層ずつ以上としてもよく、例えば、図２１に示す変形例のように、それぞれ２層ずつとしてもよい。
すなわち、半導体構成体２および絶縁層１４の上面にはプリプレグ材等からなる第１の上層絶縁膜４１が設けられている。第１の上層絶縁膜４１の上面には第１の上層再配線４２が第１の上層絶縁膜４１に食い込んだ突起電極４３を介して柱状電極１２の上面に接続されて設けられている。第１の上層再配線４２を含む第１の上層絶縁膜４１の上面にはプリプレグ材からなる等からなる第２の上層絶縁膜４４が設けられている。第２の上層絶縁膜４４の上面には第２の上層再配線４５が第２の上層絶縁膜４４に食い込んだ突起電極４６を介して第１の上層再配線４２の接続パッド部上面に接続されて設けられている。
第２の上層再配線４５を含む第２の上層絶縁膜４４の上面にはソルダーレジスト等からなる第３の上層絶縁膜４７が設けられている。第２の上層再配線４５の接続パッド部に対応する部分における第３の上層絶縁膜４７には開口部４８が設けられている。開口部４８内およびその上方には半田ボール４９が第２の上層再配線４５の接続パッド部に接続されて設けられている。
（他の変形例）
また、図１７に示す場合には、互いに隣接する半導体構成体２間において切断したが、これに限らず、２個またはそれ以上の半導体構成体２を１組として切断し、例えば、図２２に示す他の変形例のように、２個の半導体構成体２を１組として切断し、マルチチップモジュール型の半導体装置を得るようにしてもよい。この場合、２個で１組の半導体構成体２は同種、異種のいずれであってもよい。
（その他の実施形態）
なお、上記各実施形態において、半導体構成体２は、外部接続用電極として、接続パッド５の他に、再配線１１、柱状電極１２を有するものとしたが、本発明は、半導体構成体２の外部接続用電極として接続パッド５のみを有するもの、或いは接続パッド５、および接続パッド部を有する再配線１１を有するものに適用することが可能である。
この発明の一実施形態としての半導体装置の断面図。 図１に示す半導体装置の製造方法の一例において、当初用意したものの断面図。 図２に続く工程の断面図。 図３に続く工程の断面図。 図４に続く工程の断面図。 図５に続く工程の断面図。 図６に続く工程の断面図。 図７に続く工程の断面図。 図８に続く工程の断面図。 図９に続く工程の断面図。 図１０に続く工程の断面図。 図１１に続く工程の断面図。 図１２に続く工程の断面図。 図１３に続く工程の断面図。 図１４に続く工程の断面図。 図１５に続く工程の断面図。 図１６に続く工程の断面図。 突起電極を有する銅板の形成に際し、当初の工程の断面図。 図１８に続く工程の断面図。 図１９に続く工程の断面図。 この発明の変形例としての半導体装置の断面図。 この発明の他の変形例としての半導体装置の断面図。
符号の説明
１ ベース板
２ 半導体構成体
３ 接着層
４ シリコン基板
５ 接続パッド
６ 絶縁膜
８ 保護膜
１０ 下地金属層
１１ 再配線
１２ 柱状電極
１３ 封止膜
１４ 絶縁層
１５ 絶縁膜
１６ 上層再配線
１７ 突起電極
１８ 上層絶縁膜
２０ 半田ボール

Claims (14)

  1. 複数の外部接続用電極を有する半導体構成体の上面を絶縁膜で覆う工程と、
    金属板の上面全体および前記金属板の下面の突起電極形成領域にそれぞれレジスト膜を形成する工程と、
    エッチングにより前記金属板を、厚さが薄い領域と裁頭円錐形状の突起電極を有する領域とに形成する工程と、
    前記レジスト膜を除去する工程と、前記絶縁膜上に前記各外部接続用電極に対応する前記栽頭円錐形状の突起電極を有する金属板を配置する工程と、前記金属板の各突起電極を前記絶縁膜に食い込ませて前記各外部接続用電極に接続する工程と、
    前記金属板をパターニングして上層の再配線を形成する工程と、
    を有することを特徴とする半導体装置の製造方法。
  2. 請求項１に記載の発明において、前記半導体構成体は、接続パッドと、該接続パッドに接続された柱状の外部接続用電極と、該外部接続用電極の周囲に設けられた封止膜とを含むことを特徴とする半導体装置の製造方法。
  3. 請求項２に記載の発明において、前記半導体構成体は、前記接続パッドと前記外部接続用電極とを接続する再配線を含むことを特徴とする半導体装置の製造方法。
  4. 請求項１に記載の発明において、前記絶縁膜はシートであることを特徴とする半導体装置の製造方法。
  5. 請求項４に記載の発明において、前記絶縁膜の上面は平坦であることを特徴とする半導体装置の製造方法。
  6. 請求項１に記載の発明において、前記金属板の突起電極を前記絶縁膜に食い込ませる工程は前記絶縁膜が半硬化の状態で行ない、この後、加熱により、前記絶縁膜を本硬化させるとともに、前記金属板を前記絶縁膜上に固着することを特徴とする半導体装置の製造方法。
  7. 請求項１に記載の発明において、前記半導体構成体の上面を前記絶縁膜で覆う工程の前に、ベース板上に、各々が半導体基板上に設けられた複数の外部接続用電極を有する複数の半導体構成体を相互に離間させて配置する工程と、前記各半導体構成体の周側面に絶縁層を形成する工程とを有し、この後、前記半導体構成体および前記絶縁層の上面を前記絶縁膜で覆うことを特徴とする半導体装置の製造方法。
  8. 請求項７に記載の発明において、前記金属板をパターニングして前記上層の再配線を形成する工程の後、前記半導体構成体間における前記絶縁膜および前記絶縁層を切断して少なくとも前記半導体構成体が１つ含まれる半導体装置に分離することを特徴とする半導体装置の製造方法。
  9. 請求項８に記載の発明において、前記切断は、前記半導体構成体が複数個含まれるように切断することを特徴とする半導体装置の製造方法。
  10. 請求項８に記載の発明において、前記切断工程で前記絶縁膜および前記絶縁層を切断するとともに前記ベース板を切断し、前記半導体装置として前記ベース板を備えたものを得ることを特徴とする半導体装置の製造方法。
  11. 請求項１に記載の発明において、前記金属板をパターニングして前記上層の再配線を形成する工程の後、前記絶縁膜および前記上層の再配線上に１層以上の上層の絶縁膜と、前記上層の絶縁膜上に形成され前記上層の再配線の接続パッド部に接続された最上層の再配線を形成する工程を有することを特徴とする半導体装置の製造方法。
  12. 請求項１１に記載の発明において、前記最上層の再配線の接続パッド部を除く部分を覆う最上層の絶縁膜を形成する工程を有することを特徴とする半導体装置の製造方法。
  13. 請求項１１に記載の発明において、前記最上層の再配線の少なくとも一部は突起電極を有し、該突起電極を前記上層の絶縁膜に食い込ませて前記上層の再配線の接続パッド部に接続する工程を有することを特徴とする半導体装置の製造方法。
  14. 請求項１１に記載の発明において、前記最上層の再配線の接続パッド部上に半田ボールを形成する工程を有することを特徴とする半導体装置の製造方法。
JP2007029902A 2007-02-09 2007-02-09 半導体装置の製造方法 Expired - Fee Related JP4577316B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2007029902A JP4577316B2 (ja) 2007-02-09 2007-02-09 半導体装置の製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2007029902A JP4577316B2 (ja) 2007-02-09 2007-02-09 半導体装置の製造方法

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
JP2003142830A Division JP2004349361A (ja) 2003-05-21 2003-05-21 半導体装置およびその製造方法

Publications (2)

Publication Number Publication Date
JP2007123941A JP2007123941A (ja) 2007-05-17
JP4577316B2 true JP4577316B2 (ja) 2010-11-10

Family

ID=38147342

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2007029902A Expired - Fee Related JP4577316B2 (ja) 2007-02-09 2007-02-09 半導体装置の製造方法

Country Status (1)

Country Link
JP (1) JP4577316B2 (ja)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009027042A (ja) * 2007-07-20 2009-02-05 Sanyo Electric Co Ltd 回路モジュール、回路モジュールの製造方法および携帯機器
JP2008288481A (ja) * 2007-05-21 2008-11-27 Casio Comput Co Ltd 半導体装置およびその製造方法
CN111668168B (zh) * 2019-03-08 2022-06-10 江苏长电科技股份有限公司 封装结构及其成型方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1032224A (ja) * 1996-07-15 1998-02-03 Shinko Electric Ind Co Ltd 半導体装置及びその製造方法
JP2002176235A (ja) * 2000-12-06 2002-06-21 Ibiden Co Ltd 接続材とその製造方法、および接続構造の製造方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1032224A (ja) * 1996-07-15 1998-02-03 Shinko Electric Ind Co Ltd 半導体装置及びその製造方法
JP2002176235A (ja) * 2000-12-06 2002-06-21 Ibiden Co Ltd 接続材とその製造方法、および接続構造の製造方法

Also Published As

Publication number Publication date
JP2007123941A (ja) 2007-05-17

Similar Documents

Publication Publication Date Title
JP2004349361A (ja) 半導体装置およびその製造方法
JP3945483B2 (ja) 半導体装置の製造方法
JP4851794B2 (ja) 半導体装置
JP3925809B2 (ja) 半導体装置およびその製造方法
JP4012496B2 (ja) 半導体装置
JP5249173B2 (ja) 半導体素子実装配線基板及びその製造方法
US8211754B2 (en) Semiconductor device and manufacturing method thereof
JP5942823B2 (ja) 電子部品装置の製造方法、電子部品装置及び電子装置
JP2004119728A (ja) 回路装置の製造方法
JP6964477B2 (ja) 半導体素子用基板及びその製造方法、半導体装置及びその製造方法
JP2004119727A (ja) 回路装置の製造方法
JP4349376B2 (ja) 半導体装置およびその製造方法
US7964493B2 (en) Method of manufacturing semiconductor device
JP4379693B2 (ja) 半導体装置およびその製造方法
JP4135390B2 (ja) 半導体装置およびその製造方法
JP4577316B2 (ja) 半導体装置の製造方法
JP3925503B2 (ja) 半導体装置
JP2008288481A (ja) 半導体装置およびその製造方法
JP5137320B2 (ja) 半導体装置およびその製造方法
JP5264640B2 (ja) 積層型半導体装置及びその製造方法
JP2002076166A (ja) 樹脂封止型半導体装置及びその製造方法
JP4770195B2 (ja) 半導体装置の製造方法
JP4321758B2 (ja) 半導体装置
JP4442181B2 (ja) 半導体装置およびその製造方法
JP4316623B2 (ja) 半導体装置の製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20070209

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20091117

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20100112

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20100406

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20100526

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20100727

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20100809

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130903

Year of fee payment: 3

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130903

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130903

Year of fee payment: 3

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313111

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130903

Year of fee payment: 3

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees